JPH06149656A - 画像メモリ及び画像表示装置 - Google Patents
画像メモリ及び画像表示装置Info
- Publication number
- JPH06149656A JPH06149656A JP4299535A JP29953592A JPH06149656A JP H06149656 A JPH06149656 A JP H06149656A JP 4299535 A JP4299535 A JP 4299535A JP 29953592 A JP29953592 A JP 29953592A JP H06149656 A JPH06149656 A JP H06149656A
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- Japan
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- serial
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- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 容易な構成でインターレース、ノンインター
レースにかかわらず表示デバイスに対し、局所画像処理
したデータを表示デバイスに対して出力できる表示装置
を提供する。 【構成】 ロウアドレスの下位ビットの値によって選択
するワード線を変更するロウアドレスデコーダ１,５,６
と、シリアルレジスタ４にデータを転送する際に使用さ
れたロウアドレスの下位ビットを記憶するレジスタ８
と、レジスタ８の値によりシリアルレジスタ４の出力を
選択してシリアルポートに出力するセレクト回路７を有
する画像メモリと、そのシリアル出力のデータを局所画
像処理する回路とを持ち、１つのロウアドレスに対して
表示デバイスの１水平走査線を割当て、１回のシリアル
リード転送で表示デバイス上の上下の水平走査線が同時
に読みだせる構成とする。
レースにかかわらず表示デバイスに対し、局所画像処理
したデータを表示デバイスに対して出力できる表示装置
を提供する。 【構成】 ロウアドレスの下位ビットの値によって選択
するワード線を変更するロウアドレスデコーダ１,５,６
と、シリアルレジスタ４にデータを転送する際に使用さ
れたロウアドレスの下位ビットを記憶するレジスタ８
と、レジスタ８の値によりシリアルレジスタ４の出力を
選択してシリアルポートに出力するセレクト回路７を有
する画像メモリと、そのシリアル出力のデータを局所画
像処理する回路とを持ち、１つのロウアドレスに対して
表示デバイスの１水平走査線を割当て、１回のシリアル
リード転送で表示デバイス上の上下の水平走査線が同時
に読みだせる構成とする。
Description
【０００１】
【産業上の利用分野】本発明はコンピュータ等の演算結
果を記憶する画像メモリと、その画像メモリを用いての
ラスタースキャン型の表示デバイスに対して演算結果を
表示する画像表示装置に関するものである。
果を記憶する画像メモリと、その画像メモリを用いての
ラスタースキャン型の表示デバイスに対して演算結果を
表示する画像表示装置に関するものである。
【０００２】
【従来の技術】近年高精細度ＴＶ（High Definition TV
以後HDTVと略す)の実用化にともないコンピュータの表
示デバイスとしてのHDTVモニタが注目されている。しか
しながら、HDTV規格はインタ−レースのため、通常ノン
インタ−レース表示用に作成されたコンピュータの画像
データをそのままインタ−レースに変換して出力すると
フリッカーと呼ばれる画面のちらつきを起こし、実使用
に堪えない。フリッカーは表示デバイスの走査線が１ラ
イン毎にとばして走査するため、表示デバイスの垂直方
向に対して急激に色が変化する箇所でHDTVモニタの走査
線の動作の不安定性により発生する。フリッカーを押さ
えるためには、表示しようとする画像データに対して適
当な局所画像処理を行ない、垂直方向の急激な色変化を
押さえることが効果的である。
以後HDTVと略す)の実用化にともないコンピュータの表
示デバイスとしてのHDTVモニタが注目されている。しか
しながら、HDTV規格はインタ−レースのため、通常ノン
インタ−レース表示用に作成されたコンピュータの画像
データをそのままインタ−レースに変換して出力すると
フリッカーと呼ばれる画面のちらつきを起こし、実使用
に堪えない。フリッカーは表示デバイスの走査線が１ラ
イン毎にとばして走査するため、表示デバイスの垂直方
向に対して急激に色が変化する箇所でHDTVモニタの走査
線の動作の不安定性により発生する。フリッカーを押さ
えるためには、表示しようとする画像データに対して適
当な局所画像処理を行ない、垂直方向の急激な色変化を
押さえることが効果的である。
【０００３】図３に従来のフリッカー対策を施したイン
ターレース対応の画像表示装置のブロック図を示す。図
３において、２０はメモリ制御回路、２１は画像メモ
リ、２２はラインバッファ、２３は局所画像処理回路、
２４はデュアルポートメモリ、２５は表示デバイスであ
る。
ターレース対応の画像表示装置のブロック図を示す。図
３において、２０はメモリ制御回路、２１は画像メモ
リ、２２はラインバッファ、２３は局所画像処理回路、
２４はデュアルポートメモリ、２５は表示デバイスであ
る。
【０００４】図３に用いられる画像メモリのブロック図
を図４に示す。図４において、３６はロウアドレスをデ
コードし、メモリセルアレイ３の中から１つの行を選択
するロウデコーダ、２はカラムアドレスをデコードし、
ロウアドレスによって選択されている１つの行から任意
のデータを選択して、ランダムポート１５にデータを出
力または書き込むカラムデコーダ、４はロウアドレスに
よって選択されている１つの行のデータを蓄え、順次シ
リアルポート３２にデータを出力するシフトレジスタで
ある。３５はライト回路である。
を図４に示す。図４において、３６はロウアドレスをデ
コードし、メモリセルアレイ３の中から１つの行を選択
するロウデコーダ、２はカラムアドレスをデコードし、
ロウアドレスによって選択されている１つの行から任意
のデータを選択して、ランダムポート１５にデータを出
力または書き込むカラムデコーダ、４はロウアドレスに
よって選択されている１つの行のデータを蓄え、順次シ
リアルポート３２にデータを出力するシフトレジスタで
ある。３５はライト回路である。
【０００５】図４に示した画像メモリの動作について説
明する。まずランダムサイクルの場合について説明す
る。ロウアドレスが与えられるとロウデコーダ３６がア
クティブになり、ロウアドレスをデコードしメモリセル
アレイ３の中からある行を選択する。カラムアドレスが
与えられるとカラムデコーダ２がアクティブになり、カ
ラムデコーダ２からランダムポート１５に選択されたメ
モリセル３のデータを出力する。書き込みの場合はライ
ト回路３５によって上書きすることで行なう。
明する。まずランダムサイクルの場合について説明す
る。ロウアドレスが与えられるとロウデコーダ３６がア
クティブになり、ロウアドレスをデコードしメモリセル
アレイ３の中からある行を選択する。カラムアドレスが
与えられるとカラムデコーダ２がアクティブになり、カ
ラムデコーダ２からランダムポート１５に選択されたメ
モリセル３のデータを出力する。書き込みの場合はライ
ト回路３５によって上書きすることで行なう。
【０００６】同様にシリアルリード転送サイクルの場合
について説明する。ロウアドレスが与えられるとロウデ
コーダ３６がアクティブになり、ロウアドレスをデコー
ドしメモリセルアレイ３の中からある行を選択する。選
択されたある行のメモリセルアレイ３のデータをシフト
レジスタ４に書き込む。シフトレジスタ４は順次シリア
ルポートに出力する。
について説明する。ロウアドレスが与えられるとロウデ
コーダ３６がアクティブになり、ロウアドレスをデコー
ドしメモリセルアレイ３の中からある行を選択する。選
択されたある行のメモリセルアレイ３のデータをシフト
レジスタ４に書き込む。シフトレジスタ４は順次シリア
ルポートに出力する。
【０００７】図３に示した画像表示装置の動作について
説明する。メモリ制御回路２０は、画像メモリ２１に対
して、アドレス制御信号２９及びデータ３０を制御して
ランダムポート１５から任意のデータを読みだしまたは
書き込み、またシリアルリード転送をおこない画像メモ
リ２１のシリアルポート３２から連続してシリアル出力
を行なわせる。
説明する。メモリ制御回路２０は、画像メモリ２１に対
して、アドレス制御信号２９及びデータ３０を制御して
ランダムポート１５から任意のデータを読みだしまたは
書き込み、またシリアルリード転送をおこない画像メモ
リ２１のシリアルポート３２から連続してシリアル出力
を行なわせる。
【０００８】またメモリ制御回路２０はデュアルポート
メモリ２４に対してアドレス制御信号３１を制御して局
所画像処理回路２３の出力を読み込ませ、表示デバイス
２５に対してデータを出力させる。
メモリ２４に対してアドレス制御信号３１を制御して局
所画像処理回路２３の出力を読み込ませ、表示デバイス
２５に対してデータを出力させる。
【０００９】画像メモリ２１はメモリ制御回路２０の読
みだし書き込み要求に応じながら順次シリアル出力を行
なう。ラインバッファ２２はデュアルポートメモリ２１
のシリアル出力をそれぞれ１ライン分遅らせて局所画像
処理回路２３に出力する。局所画像処理回路２３は１ラ
イン遅れたデータ（センターラインデータ２７）を基準
に、直接フレームメモリ２１からきたデータ（ローアラ
インデータ２８）と２ライン遅れたデータ（アッパーラ
インデータ２６）から局所画像処理を行ないデュアルポ
ートメモリ２４に出力する。デュアルポートメモリ２４
はインタ−レースでデータを表示デバイス２５にインタ
−レースで出力する。
みだし書き込み要求に応じながら順次シリアル出力を行
なう。ラインバッファ２２はデュアルポートメモリ２１
のシリアル出力をそれぞれ１ライン分遅らせて局所画像
処理回路２３に出力する。局所画像処理回路２３は１ラ
イン遅れたデータ（センターラインデータ２７）を基準
に、直接フレームメモリ２１からきたデータ（ローアラ
インデータ２８）と２ライン遅れたデータ（アッパーラ
インデータ２６）から局所画像処理を行ないデュアルポ
ートメモリ２４に出力する。デュアルポートメモリ２４
はインタ−レースでデータを表示デバイス２５にインタ
−レースで出力する。
【００１０】局所画像処理が連続した垂直方向のデータ
が必要であるのに対して表示デバイス２５がノンインタ
レースでデータを受け取るため垂直方向に対して１つお
きのデータが必要なために、デュアルポートメモリ２４
で一時バッファリングする必要がある。
が必要であるのに対して表示デバイス２５がノンインタ
レースでデータを受け取るため垂直方向に対して１つお
きのデータが必要なために、デュアルポートメモリ２４
で一時バッファリングする必要がある。
【００１１】
【発明が解決しようとする課題】従来例の画像メモリを
用いた画像表示装置の構成では、実際に画像処理しない
でインターレースの表示装置にデータを出力する場合に
比べてデュアルポートメモリ２４、ラインバッファ２２
及び画像処理回路２３と非常に大きい外部回路が必要で
ある。また、画像メモリ２１のシリアルアウト出力はノ
ンインターレースで読みだされるので、表示デバイスの
リフレッシュ速度に合わせるためにインターレースの出
力に比べて２倍の速度で読みだされるため、高速なデバ
イスが必要であるという問題点を有していた。
用いた画像表示装置の構成では、実際に画像処理しない
でインターレースの表示装置にデータを出力する場合に
比べてデュアルポートメモリ２４、ラインバッファ２２
及び画像処理回路２３と非常に大きい外部回路が必要で
ある。また、画像メモリ２１のシリアルアウト出力はノ
ンインターレースで読みだされるので、表示デバイスの
リフレッシュ速度に合わせるためにインターレースの出
力に比べて２倍の速度で読みだされるため、高速なデバ
イスが必要であるという問題点を有していた。
【００１２】本発明は上記問題点を解決するもので、局
所画像処理に適したデータ出力可能な画像メモリを提供
することを目的とする。
所画像処理に適したデータ出力可能な画像メモリを提供
することを目的とする。
【００１３】また本発明は、容易な構成でインターレー
ス、ノンインターレースにかかわらず表示デバイスに対
し、局所画像処理したデータを表示デバイスに対して出
力できる画像表示装置を提供することを目的とする。
ス、ノンインターレースにかかわらず表示デバイスに対
し、局所画像処理したデータを表示デバイスに対して出
力できる画像表示装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】この目的を達成するため
に本発明の画像メモリは、複数個のメモリセルアレイ
と、該複数個のメモリセルアレイの任意の行及び列を選
択しデータの読みだし及び書き込みを行なうための入出
力端子と、ロウアドレスの一部のビットにより前記複数
個のメモリセルアレイが異なる行を選択する制御手段
と、前記複数個のメモリセルアレイの１行のデータを記
憶する複数個のシフトレジスタと、前記複数個のシリア
ルレジスタのデータを出力するシリアルデータ端子と、
前記ロウアドレスの一部のビットにより前記複数個のシ
リアルレジスタの出力を選択的に前記シリアルデータ端
子へ出力する手段を備えている。
に本発明の画像メモリは、複数個のメモリセルアレイ
と、該複数個のメモリセルアレイの任意の行及び列を選
択しデータの読みだし及び書き込みを行なうための入出
力端子と、ロウアドレスの一部のビットにより前記複数
個のメモリセルアレイが異なる行を選択する制御手段
と、前記複数個のメモリセルアレイの１行のデータを記
憶する複数個のシフトレジスタと、前記複数個のシリア
ルレジスタのデータを出力するシリアルデータ端子と、
前記ロウアドレスの一部のビットにより前記複数個のシ
リアルレジスタの出力を選択的に前記シリアルデータ端
子へ出力する手段を備えている。
【００１５】また本発明の画像表示装置は、本発明の画
像メモリと、そのシリアル出力のデータを局所画像処理
する回路とを有し、本発明の画像メモリの１つのロウア
ドレスに表示デバイスの１水平走査線を割当ている。
像メモリと、そのシリアル出力のデータを局所画像処理
する回路とを有し、本発明の画像メモリの１つのロウア
ドレスに表示デバイスの１水平走査線を割当ている。
【００１６】
【作用】この構成により、画像メモリにおいてはあるロ
ウアドレスに対してシリアル転送サイクルを行なうとそ
の前後のロウアドレスのデータをシリアルデータとして
同時に出力できる。
ウアドレスに対してシリアル転送サイクルを行なうとそ
の前後のロウアドレスのデータをシリアルデータとして
同時に出力できる。
【００１７】また画像表示装置においては、画像メモリ
からのシリアルデータとして表示デバイス上の上下の水
平走査線を同時に読みだすことができるため、局所画像
処理を容易に行なうことが可能となる。
からのシリアルデータとして表示デバイス上の上下の水
平走査線を同時に読みだすことができるため、局所画像
処理を容易に行なうことが可能となる。
【００１８】
（実施例１）以下本発明実施例について図面を参照しな
がら説明する。図１は本発明第１の実施例の画像メモリ
のブロック図である。
がら説明する。図１は本発明第１の実施例の画像メモリ
のブロック図である。
【００１９】図１において、１は下位２ビットを除いた
ロウアドレスをデコードし、下位２ビットが３の場合、
上位ロウアドレスから１加えた行をメモリセルアレイの
中から選択するロウデコーダ、６は下位２ビットを除い
たロウアドレスをデコードし、下位２ビットが０の場
合、上位ロウアドレスから１減じた行をメモリセルアレ
イの中から選択するロウデコーダ、５は下位２ビットを
除いたロウアドレスをデコードし、メモリセルアレイの
中から１つの行を選択するロウデコーダである。
ロウアドレスをデコードし、下位２ビットが３の場合、
上位ロウアドレスから１加えた行をメモリセルアレイの
中から選択するロウデコーダ、６は下位２ビットを除い
たロウアドレスをデコードし、下位２ビットが０の場
合、上位ロウアドレスから１減じた行をメモリセルアレ
イの中から選択するロウデコーダ、５は下位２ビットを
除いたロウアドレスをデコードし、メモリセルアレイの
中から１つの行を選択するロウデコーダである。
【００２０】３はメモリセルアレイ、２はカラムアドレ
スをデコードし、ロウアドレスによって選択されている
１つの行から任意のデータを選択して、ランダムポート
セレクト回路９にデータを出力または書き込むカラムデ
コーダ、４はロウアドレスによって選択されている１つ
の行のデータを蓄え、順次シリアルポートセレクト回路
７にデータを出力するシフトレジスタである。
スをデコードし、ロウアドレスによって選択されている
１つの行から任意のデータを選択して、ランダムポート
セレクト回路９にデータを出力または書き込むカラムデ
コーダ、４はロウアドレスによって選択されている１つ
の行のデータを蓄え、順次シリアルポートセレクト回路
７にデータを出力するシフトレジスタである。
【００２１】ロウデコーダ１、メモリセルアレイ３、カ
ラムデコーダ２、シフトレジスタ４で１つのブロックを
構成し、それぞれブロックＡ１１、ブロックＢ１２、ブ
ロックＣ１３、ブロックＤ１４と呼ぶ。８はシリアル転
送サイクルが行なわれたときのロウアドレスの下位２ビ
ットを記憶するレジスタ、１０はライト回路である。
ラムデコーダ２、シフトレジスタ４で１つのブロックを
構成し、それぞれブロックＡ１１、ブロックＢ１２、ブ
ロックＣ１３、ブロックＤ１４と呼ぶ。８はシリアル転
送サイクルが行なわれたときのロウアドレスの下位２ビ
ットを記憶するレジスタ、１０はライト回路である。
【００２２】以上の様に構成された画像メモリにおいて
以下動作について説明する。まずランダムサイクルの場
合について説明する。
以下動作について説明する。まずランダムサイクルの場
合について説明する。
【００２３】ロウアドレスが与えられると各ロウデコー
ダ１、５、６がアクティブになり、下位２ビットを除い
たロウアドレスをデコードし、メモリセルアレイ３の中
からある行を選択する。カラムアドレスが与えられると
カラムデコーダ２がアクティブになり、各カラムデコー
ダ２からランダムポートセレクト回路９に選択されたメ
モリセル３のデータを出力する。ランダムセレクト回路
９はロウアドレスの下位２ビットをデコードして選択さ
れたブロックの出力をランダムポート１５に出力する。
ロウアドレスの下位２ビットが０のときブロックＡ１
１、下位２ビットが１のときブロックＢ１２、下位２ビ
ットが２のときブロックＣ１３、下位２ビットが３のと
きブロックＤ１４を選択する。
ダ１、５、６がアクティブになり、下位２ビットを除い
たロウアドレスをデコードし、メモリセルアレイ３の中
からある行を選択する。カラムアドレスが与えられると
カラムデコーダ２がアクティブになり、各カラムデコー
ダ２からランダムポートセレクト回路９に選択されたメ
モリセル３のデータを出力する。ランダムセレクト回路
９はロウアドレスの下位２ビットをデコードして選択さ
れたブロックの出力をランダムポート１５に出力する。
ロウアドレスの下位２ビットが０のときブロックＡ１
１、下位２ビットが１のときブロックＢ１２、下位２ビ
ットが２のときブロックＣ１３、下位２ビットが３のと
きブロックＤ１４を選択する。
【００２４】書き込みの場合は、ロウアドレスの下位２
ビットをデコードして選択したブロックのデータをライ
ト回路１０によって上書きすることで行なう。選択され
るブロックとロウアドレスの関係はランダムポートセレ
クト回路９と同様である。即ちロウアドレスの下位２ビ
ットが０のデータは、ブロックＡのメモリセル３に、ロ
ウアドレスの下位２ビットが１のデータは、ブロックＢ
のメモリセル３に、ロウアドレスの下位２ビットが２の
データは、ブロックＣのメモリセル３に、ロウアドレス
の下位２ビットが３のデータは、ブロックＤのメモリセ
ル３にそれぞれ記憶される。ロウアドレスの下位２ビッ
トが０または３のとき、ロウアドレスデコーダ１、６は
与えられたロウアドレスと違う行が選択される可能性が
あるが、ランダムセレクト回路７及びライト回路１０に
よりそのブロックは選択されないため誤動作しない。
ビットをデコードして選択したブロックのデータをライ
ト回路１０によって上書きすることで行なう。選択され
るブロックとロウアドレスの関係はランダムポートセレ
クト回路９と同様である。即ちロウアドレスの下位２ビ
ットが０のデータは、ブロックＡのメモリセル３に、ロ
ウアドレスの下位２ビットが１のデータは、ブロックＢ
のメモリセル３に、ロウアドレスの下位２ビットが２の
データは、ブロックＣのメモリセル３に、ロウアドレス
の下位２ビットが３のデータは、ブロックＤのメモリセ
ル３にそれぞれ記憶される。ロウアドレスの下位２ビッ
トが０または３のとき、ロウアドレスデコーダ１、６は
与えられたロウアドレスと違う行が選択される可能性が
あるが、ランダムセレクト回路７及びライト回路１０に
よりそのブロックは選択されないため誤動作しない。
【００２５】同様にシリアルリード転送サイクルの場合
について説明する。ロウアドレスが与えられると各ロウ
デコーダ１、５、６がアクティブになり、下位２ビット
を除いたロウアドレスをデコードしメモリセルアレイの
中からある行を選択する。選択されたある行のメモリセ
ル３のデータをシフトレジスタ４に書き込む。同時にロ
ウアドレスの下位２ビットをレジスタ８に書き込む。シ
リアルポート選択回路７は各ブロックからのシフトレジ
スタ４の出力をレジスタ８の内容に従って変更しシリア
ルポートに出力する。
について説明する。ロウアドレスが与えられると各ロウ
デコーダ１、５、６がアクティブになり、下位２ビット
を除いたロウアドレスをデコードしメモリセルアレイの
中からある行を選択する。選択されたある行のメモリセ
ル３のデータをシフトレジスタ４に書き込む。同時にロ
ウアドレスの下位２ビットをレジスタ８に書き込む。シ
リアルポート選択回路７は各ブロックからのシフトレジ
スタ４の出力をレジスタ８の内容に従って変更しシリア
ルポートに出力する。
【００２６】レジスタ８の内容が０の時、アッパーシリ
アルポート１６にブロックＤからの出力を、センタシリ
アルポート１７にブロックＡからの出力をローアシリア
ルポート１８にブロックＢからの出力を割り当てる。
アルポート１６にブロックＤからの出力を、センタシリ
アルポート１７にブロックＡからの出力をローアシリア
ルポート１８にブロックＢからの出力を割り当てる。
【００２７】同様にレジスタ８の内容が１の時、アッパ
ーシリアルポート１６にブロックＡからの出力を、セン
タシリアルポート１７にブロックＢからの出力をローア
シリアルポート１８にブロックＣからの出力を割り当て
る。
ーシリアルポート１６にブロックＡからの出力を、セン
タシリアルポート１７にブロックＢからの出力をローア
シリアルポート１８にブロックＣからの出力を割り当て
る。
【００２８】同様にレジスタ８の内容が２の時、アッパ
ーシリアルポート１６にブロックＢからの出力を、セン
タシリアルポート１７にブロックＣからの出力をローア
シリアルポート１８にブロックＤからの出力を割り当て
る。
ーシリアルポート１６にブロックＢからの出力を、セン
タシリアルポート１７にブロックＣからの出力をローア
シリアルポート１８にブロックＤからの出力を割り当て
る。
【００２９】同様にレジスタ８の内容が３の時、アッパ
ーシリアルポート１６にブロックＣからの出力を、セン
タシリアルポート１７にブロックＤからの出力をローア
シリアルポート１８にブロックＡからの出力を割り当て
る。
ーシリアルポート１６にブロックＣからの出力を、セン
タシリアルポート１７にブロックＤからの出力をローア
シリアルポート１８にブロックＡからの出力を割り当て
る。
【００３０】ある下位２ビットが３のロウアドレスに対
してシリアルリード転送サイクルが行なわれると、ロー
デコーダ５、６は下位２ビットを除いた上位ビットのロ
ウアドレスで選択された各メモリセル３の行を選択し、
ローデコーダ１は下位２ビットを除いた上位ビットのロ
ウアドレスに１加算したアドレスで選択されメモリセル
３の行を選択し各シフトレジスタ４にそのデータを書き
込む。またレジスタ８にロウアドレスの下位２ビットの
値３を書き込む。各シリアルポートからデータを出力す
るときにはシリアルポートセレクト回路７によりアッパ
ーシリアルポート１６にはブロックＣ１３からの出力、
即ちシリアルリード転送サイクル読みだし時に指定され
たロウアドレスから１減じたデータが出力される。同様
にセンタポート１７には指定されたロウアドレスデータ
が、ローアポート１８には指定されたロウアドレスから
１加算データが出力される。
してシリアルリード転送サイクルが行なわれると、ロー
デコーダ５、６は下位２ビットを除いた上位ビットのロ
ウアドレスで選択された各メモリセル３の行を選択し、
ローデコーダ１は下位２ビットを除いた上位ビットのロ
ウアドレスに１加算したアドレスで選択されメモリセル
３の行を選択し各シフトレジスタ４にそのデータを書き
込む。またレジスタ８にロウアドレスの下位２ビットの
値３を書き込む。各シリアルポートからデータを出力す
るときにはシリアルポートセレクト回路７によりアッパ
ーシリアルポート１６にはブロックＣ１３からの出力、
即ちシリアルリード転送サイクル読みだし時に指定され
たロウアドレスから１減じたデータが出力される。同様
にセンタポート１７には指定されたロウアドレスデータ
が、ローアポート１８には指定されたロウアドレスから
１加算データが出力される。
【００３１】同様に下位２ビットが３以外の値でもこの
関係は変わらない。以上の様に本発明の実施例によれ
ば、任意のロウアドレスで行なったシリアルリード転送
サイクルにおいて与えらたロウアドレスの前後のロウア
ドレスのシリアルデータを同時に読みだすことが実現で
きる。
関係は変わらない。以上の様に本発明の実施例によれ
ば、任意のロウアドレスで行なったシリアルリード転送
サイクルにおいて与えらたロウアドレスの前後のロウア
ドレスのシリアルデータを同時に読みだすことが実現で
きる。
【００３２】（実施例２）図２は本発明実施例２の表示
装置のブロック図である。基本的に図３、４に示した従
来例の各回路と同じ動作を行なうので、同一構成要素に
対しては同一番号を付し、説明を省略する。
装置のブロック図である。基本的に図３、４に示した従
来例の各回路と同じ動作を行なうので、同一構成要素に
対しては同一番号を付し、説明を省略する。
【００３３】画像メモリ３３は前述した図１に示した画
像メモリである。画像メモリ３３の１つのロウアドレス
で示すデータが、表示デバイス２５の１水平走査線に割
り当てる。メモリ制御回路３４からシリアルリード転送
が行なわれると、画像メモリ３３はその前後のロウアド
レスのデータと共にシリアルデータを出力する。局所画
像処理回路２３はその画像データを局所画像処理し、表
示デバイス２５に出力する。画像メモリ３３はその前後
のロウアドレスのデータと共にシリアルデータを出力
し、それらは表示デバイス上の垂直方向に連続した水平
走査線となるため、メモリ制御回路３４が１水平走査線
毎に飛び越してシリアルリード転送サイクルを行なうだ
けで表示デバイスがインターレースである場合でも簡単
に対応できる。
像メモリである。画像メモリ３３の１つのロウアドレス
で示すデータが、表示デバイス２５の１水平走査線に割
り当てる。メモリ制御回路３４からシリアルリード転送
が行なわれると、画像メモリ３３はその前後のロウアド
レスのデータと共にシリアルデータを出力する。局所画
像処理回路２３はその画像データを局所画像処理し、表
示デバイス２５に出力する。画像メモリ３３はその前後
のロウアドレスのデータと共にシリアルデータを出力
し、それらは表示デバイス上の垂直方向に連続した水平
走査線となるため、メモリ制御回路３４が１水平走査線
毎に飛び越してシリアルリード転送サイクルを行なうだ
けで表示デバイスがインターレースである場合でも簡単
に対応できる。
【００３４】以上の様に本発明の実施例によれば、容易
な構成で表示デバイスに対して表示データの上下のデー
タで局所画像処理したデータを供給できる。
な構成で表示デバイスに対して表示データの上下のデー
タで局所画像処理したデータを供給できる。
【００３５】なお、実施例１,２ではフリッカーを押さ
えるためセンターラインデータを基準に、ローアライン
データとアッパーラインデータからなる３ラインデータ
に対して局所画像処理を行なう場合を示したが、ライン
データ数は適宜選択可能であり、例えば５ラインデータ
に対して適当な局所画像処理を行なっても良く、この場
合は、ブロック数を８つにし、レジスタ８にロウアドレ
スの下位３ビットを格納してシリアルポートセレクト回
路７にて８ラインデータから５ラインデータを選択・割
付を行なえば良い。
えるためセンターラインデータを基準に、ローアライン
データとアッパーラインデータからなる３ラインデータ
に対して局所画像処理を行なう場合を示したが、ライン
データ数は適宜選択可能であり、例えば５ラインデータ
に対して適当な局所画像処理を行なっても良く、この場
合は、ブロック数を８つにし、レジスタ８にロウアドレ
スの下位３ビットを格納してシリアルポートセレクト回
路７にて８ラインデータから５ラインデータを選択・割
付を行なえば良い。
【００３６】
【発明の効果】以上説明してきた様に本発明によれば、
１つのローアドレスに対してその前後のローアドレスの
データを同時にシリアルデータ出力できる画像メモリを
提供でき、容易な構成で表示データの上下のデータと局
所画像処理したデータをインターレース、ノンインター
レースにかかわらず表示デバイスに対して供給できる画
像表示装置を実現するものである。
１つのローアドレスに対してその前後のローアドレスの
データを同時にシリアルデータ出力できる画像メモリを
提供でき、容易な構成で表示データの上下のデータと局
所画像処理したデータをインターレース、ノンインター
レースにかかわらず表示デバイスに対して供給できる画
像表示装置を実現するものである。
【図１】本発明の第１の実施例の画像メモリのブロック
図
図
【図２】本発明の第２の実施例の表示装置のブロック図
【図３】従来例の表示装置のブロック図
【図４】従来例の画像メモリのブロック図
１、５、６ ロウデコーダ ２ カラムデコーダ ３ メモリセルアレイ ４ シフトレジスタ ７ シリアルポートセレクト回路 ８ レジスタ ９ ランダムポートセレクト回路 １０ ライト回路 １１ ブロックＡ １２ ブロックＢ １３ ブロックＣ １４ ブロックＤ １５ ランダムポート １６ アッパーシリアルポート １７ センタシリアルポート １８ ローアシリアルポート ３４ メモリ制御回路 ３３ 画像メモリ ２３ 局所画像処理回路 ２５ 表示デバイス ２６ アッパーラインデータ ２７ センタラインデータ ２８ ローアラインデータ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/401
Claims (2)
- 【請求項１】複数個のメモリセルアレイと、 該複数個のメモリセルアレイの任意の行及び列を選択し
データの読みだし及び書き込みを行なうための入出力端
子と、 ロウアドレスの一部のビットにより前記複数個のメモリ
セルアレイが異なる行を選択する制御手段と、 前記複数個のメモリセルアレイの１行のデータを記憶す
る複数個のシフトレジスタと、 前記複数個のシリアルレジスタのデータを出力するシリ
アルデータ端子と、 前記ロウアドレスの一部のビットにより前記複数個のシ
リアルレジスタの出力を選択的に前記シリアルデータ端
子へ出力する手段と、 を備えた画像メモリ。 - 【請求項２】複数個のメモリセルアレイと、 該複数個のメモリセルアレイの任意の行及び列を選択し
データの読みだし及び書き込みを行なうための入出力端
子と、 ロウアドレスの一部のビットにより前記複数個のメモリ
セルアレイが異なる行を選択する制御手段と、 前記複数個のメモリセルアレイの１行のデータを記憶す
る複数個のシフトレジスタと、 前記複数個のシリアルレジスタのデータを出力するシリ
アルデータ端子と、 前記ロウアドレスの一部のビットにより前記複数個のシ
リアルレジスタの出力を選択的に前記シリアルデータ端
子へ出力する手段とを有した画像メモリと、 前記画像メモリにフレーム画像のデータを描画すると共
に前記シリアルデータ端子からフィールド画像のデータ
を読みだすよう制御するメモリ制御回路と、 前記シリアルデータ端子から読みだされたシリアル入力
データが入力される画像処理回路と、 前記画像処理回路の出力を表示する表示デバイスと、 を備えた画像表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4299535A JPH06149656A (ja) | 1992-11-10 | 1992-11-10 | 画像メモリ及び画像表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4299535A JPH06149656A (ja) | 1992-11-10 | 1992-11-10 | 画像メモリ及び画像表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06149656A true JPH06149656A (ja) | 1994-05-31 |
Family
ID=17873868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4299535A Pending JPH06149656A (ja) | 1992-11-10 | 1992-11-10 | 画像メモリ及び画像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06149656A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6738036B2 (en) * | 2001-08-03 | 2004-05-18 | Koninklijke Philips Electronics N.V. | Decoder based row addressing circuitry with pre-writes |
-
1992
- 1992-11-10 JP JP4299535A patent/JPH06149656A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6738036B2 (en) * | 2001-08-03 | 2004-05-18 | Koninklijke Philips Electronics N.V. | Decoder based row addressing circuitry with pre-writes |
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