JPS6160632B2 - - Google Patents

Description

【発明の詳細な説明】

本発明はテレビジヨン信号に重畳して送られて
くる静止画像信号を受信し、この静止画像信号を
メモリに記憶蓄積し、このメモリから読み出して
陰極線管等の表示装置に静止画像を表示する装置
に関するものである。 まず、本発明の基礎となる受信装置について説
明する。第６図に文字画像の一表示例を示す。表
示画像は陰極線管CRTのテレビジヨン画面に白
文字で重畳されており、その文字画像は右から左
へ電光サインの如くロールして流れるように表示
されてゆく。次にこのような静止画像を受信する
従来の受信装置の基本的な構成とその動作につい
て簡単に説明する。 まず第７図ａは送信側から送られてくる従来の
静止画像伝送用の信号を示し、テレビジヨン信号
の垂直帰線消去期間中の第20H目（および283H
目、以下、第20H目のみについて説明し、第
283H目については省略する）に５種類の静止画
像付加番組の静止画像信号Ａ，Ｂ，Ｃ，Ｄ，Ｅが
重畳されている。この伝送方式では、たとえば第
８図のように文字または図形からなる静止画像の
それぞれの一つの単位の画像を縦方向16点×横方
向16点のマトリクス状の絵素に分解して表わし、
かつこの分解した文字画像を縦方向に走査して得
た縦１列分の16点の絵素の画像信号を単位として
第20H目に５種類の番組の静止画像のそれぞれの
縦１列分の16点の絵素の16ビツトづつの画像信号
Ａ，……Ｅを順次多重化している。イニシアルパ
ルスIPは各画像信号Ａ，……Ｅの各16ビツトの情
報信号を抜取るクロツクの同期をとるための基準
位相をあらわす信号である。 各番組の静止画像用の画像信号Ａ，……Ｅはそ
れぞれ静止画像の縦１列分の16ビツトの文字画像
信号の他にチヤンネルセパレーシヨンビツトCS
とストツプビツトSPの各１ビツトを加えた合計
18ビツトで構成している。第20H目にはこのよう
に５種類の番組の静止画像用の画像信号Ａ，……
Ｅが含まれているので、今仮にＢ番組の静止画像
を指定して受信するとすれば、第７図ｂのよう
に、Ｂ番組の静止画像用の画像信号Ｂが送られて
くる位置に抜取り用のゲートパルスを発生し、信
号Ｂのみを取り出して記憶し、Ｂ番組の静止画像
を表示するようにする。 次に、第９図にこのような受信装置の基本的な
構成を示す。ここで５０はテレビジヨン受像機等
の映像検波回路等の受信回路、５１は波形成形回
路で、映像検波回路等の受信回路５０の出力を２
値信号に波形整形する。５２は同期分離回路で、
その出力の水平垂直両同期信号を用いて20H目抜
取パルス発生回路５３で第20H目（および第
283H目、以下同じ）の1H期間だけ高レベルにな
る20H目抜取パルスを発生しこれによつて波形整
形回路５１の出力を20H目抜取回路５４でゲート
し、第７図ａの如き第20H目の部分の信号のみを
取り出す。次いで第７図ｂの如きＢ番組の画像信
号Ｂのみを抜取るための抜取パルスを用いて番組
選択ゲート８で第７図ａの如き５種類の番組の画
像信号Ａ，……ＥのうちからＢ番組の画像信号Ｂ
の部分のみを抜取る。 一方、５５は色副搬送波_SCの再生回路であ
り、ここで発生した色搬送波を２逓倍回路５６で
逓倍して２_SCの基本クロツクを発生する。２逓
倍回路５６の２_SCの出力は水平同期信号の前縁
と常に一定の位相関係を保つたものであるので、
この２逓倍回路５６の出力を抜取クロツク発生回
路５９で分周するとともにその出力の位相をイニ
シヤルパルス検出回路５８で検出したイニシヤル
パルスIPで位相制御し、抜取クロツク発生回路５
９の出力として静止画像用の画像信号と同期した
各18ビツトづつ５群の抜取クロツクを得る。すな
わち、第７図ａの各番組の画像信号Ａ，……Ｅを
それぞれ抜取るために、それぞれの画像信号Ａ，
……Ｅと対応する時期にそれぞれ18ビツトづつの
抜取クロツクの群を得、これを番組選択回路５７
において第７図ｂの如く番組選択用の抜取パルス
でゲートして、希望の番号の位置のみで抜取クロ
ツクを取り出し、16ビツトのシフトレジスタで構
成したバツフアメモリ６０のクロツク端子へこの
18ビツトの抜取クロツクを加えるとともに入力端
子に20H目抜取回路５４からの出力を加える。い
ずれの番組の16ビツトの信号でも始めの２ビツト
がチヤンネルセパレーシヨンビツトCSとストツ
プビツトSPであるから上述のようにして18ビツ
トだけバツフアメモリ６０をクロツクした後には
バツフアメモリ６０には希望の番組の静止画像信
号の16ビツトが一時的にメモリされることにな
る。 そこで、このバツフアメモリ６０に記憶した信
号を転送制御回路６２からの制御によつて主メモ
リ６３の最後列すなわち最右端のメモリ位置に上
から順に１ラインに１ビツトづつ所定の順序で主
メモリ６３に転送しかつ記憶した信号を１列分ず
つ左方に移動させるようにしてメモリする。 このような画像信号の転送を行なうと陰極線管
CRT上の文字画像の表示は第６図中の矢印のよ
うに右から左の方向にロールすることになる。こ
れを行なうためには１行分の画像を表示するため
のクロツクを終了した後から、次のフイールドで
新たに受信した新たな画像信号を主メモリ６３に
転送して古い画像信号と入れ替える転送、動作を
開始するまでの間に転送制御回路６２の出力とし
てさらに１ビツトのロールクロツクを余分に主メ
モリ６３へ加えて主メモリ６３中で１ビツト分だ
け、すなわち１列分だけメモリ位置を左方に移動
させておき、その後にバツフアメモリ６０から新
たな16ビツトの画像信号を主メモリ６３へ転送し
て、主メモリ６３中で表示の最右端の１列に相当
する16ビツトの部分にこれをメモリする。 なお、主メモリ６３の容量は第６図のように14
間の文字画像を１行表示する場合であれば第１０
図に詳細に示すように１ライン当り256ビツトと
し１行を16ラインで表示するようにして、合計
256ビツト×16ライン分＝4096ビツトにしておけ
ばよい。 主メモリ６３をクロツクする時期は、たとえば
画像信号の転送期間である第21H目〜第36H目ま
での16H期間と、静止画像の表示期間である第
227H目〜第242H目までの16H期間とし、通常に
は第227H目〜第242H目までの表示期間にのみ主
メモリ６３からの続出し信号をゲートして陰極線
管CRTに供給するようにしておくことによつて
陰極線管CRT上に静止画像を第６図の如く１行
だけ表示することができる。 また第21H目〜第36H目までの転送期間におい
て1H期間につき１ビツトづつの割合でバツフア
メモリ６０から主メモリ６３の各ラインの右端の
１列分のメモリ位置に画像信号の縦方向１列分16
ビツトのデータを転送する。転送パルスはこの第
21H目から第36H目までの転送期間における主メ
モリ１４の1H当り256ビツトの表示クロツクの第
256ビツト目の次の位置すなわち最右端のメモリ
位置である第256ビツト目の前縁位置で転送パル
ス発生回路６１において1H当り１ビツトづつ発
生し、これをバツフアメモリ６０にクロツクとし
て加えてその記憶内容を1Hに１ビツトづつ進め
るとともに、第１０図に示す如くこの転送パルス
をANDゲート６７に加えてこのときバツフアメ
モリ６０からの静止画像信号をANDゲート６７
を通過させ、ORゲート６９を介して主メモリ６
３の最終ビツト位置に加えてここに記憶させる。
このとき、転送パルスは反転器７０で反転して主
メモリ循環用のANDゲート６８に加え、転送期
間中の毎Ｈの第256ビツト目にはこれを遮断し、
それまで主メモリ６３に記憶していた最も古い画
像信号を新たな画像信号の記憶とともに１ビツト
づつ消去する。この画像信号の転送時以外には
ANDゲート６７を遮断し、ANDゲート６９を導
通させて主メモリ６３の読み出し信号を再び最終
ビツトに入力するようにして、主メモリ６３のメ
モリ内容を循環させる。 また、主メモリ６３には第21H目から第36H目
の終りまでの転送期間で主メモリ６３の記憶して
いる画像信号のゲートが主メモリ６３内を丁度一
巡し終り、その後表示期間たる第227H目〜第
242H目まででももう一巡するようにメインクロ
ツクを加える。なお以上の動作をさせるため、主
メモリ６３への表示クロツク等のメインクロツク
は第21H目〜第36H目の転送期間と、第227H目〜
第242H目の表示期間中の毎Ｈに1H当り256ビツ
トづつメインクロツク発生回路６４から主メモリ
６３へ供給している。 また、６６は記憶およびロール切換回路であ
り、新たに受信した画像信号を主メモリ６３に書
込んで記憶するときには転送制御回路６２におい
て１フイールドに１回の割合で、例えば第20H目
の水平同期信号を整形する等して、ロールパルス
を発生し、これを上述のように主メモリ６３のク
ロツク端子に加えることによつて主メモリ６３を
その内容が丁度整数回循環するクロツク数よりも
１フイールドに１ビツトづつ余分にクロツクし、
静止画像信号の記憶位置を順次左方に１ビツトづ
つ移動させ、かつ転送パルス発生回路６１で上述
のような転送パルスを発生して画像信号を転送す
る。したがつてこのようにしたときには表示する
静止画像を右方から左方に電光サインのようにロ
ールさせて表示することができるものである。他
方、新たな画像信号を主メモリ６３に転送して書
き込むことを停止するときには転送パルス発生回
路６１における転送パルスの発生と転送制御回路
６２におけるロールパルスの発生を停止させる。
したがつて、このようにしたときには主メモリ６
３には新たな画像信号は書込まれず、それまでに
書込まれた画像信号をくり返し読み出すことにな
るのでロールしない静止した静止画像を表示する
ことができる。 このようにして主メモリ６３に静止画像信号を
転送して記憶させつつ、あるいは転送を停止して
この主メモリ６３から静止画像信号を読み出し、
混合回路６２において通常のテレビジヨン画像の
映像信号と混合して陰極線管CRTに供給すれば
第６図のように右から左にロールする文字画像あ
るいは静止した文字画像を通常のテレビジヨン画
像に重畳して表示することができる。 以上のように文字を１行だけ表示し、右から左
へスクロールさせる受信機が知られている。又、
２行表示する場合に、２行分のメモリを２組用意
し交互にデータの書込みと読み出しを行わせる手
段も考えられている。 本発明は２行表示をすることができる装置に関
するものであり、装置の簡略化を目的とするもの
である。 ここでは簡単に説明するため、メモリは２行分
２組とし、それぞれ直列に接続し、入力切換えは
なしとする。第１図に本発明の回路をブロツク図
で示す。１は16ビツトのバツフアメモリで毎20H
（及び283H）に指定された番組のデータ16ビツト
をサンプリングして、一時的に記憶するメモリ、
２は水平パルスを数えるカウンタで、垂直パルス
の終りからカウントし始める。例えば9H目から
数えるものとし、その出力を２進デコーダー３に
入力し、カウンタ２の2⁴出力をデコーダー３の2⁰
入力とし、以降順に2⁵を2¹に、2⁶を2²に2⁷を2³に
加えればデコーダー３の出力として、16H巾のパ
ルスが16種類得られる。９〜24Hを「0V」とし、
以降順に「1V」「2V」とし、「11V」（194〜
209H）と「13V」（226〜241H）に表示するもの
とする。主メモリ１２，１３及び１２′，１３′に
は高速スタテイツクシフトレジスタを使うものと
して以下説明する。送信側では３図Ａの文字を図
の一点鎖線の方向に分割して、３図Ｂの如き信号
として送出する。これは３図ＣのE₁，E₂……E₁₆
の16点に相当している。第１図の動作を概念的に
述べると、先ず、第３図Ｂの如き信号を20Hに於
て、第１図のバツフアメモリ１へ蓄える。次にテ
レビ画面上で文字が右→左へ動くように20Hの終
りにシフトパルスを発生させる。回路は第１図の
シフトパルス発生器２２に示され、ここからシフ
トパルスが出る。シフトパルスのタイミングは第
２図φ₁₂に示す。然る後、この信号が第１行目の
時は、第１行目の各Ｈの終り（第256ビツト目）
で16HにE₁，E₂〜E₁₆が書き込まれ最古のデータ
の縦１列が消える。以下全く同じである。１行目
の終りを示す信号が１行目終検出回路１６で検出
されると、その時迄にシフトパルスが256個に達
していないと不足分だけシフトパルス発生器２２
から短時間に発せられ、256回シフトされ１行分
のデータが入れ替わる。次に、２行目の各Ｈの終
りでデータの入れ替えを行なう。２行目の終りを
２行目終検出回路１７で検出した後、シフトパル
スが不足なら256個までシフトパルス発生器２２
から発せられる。又、同時に主メモリ１２への書
込みが終り次のフイールドから主メモリ１２から
信号が読み出され、今度は主メモリ１２′へ前と
同様に書込まれる。さて、このような方法で１行
分のメモリを書換える要領で２行分のメモリを書
換えると以下に述べる問題が生じる。今ここで、
元の２行分の情報を、

【表】 と現わし、到来する新しい２行目の信号（デー
タ）を

【表】 あ_１６い_１６……… ろ_１６わ_１６〓
と現わす。次に書換えの途中の状態を詳しく示
す。 以下の表において、データの書換動作は、第１
フイールド（始）の「シフト前」→「1H目の始
（シフト後）」→…→「16H目終了」→…→「32H
目終了」→第２フイールド（始）の「シフト前」
→…→「32H目終了」→…→第３フイールド
（始）の「シフト前」→…→第256フイールド
（始）の「シフト前」→…→第257フイールド
（始）の「シフト前」の順で進行する。

【表】

【表】

【表】 上述では第１行目のデータa₁a₂……a₁₆，β_１…
…ω₁₆を表示の第２行目の各Ｈの256ビツト目で
行なつた場合であり、右上に示す如く、１行分完
全に書換えた後も元の２行目の第１ラインが残
り、元の第１行目の第１ラインのデータが消えて
いる。従つてこのまま第２行目のデータを表示の
第２行目で書換えるとa₁β_１……ω_１が残り、
A₂B₂……Z₂が消え、a₂β_２……ω_２……ω₁₆が消
えて、ここへあ_１……あ₁₆……わ₁₆が書込まれる
ので、4096−256即ち15ライン分余計にクロツク
して、第１表の２番目の如くデータを並べ変えれ
ばよい。こうすると、次の２行目のデータが、下
の16ラインに入り、a₁b₁……z₁が消えて、１行目
はa₁〜a₁₆，β_１〜ω₁₆となり、これを毎フイール
ド読み出せば正しく表示される。データ書込みの
方法として、第１行目は表示の第１行目で、第２
行目は表示の第２行目で行わせる方法がある。 次にその状態を示す。

【表】

【表】

【表】 この場合表示の1H目から16H目にわたり各Ｈ
の最終ビツト（256ビツト目）で書き換えを行な
つている。１行分の書換えを終えると、第２表の
右上の如く元の第１行目の第１ラインA₁B₁……
Z₁が２行目の最下段（第16ライン）に入り、元の
２行目の第１ラインa₁b₁……z₁が消えている。従
つて、第２行目の書換えを行なう時は、第１表を
参照して、第２表右端の２段目の如くデータを並
べればよく、8192−256ビツト即ち引ライン分ク
ロツクすればよい。２行目の書き換えは、第３表
に示す如く、表示の２行目で行なえばよい。

【表】

【表】

【表】 もし、第２表右上の状態からそのまま次の２行
目の書換えを行なうと第４表の如く、新しいデー
ターの１行目の第１ラインが消え、元のデータの
第２行目の第１ラインが、新しい１行目の16ライ
ンに入つて来る。

【表】

【表】

【表】 次に上記した第６図〜第１１図の送受の場合を
考える。到来データはa₁₆，a₁，a₂……a₁₅の順で
あり、書き換えは毎Ｈの始めの１ビツト目とする
と第５表に示す如くとなり、右上に示す如く、新
しい１行目のデータ中第16ラインのa₁₆β₁₆……ω
₁₆が第２行目の16ラインに入つており、調整クロ
ツクで調整しても、１行の場合の如く正しく並ば
ない。従つて２行以上メモリさせる場合は従来の
送信方式は望ましくないといえる。

【表】

【表】

【表】 第６表と第５表右上の状態から２行目の書換え
を行なつた場合を示す。

【表】

【表】

【表】 これから明らかな如く、信号がa₁a₂……a₁₆β_１
……ω₁₆の順で送られて来れば、各Ｈの１ビツト
目で書換えるか、256ビツト目（最後）で書換え
るかに関係なく調整クロツクで正しい表示にでき
ることが明らかである。ここでは以下の回路説明
に於ては、最後の１ビツト目で書換える場合を述
べる。最後で書換える時は、調整クロツクが１回
少なくなる（最初で書換えると第５表、第６表で
各１回必要）。さて、第２表、第３表に示す書換
えを行なわせる回路を第１図に示す。第２図は第
１図の動作説明のためのタイムチヤートである。
第２図φ_１は、水平同期信号でＨパルスカウンタ
２の入力である。φ_２は毎20H（及び283H）に
送信されて来るデータで、今Ｂを受信しているも
のとする。φ_３，φ_７は、デコーダー３の出力
で、これは既に述べた。今第ｎフイールドで、２
行目の終り即ち１行目の始めの信号を受信したも
のとする。この時、２行目終検出回路１７の出力
にφ_４が現われ、Ｔフリツプフロツプ１９を反転
させ、Ｒ−Ｓフリツプフロツプ１８をセツトす
る。従つてＲ−Ｓフリツプフロツプ１８のは低
レベルになる。故に、JKフリツプフロツプ２４
はφ_５，φ₅′ではクロツクされてもＱは高レベル
にならず（Ｊが低レベル）、ANDゲート２９，３
０の出力は低レベルである。一方、ANDゲート
３１は11Vの期間（φ_３）導通可となつて、11V
の間、256ビツト目のパルス通過回路４の出力の
２_SCのパルスの256ビツト目の１ビツト巾のゲ
ートパルスを毎Ｈ通過させ、ORゲート３３を介
し、ANDゲート３４へ伝わり、仮にＴフリツプ
フロツプ１９のＱが高レベルになつたとすれば、
ANDゲート３４が導通し、Ｔフリツプフロツプ
１９のが低レベルであるのでANDゲート３５
が遮断される。従つて、書込ゲート１１のAND
ゲート１１GBは11Vの各Ｈの256ビツト目で導通
し、又、ANDゲート３４の出力はインバータ１
１Ｒで反転されるので、ANDゲート１１GAは
11Vの各Ｈの256ビツト目のみ遮断され、この時
のクロツクにより、バツフアメモリ１の内容が１
ビツト主メモリ１２へ転送される。ANDゲート
２９の出力が低レベルのため、調整ゲート１４の
インバータ１４Ｒの出力が高レベルとなつて、
ANDゲート１４GAは遮断、ANDゲート１４GB
は導通であるので、毎H256ビツト目以外は主メ
モリ１２の内容は、256ビツトの付加メモリ１３
を介さずに循環する。この状態が第２表の第１フ
イールドから第256フイールドまで続く。一方メ
モリのクロツクについて考えると、Ｔフリツプフ
ロツプ１９のＱが高レベルだからANDゲート２
５が導通し、シフトパルス発生装置２２の出力
（第２図φ₁₂）はANDゲート２５を通り、ORゲー
ト２７を介して主メモリ１２へ伝えられている。
従つて、毎フイールド20H（又は283H）の終り
で、１ビツトのシフトパルスが加えられている。
一方、Ｔフリツプフロツプ１９のは低レベルの
ためANDゲート２６が遮断され、ORゲート２８
の出力は、11V，13Vの32Hの各256ビツトのクロ
ツクパルスのみとなる。なお、ORゲート２０の
出力は11V，13Vで高レベルとなり、ANDゲート
２１の出力は、11V，13Vの毎Ｈに256ビツトのク
ロツクパルスとなることはいうまでもない。第
256フイールド目には必ず１行終り又は、２行終
りの信号が挿入され、かつ、データは無信号とし
て以下説明する。なお、１行終り（又は２行終
り）が、255フイールド目以前の来る時はシフト
パルス発生器２２から不足分のシフトパルスが短
時間に発せられ、主メモリ内は不足ビツト分だけ
データが先に進む。第ｘフイールド目（ｘ＝256
でもよい）で、１行目終りを１行目終検出回路１
６で検出すると、（第２図φ₁₀）Ｒ−Ｓフリツプ
フロツプ１８のＱは、低レベル（φ₈′）となり、
一方フリツプフロツプ１９のＱは高レベルを保
つ。早送りは、この（ｎ＋ｘ）フイールドの21，
22H目に行なわれるので（後述）シフトパルスカ
ウンタ２３は第２図φ₅′に示す如く、256ビツト
目を出力し、しかる後リセツトされる。シフトパ
ルスカウンタ２３の出力のφ₅′により、フリツプ
フロツプ２４がクロツクされて、Ｑが高レベルと
なる。（第２図φ_６参照）従つて、ANDゲート２
９，３０が導通し、Ｔフリツプフロツプ１９のＱ
が高レベルだから、ANDゲート２９の出力が高
レベルとなつてANDゲート１４GAが導通し、
ANDゲート１４GBが遮断される。主メモリ１３
の内容を１，２〜256としておくと、11V，13Vの
32H間に8192＋256ビツトのメモリが、8192ビツ
トクロツクされるので、主メモリ１２の内容は、
第２表調整後の状態となり、A₁，B₁……Z₁の代
りに１，２……256が入る。この１，256は、第３
表に示す如く、２行目書換時に消滅する。即ち、
１２を8192−256ビツトクロツクするのと同じ効
果が得られ、かつ、カウンタにより8192−256ビ
ツト数える必要もなく、後述の如く主メモリ１３
をライン内挿時の1H遅延線としても使える。次
に２行目の書換えを行なうＲ−Ｓフリツプフロツ
プ１８のＱが低レベル、が高レベルのため、毎
H256ビツト目のゲートパルスはANDゲート３２
を介し、13Vの間のみANDゲート３４，３５ゲー
トへ加えられる。２行目の終りでは早送りが行な
われるが、この時はＲ−Ｓフリツプフロツプ１８
のが低レベルのため、シフトパルスカウンタ２
３の出力（φ_５）では、フリツプフロツプ２４は
クロツクされてもＱは高レベルにならない。従つ
て、この時はANDゲート１４GBは導通したまま
であり、調整クロツクの働きはない。一方、Ｔフ
リツプフロツプ１９のＱが低レベル、が高レベ
ルとなるので、この後は前述の動作が１１′，１
２′，１３′，１４′に対して行なわれ、主メモリ
１２，１３は、11V，13Vにわたり、毎H256ビツ
トクロツクされ、第３表右上のデータが静止表示
される。以上述べた如く、１行目の終りで8192−
256ビツトの調整クロツクを行なえば正しく表示
できることがわかる。さて、メモリから読み出し
た図形を表示すると第３図Ａの如く各ビツト間の
境目がギザギザする。これを補正する方法として
は、1H前即ち、第３図Ａの例えば横の列を考
え、例えば４列目と５列目、５列目を比較し、１
フイールド毎に、半ビツトずつ右又は左へずらし
表示すれば第４図に示す如く斜めの線が滑らかに
なる。第４図の斜線部がライン内挿で補正された
位置である。尚、第１図１１，１４，１３はメモ
リ設計時に１２に含めておけば全体としての回路
は簡単になりコストアツプもない。 次に、早送りシフトパルス発生について補足説
明する。第５図に於て、５は20Hの抜取ゲート、
３７は１行目及び２行目の終りのパルスを通過さ
せるNORゲート、４１は改行時にゲート３７の
出力でセツトされ、そのＱが高レベルとなる（φ
_４及びφ₁₂でセツト）。従つて、ANDゲート３６
が導通し、_SC（色副搬送3.58MHz）を整形した
クロツクが通過する。但し、20Hの間はインバー
タ４３の出力が低レベルのため通過できない。一
方、３８は抵抗、４０は容量でゲート５の出力を
積分し、遅延させ一方ゲート５の出力をインバー
タ４０で反転し、両者の論理積をANDゲート４
４で形成し、これを毎フイールド１回のシフトパ
ルスとし、ANDゲート４４の出力とANDゲート
３６の出力の論理和をORゲート４２で形成し、
ORゲート４２の出力をカウンタ２３Ｃでカウン
トすると共にANDゲート２５，２６へ供給す
る。２３Ｇは、２３Ｃの2⁰，2¹……2⁸の９出力が
全部「１」即ち10進数の256の時、負パルスを発
し、カウンタ２３Ｃをクリアし、フリツプフロツ
プ３５をリセツトする。従つて、ANDゲート４
２の出力は、１行当り必ず256ビツトになり、早
送りが行なえる。なお、主メモリ１２，１２′
は、２行目終つて、表示から書換えに切換わるフ
イールドで、１フイールド間クリアしておけば、
書換が途中で終つて（１行目、２行目が早く終つ
て）も早送りした時、文字のない部分は全部無信
号となつて表示されない。 以上のように本発明によれば表示調整用メモリ
と、ライン内挿用メモリを共用することができ、
また３行以上の場合は、最後の１行を除いて表示
調整クロツクを行を変える毎に行なえばよい。

【図面の簡単な説明】

第１図は本発明の一実施例におけるテレビジヨ
ン受信装置のブロツク線図、第２図φ_１，φ_２，
φ_３，φ_４，φ_５，φ_６，φ_７，φ_８，φ_９，φ
₁₀，φ₅′，φ₁₁，φ₁₂，φ₈′は同装置説明のために
各部の波形図、第３図Ａ，Ｂ，Ｃ、第４図は同装
置説明のための図形、波形図、第５図は同装置の
一部分の具体的なブロツク線図、第６図は基本と
なるテレビジヨン受信装置のよる表示状態の正面
図、第７図ａ，ｂは同装置に伝送されて来る静止
画像信号と番組選択ゲートパルスの波形図、第８
図は同装置による静止画像の拡大図、第９図は同
装置のブロツク線図、第１０図は同装置の要部の
ブロツク線図、第１１図は他の静止画像の表示状
態を示す図である。 １……バツフアメモリ、２……Ｈパルスカウン
タ、３……デコーダ、４……256ビツト目パルス
通過回路、１１，１１′……書換ゲート、１２，
１２′，１３，１３′……主メモリ、１４，１４′
……調整用ゲート、１６……１行目終検出回路、
１７……２行目終検出回路、１８……Ｒ−Ｓフリ
ツプフロツプ、１９……Ｔフリツプフロツプ、３
４，３５，３１，３２，２１，２５，２６，２
９，３０……ANDゲート、３３，２０，２７，
２８……DRゲート、２２……シフトパルス発生
器、２３……シフトパルスカウンタ、２４……
JKフリツプフロツプ。

Claims (1)

1. 【特許請求の範囲】 １ 静止画像を１行づつ縦方向および横方向に分
   解し、その縦方向に走査した縦方向１列分の画像
   信号を単位として順次テレビジヨン信号の垂直帰
   線期間に重畳し、かつ複数行の静止画像の改行を
   示す改行信号を共に重畳して送られて来る静止画
   像信号を受信する受信回路を設け、ｎ（≧２）行
   分の文字を表示するデイジタルメモリを具え、こ
   のメモリ素子をすべて直列に接続し、１行当りの
   水平方向の表示素子（メモリ）数をｘビツト、全
   表示メモリの素子数をＺビツトとし、前記文字信
   号と共に送信されて来る上記改行信号を受信する
   毎に、次のデータ書換までの間に（ｎ−１）回の
   〔Ｚ−ｘ〕ビツトからなる表示調整クロツクを行
   なう事を特徴とするテレビジヨン受信装置。 ２ 改行信号を受信する毎に毎回Ｚ−ｘビツトか
   らなる表示調整クロツクを行なう事を特徴とする
   特許請求の範囲第１項記載のテレビジヨン受信装
   置。 ３ 受信信号の表示位置が何行目かに関係なく特
   定の期間の１行分のクロツクの始め或は終りでデ
   ータの書換えを行ない、１行分のメモリをｋビツ
   トとする時、（ｎ×ｋ＝Ｚ）改行信号受信後に
   〔Ｚ−（ｋ＋ｘ）〕ビツトの調整クロツクを行なう
   事を特徴とする特許請求の範囲第１項記載のテレ
   ビジヨン受信装置。 ４ 主メモリＺビツトの他にｘビツトのメモリを
   設け、表示時にはこのｘビツトのメモリを1H分
   のデータ遅延線として使い、書換時には、表示調
   整クロツク用として、Ｚ＋ｘビツトのメモリルー
   プを構成して、データの位置調整を行なう事を特
   徴とする特許請求の範囲第１項、第２項または第
   ３項記載のテレビジヨン受信装置。 ５ １個の大容量直列形メモリに於て、出力端子
   の手前に、チツプを設け、画面上の１行分の１ラ
   インの表示素子数と、前記タツプと出力端子間の
   メモリ素子数を等しくした事を特徴とする特許請
   求の範囲第４項記載のテレビジヨン受信装置。