JPH08106266A - 上下分割表示ディスプレイの制御方法および制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 メモリの容量を削減可能な上下分割表示ディ
スプレイの制御方法および制御装置を提供する。 【構成】 上フィールドＵＦと下フィールドＬＦとに表
示画面が上下２分割された上下分割表示ディスプレイ２
を制御するディスプレイコントローラ４は、外部より上
半画面を表示するための画素データＶＤが入力されてい
る時は、入力された画素データＶＤを一時的に記憶する
ＦＩＦＯ１２から読み出された画素データＶＤＩを上フ
ィールドＵＦに、画像メモリ６から読み出された半画面
前の画素データＶＤＭを下フィールドに、下半画面を表
示するための画素データＶＤが入力されている時は、こ
れと反対に各画素データＶＤＩ，ＶＤＭを各フィールド
ＵＦ，ＬＦに供給するように制御されるセレクタ１４，
１６を備える。従って、画像メモリ６は半画面分の画素
データを記憶できればよい。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画面を上下に２分割し
て表示制御を行う上下分割表示ディスプレイの制御方法
および制御装置に関する。

【０００２】

【従来の技術】従来より、ＥＬパネルや液晶パネル等か
らなるディスプレイにおいて、ディスプレイの表示画面
を、上半画面を表示する上フィールドと、下半画面を表
示する下フィールドとに２分割し、夫々別の駆動回路に
て表示制御を行い、１フレーム周期（１画面分のデータ
が入力される周期）に各フィールド毎に夫々２回走査を
行うことにより、高輝度化を図った上下分割表示ディス
プレイが知られている。

【０００３】つまり、画面を２つのフィールドに分割し
て、各フィールドを同時に走査することにより、各画面
とも、表示画面が分割されていない通常のディスプレイ
の１／２の時間で１回の走査ができ、従って、通常のデ
ィスプレイの２倍の走査ができるのである。

【０００４】

【発明が解決しようとする課題】しかし、この様な上下
分割表示ディスプレイの制御においては、各フィールド
毎に半フレーム（半画面）分のメモリを２個ずつ用意
し、各フィールドのメモリを１個ずつ組み合せ、１フレ
ーム分の画像データを記憶する２組のメモリとし、一方
の組のメモリが１フレーム分の画像データを受信してい
る時には、他方の組のメモリに記憶された画像データを
用いて表示制御を行い、１フレーム分の画像データを受
信すると、今まで画像データを受信していた組を表示用
に使用し、表示用に使用されていた組のメモリを受信用
に使用するというように、交互に受信と表示とに切り替
えて使用していた。

【０００５】このため、各フィールド毎に半フレーム分
のメモリが２個ずつ、合計２フレーム分のメモリが必要
であり、しかも、通常１フレーム当り数百キロ〜数メガ
ビットを必要とするため、装置が高価なものになってし
まうという問題があった。本発明は、上記問題点を解決
するために、メモリの容量を削減可能な上下分割表示デ
ィスプレイの制御方法および制御装置を提供することを
目的とする。

【０００６】

【課題を解決するための手段】上記目的を達成するため
になされた請求項１に記載の発明は、上半画面を表示す
るための上フィールドと、下半画面を表示するための下
フィールドとに画面が２分割され、各フィールド共に、
外部より１画面分の画像データが入力される間に夫々２
回の走査を行う上下分割表示ディスプレイの制御方法で
あって、外部より入力された画像データを、半画面分の
画像データを蓄積可能な画像メモリに順次記憶させ、上
半画面分の画像データが入力されている時には、上記上
フィールドに、入力された画像データを表示させると共
に、上記下フィールドに、上記画像メモリに記憶された
半画面前の画像データを表示させ、下半画面分の画像デ
ータが入力されている時には、上記下フィールドに、入
力された画像データを表示させると共に、上記上フィー
ルドに、上記画像メモリに記憶された半画面前の画像デ
ータを表示させることを特徴とする。

【０００７】次に、請求項２に記載の発明は、上半画面
を表示するための上フィールドと、下半画面を表示する
ための下フィールドとに画面が２分割され、画像データ
の表示制御が各フィールド毎に並列に行われる上下分割
表示ディスプレイの制御装置であって、半画面分の画像
データを記憶する画像メモリと、外部より入力された画
像データに同期して、当該画像データより半画面分前の
画像データを上記画像メモリから読み出すデータ読出手
段と、該データ読出手段が上記画像メモリから画像デー
タを読み出すと同時に、当該読み出された画像データが
記憶されていた上記画像メモリの記憶領域に、上記入力
された画像データを書き込むデータ書込手段と、上記入
力された画像データが上半画面を表示するものである時
は、当該入力された画像データを上フィールド，上記デ
ータ読出手段により読み出された画像データを下フィー
ルドに送出し、上記入力された画像データが下半画面を
表示するものである時は、当該入力された画像データを
下フィールド，上記データ読出手段により読み出された
画像データを上フィールドに送出するデータ切替手段
と、を備えたことを特徴とする。

【０００８】また、請求項３に記載の発明は、請求項２
に記載の上下分割表示ディスプレイの制御装置におい
て、上記画像メモリは、上記画像データのビット幅より
大きな入出力データ幅を有し、更に、上記画像メモリに
書き込まれる上記画像データを、上記入出力データ幅を
有するデータ列に変換するデータ変換手段と、上記画像
メモリから読み出された上記入出力データ幅を有するデ
ータ列を、所定のビット幅を有する元の画像データに復
元するデータ復元手段と、上記データ変換手段によるデ
ータ変換時、および上記データ復元手段によるデータ復
元時に、複数のデータを内部に一時記憶する記憶手段
と、を備え、上フィールドと下フィールドとに同期して
画像データを送出することを特徴とする。

【０００９】

【作用および発明の効果】上記のように構成された請求
項１に記載の上下分割表示ディスプレイの制御方法によ
れば、上下分割表示ディスプレイの一方のフィールドに
は、入力された画像データが常にリアルタイムで表示さ
れ、他方のフィールドには、画像メモリから読み出され
た半画面前の画像データが表示される。

【００１０】従って、画像メモリには、常に半画面分だ
け画像データが記憶されていればよく、従来に比べて大
幅に画像メモリの記憶容量を削減できる。なお、この場
合、上フィールドと下フィールドとで互いに異なるフレ
ームの画像データが表示されてしまうことがあるが、通
常この種のディスプレイでは１秒当り６０画面程度の表
示が行われ、１回の走査は１／１２０秒程度で行われる
ため、この１回の走査時間の間だけ表示がずれたとして
も実用上問題はない。

【００１１】次に、この上下分割表示ディスプレイの制
御方法を具体的に実現するものとして発明された請求項
２に記載の上下分割表示ディスプレイの制御装置におい
ては、データ読出手段が、外部より入力された画像デー
タに同期して、当該画像データより半画面分前の画像デ
ータを上記画像メモリから読み出すと同時に、データ書
込手段が、その読み出された画像データが記憶されてい
た画像メモリの記憶領域に、入力された画像データを書
き込む。

【００１２】そして、データ切替手段が、入力された画
像データが上半画面を表示するものである時は、当該入
力された画像データを上フィールド，データ読出手段に
より読み出された画像データを下フィールドに送出し、
入力された画像データが下半画面を表示するものである
時は、当該入力された画像データを下フィールド，デー
タ読出手段により読み出された画像データを上フィール
ドに送出する。

【００１３】これにより、一方のフィールドには、入力
された画像データが表示され、他方のフィールドには、
画像メモリに記憶された半画面前の画像データが読み出
され表示されることになる。従って、請求項２に記載の
上下分割表示ディスプレイの制御装置によれば、請求項
１に記載の制御方法を具体的に実現することができる。

【００１４】次に、請求項３に記載の上下分割表示ディ
スプレイの制御装置においては、画像メモリは、画像デ
ータのビット幅より大きな入出力データ幅を有してお
り、データ変換手段が、画像メモリに書き込まれる画像
データを、入出力データ幅に応じたデータ列に変換し、
また、データ復元手段が、画像メモリから読み出された
入出力データ幅を有するデータ列を、所定のビット幅を
有する元の画像データに復元する。

【００１５】このように所定のビット幅を有する画像デ
ータが、よりビット幅の大きなデータ列に変換されるこ
とにより、処理すべきデータ数が少なくなり、画像メモ
リへのデータの書込および読出の回数も少なくなる。従
って、本発明によれば、画像メモリにデータを入出力す
るための時間を十分に確保することができ、限られた処
理時間内に確実にデータの入出力を行うことができる。

【００１６】

【実施例】以下に本発明の実施例を図面と共に説明す
る。図１は、実施例のパーソナルコンピュータの表示装
置を示す概略構成図である。

【００１７】図１に示すように、本実施例の表示装置
は、６４０画素（横）×４８０画素（縦）の薄膜ＥＬパ
ネルからなり、上半画面を表示する上フィールドＵＦと
下半画面を表示する下フィールドＬＦとに表示画面が上
下２分割され、各フィールド（６４０画素×２４０画
素）毎に表示駆動回路が設けられ並列に表示制御を行う
ディスプレイ２と、パーソナルコンピュータ本体（図示
せず）より供給される画素データＶＤ，垂直同期信号Ｖ
ＳＹＮＣ，水平同期信号ＨＳＹＮＣに基づき、ディスプ
レイ２の各フィールドＵＦ，ＬＦの夫々に供給する表示
用データＵＤ，ＬＤおよびディスプレイ２の表示制御に
必要なタイミング信号（垂直同期ビデオ信号ＶＳ，水平
同期ビデオ信号ＨＳ，システムクロックＳＣＫ）等を生
成するディスプレイコントローラ４と、ディスプレイコ
ントローラ４に入力された画素データＶＤを半画面分だ
け記憶する画像メモリ６とにより構成されている。

【００１８】なお、ディスプレイコントローラ４に入出
力される画素データＶＤおよび表示用データＵＤ，ＬＤ
は、例えば６４階調の表示が可能なように１画素当り６
ビットで構成され、画素単位、即ち６ビットパラレルで
入出力される。また、ディスプレイコントローラ４に
は、水平同期信号ＨＳＹＮＣの１周期の間に、走査線１
ライン（６４０画素）分の画素データＶＤが入力され、
更に、垂直同期信号ＶＳＹＮＣの１周期の間に、１画面
（走査線４８０ライン）分の画素データＶＤが入力され
る。なお、１画面分の画素データＶＤを１フレームと呼
ぶ。

【００１９】ここで、画像メモリ６は、任意のアドレス
にアクセス可能な周知のランダムアクセスメモリ（ＲＡ
Ｍ）と、ＲＡＭに記憶されたデータのうち、任意の走査
線１ライン（６４０画素）分のデータを一度にラッチす
ると共に、ラッチしたデータを高速に出力可能なシリア
ルアクセスメモリ（ＳＡＭ）とをワンチップに搭載し、
しかもＲＡＭとＳＡＭとは夫々独立に動作可能に構成さ
れた所謂マルチポートメモリからなる。なお、データの
入出力は、８ビット単位で行われる。

【００２０】次に、ディスプレイコントローラ４は、入
力された６ビットパラレルの画素データＶＤを一時的に
記憶し、読み出す時に８ビットパラレルの記憶用データ
ＭＤに変換して画像メモリ６に出力するデータ変換手段
としての６→８ビット変換回路８と、画像メモリ６から
読み出した８ビットパラレルの記憶用データＭＤを、６
ビットパラレルの画素データＶＤＭに戻して出力するデ
ータ復元手段としての８→６ビット変換回路１０と、６
→８ビット変換回路８と共に入力された画素データＶＤ
を一時的に記憶し、書き込まれた順に出力するファース
トインファーストアウトメモリ（ＦＩＦＯ）１２と、８
→６ビット変換回路１０から出力される画素データＶＤ
ＭあるいはＦＩＦＯ１２から出力される画素データＶＤ
Ｉのいずれか一方を表示用データＵＤとしてディスプレ
イ２の上フィールドＵＦに供給するセレクタ（ＳＥＬ）
１４と、同様に画素データＶＤＭあるいは画素データＶ
ＤＩのいずれか一方を表示用データＬＤとしてディスプ
レイ２の下フィールドＬＦに供給するセレクタ（ＳＥ
Ｌ）１６と、水平同期信号ＨＳＹＮＣに同期し、水平同
期信号ＨＳＹＮＣの１／８６４周期を有するシステムク
ロックＳＣＫを生成するフェーズロックループ（ＰＬ
Ｌ）１８と、垂直同期信号ＶＳＹＮＣおよび水平同期信
号ＨＳＹＮＣ，システムクロックＳＣＫに基づき、ディ
スプレイコントローラ４の各部およびディスプレイ２を
制御するためのタイミング信号を生成するタイミング生
成部２０と、水平同期信号ＨＳＹＮＣが入力された回数
をカウントするカウンタ２２と、半フレーム分の水平走
査線数が設定された設定器２４と、カウンタ２２のカウ
ント値と設定器２４に設定された設定値とを比較し、比
較結果をセレクタ１４，及び反転回路２８を介してセレ
クタ１６に出力する比較器２６とにより構成されてい
る。

【００２１】ここで、タイミング生成部２０は、６→８
ビット変換回路８およびＦＩＦＯ１２に外部より入力さ
れた画像データＶＤを記憶させるためのライト信号ＷＶ
Ｄ，６→８ビット変換回路８から記憶用データＭＤを読
み出して画像メモリ６に記憶させるためのリード信号Ｒ
ＭＤ，画像メモリ６から記憶用データＭＤを読み出して
８→６ビット変換回路１０に書き込むためのライト信号
ＷＭＤ，８→６ビット変換回路１０およびＦＩＦＯ１２
から夫々画素データＶＤＭ，ＶＤＣを読み出すためのリ
ード信号ＲＶＤ，更にディスプレイ２を制御するための
タイミング信号（垂直同期ビデオ信号ＶＳ，水平同期ビ
デオ信号ＨＳ）等を生成する。

【００２２】また、タイミング生成部２０には、外部よ
り入力される画素データＶＤ，垂直同期信号ＶＳＹＮ
Ｃ，及び水平同期信号ＨＳＹＮＣのフォーマットに応じ
て、正しく画素データＶＤを検出すると共に、ディスプ
レイ２の仕様に適合したタイミング信号等を生成するた
めにディスプレイパラメータが設定されている。

【００２３】つまり、１画面を構成する走査線数は使用
するディスプレイによって異なり、また、画素データＶ
Ｄ，垂直同期信号ＶＳＹＮＣ，水平同期信号ＨＳＹＮＣ
も、これらを出力するパーソナルコンピュータ本体によ
って、出力されるタイミング等が異なる。このため、使
用するディスプレイやパーソナルコンピュータ本体の仕
様に応じて、これら走査線数や、後述する垂直同期信号
ＶＳＹＮＣのバックポーチＶＢＰ，フロントポーチＶＦ
Ｐ、水平同期信号ＨＳＹＮＣのバックポーチＨＢＰ，フ
ロントポーチＨＦＰ等をディスプレイパラメータとして
設定し、これらに基づき各種制御信号やタイミング信号
を生成するのである。なお設定器２４の設定値も、この
ディスプレイパラメータに基づき設定される。

【００２４】次に、６→８ビット変換回路８は、図２に
示すように、４画素分の画素データＶＤを記憶可能な２
０個のブロックからなる記憶エリア３２と、記憶エリア
３２に画素データＶＤを書き込む時に外部より供給され
るライト信号ＷＶＤをカウントし、書込アドレスを発生
する書込アドレスカウンタ３４と、書込アドレスカウン
タ３４の出力をデコードして書き込むエリアを指定する
ための選択信号を生成する書込アドレスデコーダ３６
と、記憶エリア３２から記憶用データＭＤを読み出す時
に外部より供給されるリード信号ＲＭＤをカウントし、
読出アドレスを発生する読出アドレスカウンタ３８と、
読出アドレスカウンタ３８の出力をデコードして読み出
すエリアを指定するための選択信号を生成する読出アド
レスデコーダ４０とにより構成されている。

【００２５】なお、書込アドレスデコーダ３６は、図３
（ａ）に示すように、各ブロックを書込単位（６ビット
単位）に区切った４つのエリアを夫々指定するようにさ
れており、合計８０エリアを指定するように構成されて
いる。一方、読出アドレスデコーダ４０は、図３（ｂ）
に示すように、各ブロックを読出単位（８ビット単位）
に区切った３つのエリアを夫々指定するようにされてお
り、合計６０エリアを指定するように構成されている。

【００２６】このように構成された６→８ビット変換回
路８においては、各ブロックに４回の書込動作で書き込
まれた４画素分の画素データＶＤは、１番目の画素デー
タの６ビットと２番目の画素データの２ビットとが連結
され、２番目の画素データの残りの４ビットと３番目の
画素データの４ビットとが連結され、更に、３番目の画
素データの残りの２ビットと４番目の画素データの６ビ
ットとが連結されることにより、夫々８ビットの記憶用
データＭＤに変換されて３回の読出動作で読み出され
る。

【００２７】その結果、６→８ビット変換回路８によ
り、水平同期信号ＨＳＹＮＣの１周期の間に入力される
走査線１ライン（６４０画素）分の画素データＶＳは、
４８０個（６ビット×６４０画素＝８ビット×４８０
個）の記憶用データＭＤに変換される。

【００２８】また、８→６ビット変換回路１０は、６→
８ビット変換回路８と略同様の構成を有し、６→８ビッ
ト変換回路８とは逆の動作をするものである。即ち、各
ブロックに３回の書込動作で書き込まれた３個の記憶用
データＭＤは、１番目の記憶用データの６ビット、１番
目の記憶用データの残りの２ビットと２番目の記憶用デ
ータの４ビット、２番目の記憶用データの残りの４ビッ
トと３番目の記憶用データの２ビット、３番目の記憶用
データの残りの６ビットの４つに分割されることにより
６ビットの画素データＶＤＭに変換され、４回の読出動
作で読み出される。

【００２９】なお、８→６ビット変換回路１０では、デ
ータの書込と読出とを同期させて行うことができるの
で、記憶エリアは１ブロックあればよい。即ち、画像メ
モリ６へのデータの書込は、比較的低速でしか行うこと
ができないため、６→８ビット変換回路８においては、
データの書込に対して読出が低速にしか行われず、書き
込まれたデータが溜ってしまうので、これを吸収するた
め記憶エリア３２に多数のブロックを必要とするのであ
るが、画像メモリ６からのデータの読出は、ＳＡＭを介
して行うので高速にできるため、必要な速度でデータを
読み出せばよく、８→６ビット変換回路１０に余分なデ
ータが溜ることがないので記憶エリアは１ブロックあれ
ばよいのである。

【００３０】また、ＦＩＦＯ１２は、入力された画素デ
ータＶＤを画像メモリ６から読み出された画素データＶ
ＤＭに同期させてセレクタ１４，１６に供給するための
もので、画像メモリ６から記憶用データＭＤを読み出し
て６ビットの画素データＶＤＭに変換するのに要する時
間だけ入力された画素データＶＤを保持できる必要があ
り、ここでは、８画素分の画素データＶＤを記憶するよ
うに構成されている。

【００３１】以上のように構成されたディスプレイコン
トローラ４において、入力された画素データＶＤは、Ｆ
ＩＦＯ１２に一時的に記憶されると共に、６→８ビット
変換回路８を介して画像メモリ６に記憶される。この
時、６ビットの画素データは８ビットの記憶用データＭ
Ｄに変換され記憶される。これと同時に画像メモリ６か
らは半フレーム前に記憶された記憶用データＭＤが読み
出され、８→６ビット変換回路１０にて６ビットの画素
データＶＤＭに変換された後、ＦＩＦＯ１２に記憶され
た画素データＶＤＩと共にセレクタ１４，１６に供給さ
れる。そしてセレクタ１４，１６に供給された画素デー
タＶＤＩ，ＶＤＭは、比較器２６の出力Ｓおよび出力Ｓ
の反転値Ｓ′に従い、いずれか一方がディスプレイ２の
上フィールドＵＦに供給される表示用データＵＤとし
て、他方が下フィールドＬＦに供給される表示用データ
ＬＤとして出力される。

【００３２】次に、図４および図５に示すタイミングチ
ャートに沿って、ディスプレイコントローラ４に入出力
される各信号と、ディスプレイコントローラ４各部の動
作について詳細に説明する。まず、図４および図５に示
すように、ディスプレイコントローラ４に入力される垂
直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣは、
夫々所定の周期を有する信号であり、水平同期信号ＨＳ
ＹＮＣの５２５周期が垂直同期信号ＶＳＹＮＣの１周期
に相当し、垂直同期信号ＶＳＹＮＣは１／６０ｓｅｃ程
度の周期を有する。また、水平同期信号ＨＳＹＮＣに基
づきシステムクロックＳＣＫがＰＬＬ１８にて生成さ
れ、このシステムクロックＳＣＫの８６４周期が水平同
期信号ＨＳＹＮＣの１周期に相当する。

【００３３】なお、水平同期信号ＨＳＹＮＣが立ち上が
った後の所定期間（システムクロックＳＣＫの９６周期
分）をバックポーチＨＢＰ，水平同期信号ＨＳＹＮＣが
立ち下がる前の所定期間（システムクロックＳＣＫの６
４周期分）をフロントポーチＨＦＰと呼び、バックポー
チＨＢＰとフロントポーチＨＦＰに挟まれた期間（シス
テムクロックＳＣＫの６４０周期分）に、走査線１ライ
ン（６４０画素）分の画素データＶＤが入力される。

【００３４】また同様に、垂直同期信号ＶＳＹＮＣが立
ち上がった後の所定期間（水平同期信号ＨＳＹＮＣの３
９周期分）をバックポーチＶＢＰ，垂直同期信号ＶＳＹ
ＮＣが立ち下がる前の所定期間（水平同期信号ＨＳＹＮ
Ｃの３周期分）をフロントポーチＶＦＰと呼び、バック
ポーチＶＢＰとフロントポーチＶＦＰに挟まれた期間
（水平同期信号ＨＳＹＮＣの４８０周期分）に、１画面
（４８０ライン）分の画素データＶＤが入力される。

【００３５】そして、タイミング生成部２０は、垂直同
期信号ＶＳＹＮＣのバックポーチＶＢＰとフロントポー
チＶＦＰとに挟まれた期間だけHighレベルになる垂直同
期ビデオ信号ＶＳ，水平同期信号ＨＳＹＮＣのバックポ
ーチＨＢＰとフロントポーチＨＦＰとに挟まれた期間だ
けHighレベルになる水平同期ビデオ信号ＨＳを、バック
ポーチＶＢＰ，ＨＢＰ、フロントポーチＶＦＰ，ＨＦＰ
等を規定したディスプレイパラメータに基づき生成し、
これら垂直同期ビデオ信号ＶＳおよび水平同期ビデオ信
号ＨＳを、ＰＬＬ１８にて生成されたシステムクロック
ＳＣＫ等と共に、表示制御用のタイミング信号としてデ
ィスプレイ２に供給する。

【００３６】次に、水平同期信号ＨＳＹＮＣの１周期の
間における各部の動作について説明する。図４に示すよ
うに、水平同期ビデオ信号ＨＳがHighレベルの期間にデ
ィスプレイコントローラ４に入力される走査線１ライン
分の画素データＶＤは、水平同期ビデオ信号ＨＳの立ち
上がりエッジの半クロック後から、システムクロックＳ
ＣＫと同じ周期で出力される６４０個のライト信号ＷＶ
Ｄにより、６→８ビット変換回路８及びＦＩＦＯ１２に
書き込まれる。

【００３７】また、水平同期ビデオ信号ＨＳの立ち上が
りエッジの８クロック後から、システムクロックＳＣＫ
の１．５倍の周期で出力される４８０個のリード信号Ｒ
ＭＤにより、８ビットパラレルの記憶用データＭＤが６
→８ビット変換回路８から読み出されて画像メモリ６に
格納される。つまり、全ての記憶用データＭＤを画像メ
モリ６に格納するには、システムクロックＳＣＫの７２
０周期（４８０個×１．５周期）を必要とする。これ
は、次の周期の開始を表す水平同期信号のLow レベル区
間にまで達するのであるが、次の周期の画素データの入
力が開始されるまでには終了する。

【００３８】一方、水平同期ビデオ信号ＨＳの立ち上が
りエッジの７．５クロック後までには、画像メモリ６に
記憶されているデータの中から所定の走査線１ライン分
（８ビット×４８０個）の記憶用データＭＤが画像メモ
リ６のＳＡＭにラッチされ、８→６ビット変換回路１０
に出力される。なお、ＳＡＭにラッチされるデータは、
現在の水平同期信号ＨＳＹＮＣの１周期の間に入力され
る走査線１ライン分の画素データＶＤの半画面前、即ち
２４０ライン前の走査線１ラインに対応する記憶用デー
タＭＤである。

【００３９】そして、画像メモリ６から出力された記憶
用データＭＤは、水平同期ビデオ信号ＨＳの立上がりエ
ッジの８クロック後から出力される４８０個のライト信
号ＷＭＤにより８→６ビット変換回路１０に取り込まれ
る。また、このライト信号ＷＭＤに応じて、画像メモリ
６から出力される記憶用データＭＤも更新される。

【００４０】また、８→６ビット変換回路１０に取り込
まれた記憶用データＭＤは、ライト信号ＷＭＤの出力が
開始された半クロック後から出力される６４０個のリー
ド信号ＲＶＤにより、６ビットの画素データＶＤＭに変
換されて読み出される。ここで、リード信号ＲＭＤは、
システムクロックＳＣＫと同じ周期で６４０個連続して
出力されるのであるが、ライト信号ＷＭＤは、３周期連
続して出力される毎に、次の１周期は出力されず、従っ
て、システムクロックＳＣＫの４周期につき３個出力さ
れる。

【００４１】つまり、８→６ビット変換回路１０に書き
込まれた３個の記憶用データＭＤは、４個の画素データ
ＶＤＭに変換されて読み出されるため、同期して処理が
行われるように、ライト信号ＷＭＤは、このような歯抜
けの信号となっているのである。

【００４２】そして、リード信号ＲＶＤは、８→６ビッ
ト変換回路１０から画素データＶＤＭを読み出すと同時
に、ＦＩＦＯ１２に一時的に記憶された画素データＶＤ
Ｉも読み出す。これら８→６ビット変換回路１０および
ＦＩＦＯ１２から読み出された各画素データＶＤＣ，Ｖ
ＤＩは、セレクタ１４，１６の設定に従い、ディスプレ
イ２の上フィールドＵＦあるいは下フィールドＬＦに夫
々表示用データＵＤ，ＬＤとして供給される。

【００４３】一方、図５に示すように、水平同期信号Ｈ
ＳＹＮＣをカウントするカウンタ２２は、垂直同期ビデ
オ信号ＶＳがHighレベルの期間、即ち実際に画素データ
ＶＳが入力されている期間（フレーム期間）だけ動作
し、１〜４８０までをカウントする。また、垂直同期ビ
デオ信号ＶＳがLow レベルになると、カウンタ２２はリ
セットされ、カウント値は０に保持される。

【００４４】そして、このカウント値は、比較器２６に
てディスプレイパラメータに基づき設定器２４に予め設
定された値（ここでは２４０）と比較され、カウント値
が２４０以下の時、即ち上半画面分の画素データＶＤが
入力される前半フレームの期間は、比較器２６から出力
される選択信号Ｓは、Low レベルとなり、カウント値が
２４０より大きい時、即ち下半画面分の画素データＶＤ
が入力される後半フレームの期間は、選択信号Ｓは、Hi
ghレベルとなる。

【００４５】この選択信号Ｓにより、セレクタ１４は、
前半フレームの期間にはＦＩＦＯ１２からの画素データ
ＶＤＩを、後半フレームの期間には画像メモリ６から読
み出された画素データＶＤＭを上フィールドＵＦの表示
用データＵＤとして出力し、また選択信号Ｓを反転させ
た選択信号Ｓ′によりセレクタ１６は、前半フレームの
期間には画素データＶＤＭを、後半フレームの期間には
画素データＶＤＩを下フィールドＬＦの表示用データＬ
Ｄとして出力する。

【００４６】次に、ディスプレイ２に表示されるデータ
と、画像メモリ６に記憶されるデータの関係について、
図６に沿って説明する。図６に示すように、本実施例の
表示装置では、垂直同期信号ＶＳＹＮＣの１周期毎に、
１フレーム，即ち１画面分の画素データＶＤが入力され
ると共に、ディスプレイ２では２回の走査が行われる。
そして、図中（ａ）ないし（ｆ）に示すように画像メモ
リ６の記憶状態およびディスプレイ２の表示状態が変化
する。

【００４７】即ち、まず（ａ）は、１画面目の画素デー
タ１−ｕ，１−ｄの入力が終了した時の状態を表すもの
であり、画像メモリ６には、１画面目の下半画面を表示
するための画素データ１−ｄが記憶され、直前の走査に
より、ディスプレイ２の上フィールドＵＦは１画面目の
上半画面を表示するための画素データ１−ｕ、下フィー
ルドには画像メモリ６に記憶されているのと同じ画素デ
ータ１−ｄに基づいて表示制御が行われたことを示して
いる。

【００４８】次に、（ｂ）は、２画面目の上半画面を表
示するための画素データ２−ｕが入力され、１回目走査
が行われている時の状態を示すものであり、入力された
画素データ２−ｕが上フィールドＵＦに供給され、画像
メモリ６から読み出された画素データ１−ｄが下フィー
ルドＬＦに供給される。これと共に、入力された画素デ
ータ２−ｕは、読み出された画素データ１−ｄに代わっ
て画像メモリ６に記憶される。

【００４９】更に、（ｃ）は、２画面目の下半画面を表
示するための画素データ２−ｄが入力され、２回目走査
が行われている時の状態を示すものであり、入力された
画素データ２−ｄが下フィールドＬＦに供給され、先の
１回目走査時に画像メモリ６に記憶された画素データ２
−ｕが読み出されて上フィールドＵＦに供給される。こ
れと共に、入力された画素データ２−ｄは、読み出され
た画素データ２−ｕに代わって画像メモリ６に記憶され
る。

【００５０】以下同様に、３、４画面目の画素データが
入力された時の状態を示したものが（ｄ）ないし（ｆ）
である。つまり、このように表示処理を行った場合、２
回目走査の時（（ａ），（ｃ），（ｅ）を参照）には、
上フィールドＵＦと下フィールドＬＦとで同じ画面が表
示されるのであるが、１回目走査の時（（ｂ），
（ｄ），（ｆ）を参照）には、上フィールドＵＦと下フ
ィールドＬＦとで半画面ずれて表示されることになる。

【００５１】しかし、通常、この種のディスプレイ２で
は、１秒当り６０画面程度の表示が行われるため、１回
の走査に要する時間は１／１２０秒程度となる。従っ
て、その間に、上フィールドＵＦと下フィールドＬＦと
で表示がずれたとしても、実用上問題はない。

【００５２】以上、説明したように、本実施例の表示装
置においては、１画面分の画素データＶＤが入力される
間に、ディスプレイ２の各フィールドＵＦ，ＬＦ毎に夫
々２回ずつ走査を行っており、上半画面の画素データが
入力されている時には、入力された画素データＶＤＩを
リアルタイムで上フィールドＵＦに供給すると共に、画
像メモリ６から読み出した半画面前の画像データＶＤＭ
を下フィールドＬＦに供給し、また、下半画面の画素デ
ータが入力されている時には、入力された画素データＶ
ＤＩをリアルタイムで下フィールドＬＦに供給すると共
に、画像メモリ６から読み出した半画面前の画像データ
ＶＤＭを上フィールドＵＦに供給し、更に、入力された
画素データＶＤを、読み出された半画面前の画素データ
ＶＤＭに代わって画像メモリ６に記憶させている。

【００５３】従って、本実施例によれば、画像メモリ６
は、半画面分の画像データを記憶できればよく、従来装
置に比べて、大幅に画像メモリ６の記憶容量を削減する
ことができ、装置を安価に構成することができる。即
ち、表示画面が上下に２分割されたディスプレイ２を用
いた従来の表示装置においては、上フィールドＵＦと下
フィールドＬＦとで、同じフレームで入力された上半画
面の画素データと下半画面の画素データとが常に対にな
って表示されるように制御されていたのであるが、本実
施例の表示装置では、上フィールドＵＦと下フィールド
ＬＦとでは、互いに違うフレームで入力された上半画面
の画素データと下半画面の画素データとが対になって表
示される場合があることを許容している。これにより、
常に一方のフィールドには、入力された画素データをリ
アルタイムで表示させることができるので、画像メモリ
６は、他方のフィールドに供給するための半画面分の画
素データが記憶されていればよく、しかも、読み出され
た半画面前の画素データに代わって入力された画素デー
タを順次記憶させることにより、画像メモリ６を受信専
用と表示専用とに分けて用意する必要もない。従って、
画像メモリ６は半画面分の記憶容量だけあればよいの
で、２画面分の記憶容量を必要とする従来装置に比べ
て、大幅に画像メモリ６の記憶容量を削減することがで
きるのである。

【００５４】また、本実施例においては、入力された６
ビットパラレルの画素データＶＤは、６→８ビット変換
回路８により８ビットパラレルの記憶用データＭＤに変
換されて画像メモリ６に記憶される。従って、本実施例
によれば、処理時間のかかる画像メモリ６へのデータの
書き込み回数が減るので、処理時間を短縮することがで
き、水平同期信号ＨＳＹＮＣの１周期の間に、画像メモ
リ６への書込処理を終了させることができる。

【００５５】即ち、本実施例では、画像メモリ６へのデ
ータの書込をシステムクロックＳＣＫの１．５倍の周期
で行っており、水平同期信号ＨＳＹＮＣの１周期に連続
して入力される走査線１ライン（６４０画素）分の画素
データＶＤをそのまま画像メモリ６に記憶させた場合、
システムクロックＳＣＫの９６０周期（６４０×１．５
周期）分の時間を必要とする。一方、水平同期信号ＨＳ
ＹＮＣの１周期は、システムクロックＳＣＫの８６４周
期分しかなく、処理時間が足りないのであるが、６→８
ビット変換回路８で、６４０個の画素データＶＤを４８
０個の記憶用データＭＤに変換することにより、システ
ムクロックＳＣＫの７２０周期（４８０×１．５周期）
分の時間で走査線１ライン分のデータを全て画像メモリ
６に書き込むことができ、従って、水平同期信号ＨＳＹ
ＮＣの１周期分の時間内に処理を終了させることができ
るのである。

【図面の簡単な説明】

【図１】 本発明の表示装置の概略構成を表すブロック
図である。

【図２】 ６→８ビット変換回路８の内部構成を表す説
明図である。

【図３】 ６→８ビット変換回路８のビット幅変換動作
を表す説明図である。

【図４】 水平同期信号ＨＳＹＮＣの１周期におけるデ
ィスプレイコントローラ４各部の動作を表すタイミング
チャートである。

【図５】 垂直同期信号ＶＳＹＮＣの１周期におけるデ
ィスプレイコントローラ４各部の動作を表すタイミング
チャートである。

【図６】 ディスプレイ２の表示状態と画像メモリ６の
記憶状態とを表す説明図である。

【符号の説明】

２…ディスプレイ ４…ディスプレイコントローラ
６…画像メモリ ８…６→８ビット変換回路 １０…８→６ビット変
換回路 １２…ファーストインファーストアウトメモリ（ＦＩＦ
Ｏ） １４，１６…セレクタ １８…フェーズロックルー
プ（ＰＬＬ） ２０…タイミング生成部 ２２…カウンタ ２
４…設定器 ２６…比較器 ２８…反転回路 ３２…記憶エ
リア ３４…書込アドレスカウンタ ３６…書込アドレス
デコーダ ３８…読出アドレスカウンタ ４０…読出アドレス
デコーダ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 上半画面を表示するための上フィールド
   と、下半画面を表示するための下フィールドとに画面が
   ２分割され、各フィールド共に、外部より１画面分の画
   像データが入力される間に夫々２回の走査を行う上下分
   割表示ディスプレイの制御方法であって、 外部より入力された画像データを、半画面分の画像デー
   タを蓄積可能な画像メモリに順次記憶させ、 上半画面分の画像データが入力されている時には、上記
   上フィールドに、入力された画像データを表示させると
   共に、上記下フィールドに、上記画像メモリに記憶され
   た半画面前の画像データを表示させ、 下半画面分の画像データが入力されている時には、上記
   下フィールドに、入力された画像データを表示させると
   共に、上記上フィールドに、上記画像メモリに記憶され
   た半画面前の画像データを表示させることを特徴とする
   上下分割表示ディスプレイの制御方法。
2. 【請求項２】 上半画面を表示するための上フィールド
   と、下半画面を表示するための下フィールドとに画面が
   ２分割され、画像データの表示制御が各フィールド毎に
   並列に行われる上下分割表示ディスプレイの制御装置で
   あって、 半画面分の画像データを記憶する画像メモリと、 外部より入力された画像データに同期して、当該画像デ
   ータより半画面分前の画像データを上記画像メモリから
   読み出すデータ読出手段と、 該データ読出手段が上記画像メモリから画像データを読
   み出すと同時に、当該読み出された画像データが記憶さ
   れていた上記画像メモリの記憶領域に、上記入力された
   画像データを書き込むデータ書込手段と、 上記入力された画像データが上半画面を表示するもので
   ある時は、当該入力された画像データを上フィールド，
   上記データ読出手段により読み出された画像データを下
   フィールドに送出し、上記入力された画像データが下半
   画面を表示するものである時は、当該入力された画像デ
   ータを下フィールド，上記データ読出手段により読み出
   された画像データを上フィールドに送出するデータ切替
   手段と、 を備えたことを特徴とする上下分割表示ディスプレイの
   制御装置。
3. 【請求項３】 請求項２に記載の上下分割表示ディスプ
   レイの制御装置において、 上記画像メモリは、上記画像データのビット幅より大き
   な入出力データ幅を有し、更に、 上記画像メモリに書き込まれる上記画像データを、上記
   入出力データ幅を有するデータ列に変換するデータ変換
   手段と、 上記画像メモリから読み出された上記入出力データ幅を
   有するデータ列を、所定のビット幅を有する元の画像デ
   ータに復元するデータ復元手段と、 上記データ変換手段によるデータ変換時、および上記デ
   ータ復元手段によるデータ復元時に、複数のデータを内
   部に一時記憶する記憶手段と、 を備え、上フィールドと下フィールドとに同期して画像
   データを送出することを特徴とする上下分割表示ディス
   プレイの制御装置。