DE69838741T2 - Videotaktgenerator mit mehrfacher Abtastung zur Formatumwandlung - Google Patents

Videotaktgenerator mit mehrfacher Abtastung zur Formatumwandlung Download PDF

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Description

  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die Erfindung betrifft im Allgemeinen Videoanzeigesysteme, und noch genauer, ein Verfahren und eine Vorrichtung zum Konvertieren eines Videoeingangssignals von einer ersten sichtbaren Anzeigeauflösung, Bildpunktrate und Zeilenrate in ein zweites Videoausgangssignal einer zweiten sichtbaren Anzeigeauflösung, Bildpunktrate und Zeilenrate.
  • Beschreibung des Standes der Technik
  • Es gibt viele Arten von Zeilensprungvideosignalen, wie beispielsweise NTSC und PAL, sowie Vollbildvideosignalen, wie beispielsweise Computervideoausgabe VESA VGA, SVGA, XGA und SXGA. Diese und andere Quellen weisen typischerweise unterschiedliche Auflösungen hinsichtlich der Bildpunkte pro Zeile, Zeilen pro Rahmen sowie unterschiedliche Videozeitgaben hinsichtlich der horizontalen Zeilenrate und der Vertikalfrequenz auf. Um viele unterschiedliche Typen von Videoeingangssignalen zum Beobachten auf einer einzigen Anzeigevorrichtung aufzunehmen, sind im Stand der Technik verschiedene Methodologien eingeführt worden.
  • Ein erstes Verfahren des Standes der Technik bezieht ein Adaptieren des Betriebsformats der Anzeigevorrichtung ein, um die Auflösung und Videozeitgabe der Videoeingangsquelle abzugleichen. Gemäß diesem Verfahren muss die Anzeigevorrichtung in der Lage sein, verschiedene Auflösungen und Videozeitgaben der verfügbaren Videoeingangsquellen zu adaptieren. Daher wird diese Methodik des Standes der Technik gewöhnlich mit Kathodenstrahlröhren(CRT)-Vorrichtungen praktiziert, welche Videobilddaten durch Modulieren einer Elektronstrahlintensität anzeigen, während der Strahl sowohl horizontal als auch vertikal über eine phosphorbeschichtete Beobachtungsoberfläche abtastet. Die CRT kann unterschiedliche Eingabeformate durch Detektieren der horizontalen Zeile und der vertikalen Rahmenrate der Videoeingangsquelle und dann automatisches Phaseneinrasten und Anpassen der horizontalen und vertikalen Abtastraten der CRT-Anzeige an die detektierten Eingaberaten adaptieren, um den aktiven Abschnitt, welcher auf der Beobachtungsoberfläche angezeigt wird, zu maximieren.
  • Das erste Verfahren des Standes der Technik wird gewöhnlich nicht für Anzeigen verwendet, bei welchen der sichtbare Anzeigebereich aus diskreten Bildelementen (Pixeln) aufgebaut ist, welche in einer zweidimensionalen Matrix angeordnet sind, und wobei keine Horizontal- und Vertikalstrahlabtastvorrichtung vorgesehen ist, welche eingestellt werden kann, um unterschiedliche Eingabeformate aufzunehmen. Eine Klasse von solchen diskreten Pixelanzeigen wird als Flachbildschirm (FPDs) bezeichnet, welche Flüssigkristallanzeigen (LCDs), Feldemissionsanzeigen (FEDs), Plasmaanzeigebildschirme (PDPs) sowie viele andere neu entstehenden Technologien umfasst.
  • Ein zweites Verfahren des Standes der Technik des Aufnehmens unterschiedlicher Typen von Videoeingangssignalen zum Beobachten einer einzigen Anzeigevorrichtung bezieht ein Konvertieren der Quellenauflösung und Zeitgabe auf ein Format ein, welches durch die Anzeigevorrichtung unterstützt wird. Dieses Verfahren des Standes der Technik konvertiert das Videoeingangsquellenformat mittels einer Pixelumwandlung, Zeilenumwandlung und Rahmenfrequenzumwandlung auf ein Zielvideoformat, welches durch die Zielanzeigevorrichtung unterstützt wird. Konventionelle Formatumwandlungsschaltungen arbeiten durch Aufnehmen eines digitalen Videosignals, Extrahieren des gewünschten sichtbaren oder aktiven Abschnitts der Videofelder oder Rahmen und Speichern des aktiven Abschnitts in einem Rahmenpuffer. Der Rahmpuffer sieht Elastizität vor, so dass die Datenschreibrate nicht der Anzeigeleserate entsprechen muss. Die gespeicherten Daten werden dann aus dem Anzeigerahmenpuffer ausgelesen und verarbeitet, um die Anzahl von Pixeln pro Bildzeile und die Anzahl der Zeilen pro Bild zu konvertieren, um mit denjenigen der Anzeigevorrichtung übereinzustimmen.
  • Solch eine Verarbeitung erleidet typischerweise Latenz zwischen der Zeit, wenn die Videoquelldaten an der Videoquelle verfügbar sind, und der Zeit, wenn die resultierenden verarbeiteten Daten zur Ausgabe an die Anzeigevorrichtung verfügbar sind. In einigen Systemen ist es auch übliche Praxis gewesen, die Daten zuerst zu verarbeiten, bevor die Daten in dem Rahmenpuffer gespeichert werden. In jedem dieser Verarbeitsszenarios des Standes der Technik wird ein Anzeige-Zeitgebergenerator vorgesehen, welcher mit der gewünschten Anzeigezeilen- und Rahmenrate arbeitet und Synchronisiersignale erzeugt, um die Anzeige sowie den Transfer der verarbeiteten Rahmenpufferdaten an die Anzeige zu steuern. Der Anzeige-Zeitgebergenerator produziert eine Zeitgabe für eine andere Anzahl von Bildpunkten pro Zeile und eine Zeilenrate als die Videoeingangsquelle, um die Formatumwandlung zu erreichen. Auch wird durch Betreiben des Anzeige-Zeitgebergenerators mit einer anderen Rahmenrate als die Videoeingangsquellenrahmenrate eine Umwandlung der Rahmenraten erreicht. Konventionell sind solche Anzeigezeitsteuerungsgeneratoren entweder auf einer Rahmen-pro-Rahmen Basis synchronisiert, um eine Rahmeneinrastung mit der Videoeingangsquelle aufrechtzuerhalten, oder es wird ihnen erlaubt, zu der Videoeingangsrahmenrate frei zu laufen.
  • Wenn der Anzeige-Zeitgebergenerator freilaufend ist, dann kann die Rate, mit welcher Videoeingabezeilen in Anzeigeausgabezeilen zu verarbeiten sind, nicht mit der Anzeigeausgangszeilenrate übereinstimmen, und der Unterschied zwischen der tatsächlichen Eingangsrate und der erforderlichen Eingangsrate, um die verarbeitete Anzeigerate zu unterstützen, muss durch Speicherpufferung akkumuliert werden. Auch, wenn der Eingangs- und Ausgangsrahmen oder die Feldraten nicht übereinstimmen, dann werden Eingangsrahmen oder Felder entweder wiederholt oder durch den Rahmenpuffercontroller fallen gelassen. Dies resultiert in zeitweisen Artifakten für hohe Bewegungssequenzen, da wiederholte oder fallen gelassene Eingangsrahmen oder Felder als Quelldaten zum Verarbeiten in Anzeigerahmen verwendet werden. Auch, wenn nur ein einziger Rahmen des Speichers in dem Speicherpuffer vorgesehen ist und die Anzeigerahmenrate nicht mit dem Eingangsvideorahmen oder der Feldrate eingerastet ist, dann kann der Eingangsvideodatenschreibzeiger mit dem Anzeigeverarbeitungsdatenlesezeiger Pfade kreuzen, was die Situation kreiert, wo ein Anzeigerahmen aus Bilddaten besteht, welche von zwei unterschiedlichen Eingangsrahmen verarbeitet wurden, welche zu unterschiedlichen Zeitpunkten aufgenommen wurden. Dies produziert ein störendes Artifakt, gewöhnlich als "Rahmensprung" bezeichnet, in der Anzeigeausgabe, wenn die Videoquelle hohe Bewegungssequenzen als Medieninhalt enthält. Somit, wenn die Anzeigevorrichtung den Anzeigerahmen oder die Feldrate mit dem Videoeingangsrahmen oder der Feldrate einrasten kann, dann bestehen signifikante Vorteile, da Felder oder Rahmen nicht länger wiederholt oder abgelegt werden müssen, und zeitweise Verzerrungen in der Anzeigevideosequenz eliminiert werden können.
  • Bei der Mehrheit von Pixel basierten Anzeigen, wie beispielsweise FPD-Anzeigen, werden die einzelnen Pixelelemente ausgewählt oder aktiviert durch die Verwendung einer orthogonalen gescannten Schnittstelle, wo Pixelspalten basierend auf einer Anzahl von Zeitgabetaktzyklen relativ zu einem horizontalen Sync-Signal oder Datenfreigabesignal ausgewählt werden, und eine bestimmte Reihe von Pixeln ausgewählt wird, basierend auf der Anzahl von horizontalen Sync- oder Datenfreigabeimpulsen, welche relativ zu einer vertikalen Sync-Position aufgetreten sind. Dieser Spalten- und Reihenauswahlprozess ermöglicht, dass ein Pixel oder eine Gruppe von Pixeln wiederholt werden.
  • In dem Fall einer Formatumwandlung ist es üblich geworden, einen Anzeige-Zeitgebergenerator mit einer Videoeingansquelle zu rahmen und einzurasten durch Erlauben, dass der Anzeige-Zeitgebergenerator von dem Start des vertikalen Anzeige-Sync-Impulses durch den gesamten aktiven Bereich zu dem vertikalen Austastbereich der vorderen Schwarzschulter frei läuft. An diesem Punkt führt der Anzeige-Zeitgebergenerator fort, Austastzeilen zu scannen, bis der vertikale Videoeingangs-Sync-Impuls bewirkt, dass der Anzeige-Zeitgebergenerator sofort zu dem Start des vertikalen Anzeige-Sync-Impulses springt. Dann kehrt der Anzeige-Zeitgebergenerator zu dem freien Lautbetrieb zurück. Viele Pixel-basierte Anzeigen können diesen Schrittwechsel an die Anzeigezeitsteuerungssequenz anpassen, da die individuellen Pixel oder Gruppen von Pixelelementen in einer sequentiellen Weise relativ zu den Synchronisationsimpulsen adressierbar sind. Soweit der gesamte aktive Bereich aktualisiert worden ist, beeinträchtigt die Stufenänderung auf Zeitsteuerung in dem vertikalen Austastbereich der vorderen Schwarzschulter vor dem vertikalen Synchronisationsimpuls nicht visuell die Anzeige. Es ist relativ leicht, ein "vertikales Rücksetzen" Merkmal in einem Anzeige-Zeitgebergenerator zu implementieren. Der andere Vorteil dieser Technik ist, dass der Anzeige-Zeitgebergenerator einen freilaufenden Anzeigepixeltakt verwenden kann, welcher nicht mit dem Videoeingangspixeltakt, der Zeilenrate oder Rahmenrate synchronisiert werden muss.
  • Jedoch ist ein prinzipieller Nachteil dieser Technik, dass, da die Anzeigezeilenrate auf einem freilaufenden Pixeltakt basiert, keine exakte Beziehung zwischen der Eingangszeilenrate und der Rate bestehen kann, mit welcher die Eingangszeilen verarbeitet werden müssen, um die Anzeigeausgangsrate zu unterstützen. Daher erfordert diese Implementierung, dass genügend Speicher vorgesehen wird, so dass Videoeingangszeilen von Daten verfügbar sind, um die Anzeigeverarbeitungsrate für den Unterschied des schlimmsten Falls zwischen der Videoeingangszeilenrate und der Anzeigeausgangsverarbeitungszeilenrate zu unterstützen. Somit wird in vielen Formatumwandlungssystemen ein Vollrahmenpuffer oder mehr des Speichers vorgesehen. Ein weiterer signifikanter Nachteil ist, dass dieser Typ der Rahmeneinrastung nicht verwendet werden kann, um eine Anzeigevorrichtung des CRT-Typs zu steuern, da in vielen Fällen der Stufenwechsel zu der Anzeigezeitsteuerung von einer ausreichenden Magnitude ist, um zu bewirken, dass die Horizontal- und Vertikalabtast-Phasenregelkreise des CRT-Controllers die Einrastung verliert, und der resultierende Übergang während der Einrastungserfassung bewirkt spürbare Artifakte auf den resultierenden angezeigten Videobildern.
  • Auch sind für Anwendungen, welche eine beliebige Bild-Zoom- oder -verkleinerungsverarbeitung der aktiven Pixeldaten als Teil der Formatumwandlungsfähigkeit erfordern, große Mengen von Speicher erforderlich. Daher werden die meisten Systeme mit beliebigem Zoom oder Verkleinerung mit einem Vollrahmen des Speichers oder mehr implementiert.
  • Für die Standardanwendung des Konvertierens von Eingabeformaten auf ein unterschiedliches Ausgangsformat, wobei beide Formate das gleiche Längenverhältnis aufweisen, ist der erforderliche Bildzoom oder -verkleinerung nicht vollständig beliebig, und das Verhältnis der aktiven Pixel zu Gesamtpixeln und der aktiven Zeilen zu Gesamtzeilen tendiert dazu, für die meisten Eingabeformate des gleichen Längenverhältnisses konstant zu verbleiben. In dieser Situation erfordert ein Verwenden eines freilaufenden Anzeige-Zeitgebergenerators mehr Speicher als andere mögliche Implementierungen, sogar wenn er vertikale Rückstellung für Rahmensynchronisation aufweist.
  • Ein Beispiel einer Anzeigeprozessorimplementierung ist in US-Patent 5,600,347 beschrieben, in welchem ein Verfahren für eine nichtlineare horizontale Expansion dargelegt ist. Jedoch behandelt dieses Patent des Standes der Technik nicht die Synchronisierungsbelange, welche oben in Bezug auf das Durchführen einer Formatumwandlung mit einer minimalen Menge von Speicherpuffer diskutiert wurde.
  • Viele diskrete Pixelanzeigen, wie beispielsweise FPD-Anzeigen, unterlagen technologischen Verbesserungen, welche sie in die Lage versetzen, nun einen Bereich von Rahmenwiederholraten zu unterstützen, so dass eine Rahmenratenumwandlung in der Zukunft nicht mehr erforderlich sein muss. Nichtsdestotrotz, aufgrund der diskreten Pixelbeschaffenheit von diesen Vorrichtungen, besteht immer noch ein Erfordernis für die Vorrichtung, die Videoeingangsquellenpixelrate, Zeilenrate und das anzeigbare Format anzupassen, um mit der fixierten aktiven Pixelanordnung der Anzeigevorrichtung übereinzustimmen.
  • Daher ist eine Anzeige-Zeitgebergenerator-Implementierung, welche Freilaufmodi in Anwendungen unterstützt, worin ein Rahmenpuffer für eine beliebige Zoom-, Verkleinerungs- oder andere Bildverarbeitung verwendet wird, sehr wünschenswert. Vorzugsweise sollte solch ein Anzeige-Zeitgebergenerator auch eine Rahmeneinrastungs-Implementierung vorsehen, die den oben diskutierten Stufenwechsel auf die Anzeige-Zeitgebersequenz minimiert, so dass sowohl die diskreten Pixelanzeigevorrichtungen sowie CRT-Vorrichtungen unterstützt werden können. Die neue Vorrichtung sollte eine Anzeige-Zeitgeber-Generierungstechnik implementieren, die den Speicherpuffer minimiert, der notwendig ist, um nichtbeliebige Zoom-, Verkleinerungs- oder Bildverarbeitungsoperationen für Formatumwandlungen zu unterstützen. Wie oben erwähnt, ist solch ein Anzeige-Zeitgebergenerator sehr wünschenswert, da er die Kosten von Videoverarbeitungssystemen reduzieren würde und eine gemeinsame Vorrichtung vorsieht, die in vielen Typen von Vorrichtungen zum Konvertieren von Bildern von einem ersten Eingabeformat auf ein zweites Anzeigeformat verwendet werden könnte.
  • Die folgenden Patente sehen Beschreibungen der verschiedenen Systeme des Standes der Technik vor, welche oben diskutiert wurden:
    • US-Patent 4,275,421 , mit dem Titel LCD CONTROLLER;
    • US-Patent 4,872,054 mit dem Titel VIDEO INTERFACE FOR CAPTURING AN INCOMING SIGNAL AND REFORMATTING THE VIDEO SIGNAL;
    • US-Patent 5,351,088 mit dem Titel IMAGE DISPLAY APPARATUS FOR DISPLAYING IMAGES OF A PLURALITY OF KINDS OF VIDEO SIGNALS WITH ASYNCHRONOUS SYNCHRONIZING SIGNALS AND A TIMING CORRECTION CIRCUIT;
    • US-Patent 5,446,496 mit dem Titel FRAME RATE CONVERSION WITH ASYNCHRONOUS PIXEL CLOCKS;
    • US-Patent 5,508,714 mit dem Titel DISPLAY CONTROL APPARATUS FOR CONVERTING CRT RESOLUTION INTO PDP RESOLUTION BY HARDWARE;
    • US-Patent 5,517,253 mit dem Titel MULTI-SOURCE VIDEO SYNCHRONIZATION;
    • US-Patent 5,534,883 mit dem Titel VIDEO SIGNAL INTERFACE;
    • US-Patent 5,561,472 mit dem Titel VIDEO CONVERTER HAVING RELOCATABLE AND RESIZABLE WINDOWS;
    • US-Patent 5,579,025 mit dem Titel DISPLAY CONTROL DEVICE FOR CONTROLLING FIRST AND SECOND DISPLAYS OF DIFFERENT TYPES;
    • US-Patent 5,600,347 mit dem Titel HORIZONTAL IMAGE EXPANSION SYSTEM FOR FLAT PANEL DISPLAYS; und
    • US-Patent 5,585,856 mit dem Titel IMAGE PROCESSING APPARATUS THAT CAN PROVIDE IMAGE DATA OF HIGH QUALITY WITHOUT DETERIORATION IN PICTURE QUALITY.
  • Insbesondere werden in US 5,517,253 Videosignale, welche unterschiedliche Formate aufweisen, in verschiedenen Fenstern mittels unterschiedlicher Puffer hinsichtlich von Steueranordnungen angezeigt, wovon jede für eine spezifische Formatumwandlung eingerichtet ist. Im Unterschied zu der vorliegenden Erfindung wird das gewünschte Videoausgabeformat dann durch ein Leitwerk vorgesehen, welches die unterschiedlichen Puffer den unterschiedlichen Fenstern, wie notwendig, zuordnet, ohne Verwendung irgendeiner Programmierschnittstelle, die die Operation eines Anzeigezeitsteuerungscontrollers steuert.
  • Ein weiteres System des Standes der Technik wird in EP 0 479 508 beschrieben, welche eine Videoanzeigevorrichtung lehrt, die eine LCD-Vorrichtung des Aktivmatrixtyps enthält und einen Bildspeicher, welcher eine Anordnungs- und Speicherkapazität entsprechend der zweidimensionalen Pixelanordnung davon aufweist. Eine notwendige Verarbeitung, wie beispielsweise eine Umwandlung der Anzahl von Scannzeilen, Zeitfehlerkompensierung in der horizontalen Richtung usw. wird auf das eingegebene Videosignal gemäß dem Format davon angewandt, und wird dann in die zweidimensionale Anordnung des Bildspeichers geschrieben. Die Daten, welche in den Bildspeicher geschrieben werden, werden durch einen Takt einer fixierten Frequenz innerhalb einer Periode ausgelesen, die kürzer als die Schreibperiode ist, asynchron zu der Schreiboperation. Ein ähnliches System wird in US 4 831 441 beschrieben.
  • US 5,579,025 beschreibt eine Anzeigesteuervorrichtung, welche eine Taktgenerierungsschaltung zum Generieren eines Grundtaktes zum Steuern einer Anzeigeausgabe, einen ersten Controller und einen zweiten Controller enthält. Der erste Controller enthält ein erstes Zeitsteuerungs-Steuerregister, welches in der Lage ist, in Übereinstimmung mit dem Anwendungsprogramm neu zu schreiben. Der zweite Controller enthält ein zweites Zeitsteuerungs-Steuerregister zum Einstellen einer Anzeigezeitsteuerung der Anzeigeausgabe und Erzeugen eines Synchronisationssignals für die Anzeigeausgabe auf der Basis der Inhalte des zweiten Zeitsteuerungs-Steuerregisters und des Grundtaktes. Der erste Controller wird durch den Grundtakt betrieben und erzeugt ein Zeitsteuerungssignal für die Anzeigeausgabe auf der Basis des Synchronisationssignals für die Anzeigeausgabe und die Inhalte des ersten Zeitsteuerungs-Steuerregisters.
  • EP 0 444 368 beschreibt einen Einzelinstruktions-Mehrfachdaten-Prozessor, der insbesondere geeignet für Scanratenumwandlung ist. Der Prozessor weist eine Anzahl von Verarbeitungselementen auf, wovon jedes hereinkommenden Datenabtastwerten entspricht. Die Verarbeitungselemente sind derartig verknüpft, dass ein Satz von Abtastwerten parallel eingegeben werden kann.
  • Im Unterschied zu der vorliegenden Erfindung werden die Zeitsteuerungserfordernisse für die Formatumwandlung des Videosignals ohne Artifakte mittels der Anzahl von parallel arbeitenden Verarbeitungselementen erfüllt, und ohne die Verwendung von jeglichem freilaufenden Anzeigetaktrahmen, welcher mit dem Videoeingangssignal eingerastet ist.
  • Es ist auch eine Aufgabe und ein Aspekt der Erfindung, ein Verfahren und eine Vorrichtung zum Synchronisieren eines Anzeigeausgabetaktes auf einen Eingangsvideotakt vorzusehen, so dass beide hinsichtlich der Rahmenrate verriegelt sind, jedoch hinsichtlich der Rahmenphase unsymmetrisch sind, um Latenz zu akkumulieren, die durch Verarbeiten der Videoquelldaten entsteht, um die Anzeigevideodaten zu erzeugen. Es ist eine weitere Aufgabe eines Aspektes der Erfindung, ein Verfahren und eine Vorrichtung zum Einstellen des Versatzes zwischen der Videoquelleneingangsrahmenzeitgabe und der Videoanzeigeausgangsrahmenzeitgabe vorzusehen, um Latenz für verschiedene Typen von Anzeigeverarbeitung zu akkumulieren, wie beispielsweise ein Skalieren, eine Videoformatumwandlung und Filteroperationen, jedoch nicht darauf beschränkt.
  • Um die zuvor erwähnten Ziele zu erreichen, wird gemäß der Erfindung ein Format vorgesehen, welches zum Empfangen aufeinanderfolgender Eingangsrahmen eines digitalen Videoeingangssignals umgewandelt ist, vorgesehen, welches gekennzeichnet ist durch eine erste sichtbare Anzeigeauflösung, Bildpunktrate und Zeilenrate, und in Antwort auf ein Erzeugen aufeinanderfolgender Ausgangsrahmen eines digitalen Videoausgangssignals zum Beobachten einer Anzeige gekennzeichnet durch eine zweite sichtbare Anzeigeauflösung, Bildpunktrate und Zeilenrate, wobei der Formatkonverter umfasst:
    Programmierschnittstellenmittel zum Empfangen von Betriebsmodusinformation, die die erste und die zweite sichtbare Anzeigeauflösung, Bildpunktrate und Zeilenrate angibt; und
    Speichermittel zum Speichern des digitalen Videoeingangssignals; und
    ein Anzeigeprozessormittel zum Abrufen des digitalen Videoeingangssignals aus dem Speichermittel, zum selektiven Entschachteln, Filtern und Skalieren des digitalen Videoeingangssignals und, als Antwort darauf, Erzeugen des digitalen Videoausgangssignals; und
    Anzeige-Zeitsteuerungsmittel, welche einen freischwingenden Anzeigetakt enthalten, wobei das Zeitsteuerungsmittel Synchronisations- und Steuerungsinformation von dem digitalen Videoeingangssignal basierend auf der Operationsmodusinformation ableitet, welche durch das Programmierschnittstellenmittel erhalten wird, und in Antwort darauf den Betrieb des Anzeigeprozessormittels zum Erzeugen der aufeinanderfolgenden Ausgangsrahmen des digitalen Videoausgangssignalrahmens synchron mit dem freischwingenden Anzeigetakt und eingerastet in die jeweiligen aufeinanderfolgenden Eingangsrahmen zur Anzeige mit der zweiten sichtbaren Anzeigeauflösung, Bildpunktrate und Zeilenrate steuert.
  • Gemäß einem weiteren Aspekt der vorliegenden Erfindung umfasst der Anzeigezeitsteuerungscontroller weiterhin:
    ein Takterzeugungsmittel, welches den freischwingenden Anzeigetakt einschließt, wobei das Takterzeugungsmittel ein Anzeige-Haupttaktsignal erzeugt;
    eine Einrastereignis-Steuerungseinrichtung zur Erzeugung eines Einrastereignissignals zu einem vorbestimmten Zeitpunkt jedes Rahmens des digitalen Videoeingangssignals;
    ein Anzeigesynchronisationsmittel zur Erzeugung eines horizontalen Anzeige-Einrasteereignissignals und eines vertikalen Anzeige-Einrastereignissignals zur Steuerung der Synchronisation zwischen dem digitalen Videoeingangssignal und dem digitalen Videoausgangssignal auf der Grundlage des Einrastereignissignals und der Betriebsmodusinformation; und
    Anzeige-Zeitgebermittel zur Erzeugung von Taktsignalen, die mit dem horizontalen und vertikalen Anzeige-Einrastereignissignal synchronisiert sind, um das Anzeigeprozessormittel entsprechend der Betriebsmodusinformation zu steuern.
  • Somit kann gemäß der vorliegenden Erfindung in dem Fall eines digitalisierten und decodierten NTSC-Eingangsquellensignals der hereinkommenden Felder von NTSC-Daten in ein Vollbildformat verarbeitet werden und verwendet werden, um VGA-Takt kompatible Anzeigen, SVGA-Takt kompatible Anzeigen oder XGA-Takt kompatible Anzeigen zu steuern. Die Anzeigevorrichtung kann entweder eine CRT-Anzeigevorrichtung oder eine diskrete Bildpunkt-Anzeigevorrichtung, wie beispielsweise eine FPD sein. Wenn die Anzeigeausgabevorrichtung in der Lage ist, eine Anzeigerahmenrate zu unterstützen, die mit der Eingangs-NTSC-Feldrate übereinstimmt, dann kann die Speicherpuffermenge, welche erforderlich ist, auf viel weniger als das reduziert werden, was erforderlich ist, um ein volles NTSC-Feld von aktiven Daten zu speichern.
  • In dem Fall eines digitalisierten und decodierten PAL-Eingangsquellensignals können die hereinkommenden Felder von PAL-Daten in ein Vollbildformat verarbeitet werden und verwendet werden, um VESA-VGA-Takt kompatible Anzeigen, SVGA-Takt kompatible Anzeigen oder XGA-Takt kompatible Anzeigen zu steuern. Die Anzeigevorrichtung kann entweder eine CRT-Anzeigevorrichtung oder eines diskrete Bildpunkt-Anzeigevorrichtung, wie beispielsweise eine FPD sein. Wenn die Anzeigeausgabevorrichtung in der Lage ist, eine Anzeigenrahmenrate zu unterstützen, die mit der PAL-Feldrate übereinstimmt, dann kann die erforderliche Speichepuffermenge auf viel weniger reduziert werden, als dasjenige, was erforderlich ist, um ein volles Feld von PAL-aktiven Daten zu speichern. In dem Fall eines digitalisierten VGA-Eingangsquellensignals können dann die hereinkommenden Rahmen von VGA-Daten in ein anderes Format verarbeitet werden, und verwendet werden, um VGA-Takt kompatible Anzeigen, SVGA-Takt kompatible Anzeigen oder XGA-Takt kompatible Anzeigen zu steuern. Die Anzeigevorrichtung kann entweder eine CRT-Anzeigevorrichtung oder eine diskrete Bildpunkt-Anzeigevorrichtung, wie beispielsweise eine FPD sein. Wenn die Anzeigeausgabevorrichtung in der Lage ist, eine Anzeigerahmenrate zu unterstützen, die mit der Eingangs-VGA-Rahmenrate übereinstimmt, dann kann die Speicherpuffermenge, die erforderlich ist, auf viel weniger als das reduziert werden, was erforderlich ist, um einen vollen VGA-Rahmen von aktiven Daten zu speichern.
  • Weiterhin können gemäß der vorliegenden Erfindung viele andere digitalisierte oder digitale Videosignale (Zeilensprung oder Vollbild) in andere Formate verarbeitet werden, und verwendet werden, um Anzeigevorrichtungen mit unterschiedlichen Formaten hinsichtlich der Bildpunkte pro Zeile und Linien pro Rahmen zu steuern.
  • Auch kann gemäß der vorliegenden Erfindung dann, wenn das digitale Videoeingangssignal auf eine andere Anzeigerahmenrate zu konvertieren ist, eine Anzeigezeitgabe mit einer Anzeigerahmenrade hergestellt werden, die nicht mit der Eingangsrahmenrate in Beziehung steht. Jedoch wird in diesem Fall der Speicherpuffer zumindest ein Eingabefeld oder einen Rahmen von einem Speicher erfordern.
  • Zusätzlich kann gemäß der vorliegenden Erfindung die Anzeigeausgangszeilenrate gebrochenes Vielfaches der Eingangspunktbildrate sein, um die Speichermenge zu minimieren, die zur Verarbeitung der Eingangsdaten erforderlich ist, um Anzeigeausgangsdaten zu erzeugen. Die Anzeigezeilenperiode gemäß der Erfindung variiert in der Periode um +/– wenige Bildpunktperioden auf einer Zeile-pro-Zeile-Basis. Viele FPD-Vorrichtungen können diesen Grad von Zeilen-Jitter akkumulieren. Das Verfahren der Zeilenratenerzeugung gemäß diesem Aspekt der Erfindung erfordert nicht eine Anzeigebildpunkttakt-Phasenregelschleife. Daher kann ein freischwingender Oszillator verwendet werden, um die Anzeigezeitgabe zu erzeugen, wodurch die Kosten und Komplexität des Systems reduziert werden. Auch, da die Anzeigezeilenrate mit der Videoeingangszeilenrate synchronisiert wird, dann wird ein Minimum von Speicherpuffer benötigt, was weiterhin die Systemkosten reduzieren kann.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Eine detaillierte Beschreibung der bevorzugten Ausführungsformen wird hier unten mit Bezug auf die folgenden Zeichnungen vorgesehen, in welchen:
  • 1 ist ein Blockdiagramm einer diskreten Bildpunktanzeigevorrichtung des Multi-Sync-Typs mit Formatumwandlung gemäß der vorliegenden Erfindung;
  • 2 ist ein Blockdiagramm einer Multi-Sync-CRT-Vorrichtung mit Formatumwandlung gemäß der vorliegenden Erfindung;
  • 3 ist ein Blockdiagramm eines Formatkonverters gemäß der vorliegenden Erfindung;
  • 4 ist ein Blockdiagramm einer Anzeige-Zeitsteuerungseinrichtung des Formatkonverters gemäß der bevorzugten Ausführungsform;
  • 5 ist ein Blockdiagramm eines Eingangswählers gemäß der bevorzugten Ausführungsform;
  • 6 ist ein Blockdiagramm eines Einrastereignisgenerators gemäß der bevorzugten Ausführungsform;
  • 7 ist ein Blockdiagramm eines Anzeigetaktgenerators gemäß der bevorzugten Ausführungsform;
  • 8 ist ein Blockdiagramm eines Anzeigesynchronisators gemäß der bevorzugten Ausführungsform;
  • 9 ist ein Blockdiagramm eines Horizontalcontroller-Anzeige-Zeitgebergenerators gemäß der bevorzugten Ausführungsform;
  • 10 ist ein Blockdiagramm eines Vertikalcontroller-Anzeige-Zeitgebergenerators gemäß der bevorzugten Ausführungsform;
  • 11 ist eine Zeittafel, welche einen Start einer Freischwingmodus-Anzeigezeitgabe gemäß der Erfindung zeigt;
  • 12 ist eine Zeittafel, welche eine Anzeigezeitgabe in freischwingendem Modus während eines Eingangseinrastereignisses gemäß der Erfindung zeigt;
  • 13 ist eine Zeittafel, welche einen Start einer Anzeigezeitgabeerzeugung für einen eingerasteten Rahmenmodus oder für einen liniensynchronisierten Modus gemäß der vorliegenden Erfindung zeigt;
  • 14 ist eine Zeittafel, welche eine Einrastereigniszeitgabe für einen Rahmeneinrastmodus oder einen liniensynchronisierten Modus gemäß der vorliegenden Erfindung zeigt; und
  • 15 ist eine Zeittafel, welche eine Anzeige einer Zeilenendezeitgabe für einen liniensynchronisierten Modus gemäß der vorliegenden Erfindung zeigt.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
  • 1 ist ein Blockdiagramm, welches die Konstruktion einer diskreten Bildpunkt-Anzeigevorrichtung des Mulit-Sync-Typs zeigt. Der Eingangswähler 100 und Formatkonverter 110 von diesem Diagramm implementiert das Formatkonversionsmerkmal gemäß der vorliegenden Erfindung. Der Videodecoder 120 und die Videoeingangsschnittstelle 130 sind gut bekannte Vorrichtungen, sowie auch der Mikrocontroller 150 und die eigentliche Flachbildschirmvorrichtung 140. Der Formatkonverter 110 weist ein externes Eingangsrahmen-Synchronisationssignal (FSYNC) auf, welches verwendet werden kann, um eine Anzeige-Zeitgabe-Rahmenrate zu steuern.
  • 2 zeigt eine Ausführungsform der Erfindung, welche auf eine Multi-Sync-CRT-Vorrichtung anwendbar ist. Der Eingangswähler 100, Formatkonverter 110, Videodecoder 120, Videoeingangsschnittstelle 130 und Mikrocontroller 150 wirken auf die gleiche Weise, wie die Ausführungsform der 1. Jedoch ist in dieser Ausführungsform ein Digital-zu-Analog-Wandler 155 zwischen dem Ausgang des Formatkonverters 110 und einer CRT-Anzeige 160 auf gut bekannte Weise angeschlossen. Wie aus der folgenden Beschreibung ersichtlich sein wird, sind der Eingangswähler 100 und Formatkonverter 110 gemäß der vorliegenden Erfindung in der Lage, entweder einen Flachbildschirm, wie beispielsweise Anzeige 140 in 1, oder eine CRT-Anzeige, wie beispielsweise Anzeige 160 in 2, zu steuern.
  • BESCHREIBUNG DES MICROCONTROLLERS
  • Der Microcontroller 150, welcher in 1 und 2 gezeigt ist, wird verwendet, um Steuerregister innerhalb der Anzeigevorrichtungskomponeten zu programmieren, um den Betriebsmodus und die Betriebsparameter zum Auswählen und Konvertieren der Videoquelle auf das gewünschte Anzeigeausgangsformat zur Anzeige auf der Zielanzeigevorrichtung zu bestimmen.
  • Der Microcontroller 150 überträgt Betriebsparameter zu den Steuerregistern in den verschiedenen Komponenten und ruft jegliche Statusinformation von diesen Komponenten mittels einer Programmierschnittstelle (PROGIF) ab, welche ein konventioneller Microcontroller-Kommunikationsbus ist, der implementiert werden kann unter Verwendung einer Vielzahl von Verfahren, wie beispielsweise ein I2C, ein Mikroprozessor-Parallel-Adress/Datenbus mit Chip-Auswahl oder eine serielle periphere Schnittstelle (SPI). Die Ausführungsform, welche hier vorgestellt wird, verwendet eine serielle Kommunikationsbus-Implementierung als die Microcontroller-Programmierschnittstelle (PROGIF) zum Kommunizieren mit dem Eingangswähler 100 und Formatkonverter 110 und ihren jeweiligen programmierbaren Unterkomponenten.
  • BESCHREIBUNG DES EINGANGSWÄHLERS
  • Der Eingangswähler 100, welcher in 1 und 2 gezeigt ist, sieht die Fähigkeit vor, um selektiv als Eingabe ein digitales Videosignal von zwei Videoquellen, einem Videodecoder 120 oder einer Videoeingangsschnittstelle 130 zu akzeptieren, wovon jede mit einem jeweiligen Videoeingangsanschluss verbunden ist. Jedes der digitalen Videoeingangssignale umfasst einen Bildpunkttakt (CLK1 bzw. CLK2), eine Bildpunkttaktfreigabe (CLKEN1 bzw. CLKEN2), ein horizontales Synchronisierungssignal (HSYNC1 bzw. HSCYNC2), ein vertikales Synchronisierungssignal (VSYNC1 bzw. VSYNC2), eine gemeinsame ungeradzahlige Feldstatusflagge (ODD) und ein Datenbussignal (DATA1 bzw. DATA2).
  • Der erste Eingangsanschluss (hier als Anschluss #1 bezeichnet) des Eingangswählers 100 ist mit Videodecoder 120 verbunden und akzeptiert entweder 4:4:4 abgetastete RGB-Daten oder 4:2:2 gesampelte YUV-Daten. Der zweite Eingangsanschuss (hier als Anschluss #2 bezeichnet) des Eingangswählers 100 ist mit Videoeingangsschnittstelle 130 verbunden und akzeptiert 4:4:4 gesampelte RGB-Daten. Jeder Eingangsanschluss kann als Eingabe sowohl Zeilensprung- und Vollbind-Eingangsvideosignale akzeptieren. Eine einzelne ODD-Feld-Statusflagge wird durch zwei Anschlüsse geteilt und muss durch den aktiven Eingangsanschluss (Anschluss #1 oder Anschluss #2) gesteuert werden, wenn ein Zeilensprung-Videoeingangssignal als Eingabe verwendet wird.
  • 1 und 2 zeigen eine Videoeingangsschnittstelle 130, die ein Vollbildeingangsvideo auf Anschluss #2 vorsieht, so dass in dieser Implementierung die Videoeingangsschnittstelle nicht das ODD-Feld-Statussignal (ODD) steuert. Jedoch kann der Eingangswähler 100 ein Zeilensprungeingangsvideo an Anschluss #2 unter der Steuerung des gemeinsamen ODD-Feld-Status akzeptieren.
  • Sich der 5 zuwendend, ist die Struktur des Eingangswählers 100 detaillierter gezeigt. Der Eingangswähler 100 verarbeitet 4:2:2 YUV (DATA1)-Daten unter Verwendung eines digitalen Interpolators 505, um den Datenstrom abzutasten, um intermediäre 4:4:4 YUV-Daten zu erzeugen. Die 4:4:4 YUV-Daten werden dann farbraumkonvertiert unter Verwendung einer 3×3 Multiplikatormatrix mit festen Koeffizienten 510, um einen 4:4:4 RGB-Datenstrom (RGB' 4:4:4') zu erzeugen, der visuell äquivalent zu dem YUV-Datum ist, wenn angezeigt. Die Taktfreigabe- und Synchronisierungssignale, welche an Anschluss #1 des Eingangswählers 100 angelegt werden, werden durch über eine Leitung geleitete Speicherelemente 520, 535, 545, 555 verzögert, um Latenz- ausgerichtet mit der CSC-Verarbeitungsverzögerung des farbraumkonvertierten 4:4:4 RGB-Datenstroms zu sein.
  • Die 4:4:4 RGB-Daten- und Steuersignale des Anschlusses #2, die 4:4:4 RGB-Daten- und Steuersignale des Anschlusses #1 und das farbraumkonvertierte RGB' 4:4:4' Datum des Anschusses #1 und die CSC verarbeiteten verzögerten Steuersignale werden den Wählern 515, 525, 530, 540, 550 und 560 eingegeben, welche eines der Anschluss #1 oder Anschluss #2 digitale Videosignale zu den geeigneten Ausgängen IPDATA, IPODD, IPCLK, IPCLKEN, IPVSYNC und IPHSYNC weiterleiten. Die IPDATA-Ausgabe ist immer in RGB 4:4:4 Datenformat. Die Wähler 515, 525, 530, 540, 550 und 560 werden durch ein programmierbares Steuerregister 500 gesteuert, welches mittels der Microcontroller-Programmierschnittstelle (PROGIF) programmiert wird, um entweder Anschluss #1 oder Anschluss #2 zur Eingabe auszuwählen und auch um entweder YUV 4:2:2 Eingabedaten oder RGB 4:4:4 Eingangsdatenbetrieb zu wählen, wenn Anschluss #1 ausgewählt wird, und zusätzlich entweder Zeilensprung oder Vollbildbetrieb auszuwählen.
  • Wenn Vollbildvideo ausgewählt wird, dann wird das Eingangs-ODD-Signal ignoriert und das Ausgangs-IPODD-Signal wird immer freigegeben. Wenn Zeilensprungvideo ausgewählt wird, dann kennzeichnet das Eingangs-ODD-Signal, welches Feld ODD oder EVEN eingegeben wird, und das Ausgangs-IPODD-Signal entspricht dem ODD-Eingangssignal.
  • Wie aus dem Vorhergehenden verständlich sein wird, ist die Funktionalität des Eingangswählers 100 vollständig durch Schaltungen und Schaltungskonfigurationen implementiert, die in der Praxis konventionell sind, nur mit der Ausnahme der Konfiguration von zwei getrennten Anschlüssen (d. h. Anschluss #1, welcher sowohl YUV oder RGB-Eingabe akzeptiert und Anschluss #2, welcher den RGB-Eingangssignalen gewidmet ist) und das beide Anschlüsse entweder Zeilensprung- oder Vollbildeingaben akzeptieren.
  • BESCHREIBUNG DES FORMATKONVERTERS
  • Der Formatkonverter 110 sieht die Fähigkeit vor, als Eingabe ein digitales Videoeingangssignal zu akzeptieren, das eine erste sichtbare Anzeigeauflösung, Bildpunktrate und Zeilenrate aufweist und als Ausgabe ein zweites digitales Videosignal produziert, das eine andere Anzeigeauflösung, Bildpunktrate und Zeilenrate aufweist. Wie in 3 gezeigt ist, besteht der Formatkonverter 110 aus einem Speicherschreibcontroller 300, Speicher 310, einem Anzeigeprozessor 320 und einer Anzeige-Zeitsteuerungseinrichtung 330. Der Formatkonverter 110 erreicht die Umwandlung von dem Eingangsformat zu dem Anzeigeausgabeformat durch Verarbeiten eingegebener Zeilen von Bildpunktdaten unter Verwendung von Entschachteln, Filtern und eines Skalieralgorithmus, welcher unten detaillierter darlegt wird, um das gewünschte Anzeigeausgabeformat zu erzeugen.
  • BESCHREIBUNG DES SPEICHERS
  • Ein Speicher 310 ist in dem Formatkonverterdatenpfad vorgesehen, um einen Videoeingabetakt (IPCLK) zu akkumulieren, der asynchron zu dem Anzeigeausgangstakt (DCLK) laufen kann. Auch sieht der Speicher 310 Elastizität vor, um Unterschiede zwischen der Videoeingangszeilenrate und der Rate zu akkumulieren, mit welcher Eingabezeilen durch die Anzeigeverarbeitungsschaltung der vorliegenden Erfindung zur Erzeugung der Anzeigeausgabe konsumiert werden. Speicher 310 sieht auch Mittel zum Rekonstruieren des Eingangsvideorahmens oder zum Feldscannen vor, um so vorbestimmte Anzeigeverarbeitungseingangsdatenerfordernisse zu unterstützen. Zum Beispiel erfordert eine lineare Interpolation zwei angrenzende Eingangszeilen, die für den bilinearen Interpolator verfügbar sind, um jede Anzeigeausgabezeile zu erzeugen, wie unten detaillierter diskutiert wird.
  • Der Speicher 310 kann leicht unter Verwendung eines konventionellen FIFO, DRAM, EDO RAM, SDRAM, WRAM, GRAM oder SRAM-Technologie implementiert werden. Gemäß der vorliegenden Ausführungsform wird eine Anordnung eines SRAMs verwendet, so dass individuelle SRAM-Speichereihen individuell für Schreib- oder Leseoperationen synchron zu dem jeweiligen Eingangsvideotakt (IPCLK) oder dem Anzeigetakt (DCLK) für Schreiboperationen zugewiesen werden können, welche synchron mit dem Bildpunkteingabetakt unter einer Steuerung von Schreibsteuersignalen (WRCNTRL) auftreten. Zwischenzeitlich können andere individuelle SRAM-Speicherreihen für Schreiboperationen synchron mit dem Anzeigetakt (DCLK) und Anzeigelesesteuerungssignalen (RDCNTRL) zugewiesen werden, welche durch den Anzeigeprozessor 320 erzeugt werden. Die verschiednen der Speicherreihen können individuell für Schreib- oder Leseoperationen synchron mit dem jeweiligen Videoeingangstakt (IPCLK) oder dem Anzeigetakt (DCLK) zugewiesen werden.
  • BESCHREIBUNG DES SPEICHERSCHREIBCONTROLLERS
  • Der Zweck des Speicherschreibcontrollers 300 ist es, hereinkommende Videodaten in dem Speicher als eine Reihe von Videozeilen zu speichern, die dann von dem Anzeigeprozessor 320 adressiert und gelesen werden können.
  • Der Speicherschreibcontroller 300 akzeptiert als Eingabe die digitalen Videodaten (IPDATA), Takt (IPCLK) Taktfreigabe (IPCLKEN), Feldstatus (IPODD) und Synchronisierungssteuersignale (IPHSYNC und IPVSYNC) von dem Eingangswähler 100 (5).
  • Der Speicherschreibcontroller 300 zählt die Zahl von IPHSYNC-Impulsen relativ zu den IPVSYNC-Impulsen, um den Start und die Dauer des vertikalen aktiven Videoeingangsbereichs hinsichtlich der Eingangszeilen zu bestimmen. Der Speicherschreibcontroller ist programmierbar unter Verwendung des Microcontroller-Progammierschnittstellenanschlusses (PROGIF), um die Startzeilenposition und Dauer des vertikalen aktiven Bereichs hinsichtlich der Eingangszeilen zu bestimmen. Zwei Startlinienpositionen werden unterstützt, eine für ungerade Felder und eine für gerade Felder. Der Speicherschreibcontroller kann programmiert sein, um entweder eine Zeilensprungeingabe oder Vollbildeingangsvideobetrieb mittels des PROGIF-Anschlusses auszuwählen. Für Vollbildeingangsvideo wird nur die programmierte aktive Zeilenstartposition entsprechend mit ODD-Feldern verwendet. Während einer Zeilensprungeingabe bestimmt das IPODD-Signal, welcher des programmierten aktiven Zeilenstarts (ODD oder EVEN) verwendet wird, um die Startzeile des aktiven Videoeingangsbereichs zu bestimmen.
  • Der Speicherschreibcontroller 300 zählt auch die Anzahl der IPCLK-Zyklen relativ zu dem IPHSYNC-Impuls, um den horizontalen aktiven Videoeingangsbereich hinsichtlich der IPCLK-Zyklen zu bestimmen. Nur IPCLK-Zyklen, welche IPCLKEN aktiv sind, werden gezählt. Zyklen, während welcher IPCLKEN nicht aktiviert ist, werden ignoriert. Der Speicherschreibcontroller ist programmierbar unter Verwendung der Microcontroller-Programmierschnittstelle (PROGIF), um den Start und die Dauer des horizontalen aktiven Videobereichs hinsichtlich der IPCLK-Zyklen zu bestimmen.
  • Der aktive Bereich wird als der Bereich in dem Videoeingangsfeld oder Rahmen definiert, wo sowohl horizontale als auch vertikale aktive Bereiche zutreffen. Während der Zeitintervalle des aktiven Bereichs tastet der Speicherschreibcontroller die Dateneingaben während IPCLK-Zyklen ab, wenn IPCLKEN aktiv ist, um aktive Daten zu erfassen. Diese abgetasteten aktiven Eingangsdaten werden an dem Speicherschreibcontroller-WRITE_DATA-Ausgang produziert, um in den Speicher 310 geschrieben zu werden.
  • Der Speicherschreibcontroller 300 produziert auch Adressinformation, Speichereihenauswahlsignale und ein Schreibfreigabesignal (welches kollektiv als WRCNTRL in 3 gekennzeichnet ist), um ein Schreiben von Eingangsdaten in den Speicher 310 während derjenigen Zyklen zu ermöglichen, wo der Speicherschreibcontroller valide aktive Daten auf den WRITE_DATA-Signalausgängen produziert, wie durch das IPCLKEN-Signal gesteuert und den decodierten aktiven Bereich. Gemäß der bevorzugten Ausführungsform erzeugen lineare binäre Zähler die Adressinformation und werden auf einer Takt-pro-Takt-Basis durch das Eingangstaktfreigabesignal (IPCLKEN) gesteuert, um ein Blockieren auf einer Bildpunkt-pro-Bildpunkt-Basis zu erlauben, um Eingangsvideoströme zu unterstützen, wo jede Taktperiode (IPCLK) nicht notwendigerweise valide Eingangsdaten enthalten muss. Die dargestellte Ausführungsform enthält auch einen einfachen Zustandscontroller, welcher ein Schreibfreigabeausgangssignal produziert, um ein Schreiben von Daten in den Speicher 310 zu steuern, um eine Synchronisation mit der Schreibadresse und den Reihenauswahlsignalen (WRCNTRL) und den aktiven Ausgangsdaten (WRITE_DATA) aufrechtzuerhalten. Der Zustandscontroller erzeugt auch Speichereihenauswahlsignale, welche individuelle Speicherreihen für Schreiboperationen sequentiell in einer zirkulären Puffersequenz auswählen. Ein aktiver Eingangsimpuls auf IPVSYNC initialisiert den Zustandscontroller auf den leeren Zustand, so dass die erste Reihe des Speichers zum Schreiben der ersten Videozeile der Eingangsdaten an dem Start von jedem Eingangsfeld oder Rahmen ausgewählt wird.
  • BESCHREIBUNG DES ANZEIGEPROZESSORS
  • Der Anzeigeprozessor 320 sieht Mittel zum Erzeugen von Adress- und Steuersignalen (RDCNTRL) vor, um ein Lesen der Daten von dem Speicher 310 zu steuern. Die Daten, welche während Speicher-310-Leseoperationen (READ_DATA) produziert werden, werden durch den Anzeigeprozessor 320 verwendet, welcher eine Bildentschachtelung, Filtern und einen Skalieralgorithmus implementiert, um Anzeigeausgangsdaten (DDATA) zu produzieren.
  • Der Anzeigeprozessor ist mittels der Microcontroller-Programmierschnittstelle (PROGIF) programmierbar, um die Entschachtelungsfunktion freizugeben oder zu deaktivieren, und um diese Skalier- und Filterfunktion einzustellen, um die gewünschte Ausgangsbildauflösung von den Bilddaten zu produzieren, welche aus dem Speicher 310 gelesen werden.
  • Wenn eine Entschachtelung aktiviert wird, bestimmt das IPODD-Eingangssignal, wie die Eingangsdatenfelder (READ_DATA) hinsichtlich des vertikalen Versatzes zwischen verschachtelten Videofeldern verarbeitet werden. Wenn eine Entschachtelung deaktiviert wird, dann werden die IPODD-Eingangssignale ignoriert, und Bilddaten, welche von dem Speicher gelesen werden, werden als Rahmen verarbeitet.
  • Der Anzeigeprozessor 320 wird initialisiert, um eine Verarbeitung eines neuen Anzeigerahmens zu beginnen, wann immer die Anzeige-Zeitgabeeinrichtung 330 einen neuen Anzeigerahmen mittels des vertikalen Anzeige-Sync-Impulses (DVSYNC) initiiert. Der Anzeigeprozessor fragt dann die ersten Zeilen der Bilddaten von dem Speicher 310 ab durch Zuführen der Adress-Reihenauswahl und Aktivieren des Lesefreigabesignals zu dem Speicher (kollektiv als RDCNTRL). Der Speicher antwortet mit den Bilddaten (READ_DATA) und einem validen Datensignal (READ_VALID) wann immer die angeforderten Daten verfügbar sind. Der Anzeigeprozessor kann durch das valide Datensignal (READ_VALID) blockiert werden, wie durch den Speicher erforderlich ist. Der Anzeigeprozessor füllt den gesamten Anzeigeverarbeitungsdatenpfad vorab auf, bis zur Ausgabestufe, welche DDATA steuert. Soweit der Anzeigeverarbeitungsdatenpfad vorgefüllt worden ist, wird er dann auch auf einer Takt-pro-Takt-Basis durch das Anzeige-Zeitgabeeinrichtungs-330-Datenaktivierungs-(DEN)-Signal gesteuert, um sicherzustellen, dass die Anzeigeausgangsdaten mit dem aktiven Bereich ausgerichtet sind. Der Speicher sieht Daten (READ_DATA) mit einer ausreichenden Rate vor, um eine Anzeigeverarbeitung zu unterstützen, um zusammenhängende horizontale aktive Bereiche von Anzeigedaten an den Anzeigeausgängen (DDATA) zu erzeugen. Die Anzeige-Zeitgabeeinrichtung ist mittels der Microcontroller-Programmierschnittstelle (PROGIF) programmiert, um die Latenz zwischen dem Eingangsvideorahmen- oder Feldzeitgabestart des aktiven Bereichs relativ zu dem Anzeigeausgangs-Zeitgabestart des aktiven Bereichs derartig einzustellen, dass sie mit der Latenz durch den Speicherschreibcontroller 300, Speicher 310 und Anzeigeprozessor 320 übereinstimmt, um einen Überlauf oder einen Unterlauf des Speichers während des Formatkonversionsverfahrens zu verhindern.
  • BESCHREIBUNG DER ANZEIGE-ZEITGABEEINRICHTUNG
  • Die Anzeige-Zeitgabeeinrichtung 330 von 3 ist in 4 detaillierter gezeigt, welche eine Einrastereignis-Steuerungseinrichtung 400 zum Bestimmen eines Synchronisationsereignisses (LOCKEVENT) aus der Eingangsvideorahmenzeitgabe umfasst, auf welche die Anzeigezeitgabe einzurasten ist, einen Anzeigesynchronisierer 410 zum Erzeugen von Synchronisationssignalen (DHLOCKEVENT und DVLOCKEVENT) zum Steuern der Phasenbeziehung zwischen der Anzeigerahmenphase relativ zu dem Einrastereignis (LOCKEVENT) und in einem Modus (zeilensynchronisierter Zeilenmodus) auch zum Steuern der Anzeigezeilenrate als eine Funktion des Eingangsmastertakts (IPCLK), einen Anzeigetaktgenerator 420 zum Produzieren des Anzeigemastertakts (DCLK) als eine Funktion von entweder einem intern generierten freischwingenden Takt oder dem Eingangs-Videomastertakt (IPCLK), und ein Anzeige-Zeitgabegenerator 430 zum Erzeugen einer Anzeige-Videozeitgabe basierend auf dem Anzeigemastertakt (DCLK) und den Synchronisationssignalen, welche durch den Anzeigesynchronisierer 410 erzeugt werden.
  • BESCHREIBUNG DES ANZEIGE-TAKTGENERATORS
  • Der Anzeige-Taktgenerator 420 ist detaillierter mit Bezug auf 7 gezeigt, welcher aus einer freischwingenden Oszillatorquelle 710, einer ICD2061-Frequenzsynthese-Phasenregelschleife 740, einer zweiten Frequenzsynthese-Phasenregelschleife 730, welche unter Verwendung eines ICS1522 implementiert wird, und einem Taktwähler 750 besteht, welcher durch ein programmierbares Steuerregister 720 gesteuert wird, um entweder den freischwingenden Takt oder ein gebrochenes Vielfaches des Eingangstaktes auszuwählen, um durch den Anzeige-Taktgenerator 420 als der Anzeigehaupttakt (DCLK) ausgegeben zu werden.
  • Die freischwingende Oszillatorquelle 710 produziert einen freischwingenden Takt (REFCLK), der nicht mit dem Videoeingangssignal synchronisiert ist. Dieser Oszillator wird unter Verwendung einer konventionellen Oszillatorimplementierung implementiert, welche den Referenztakt zu dem ICD2061 740 vorsieht, welcher den Referenztakt mit einem gebrochenen Vielfachen multipliziert, um einen ersten verfügbaren Anzeigetakt (FREERUNCLK) zu produzieren, welcher relativ zu der Videoeingangsquelle freischwingend ist. Die freischwingende Anzeigetaktquelle wird verwendet, wenn der Anzeigesynchronisator 410 in einem Zeilen-Sync- oder freischwingenden Modus betrieben wird, wenn die Anzeige-Ausgangsrahmenzeitgabe nicht auf die Eingangsrahmenzeitgabe mittels von IPCLK oder DCLK Synchronisierung synchronisiert werden muss. Der ICD2061 740 ist mittels der Microcontroller-Programmierschnittstelle (PROGIF) zum Bestimmen des gebrochenen Vielfachen programmierbar.
  • Die zweite Frequenzsynthese-Phasenregelschleife wird unter Verwendung eines ICS1522 730 implementiert, welcher den Videoeingangshaupttakt mit einem Frequenzsyntheseverhältnis multipliziert, um einen Zweitanzeige verfügbaren Anzeigetakt zu produzieren, welcher auf die Videoeingangsquelle synchronisiert ist. Der ICS1522 ist mittels der Microcontroller-Programmierschnittstelle (PROGIF) programmierbar, um das Multiplizierverhältnis zum Steuern des gewünschten DCLK von dem IPCLK zu steuern. Diese synchronisierte Anzeigetaktquelle wird verwendet, wenn der Anzeigesynchronisator in einem Rahmeneinrastmodus betrieben wird, um die Anzeigeausgangszeilenzeitgabe mit der Eingangszeilenzeitgabe zu synchronisieren, um die Menge des Speichers 310 zu minimieren, und um jegliche Übergänge zu der Anzeigezeitgabe während Rahmeneinrastkorrekturen zu der Anzeigezeitgabe zu minimieren.
  • Der Taktwähler wählt entweder die erste Anzeigetaktquelle oder die zweite Anzeigetaktquelle aus, um die DCLK-Ausgabe zu dem Anzeigesynchronisator 410, dem Anzeige-Zeitgabegenerator 430, dem Speicher 310, dem Anzeigeprozessor 320 und der Formatkonverter-110-Anzeigeausgabeschnittstelle zu steuern. Die Auswahl wird mittels eines programmierbaren Steuerregisters 720 gesteuert, welches mittels der Microcontroller-Programmierschnittstelle (PROGIF) programmiert ist.
  • Der resultierende Anzeigetakt (DCLK) steuert die Taktrate, mit welcher Speicherleseoperationen und Anzeigeverarbeitungsoperationen durchgeführt werden, die Rate, mit welcher die Anzeige-Zeitgabegenerator-Synchronisationssignale erzeugt werden, sowie die Rate, mit welcher Anzeigedaten und Steuerinformation von dem Formatkonverter 110 zu der Anzeigevorrichtung übertragen werden.
  • BESCHREIBUNG DES EINRASTEREIGNISGENERATORS
  • Der Einrastereignisgenerator 400 ist detaillierter mit Bezug auf 6 gezeigt, welcher einen horizontalen Bildpunktereigniszähler 610, einen horizontalen Bildpunktereignisvergleicher 620, einen vertikalen Zeilenereigniszähler 640, einen vertikalen Zeilenereignisvergleicher 650, ein programmierbares Steuerregister 630 zum Auswählen der Stelle in der Eingangsrahmenzeitgabe, wo die horizontalen und vertikalen Ereignisse auftreten sollen, eine Einrastereignisgeneratorschaltung 660 und einen Einrastereigniswähler 670 umfasst.
  • Der horizontale Bildpunktereigniszähler 610 zählt die Anzahl von Bildpunkttaktzyklen (IPCLK) relativ zu wenn ein horizontaler Eingangssynchronisationsimpuls (IPHSYNC) detektiert wird. Nur Bildpunkttaktzyklen, während welcher IPCLKEN aktiv ist, werden gezählt. Bildpunkttakte, wo IPCLKEN nicht aktiv ist, werden nicht gezählt. Die horizontale Bildpunktzählung wird in dem Vergleicher 620 mit einem programmierbaren horizontalen Einrastereigniswert (IPHLOCKVAL) verglichen. Wenn die horizontale Bildpunktzählung gleich dem programmierbaren horizontalen Einrastereigniswert ist, dann wird ein horizontaler Einrastereignisimpuls (IPHLOCKEVENT) durch den Vergleicher 620 produziert. Der horizontale Einrastereignisimpuls kennzeichnet, dass die digitale Videoeingangszeitgabe an einem vorbestimmten Punkt einer Eingangszeile ist.
  • Der vertikale Zeilenzähler 640 zählt die Anzahl der horizontalen Eingangssynchronisationsimpulse (IPHSYNC) relativ zu wenn ein vertikaler Eingangssynchronisationsimpuls (IPVSYNC) detektiert wird. Somit zählt der vertikale Zeilenzähler Videoeingangszeilen. Der vertikale Zeilenzähler wird im Vergleicher 650 mit einem programmierbaren vertikalen Einrastereigniswert (IPVLOCKVAL) verglichen. Wenn die vertikale Zeilenzählung und der programmierbare vertikale Einrastereigniswert gleich sind und das IPODD-Eingangsignal aktiv ist, dann produziert der Vergleicher 650 einen aktiven Impuls auf dem vertikalen Synchronisationssignalausgang (IPVLOCKEVENT). Der vertikale Einrastereignisimpuls kennzeichnet, dass die digitale Videoeingangszeitgabe an einer vorbestimmten Zeile eines Eingangsrahmens ist. Das IPODD Signal stellt sicher, dass nur ein vertikaler Einrastereignis-(IPVLOCKEVENT)-Impuls für jeden Eingangsrahmen auftritt.
  • Das programmierbare Steuerregister 630 weist ein Eingangsfeldauswahlsignal (IPODD) auf. Das IPODD-Signal kennzeichnet, welches Eingabefeld für digitale Videoeingangsquellen aktiv ist, wo die Linien unter Verwendung eines Zeilensprungvideoformats gescannt werden. Für die digitalen Videoeingangsquellen, wo die Zeilen unter Verwendung eines Vollbildformats gescannt werden, wird dann das ODD-Signal in dem aktiven Zustand durch die Steuerquelle gehalten, wobei die Quelle der Eingangswähler 100 ist.
  • Wann immer die vertikalen Einrastereignis (IPVLOCKEVENT)- und horizontalen Einrastereignis-(IPHLOCKEVENT)-Impulse zusammenfallen, produziert der Einrastereignisgenerator 660 einen aktiven Impuls auf dem Signal HVLOCKEVENT.
  • Der Einrastereigniswähler 670 wählt entweder das HVLOCKEVENT-Signal oder das FSYNC-Signal als die Quelle des Ausgangs-LOCKEVENT-Signals gemäß dem DFSYNCEN-Auswahlsteuersignal. DFSYNCEN wird durch das programmierbare Steuerregister 630 gemäß einem Steuerregisterwort erzeugt, welches mittels der Microcontrollerprogrammmierschnittstelle (PROGIF) vorgesehen wird. Dies sieht die zusätzliche Fähigkeit zum Steuern der Synchronisation der Anzeige-Ausgangszeitgabe direkt durch das externe DFSYNC-Eingangssignal vor.
  • Das Einrastereignis ist ein einzelner Impuls, welcher einmal pro Videoeingangsrahmen auftritt, welcher dann verwendet werden kann, um die Anzeigeausgangsrahmenrate mit der Eingangsrahmenrate zu synchronisieren.
  • Da Zeilensprungformate einen 1/2-Zeilenversatz zwischen den ungeraden oder geraden Eingangsfeldern verwenden, um einen Zeilensprung der aktiven Zeilen zu erreichen, um Vollrahmen zu produzieren, ist eine offensichtliche Anpassung des oben beschriebenen Einrastereigniscontrollers dann, die Fähigkeit hinzufügen, ein Einrastereignis einmal pro Feld während einer Zeilensprungvideoeingabe zu erzeugen. Um dies zu tun, würde jedes zweite Feld das Einrastereignis um 1/2 von einer Eingangszeilenperiode verzögert aufweisen, um eine konstante Periode zwischen Einrastereignissen aufrechtzuerhalten.
  • BESCHREIBUNG DES ANZEIGESYNCHRONISATORS
  • Der Anzeigesynchronisator 410 ist detaillierter mit Bezug auf die 8 gezeigt zum Akzeptieren des Eingangshaupttaktes (IPCLK) von dem Videoeingang, des Anzeigetaktes (DCLK) von dem Anzeige-Taktgenerator 420 und dem Einrastereignisimpuls (LOCKEVENT) von dem Einrastereignisgenerator 400 sowie einer Microcontroller-Programmierschnittstelle (PROGIF) von dem Microcontroller 150 als Eingaben.
  • Der Anzeigesynchronisator 410 ist strukturell aus einem programmierbaren Steuerregister 805, einem Addierer 810, einem Akkumulationsregister 825, einem horizontalen Anzeigeeinrastlasttor 815, einem Addiererträgerausgangsregister 820, einem vertikalen Anzeigeeinrastlasttor 830, einem Anzeige-Zeitgabegenerator-Lauffreigabetor 835, einem horizontalen Anzeigeeinrastwähler 840, einem horizontalen Anzeigeeinrastlast-Resynchronisator 855, einem vertikalen Anzeigeeinrastlastauswähler 845, einem vertikalen Anzeigeeinrastlast-Resynchronisator 860, einem Anzeige-Zeitgabegeneratorlaufwähler 850 und einem Anzeige-Zeitgabegeneratorlauf-Resynchronisator 865.
  • Das programmierbare Steuerregister 805 ist mittels der Microcontroller-Programmierschnittstelle (PROGIF) programmierbar. Das programmierbare Steuerregister bestimmt den Zustand der Anzeige-Zeitgabegeneratorfreigabe (DTGRUN_CTRL), des Anzeigezeilenratensteuerwertes (INCREMENT) und der Modusauswahl (MODECTRL).
  • Der Anzeigesynchronisator 410 produziert drei Ausgangssignale: ein horizontales Anzeigeeinrastereignis (DHLOCKEVENT), ein vertikales Anzeige-Einrastereignis (DVLOCKEVENT) und einen Anzeige-Zeitgabegeneratorlauf (DTGRUN). Die horizontalen und vertikalen Anzeigeeinrastereignissignale werden verwendet, um eine Synchronisierung des Anzeige-Zeitgabegenerators 430 mit dem Videoeingangssignal gemäß dem ausgewählten Betriebsmodus des Anzeigesynchronisators 410 zu erzwingen. Das DTGRUN-Steuersignal wird für eine Startsynchronisierung des Anzeige-Zeitgabegenerators verwendet und eine Deaktivierung zum Blockieren des Anzeige-Zeitgabegenerators.
  • Der Anzeigesychronisator 410 unterstützt vier fundamentale Betriebsmodi und ist programmierbar, um einen von diesen Modi auszuwählen, welcher das Verfahren zur Synchronisierung des Anzeige-Zeitgabegenerators 430 mit der Videoeingangsquelle bestimmt. Die Operationsmodi, welche unterstützt werden, sind die folgenden: Freischwingmodus, taktsynchronisierter Modus, rahmensynchronisierter Modus und zeilensynchronisierter Modus.
  • Beschreibung des Freischwingmodus
  • Der Anzeigesynchronisator 410 arbeitet im FREE RUN MODE gemäß dem MODECTRL-Signal. Ein FREE RUN MODE sieht die Fähigkeit vor, um der Anzeigezeitgabe zu erlauben, unabhängig von jeder Videoeingangsquelle erzeugt zu werden, wobei die Zeitgabe auf einer freischwingenden Taktquelle und keiner Synchronisation basiert, wie durch den Anzeigesynchronisator 410 zugeführt. Dieser Modus ist zur Verwendung in Formatkonvertersystemen, wo ein Rahmenpuffer verwendet wird, um die Anzeigerahmenrate von der Videoeingangrate mittels eines Rahmenpuffers zu entkoppeln, welcher zwischen der Videoeingangsquelle und dem Eingangswähler 100 des Formatkonverters angeordnet ist. Der Rahmenpuffer würde in diesem Fall Videodaten und Synchronisationssignale zu dem Eingangswähler 100 mit einer Rate zuführen, die mit der Anzeigeausgangsrahmenrate synchronisiert ist.
  • Wenn ein FREE RUN MODE aktiv ist, dann steuert das DTGRUN SELECT 850 direkt dem Zustand von IDTGRUN als eine Funktion von DTGRUN_CTRL. Das IDTGRUN-Signal wird dann wieder synchronisiert von der Eingangstaktdomain (IPCLK) auf die Anzeigetaktdomain (DCLK) mittels des DTGRUN RESYNC 865, um ein Ausgangs-DTGRUN-Signal zu erzeugen, das mit dem Anzeigetakt (DCLK) synchron ist zu dem Zweck des Aktivierens oder Deaktivierens des Anzeige-Zeitgabegenerators 430.
  • Das DTG_RUN Ausgangssignal wird von dem DTGRUN_CTRL-Signal produziert. Wenn das programmierbare Steuerregister das DTGRUN_CTRL-Signal deaktiviert, dann deaktiviert das DTGRUN-Ausgangssignal, um den DISPLAY TIMING-GENERATOR beim Erzeugen einer Anzeigezeitgabe zu deaktivieren. Wenn das programmierbare Steuerregister das DTGRUN_CTRL Eingangssignal aktiviert, dann wird das DTG_RUN Signal aktiviert, um den DISPLAY TIMING GENERATOR zu aktivieren, um ein Erzeugen einer Anzeige-Zeitgabe zu beginnen, wie in 11 gezeigt ist.
  • Auch, wenn ein FREE RUN MODE aktiv ist, dann aktiviert der Anzeigesynchronisator 410 nicht die DHLOCKEVENT oder DVLOCKEVENT Ausgangssignale. Somit gibt es keine Synchronisation der Anzeige-Videozeitgabe mit der Videoeingangszeitgabe mittels des Anzeigesynchronisators 410, wenn in diesem Modus, wie in beiden 11 und 12 gezeigt ist.
  • Beschreibung des taktsynchronisierten Modus
  • Der Anzeigesynchronisator 410 arbeitet im CLOCK SYNC MODE gemäß dem MODECTRL Signal.
  • Wenn der CLOCK SYNC MODE aktiv ist, dann produziert das DTGRUN GATE 835 das Signal OTHER_DTGRUN als eine Funktion des DTGRUN_CTRL Signals und des Eingangssignals LOCKEVENT. Das Signal OTHER_DTGRUN verbleibt in dem nichtaktiven Zustand bis zuerst das DTGRUN_CTRL Signal aktiviert wird, und zweitens ein aktiver Impuls auf das LOCKEVENT Eingangsignal folgt. Sobald in dem aktiven Zustand verbleibt das OTHER_DTGRUN Signal in dem aktiven Zustand, bis das DTGRUN_CTR-Signal in den nichtaktiven Zustand gesteuert wird, was bewirkt, dass OTHER_DTGRUN auch in den nichtaktiven Zustand zurückkehrt. Somit ist OTHER_DTGRUN eine Form des DTGRUN Signals, welches nur zu dem aktiven Zustand synchron mit LOCKEVENT übergehen kann.
  • Wenn CLOCK SYNC MODE aktiv ist, dann wird DTGRUN SELECT 850 das OTHER DTGRUN Signal als die Quelle für das IDTGRUN Signal wählen. IDTGRUN wird dann resynchronisiert von der Eingangstaktdomain (IPCLK) auf die Anzeigetaktdomain (DCLK) mittels von DTGRUN RESYNC 865, um ein DTGRUN Ausgangssignal zu erzeugen, das mit dem Anzeigetakt (DCLK) synchron ist, für den Zweck des Aktivierens oder Deaktivierens des Anzeige-Zeitgabegenerators 430.
  • Auch, wenn CLK SYNC MODE aktiv ist, hält das DHLOCKLD GATE 815 das CLKSYNC_DHLOCKLD Signal in dem nichtaktiven Zustand bis zuerst DTGRUN_CTR von dem nichtaktiven zu dem aktiven Zustand übergeht, und zweitens ein aktiver Impuls auf dem LOCKEVENT Eingangssignal detektiert wird. Dies bewirkt, dass das DHLOCKLD GATE 815 den ersten LOCKEVENT Impuls durch das CLKSYNC_DHLOCKLD Signal übergibt. Nachfolgende LOCKEVENT Impulse bewirken kein CLKSYNC_DHLOCKLD, während CLKSYNC_MODE in dem aktiven Zustand verbleibt.
  • Wenn MODECTRL CLK SYNC MODE auswählt, dann wählt das DHLOCKLD SELECT 840 das CLKSYNC_DHLOCKLD Signal aus, hindurch zu passieren, und steuert das IHLOCKLD Signal, welches dann resynchronisiert wird von der Eingangstaktdomain (IPCLK) zu der Anzeigetaktdomain (DCLK) durch DHLOCKLD RESYNC 855, um das Ausgangssignal DHLOCKEVENT zu erzeugen.
  • Auch, wenn CLK SYNC MODE aktiv ist, dann hält das DVLOCKLD GATE 815 das CLKSYNC_DVLOCKLD Signal in dem nichtaktiven Zustand bis zuerst DTGRUN_CTRL von dem nichtaktiven zu dem aktiven Zustand übergeht, und zweitens ein aktiver Impuls auf dem LOCKEVENT Eingangssignal detektiert wird. Dies bewirkt, dass das DHLOCKLD GATE 815 den ersten LOCKEVENT Impuls durch das CLKSYNC_DVLOCKLD Signal übergibt. Nachfolgende LOCKEVENT Impulse bewirken kein CLKSYNC_DVLOCKLD, während CLKSYNC_MODE in dem aktiven Zustand verbleibt.
  • Wenn MODECTRL CLK SYNC MODE auswählt, dann wählt DVLOCKLD SELECT 840 das CLKSYNC_DVLOCKLD Signal, um hindurchgeleitet zu werden, und das IVLOCKLD Signal zu steuern, welches dann von der Eingangstaktdomain (IPCLK) auf die Anzeigetaktdomain (DCLK) durch DVLOCKLD RESYNC 860 resynchronisiert wird, um das Ausgangssignal DVLOCKEVENT zu erzeugen.
  • Der CLK SYNC MODE sieht ein Mittel zum Zwingen der Anzeigevideozeitgabe vor, ein Verriegelungsereignis in der Videoeingangszeitgabe zuerst beim Start zu synchronisieren, erlaubt jedoch der Videoanzeigezeitgabe, frei zu schwingen, sobald gestartet. Der CLK SYNC MODE ist nützlich für Formatkonversionssysteme, wo der Anzeigehaupttakt synthetisiert wird unter Verwendung einer Frequenzsynthese-Phasenregelschleife, so dass die resultierende Anzeigerahmenzeitgabe exakt mit der Videoeingangszeitgabe übereinstimmt. Somit wird die Anzeigerahmenzeitgabe mit dem Videoeingangsrahmen zuerst beim Start synchronisiert, und die Anzeigetakt-Phasenregelschleife hält eine Rahmensynchronisation von diesem Punkt an aufrecht.
  • Eine offensichtliche Ergänzung zu CLK SYNC MODE ist die Fähigkeit, den Verlust der Einrastung der Anzeigetakt-Phasenregelschleife oder den Verlust der Videoeingangszeitgabe zu detektieren, um eine Zeitgabephaseneinrastung zum Zwecke des Initialisierens einer Resynchronisation mittels des Wiederstartens des CLK SYNC Modus oder Schaltens auf FRAME SYNC MODE (unten detaillierter diskutiert) anzuzeigen.
  • Beschreibungen der zeilensynchronisierten und rahmensynchronisierten Modi
  • Der Anzeigesynchronisator 410 arbeitet in einem von entweder LINE SYNC MODE oder FRAME SYNC MODE gemäß dem MODECTRL Signal.
  • Wie in 13 gezeigt ist, wenn entweder der LINE SYNC MODE oder der FRAME SYNC MODE aktiv ist, wird das DTGRUN Ausgangssignal in einer identischen Weise wie CLOCK SYNC MODE erzeugt, wie hier oben im Detail beschrieben. Auch leitet der DHLOCKLD SELECT 840 jegliche detektierte aktive Impulse auf dem Eingangssignal LOCKEVENT weiter zu den IHLOCKLD und IVLOCKLD Signalen, welche dann resynchronisiert werden von der Eingangstaktdomain (IPCLK) zu der Anzeigetaktdomain (DCLK) durch DHLOCKLD RESYNC 855 bzw. DVLOCKED RESYNC 865, um die Ausgangssignale DHLOCKEVENT und DVLOCKEVENT zu erzeugen, wie in 14 gezeigt ist.
  • Auch, wenn LINE SYNC MODE aktiv ist, synthetisiert der Anzeigesynchronisator 410 die Anzeigezeilenrate von dem Videoeingangshaupttakt, so dass die resultierende Ausgangszeilenrate jeglichen Variationen in dem Videoeingangstakt folgt. Daher folgt die Anzeigezeilenrate jeglichen Variationen in der Eingangszeilenrate. LINE SYNC MODE arbeitet unter der Annahme, dass der Videoeingangshaupttakt ein zeileneingerasteter Takt ist, so dass es eine konstante gerade Anzahl von Eingangshaupttakt-(IPCLK)-Perioden für jede Videoeingangszeilenperiode gibt.
  • Die Anzeigezeilenrate wird gemäß einem Ratensteuerwort (INCREMENT) in dem programmierbaren Steuerregister gesteuert. Das Steuerwort sieht einen gebrochenen Binärwert vor, welcher als Eingabe zu dem Addierer 810 verwendet wird. Der Addiererausgang steuert das Akkumulatorregister 825, welches auf Null zurückgesetzt wird, wann immer ein Einrastlastereignis auftritt. Der Addierer 810 erhöht die Akkumulatorregister-825-Inhalte um den Wert, welcher in dem Ratensteuerwortregister (INCREMENT) enthalten ist, mit jedem Eingangshaupttakt-(IPCLK)-Zyklus. Wie in 15 gezeigt ist, wenn der Addiererakkumulator überläuft, um ein Ausführen (CARRY_OUT) von der Addition zu erzeugen, produziert das Ausführregister 820 einen Impuls auf dem LINESYNC_DHLOCKLD Signal, welches durch DHLOCKLD_SELECT 840 propagiert wird, um das IHLOCKLD zu steuern. Das IHLOCKLD-Signal wird dann resynchronisiert von der Eingangstaktdomain (IPCLK) auf die Anzeigetaktdomain (DCLK) durch DHLOCKLD RESYNC 855, um das Ausgangssignal DHLOCKEVENT zu erzeugen. Die resultierenden Impulse des DHLOCKEVENT Ausgangssignals bewirken, dass DISPLAY TIMING GENERATOR einen vordefinierten horizontalen Zeitgabezustand innerhalb der horizontalen Abtastperiode der Anzeigezeile lädt.
  • Daher sieht der LINE SYNC MODE ein Mittel zum Produzieren einer Anzeigezeilenrate vor, die als ein gebrochenes Vielfaches des Videoeingangshaupttaktes gesteuert wird, was in einer Anzeigezeilenrate resultiert, die jeglichen Variationen des Videoeingangshaupttakts folgt, und daher jeglicher Variation der Videoeingangszeilenrate folgt. Der LINE SYNC MODE sieht auch eine Vorrichtung und ein Verfahren zum Zwingen der Videoanzeigezeitgabe vor, um ein Einrastereignis auf einer Rahmen-zu-Rahmen-Basis zu synchronisieren. Der LINE SYNC MODE ist nützlich für Formatkonversionssysteme, wo der Anzeigehaupttakt entweder freischwingend oder synthetisiert ist, unter Verwendung einer Frequenzsynthese-Phasenregelschleife, so dass die resultierende Anzeigerahmenperiode ähnlich zu der Videoeingangsrahmenperiode ist. In LINE SYNC MODE muss die Anzeigerahmenperiode nicht identisch mit der Eingangsrahmenperiode sein, da der Anzeigesynchronisator 410 die Anzeigerahmen zwingt, mit den Eingangsrahmen verriegelt zu verbleiben, vorausgesetzt, dass die Anzeigevorrichtung Übergänge zu der Anzeigezeitgabe als Ergebnis des Verriegelungsereignisses aufnimmt.
  • Der FRAME SYNC MODE sieht ein Mittel zum Zwingen der Videoanzeigezeitgabe vor, um ein Einrastereignis auf einer Rahmen-pro-Rahmen-Basis zu synchronisieren. Der FRAME SYNC MODE ist nützlich für Formatkonversionssysteme, wo der Anzeigehaupttakt entweder freischwingend oder synthetisiert ist, unter Verwendung einer Frequenzsynthese-Phasenregelschleife, so dass die resultierende Eingangsrahmenperiode ähnlich zu der Videoeingangsrahmenperiode ist. In FRAME SYNC MODE muss die Anzeigerahmenperiode nicht identisch zu der Anzeigerahmenperiode sein, da der Anzeigesynchronisator 410 die Anzeigerahmen zwingt, mit den Eingangsrahmen eingerastet zu bleiben, vorausgesetzt, dass die Anzeigevorrichtung Übergänge zu der Anzeigezeitgabe als Ergebnis des Einrastereignisses aufnimmt.
  • BESCHREIBUNG DES ANZEIGE-ZEITGABEGENERATORS
  • Der DISPLAY TIMING GENERATOR 330, welcher in 3 gezeigt ist, umfasst einen Horizontalcontroller, wie in 9 gezeigt ist, und einen Vertikalcontroller, wie in 10 gezeigt ist. Der Horizontalcontroller läuft synchron mit dem Anzeigetakt, DCLK, und erzeugt Synchronisationssignale zum Steuern der Anzeigevorrichtung und der Formatkonverterdatenausgabe. Der Horizontalcontroller sieht auch ein DHEOL Signal zu dem Vertikalcontroller vor, um Übergänge von einer Anzeigezeile zu der nächsten anzuzeigen. Der Vertikalcontroller zählt Anzeigezeilen unter Verwendung von DHEOL, um die Dauer des DVSYNC Ausgabesignals zu bestimmen und erzeugt auch ein DVERTDEN Signal, welches durch den Horizontalcontroller zum Erzeugen eines DEN Signals verwendet wird.
  • BESCHREIBUNG DES ANZEIGEHORIZONTALCONTROLLERS
  • Der Horizontalzähler 900 zählt DCLK Perioden. Wenn das DTGRUN Eingangssignal nicht aktiv ist, dann wird der Zähler deaktiviert, und in einem Initialwert gehalten. Wenn das DTGRUN Signal aktiv ist, dann wird der Zähler aktiviert, um zu laufen. Der Zähler wird auch durch das horizontale Anzeigezeilenendesignal DHEOL gesteuert, welches durch die DHTOTAL GEN Schaltung 960 erzeugt wird. DHEOL ist ein aktiver Impuls, welcher an den Ende von jeder horizontalen Zeile auftritt, um den horizontalen Zähler auf dem Start einer Anzeigezeile zurückzusetzen. Der Zähler wird auch durch das DHLOCKEVENT Signal gesteuert, welches von dem Anzeigesynchronisator 410 angegeben wird. DHLOCKEVENT bewirkt, dass der Zähler mit dem DHLOCKLD Wert geladen wird, welcher den Zähler auf die horizontale Anzeigezeilenposition gemäß dem programmierbaren Wert DHLOCKLD einstellt.
  • Die Ausgabe des horizontalen Zählers 900 wird mit einer Reihe von Vergleichsschaltungen 920, 930, 940, 950 verbunden. Jede Vergleichsschaltung erzeugt einen aktiven Impuls auf dem Vergleichsausgangssignal, wenn der Zählwert (DHORZCOUNT) gleich in der Größenordnung zu einem Referenzwert ist, mit welchem er verglichen wird. Die Referenzwerte, welche zum Vergleich verwendet werden, werden in einem programmierbaren Steuerregister 910 gespeichert, welches mittels der Microcontrollerschnittstelle (PROGIF) programmiert werden kann. Die Referenzvergleichswerte werden verwendet, um die Ereignisse zu definieren, welche bewirken sollten, dass der Horizontalcontroller Änderungen in dem Zustand der Ausgangssignale produziert.
  • Die Abfolge des Betriebs für eine horizontale Anzeigezeile, welche durch den Horizontalcontroller gesteuert wird, ist wie folgt:
    Bei Initialisierung werden die horizontalen Referenzvergleichswerte auf vorbestimmte Werte eingestellt oder können auch durch den externen Microcontroller 150 mit vorbestimmten Werten entsprechend dem gewünschten Anzeigeausgangsformat geladen werden. Auch ist bei Initialisierung das DTGRUN Signal nicht in dem aktiven Zustand, welcher die DHTOTAL GEN 960, DHSYNC GEN 970, und DEN GEN 980 Schaltungen zwingt, die horizontalen Controllerausgänge: DHEOL, DHSYNC und DEN in dem nichtaktiven Zustand zu halten.
  • Wenn das DTGRUN Eingangssignal aktiv gesteuert wird, startet der horizontale Zähler 900 ein Erhöhen von jedem DCLK Zyklus. Die DHSYNCGEN 970 Schaltung detektiert einen DTGRUN Eingangssignalübergang von nicht aktiv zu aktiv und produziert einen Aktivzustand auf dem DHSYNC Ausgangssignal. Jeder DCLK Impuls bewirkt, dass der horizontale Zähler 900 um eins erhöht wird. Wenn der DHORZCOUNT gleich dem DHSYNCSTOP Wert ist, dann erzeugt der Vergleicher 930 einen Ausgangsimpuls zu der DHSYNC GEN Schaltung 970, welche das DHSYNC Ausgangssignal deaktiviert. Der horizontale Zähler führt fort, zu erhöhen. Wenn die DHORZCOUNT gleich dem DHDENSTART Wert ist, dann produziert der Vergleicher 940 einen Ausgangsimpuls. Wenn der Vergleicher 940 Ausgangsimpuls auftritt, während das DVERTDEN Signal aktiv ist, dann aktiviert die DEN GEN Schaltung 980 das DEN Signal. Der horizontale Zähler 900 fährt fort, zu erhöhen, und wenn DHORZCOUNT gleich dem DHDENSTOP Wert ist, dann produziert der Vergleicher 950 einen Ausgangsimpuls, welcher bewirkt, dass die DEN GEN Schaltung das DEN Ausgangssignal deaktiviert. Der horizontale Zähler 900 fährt fort, zu erhöhen, und wenn DHORZCOUNT gleich dem DHTOTAL Wert ist, dann produziert der Vergleicher 920 einen Ausgangsimpuls, welcher bewirkt, dass die DHTOTAL GEN Schaltung 960 einen aktiven Ausgangsimpuls des DHEOL Signals produziert. Der aktive DHEOL Impuls bewirkt, dass der horizontale Zähler 900 auf dem Start des Zeilenwertes zurückgesetzt wird. Der aktive DHEOL Impuls bewirkt auch, dass die DHSYNC GEN Schaltung 970 das DHSYNC Ausgangssignal aktiviert.
  • Der horizontale Controller wird jegliche aktive Impulse des DHLOCKEVENT Eingangssignals synchronisieren. Ein aktives DHLOCKEVENT Eingangssignal bewirkt, dass der horizontale Zähler 900 mit dem programmierbaren DHLOCKLD Wert geladen wird. Der DHLOCKEVENT (1) zwingt den DHTOTAL GEN 960, die DHEOL Ausgabe zu deaktivieren, (2) zwingt den DHSYNC GEN 970, die DHSYNC Ausgabe zu deaktivieren und (3) zwingt den DEN GEN CCT 980, das DEN Signal zu aktiveren.
  • BESCHREIBUNG DES VERTIKALEN ANZEIGECONTROLLERS
  • Der vertikale Zähler 1000 zählt Zeilen durch Zählen aktiver Impulse auf dem DHEOL Signal, welches durch den Horizontalcontroller erzeugt wird. Wenn das DTGRUN Eingangssignal nicht aktiv ist, dann wird der vertikale Zähler 1000 deaktiviert, und auf einem Initialwert gehalten. Wenn das DTG RUN Signal aktiv ist, dann wird der Vertikalzähler aktiviert, um zu laufen. Der Vertikalzähler 1000 wird auch durch das vertikale Zeilenendesignal DVEOF gesteuert, welches durch die DVTOTAL GEN Schaltung 1060 erzeugt wird. DVEOF ist ein aktiver Impuls, welcher an dem Ende von jedem Anzeigerahmen auftritt, um den vertikalen Zähler auf den Start eines Anzeigerahmens zurückzusetzen. Der Zähler wird auch durch das DVLOCKEVENT Signal gesteuert, welches von dem Anzeigesynchronisator 410 angegeben wird. DVLOCKEVENT bewirkt, dass der vertikale Zähler mit dem DVLOCKLD Wert geladen wird, welcher den Zähler auf die vertikale Anzeigezeilenposition gemäß dem programmierbaren Wert DVLOCKLD setzt.
  • Der vertikale Zähler 1000 Ausgang ist mit einer Reihe von Vergleichsschaltungen 1020, 1030, 1040, 1050 verbunden. Jede Vergleichsschaltung erzeugt einen aktiven Impuls auf dem Vergleichsausgangssignal, wenn der Zählwert DVERTCOUNT gleich in der Magnitude zu einem Referenzwert ist, mit welchem er verglichen wird. Die Referenzwerte, welche für den Vergleich verwendet werden, werden in dem programmierbaren Steuerregister 1010 gespeichert, welches mittels der Microcontrollerschnittstelle (PROGIF) programmiert werden kann. Die Referenzvergleichswerte werden verwendet, um die Ereignisse zu definieren, welche bewirken sollten, dass der Vertikalcontroller Änderungen in dem Zustand der Ausgangssignale produziert.
  • Die Sequenz des Betriebs für einen Anzeigerahmen, wie durch den Vertikalcontroller gesteuert, ist wie folgt:
    Bei Initialisierung werden die vertikalen Referenzvergleichswerte auf vorbestimmte Werte eingestellt oder können auch durch den externen Microcontroller 150 mit vorbestimmten Werten entsprechend dem gewünschten Anzeigeausgangsformat geladen werden. Auch ist bei Initialisierung das DTGRUN Signal nicht in dem aktiven Zustand, welcher die DVTOTAL GEN 1060, DVSYNC GEN 1070 und DVERTDEN GEN Schaltung 1080 zwingt, die Vertikalcontrollerausgänge: DVEOL, DVSYNC und DVERTDEN in dem nichtaktiven Zustand zu halten.
  • Wenn das DTGRUN Eingangssignal aktiv gesteuert wird, startet der Vertikalzähler mit jedem DHEOL Impuls zu erhöhen. Die DHSYNC GEN Schaltung 1070 detektiert einen DTGRUN Eingangssignalübergang von nicht aktiv zu aktiv und produziert einen Aktivzustand auf dem DVSYNC Ausgangssignal. Jeder DHEOL Impuls bewirkt, dass der Vertikalzähler 1000 um eins erhöht wird. Wenn der DVERTCOUNT gleich dem DVSYNCSTOP Wert ist, dann erzeugt der Vergleicher 1030 einen Ausgangsimpuls zu der DVSYNC GEN Schaltung 1070, was das DVSYNC Ausgangssignal deaktiviert. Der Vertikalzähler fährt fort, zu erhöhen. Wenn der DVERTCOUNT gleich dem DVDENSTART Wert ist, dann produziert der Vergleicher 1040 einen Ausgangsimpuls, welcher bewirkt, dasd die DVERTDEN GEN Schaltung das DVERTDEN Signal aktiviert. Der Vertikalzähler führt fort, zu erhöhen, und wenn der DVERTCOUNT gleich dem DVDENSTOP Wert ist, dann produziert der Vergleicher 1050 einen Ausgangsimpuls, welcher bewirkt, dass die DVERTDEN GEN Schaltung 1080 das DEN Ausgangssignal deaktiviert. Der Vertikalzähler fährt fort, zu erhöhen, und wenn DVERTCOUNT gleich dem DVTOTAL Wert ist, dann produziert der Vergleicher 1020 einen Ausgangsimpuls, welcher bewirkt, dass die DVTOTAL GEN 1060 Schaltung einen aktiven Ausgangsimpuls auf dem DVEOF Ausgangssignal produziert. Der aktive DVEOF Impuls bewirkt, dass der Vertikalzähler 1000 auf den Start des Rahmeninitialwerts zurückgesetzt wird. Der aktive DVEOF Impuls bewirkt auch, dass die DVSYNC GEN Schaltung das DVSYNC Ausgangssignal aktiviert.
  • Der Vertikalcontroller wird jegliche aktive Impulse auf dem DVLOCKEVENT Eingangssignalen synchronisieren. Ein aktives DVLOCKEVENT Eingangssignal bewirkt, dass der Vertikalzähler 1000 mit dem programmierbaren DVLOCKLD Wert geladen wird. Auch zwingt das DVLOCKEVENT (1) den DVTOTAL GEN 1060, den DVEOF Ausgang zu deaktivieren, (2) zwingt der DVSYNC GEN Wert 1070, den DVSYNC Ausgang zu deaktivieren, und (3) zwingt der DVERTDEN GEN Wert CCT 1080, das DVERTDEN Signal zu deaktivieren.
  • BESCHREIBUNG DER PHYSIKALISCHEN IMPLEMENTIERUNG
  • Das Verfahren und die Vorrichtung, welche oben beschrieben sind, können mit diskreten integrierten Schaltungen, Speichern, feldprogrammierbaren Gatearrays oder anderen serienmäßigen elektronischen Komponenten implementiert werden. Jedoch ist die bevorzugte Ausführungsform eine einzige integrierte Schaltung, welche alle der Funktionen enthält, welche oben als Teil der Ausführungsform beschrieben wurden, mit der Ausnahme der angezeigten Taktsynthese-PLLs 730 und 740 und des freischwingenden Oszillators 710, welcher in 7 gezeigt ist. Die Anzeigetaktsynthese-PLLs werden unter Verwendung von "serienmäßigen" Vorrichtungen implementiert, wie beispielsweise ICS1522 und ICD2061, und der freischwingende Oszillator wird unter Verwendung einer "serienmäßigen" Oszillatorvorrichtung mit einem Einzeltaktausgang implementiert.
  • Alternative Ausführungsformen und Modifikationen der Erfindung sind möglich, ohne von dem Bereich und Umfang abzuweichen, wie in den angehängten Ansprüchen dargelegt ist.

Claims (8)

  1. Formatkonverter zum Empfangen von aufeinanderfolgenden Eingangsrahmen eines digitalen Videoeingangssignals, wobei das Eingangssignal eine erste sichtbare Anzeigeauflösung, Bildpunktrate und Zeilenrate hat, und, als Antwort darauf, Erzeugen von aufeinanderfolgenden Ausgangsrahmen eines digitalen Videoausgangssignals zur Betrachtung auf einer Anzeigevorrichtung, wobei das Ausgangssignal eine zweite sichtbare Anzeigeauflösung, Bildpunktrate und Zeilenrate hat, wobei der Formatkonverter umfaßt: ein Programmierschnittstellenmittel zum Empfangen von Betriebsmodusinformation, die die erste und die zweite sichtbare Anzeigeauflösung, Bildpunktrate und Zeilenrate angibt; ein Speichermittel (310) zum Speichern des digitalen Videoeingangssignals; ein Anzeigeprozessormittel (320) zum Abrufen des digitalen Videoeingangssignals aus dem Speichermittel (310), selektiven Entschachteln, Filtern und Skalieren des digitalen Videoeingangssignals und, als Antwort darauf, Erzeugen der aufeinanderfolgenden Ausgangsrahmen des digitalen Videoausgangssignals; und ein Anzeige-Zeitsteuerungseinrichtungsmittel (330) mit einem freischwingenden Anzeigetakt, wobei das Anzeige-Zeitsteuerungseinrichtungsmittel (330) Synchronisations- und Steuerungsinformation auf der Grundlage der durch das Programmierschnittstellenmittel empfangenen Betriebsmodusinformation aus dem digitalen Videoeingangssignal ableitet und als Antwort darauf den Betrieb des Anzeigeprozessormittels (320) zur Erzeugung der aufeinanderfolgenden Ausgangsrahmen des digitalen Videoausgangssignalrahmens synchron mit dem freischwingenden Anzeigetakt und eingerastet in die jeweiligen aufeinanderfolgenden Eingangsrahmen zur Anzeige mit der zweiten sichtbaren Anzeigeauflösung, Bildpunktrate und Zeilenrate, die ein gebrochenes Vielfaches der ersten sichtbaren Bildpunktrate ist, steuert.
  2. Formatkonverter nach Anspruch 1, wobei die Anzeige-Zeitsteuerungseinrichtung ferner umfaßt: ein Takterzeugungsmittel (420), das den freischwingenden Anzeigetakt einschließt, wobei das Takterzeugungsmittel ein Anzeige-Haupttaktsignal erzeugt; eine Einrastereignis-Steuerungseinrichtung (400) zur Erzeugung eines Einrastereignissignals zu einem vorbestimmten Zeitpunkt jedes Rahmens des digitalen Videoeingangssignals; ein Anzeigesynchronisatormittel (410) zur Erzeugung eines horizontalen Anzeige-Einrastereignissignals und eines vertikalen Anzeige-Einrastereignissignals zur Steuerung der Synchronisation zwischen dem digitalen Videoeingangssignal und dem digitalen Videoausgangssignal auf der Grundlage des Einrastereignissignals und der Betriebsmodusinformation; und ein Anzeige-Zeitgebermittel (430) zur Erzeugung von Taktsignalen, die mit dem horizontalen und dem vertikalen Anzeige-Einrastereignissignal synchronisiert sind, um das Anzeigeprozessormittel entsprechend der Betriebsmodusinformation zu steuern.
  3. Formatkonverter nach Anspruch 2, wobei das Takterzeugungsmittel ferner umfaßt: ein Phasenregelschleifenmittel (730) zum Empfangen eines aus dem digitalen Videoeingangssignal abgeleiteten Eingangstaktsignals und, als Antwort darauf, Erzeugen eines synthetisierten Taktsignals, dessen Frequenz ein gebrochenes Vielfaches des Eingangstaktsignals ist; und einen Taktwähler (750) zum Auswählen eines des freischwingenden Anzeigetakts oder der Phasenregelschleife als eine Quelle zur Ausgabe des Anzeige-Haupttaktsignals, und wobei das Anzeige-Zeitsteuerungseinrichtungsmittel aufeinanderfolgende Ausgangsrahmen des digitalen Ausgangssignals synchron mit dem derartig ausgewählten Anzeige-Haupttaktsignal erzeugt.
  4. Formatkonverter nach Anspruch 3, wobei die Einrastereignis-Steuerungseinrichtung ferner umfaßt: ein programmierbares Steuerungsregister (630) zur Erzeugung eines vorbestimmten horizontalen Einrastereigniswerts und eines vorbestimmten vertikalen Einrastereigniswerts auf der Grundlage der Betriebsmodusinformation; einen horizontalen Bildpunktereigniszähler (610) zum Zählen aufeinanderfolgender Zyklen des Eingangstaktsignals relativ zu jedem aus einer Folge von horizontalen Synchronisationsimpulsen des digitalen Videoeingangssignals und, als Antwort darauf, Erzeugen eines horizontalen Bildpunktereigniszählwerts; einen horizontalen Bildpunktereignisvergleicher (620) zum Vergleichen des horizontalen Bildpunktzählwerts mit dem vorbestimmten horizontalen Einrastereigniswert, und wenn der horizontale Bildpunktereigniszählwert gleich dem vorbestimmten horizontalen Einrastereigniswert ist, dann Erzeugen eines horizontalen Einrastereignisimpulses; einen horizontalen Zeilenereigniszähler (640) zum Zählen aufeinanderfolgender der horizontalen Synchronisationsimpulse relativ zu einer Folge von vertikalen Eingangssynchronisationsimpulsen des digitalen Videoeingangssignals und, als Antwort darauf, Erzeugen eines vertikalen Zeilenzählwerts; einen vertikalen Zeilenereignisvergleicher (650) zum Vergleichen des vertikalen Zeilenzählwerts mit dem vorbestimmten vertikalen Einrastereigniswert, und wenn der vertikalen Zeilenzählwert gleich dem vorbestimmten vertikalen Einrastereigniswert ist, dann Erzeugen eines vertikalen Einrastereignisimpulses; einen Einrastereignisgenerator (660) zur Erzeugung eines Einrastereignisimpulses, wenn der horizontale Einrastereignisimpuls und der vertikale Einrastereignisimpuls übereinstimmen; und einen Einrastereigniswähler (670) zum Auswählen eines aus dem digitalen Videoeingangssignal abgeleiteten Rahmensynchronisationssignals, des Eingangstaktsignals oder des Einrastereignisimpulses zur Ausgabe als das Einrastereignissignal auf der Grundlage der Betriebsmodusinformation.
  5. Formatkonverter nach Anspruch 4, wobei der Anzeigesynchronisator ferner eine Schaltungsanordnung zum Empfangen des Eingangstaktsignals, des Anzeige-Haupttaktsignals und der Betriebsmodusinformation und, als Antwort darauf, Erzeugen des horizontalen und des vertikalen Anzeige-Einrastereignissignals und eines Lauffreigabesignals umfaßt, wobei: (I) im Falle, daß die Betriebsmodusinformation einen Freilauf-Betriebsmodus angibt, das horizontale und das vertikale Anzeige-Einrastereignissignal unterdrückt werden, so daß keine Synchronisation zwischen dem digitalen Videoeingangssignal und dem digitalen Videoausgangssignal erfolgt, und das Lauffreigabesignal mit dem Anzeige-Haupttaktsignal synchronisiert wird, um das Anzeige-Zeitgebermittel freizugeben und zu sperren; (II) im Falle, daß die Betriebsmodusinformation einen taktsynchronisierten Betriebsmodus angibt, das horizontale und das vertikale Anzeige-Einrastereignissignal anfangs beim Anlaufen mit dem Einrastereignissignal synchronisiert werden und danach das Lauffreigabesignal mit dem Anzeige-Haupttaktsignal synchronisiert wird, um das Anzeige-Zeitgebermittel freizugeben und zu sperren; (III) im Falle, daß die Betriebsmodusinformation einen rahmensynchronisierten Betriebsmodus angibt, das horizontale und das vertikale Anzeige-Einrastereignissignal in bezug auf die Rahmen des digitalen Videoeingangssignals mit dem Einrastereignissignal synchronisiert werden und das Lauffreigabesignal mit dem Anzeige-Haupttaktsignal synchronisiert wird, um das Anzeige-Zeitgebermittel freizugeben und zu sperren; und (IV) im Falle, daß die Betriebsmodusinformation einen zeilensynchronisierten Betriebsmodus angibt, das horizontale und das vertikale Anzeige-Einrastereignissignal in bezug auf die Zeilen und die Rahmen des digitalen Videoeingangssignals mit dem Einrastereignissignal synchronisiert werden und das Lauffreigabesignal mit dem Anzeige-Haupttaktsignal synchronisiert wird, um das Anzeige-Zeitgebermittel freizugeben und zu sperren.
  6. Formatkonverter nach Anspruch 5, wobei das Anzeige-Zeitgebermittel ferner umfaßt: eine horizontale Steuerungseinrichtung zum Empfangen des Anzeige-Haupttaktsignals, der Betriebsmodusinformation, des horizontalen Einrastereignissignals und des Lauffreigabesignals und, als Antwort darauf, Erzeugen eines horizontalen Rahmenendesignals zum Angeben von Übergängen zwischen aufeinanderfolgenden Zeilen des digitalen Videoausgangssignals, eines horizontalen Anzeigesynchronisationssignals zur Ansteuerung der Anzeigevorrichtung und eines Ausgabefreigabesignals zur Freigabe der Anzeigevorrichtung; und eine vertikale Steuerungseinrichtung zum Empfangen des Anzeige-Haupttaktsignals, der Betriebsmodusinformation, des vertikalen Einrastereignissignals, des Lauffreigabesignals und des horizontalen Rahmenendesignals und, als Antwort darauf, Erzeugen eines vertikalen Anzeigesynchronisationssignals zur Ansteuerung der Anzeigevorrichtung und eines vertikalen Anzeigefreigabesignals zum Anlegen an die horizontale Steuerungseinrichtung in Verbindung mit der Erzeugung des Ausgabefreigabesignals.
  7. Formatkonverter nach Anspruch 1, wobei das digitale Videoeingangssignal ein Zeilensprungsignal ist und das digitale Videoausgangssignal ein Vollbildsignal ist.
  8. Formatkonverter nach Anspruch 1, wobei das digitale Videoeingangssignal ein Vollbildsignal ist und das digitale Videoausgangssignal ebenfalls ein Vollbildsignal ist.
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