JPH10334227A - イメージをアップスケーリングする方法及び装置 - Google Patents
イメージをアップスケーリングする方法及び装置Info
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- JPH10334227A JPH10334227A JP10042413A JP4241398A JPH10334227A JP H10334227 A JPH10334227 A JP H10334227A JP 10042413 A JP10042413 A JP 10042413A JP 4241398 A JP4241398 A JP 4241398A JP H10334227 A JPH10334227 A JP H10334227A
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- Controls And Circuits For Display Device (AREA)
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Abstract
(57)【要約】
【課題】 ソースイメージのアスペクト比（ソースイメ
ージの長さと幅の比）を維持する必要なくソースイメー
ジをアップスケーリングして宛先イメージを生成するア
ップスケーラを提供する。 【解決手段】 ソースイメージ画素データは、第１のク
ロックレートで受信され、宛先イメージは、第２のクロ
ックレートで生成される。第２クロックレートは、ソー
スイメージが受信されるフレームレートがアップスケー
リング済イメージが生成されるフレームレートと等しく
なるように計算される。このようなクロックレートのた
め、アップスケーラは、ソースイメージをアップスケー
リングするために一つのラインバッファしか使用せずに
実現することができる。従来のシステムは、同様の機能
を達成するためにフレームバッファなどの大容量メモリ
を必要とする。
ージの長さと幅の比）を維持する必要なくソースイメー
ジをアップスケーリングして宛先イメージを生成するア
ップスケーラを提供する。 【解決手段】 ソースイメージ画素データは、第１のク
ロックレートで受信され、宛先イメージは、第２のクロ
ックレートで生成される。第２クロックレートは、ソー
スイメージが受信されるフレームレートがアップスケー
リング済イメージが生成されるフレームレートと等しく
なるように計算される。このようなクロックレートのた
め、アップスケーラは、ソースイメージをアップスケー
リングするために一つのラインバッファしか使用せずに
実現することができる。従来のシステムは、同様の機能
を達成するためにフレームバッファなどの大容量メモリ
を必要とする。
Description
【０００１】
【発明の属する技術分野】本発明は、グラフィックスシ
ステムに関し、特に、ソースイメージをアップスケーリ
ングして宛先イメージを生成する方法および装置に関す
る。
ステムに関し、特に、ソースイメージをアップスケーリ
ングして宛先イメージを生成する方法および装置に関す
る。
【０００２】
【従来の技術】グラフィックスシステムは、表示画面上
にイメージを表示することが多い。例えば、コンピュー
タシステムは、フラットパネルモニタ上に物体のイメー
ジを表示することがある。テレビジョンシステムやカメ
ラは、このようなグラフィックスシステムの別の例であ
る。イメージの表示を達成するために、イメージは、一
般的にイメージデータ（例えば、ＲＧＢデータやＹＵＶ
データ）によって表され、表示信号は、そのイメージデ
ータから生成される。表示信号によってイメージは、対
応する表示画面上に表示される。
にイメージを表示することが多い。例えば、コンピュー
タシステムは、フラットパネルモニタ上に物体のイメー
ジを表示することがある。テレビジョンシステムやカメ
ラは、このようなグラフィックスシステムの別の例であ
る。イメージの表示を達成するために、イメージは、一
般的にイメージデータ（例えば、ＲＧＢデータやＹＵＶ
データ）によって表され、表示信号は、そのイメージデ
ータから生成される。表示信号によってイメージは、対
応する表示画面上に表示される。
【０００３】このような表示の間に、グラフィックスシ
ステムは、イメージをアップスケーリングしなければな
らない場合がある。アップスケーリング（upscaling）
が必要とされる理由は幾つかある。例えば、ソースイメ
ージがある解像度（例えば、ＣＤ−ＲＯＭデコーダから
の１６０×１２０サイズのイメージデータ）で与えら
れ、イメージをそれより大きな表示画面（例えば、６４
０×４８０ＣＲＴ画面）上に表示しなければならない場
合がある。大きな表示面積の長所を活かすために、グラ
フィックスシステムは、イメージをアップスケーリング
することがある。
ステムは、イメージをアップスケーリングしなければな
らない場合がある。アップスケーリング（upscaling）
が必要とされる理由は幾つかある。例えば、ソースイメ
ージがある解像度（例えば、ＣＤ−ＲＯＭデコーダから
の１６０×１２０サイズのイメージデータ）で与えら
れ、イメージをそれより大きな表示画面（例えば、６４
０×４８０ＣＲＴ画面）上に表示しなければならない場
合がある。大きな表示面積の長所を活かすために、グラ
フィックスシステムは、イメージをアップスケーリング
することがある。
【０００４】さらに、ユーザインタフェースの進歩に伴
って、グラフィックスシステムのユーザは、ソースイメ
ージのアスペクト比を維持することなくイメージをリサ
イズすることを希望する場合もある。すなわち、イメー
ジを長さおよび幅に関する様々な比率でアップスケーリ
ングしなければならない場合がある。したがって、ユー
ザは、長さ寸法を２倍にする一方で幅寸法を比率１．５
でアップスケーリングするように指定することがある。
良好に設計されたグラフィックスシステムは、ユーザの
このような様々な要求を満たすことができるはずであ
る。
って、グラフィックスシステムのユーザは、ソースイメ
ージのアスペクト比を維持することなくイメージをリサ
イズすることを希望する場合もある。すなわち、イメー
ジを長さおよび幅に関する様々な比率でアップスケーリ
ングしなければならない場合がある。したがって、ユー
ザは、長さ寸法を２倍にする一方で幅寸法を比率１．５
でアップスケーリングするように指定することがある。
良好に設計されたグラフィックスシステムは、ユーザの
このような様々な要求を満たすことができるはずであ
る。
【０００５】グラフィックスシステムは、通常、イメー
ジをアップスケーリングするための特殊な回路を有す
る。このような回路の例には、コンピュータシステムの
マザーボード上に通常は実装される周知のグラフィック
スコントローラチップや、コンピュータシステムやビデ
オカメラのＬＣＤパネルを伴う特殊なチップセットがあ
る。
ジをアップスケーリングするための特殊な回路を有す
る。このような回路の例には、コンピュータシステムの
マザーボード上に通常は実装される周知のグラフィック
スコントローラチップや、コンピュータシステムやビデ
オカメラのＬＣＤパネルを伴う特殊なチップセットがあ
る。
【０００６】
【発明が解決しようとする課題】この特殊な回路は、ア
ップスケーリング機能を与える一方で、使用環境の特殊
な要件を満たさなければならないこともある。例えば、
この特殊回路は、フラットモニタで使用される場合、コ
ンパクトでなければならない場合がある。このようなコ
ンパクトさに欠けると、この回路は、占有スペースが最
小であることが重要とされるフラットモニタ環境には不
適切になりかねない。さらに、特殊回路によって消費さ
れる総電力量を、特に携帯用途市場（例えば、ラップト
ップコンピュータ）では、最小レベルに保つことが望ま
しい。
ップスケーリング機能を与える一方で、使用環境の特殊
な要件を満たさなければならないこともある。例えば、
この特殊回路は、フラットモニタで使用される場合、コ
ンパクトでなければならない場合がある。このようなコ
ンパクトさに欠けると、この回路は、占有スペースが最
小であることが重要とされるフラットモニタ環境には不
適切になりかねない。さらに、特殊回路によって消費さ
れる総電力量を、特に携帯用途市場（例えば、ラップト
ップコンピュータ）では、最小レベルに保つことが望ま
しい。
【０００７】
【課題を解決するための手段】本発明は、ソースイメー
ジをアップスケーリングして宛先イメージを生成するア
ップスケーラに関するものである。ソースイメージは、
一般に、一つ以上の連続したフレームとして受信され
る。本発明によれば、各ソースフレームまたはその一部
をアップスケーリングすることができる。各ソースフレ
ーム（または一般的にソースイメージ）には、複数のソ
ース走査線が含まれており、各走査線には、複数の画素
（ソースイメージ画素データ）が含まれている。
ジをアップスケーリングして宛先イメージを生成するア
ップスケーラに関するものである。ソースイメージは、
一般に、一つ以上の連続したフレームとして受信され
る。本発明によれば、各ソースフレームまたはその一部
をアップスケーリングすることができる。各ソースフレ
ーム（または一般的にソースイメージ）には、複数のソ
ース走査線が含まれており、各走査線には、複数の画素
（ソースイメージ画素データ）が含まれている。
【０００８】ソースイメージ画素データは、第１のクロ
ックレートで受信される。アップスケーリングされたイ
メージ画素データは、第２のクロックレートを用いて生
成される。第２クロックレートは、ソースイメージが受
信されるフレームレートがアップスケーリング済イメー
ジが生成されるフレームレートに等しくなるように計算
される。アップスケーラの他の内部ブロックは、この要
件に従って動作するように設計される。
ックレートで受信される。アップスケーリングされたイ
メージ画素データは、第２のクロックレートを用いて生
成される。第２クロックレートは、ソースイメージが受
信されるフレームレートがアップスケーリング済イメー
ジが生成されるフレームレートに等しくなるように計算
される。アップスケーラの他の内部ブロックは、この要
件に従って動作するように設計される。
【０００９】これら二つのフレームレートを相互に等し
くなるように選択することによって、本発明に係るアッ
プスケーラは、イメージのアスペクト比（イメージの長
さと幅の比）を維持する必要なくソースイメージをアッ
プスケーリングすることができる。すなわち、宛先イメ
ージは、ソースイメージのアスペクト比とは異なるアス
ペクト比を持つことができる。したがって、ユーザは、
ソースイメージの寸法によって制限されることなく希望
の表示長さおよび表示幅を指定する柔軟性を有する。
くなるように選択することによって、本発明に係るアッ
プスケーラは、イメージのアスペクト比（イメージの長
さと幅の比）を維持する必要なくソースイメージをアッ
プスケーリングすることができる。すなわち、宛先イメ
ージは、ソースイメージのアスペクト比とは異なるアス
ペクト比を持つことができる。したがって、ユーザは、
ソースイメージの寸法によって制限されることなく希望
の表示長さおよび表示幅を指定する柔軟性を有する。
【００１０】更に述べると、このような機能は、本発明
のある態様では、ラインバッファのみを用いることによ
って達成される。したがって、本発明に係るシステム
は、フレームバッファのような大容量のメモリを必要と
せずに本発明の利点を提供することができる。フレーム
バッファは、その大きな記憶容量ゆえに消費電力量が大
きく、高価なものとなってしまう可能性がある。このよ
うに、本発明は、ラインバッファのみを用いることによ
って、高電力消費および高コストを避けることができ
る。
のある態様では、ラインバッファのみを用いることによ
って達成される。したがって、本発明に係るシステム
は、フレームバッファのような大容量のメモリを必要と
せずに本発明の利点を提供することができる。フレーム
バッファは、その大きな記憶容量ゆえに消費電力量が大
きく、高価なものとなってしまう可能性がある。このよ
うに、本発明は、ラインバッファのみを用いることによ
って、高電力消費および高コストを避けることができ
る。
【００１１】本発明によれば、第２クロック信号のクロ
ック周期は、第１クロック信号のクロック周期の定数倍
に等しい。この定数の値は、水平アップスケーリング率
および垂直アップスケーリング率に依存している。この
定数値は、ソースイメージのサイズおよび宛先（すなわ
ち、アップスケーリングされた）イメージのサイズに基
づいて予め計算することができる。したがって、宛先ク
ロック信号は、ソースクロック信号に追随するように実
現することが可能である。
ック周期は、第１クロック信号のクロック周期の定数倍
に等しい。この定数の値は、水平アップスケーリング率
および垂直アップスケーリング率に依存している。この
定数値は、ソースイメージのサイズおよび宛先（すなわ
ち、アップスケーリングされた）イメージのサイズに基
づいて予め計算することができる。したがって、宛先ク
ロック信号は、ソースクロック信号に追随するように実
現することが可能である。
【００１２】本発明のアップスケーラの一例は、第１ク
ロック信号を用いてソースイメージ画素データを受信
し、第２クロック信号を用いて同じ画素データを提供す
る入力データシンクロナイザを有している。データがシ
ンクロナイザによって受信されるときとシンクロナイザ
から転送されるときとで異なったクロック信号が用いら
れるとしても、二つの場合において所定の期間内に同一
量のデータが転送される。その結果、データ転送の実効
速度は、この二つの場合において同一である。
ロック信号を用いてソースイメージ画素データを受信
し、第２クロック信号を用いて同じ画素データを提供す
る入力データシンクロナイザを有している。データがシ
ンクロナイザによって受信されるときとシンクロナイザ
から転送されるときとで異なったクロック信号が用いら
れるとしても、二つの場合において所定の期間内に同一
量のデータが転送される。その結果、データ転送の実効
速度は、この二つの場合において同一である。
【００１３】画素データは、第２クロック信号を用いて
入力データシンクロナイザからラインバッファに受信さ
れる。このデータは、第２クロック信号を用いてライン
バッファから転送される。しかしながら、ソースイメー
ジ画素データの一部は複数回提供（転送）される。具体
的には、ソースイメージ走査線の一部が反復（複製）さ
れ、各走査線内の画素データの一部も反復（複製）され
る。したがって、画素処理が次のソース走査線および次
のソース画素データに進む時点をそれぞれ示すために線
修飾子信号（line qualifier signal）および画素修飾
子信号（pixel qualifier signal）が供給される。これ
らの修飾子信号は、一貫した動作のために本発明の他の
構成要素によって使用される。
入力データシンクロナイザからラインバッファに受信さ
れる。このデータは、第２クロック信号を用いてライン
バッファから転送される。しかしながら、ソースイメー
ジ画素データの一部は複数回提供（転送）される。具体
的には、ソースイメージ走査線の一部が反復（複製）さ
れ、各走査線内の画素データの一部も反復（複製）され
る。したがって、画素処理が次のソース走査線および次
のソース画素データに進む時点をそれぞれ示すために線
修飾子信号（line qualifier signal）および画素修飾
子信号（pixel qualifier signal）が供給される。これ
らの修飾子信号は、一貫した動作のために本発明の他の
構成要素によって使用される。
【００１４】シンクロナイザとラインバッファは共に時
間軸変換器（time base converter）に含まれているも
のとして説明する。ラインバッファから転送されるデー
タ量は、ラインバッファが受信するデータ量を上回る。
データは、第２クロックを用いて転送される。したがっ
て、ラインバッファからのデータ転送の実効速度は、デ
ータがラインバッファに転送されるときの実効速度とは
異なる。したがって、データフローに関する時間軸は、
時間軸変換器内で変化したと言われる。
間軸変換器（time base converter）に含まれているも
のとして説明する。ラインバッファから転送されるデー
タ量は、ラインバッファが受信するデータ量を上回る。
データは、第２クロックを用いて転送される。したがっ
て、ラインバッファからのデータ転送の実効速度は、デ
ータがラインバッファに転送されるときの実効速度とは
異なる。したがって、データフローに関する時間軸は、
時間軸変換器内で変化したと言われる。
【００１５】時間軸変換器からのソースイメージ画素デ
ータは、補間器（interpolator）に任意的に提供され
る。補間された画素データから得られるイメージは、一
般に、時間軸変換器によって生成された画素データから
得られるイメージよりも滑らかである。補間器のある態
様は、垂直方向と水平方向の双方でソースイメージを補
間する。補間器は、現走査線と前走査線を用いてこのよ
うな補間を行う。補間器は、線修飾子信号を用いて、現
在受信中の画素データが次の走査線に対応する時点を判
断する。すなわち、線修飾子信号は、現在受信中の画素
データが次のソースイメージ走査線に対応する時点を示
す。
ータは、補間器（interpolator）に任意的に提供され
る。補間された画素データから得られるイメージは、一
般に、時間軸変換器によって生成された画素データから
得られるイメージよりも滑らかである。補間器のある態
様は、垂直方向と水平方向の双方でソースイメージを補
間する。補間器は、現走査線と前走査線を用いてこのよ
うな補間を行う。補間器は、線修飾子信号を用いて、現
在受信中の画素データが次の走査線に対応する時点を判
断する。すなわち、線修飾子信号は、現在受信中の画素
データが次のソースイメージ走査線に対応する時点を示
す。
【００１６】本発明の更なる特徴と利点は、本発明の様
々な実施形態の構成および作用とともに添付図面を参照
しながら以下に詳細に述べる。図面において、同様の参
照番号は、全体として、同一の要素、機能が類似する要
素、および／または構造が類似する要素を示している。
ある要素が最初に現れる図面は、対応する参照番号の左
端の桁で示されている。
々な実施形態の構成および作用とともに添付図面を参照
しながら以下に詳細に述べる。図面において、同様の参
照番号は、全体として、同一の要素、機能が類似する要
素、および／または構造が類似する要素を示している。
ある要素が最初に現れる図面は、対応する参照番号の左
端の桁で示されている。
【００１７】
１．本発明の概要と考察 あるサイズ（一般に、高さと幅で定められる）を持つソ
ースイメージをアップスケーリングして別のサイズを持
つ宛先イメージを生成するアップスケーラに関連づけて
本発明を説明する。ソースイメージは、グラフィックス
イメージ（例えば、コンピュータアプリケーションによ
って生成されたもの）やビデオイメージ（テレビ用に生
成された従来の信号）を含む任意のタイプのものとする
ことができる。但し、これらのイメージに限定されるも
のではない。このソースイメージは、一般に、各々が複
数の走査線を有する一つ以上の連続したフレームによっ
て表される。宛先イメージは、一般に、表示されたり
（例えば、コンピュータシステム）、蓄積されたり（例
えば、ディジタルカメラ）、あるいは更なる処理のため
に他の回路に提供される。宛先イメージは、画素データ
に表すこともでき、また、特定の状況下で必要であれ
ば、最終的にアナログ形式に変換することもできる。
ースイメージをアップスケーリングして別のサイズを持
つ宛先イメージを生成するアップスケーラに関連づけて
本発明を説明する。ソースイメージは、グラフィックス
イメージ（例えば、コンピュータアプリケーションによ
って生成されたもの）やビデオイメージ（テレビ用に生
成された従来の信号）を含む任意のタイプのものとする
ことができる。但し、これらのイメージに限定されるも
のではない。このソースイメージは、一般に、各々が複
数の走査線を有する一つ以上の連続したフレームによっ
て表される。宛先イメージは、一般に、表示されたり
（例えば、コンピュータシステム）、蓄積されたり（例
えば、ディジタルカメラ）、あるいは更なる処理のため
に他の回路に提供される。宛先イメージは、画素データ
に表すこともでき、また、特定の状況下で必要であれ
ば、最終的にアナログ形式に変換することもできる。
【００１８】本出願で用いられているように、一つのイ
メージは、一つの完全なフレームまたはその一部分を表
している。完全なフレーム／イメージをアップスケーリ
ングすることに関して本発明を説明することになるが、
本明細書の記載を読めば、フレーム／イメージの一部分
のみをアップスケーリングする方法も当業者には明らか
である。したがって、本明細書で使用するフレームおよ
びイメージという言葉には、その対応する一部分も含ま
れている。
メージは、一つの完全なフレームまたはその一部分を表
している。完全なフレーム／イメージをアップスケーリ
ングすることに関して本発明を説明することになるが、
本明細書の記載を読めば、フレーム／イメージの一部分
のみをアップスケーリングする方法も当業者には明らか
である。したがって、本明細書で使用するフレームおよ
びイメージという言葉には、その対応する一部分も含ま
れている。
【００１９】アップスケーリングは、特定の背景で必要
とされるようにソースイメージのアスペクト比を維持す
ることなく実行することが可能である。イメージのアス
ペクト比は、一般に、イメージの長さとイメージの幅の
比を指している。本発明のアップスケーラは、ソースイ
メージのアスペクト比を維持する必要なくイメージをア
ップスケーリングすることができる。したがって、ユー
ザは（エンドユーザであれ、アプリケーションプログラ
ムであれ、あるいはその他同様のものであれ）、通常、
ソースイメージのアスペクト比を考慮することなく、宛
先イメージの長さと幅を指定する自由度を持っている。
とされるようにソースイメージのアスペクト比を維持す
ることなく実行することが可能である。イメージのアス
ペクト比は、一般に、イメージの長さとイメージの幅の
比を指している。本発明のアップスケーラは、ソースイ
メージのアスペクト比を維持する必要なくイメージをア
ップスケーリングすることができる。したがって、ユー
ザは（エンドユーザであれ、アプリケーションプログラ
ムであれ、あるいはその他同様のものであれ）、通常、
ソースイメージのアスペクト比を考慮することなく、宛
先イメージの長さと幅を指定する自由度を持っている。
【００２０】アップスケーラは、ただ一つのラインバッ
ファを用いて変換を実行する。ここで記載する例では、
ラインバッファは、２走査線分のデータを記憶するのに
十分な記憶容量を有している。これに対して、従来の変
換器は、同様の機能を達成するためにより大きなサイズ
のメモリ（一般にフレームバッファとして知られている
もの）を必要とする場合がある。
ファを用いて変換を実行する。ここで記載する例では、
ラインバッファは、２走査線分のデータを記憶するのに
十分な記憶容量を有している。これに対して、従来の変
換器は、同様の機能を達成するためにより大きなサイズ
のメモリ（一般にフレームバッファとして知られている
もの）を必要とする場合がある。
【００２１】本発明のアップスケーラにおいてラインバ
ッファを用いることにより、アップスケーラの占有スペ
ースを最小限に抑えることができる。その上、使用され
るメモリの容量が限られるので、消費電力量も最小限に
抑えられる。したがって、このアップスケーラは、フラ
ットパネル環境や、通常はスペースおよび／または電力
が制限される他の環境に特に適している。しかしなが
ら、本明細書の説明を読めば、本発明を他の様々な環境
で使用できることは当業者にとって明らかであろう。
ッファを用いることにより、アップスケーラの占有スペ
ースを最小限に抑えることができる。その上、使用され
るメモリの容量が限られるので、消費電力量も最小限に
抑えられる。したがって、このアップスケーラは、フラ
ットパネル環境や、通常はスペースおよび／または電力
が制限される他の環境に特に適している。しかしなが
ら、本明細書の説明を読めば、本発明を他の様々な環境
で使用できることは当業者にとって明らかであろう。
【００２２】図１に、アップスケーラ１００の一実施形
態が示されている。アップスケーラ１００は、ソースイ
メージをアップスケーリングする。ソースイメージをア
ップスケーリングする間、アップスケーラ１００は、二
つのモード、すなわちマスタモードとスレーブモード、
の一方で動作することができる。マスタモードでは、ア
ップスケーラ１００は、ソースイメージを提供する外部
装置に対してクロック信号（SCLK）を生成する。SCLK
は、データをサンプリングするために外部装置によって
用いられる。サンプリングされたデータは、アナログデ
ータであってもよいし（以下の幾つかの例で説明）、デ
ィジタルデータであってもよい（例えば、ディスクドラ
イブ技術）。スレーブモードでは、SCLK信号は外部装置
によってアップスケーラ１００に与えられる。アップス
ケーラ１００がマスタモードおよびスレーブモードで動
作する方式は、実施形態に関する以下の記載から明らか
になる。
態が示されている。アップスケーラ１００は、ソースイ
メージをアップスケーリングする。ソースイメージをア
ップスケーリングする間、アップスケーラ１００は、二
つのモード、すなわちマスタモードとスレーブモード、
の一方で動作することができる。マスタモードでは、ア
ップスケーラ１００は、ソースイメージを提供する外部
装置に対してクロック信号（SCLK）を生成する。SCLK
は、データをサンプリングするために外部装置によって
用いられる。サンプリングされたデータは、アナログデ
ータであってもよいし（以下の幾つかの例で説明）、デ
ィジタルデータであってもよい（例えば、ディスクドラ
イブ技術）。スレーブモードでは、SCLK信号は外部装置
によってアップスケーラ１００に与えられる。アップス
ケーラ１００がマスタモードおよびスレーブモードで動
作する方式は、実施形態に関する以下の記載から明らか
になる。
【００２３】本発明の実施形態の動作および実施は、本
発明の基礎を成す原理を説明することで最も良く理解す
ることができる。したがって、この基礎を成す原理を最
初に説明する。次に、本発明を用いた実施形態および例
示方法を説明する。しかしながら、本明細書の記載を読
めば、本発明の範囲と趣旨から逸脱することなく他の様
々な形態や方法を実現する方法が当業者には明らかにな
るであろう。
発明の基礎を成す原理を説明することで最も良く理解す
ることができる。したがって、この基礎を成す原理を最
初に説明する。次に、本発明を用いた実施形態および例
示方法を説明する。しかしながら、本明細書の記載を読
めば、本発明の範囲と趣旨から逸脱することなく他の様
々な形態や方法を実現する方法が当業者には明らかにな
るであろう。
【００２４】２．本発明の基礎を成す原理 図１について説明する。図１には、本発明のアップスケ
ーラ１００の一実施形態のブロック図が示されている。
アップスケーラ１００は、第１のサイズを持つソースイ
メージのイメージデータを受信し、このイメージを希望
のサイズにアップスケーリングする。この受信されたイ
メージデータは、アナログ形式でもディジタル画素デー
タ形式であってもよい。ディジタル画素データは、ＲＧ
ＢデータやＹＵＶデータなど、様々な形式の一つで表す
ことができる。
ーラ１００の一実施形態のブロック図が示されている。
アップスケーラ１００は、第１のサイズを持つソースイ
メージのイメージデータを受信し、このイメージを希望
のサイズにアップスケーリングする。この受信されたイ
メージデータは、アナログ形式でもディジタル画素デー
タ形式であってもよい。ディジタル画素データは、ＲＧ
ＢデータやＹＵＶデータなど、様々な形式の一つで表す
ことができる。
【００２５】アップスケーラ１００は、アップスケーリ
ングされたイメージの画素データを、ソースイメージが
受信されるフレームレートと同一のフレームレートで生
成する。フレームレートは、一般に、所定の期間に受信
／生成される画素データのフレームの数を指す。ソース
イメージ受信に対応するフレームレートはソースイメー
ジフレームレートと呼ばれ、宛先イメージの生成に対応
するフレームレートは宛先フレームレートと呼ばれる。
本発明の一態様では、ソースイメージフレームレートと
宛先イメージフレームレートとが等しくなるように設計
される。
ングされたイメージの画素データを、ソースイメージが
受信されるフレームレートと同一のフレームレートで生
成する。フレームレートは、一般に、所定の期間に受信
／生成される画素データのフレームの数を指す。ソース
イメージ受信に対応するフレームレートはソースイメー
ジフレームレートと呼ばれ、宛先イメージの生成に対応
するフレームレートは宛先フレームレートと呼ばれる。
本発明の一態様では、ソースイメージフレームレートと
宛先イメージフレームレートとが等しくなるように設計
される。
【００２６】同一のフレームレートを維持することによ
って、アップスケーラ１００は、大きな内部バッファを
不要にしている。このように、アップスケーラ１００
は、ただ一つのラインバッファを用いてソースイメージ
をアップスケーリングし、これにより、比較的大きなス
ペースと電力を消費しかねないフレームバッファを不要
にしている。その上、フレームバッファは高価である。
本発明の特徴を用いることによって、アップスケーラ１
００は、ソースイメージのアスペクト比を維持すること
なくソースイメージをアップスケーリングすることがで
きる。
って、アップスケーラ１００は、大きな内部バッファを
不要にしている。このように、アップスケーラ１００
は、ただ一つのラインバッファを用いてソースイメージ
をアップスケーリングし、これにより、比較的大きなス
ペースと電力を消費しかねないフレームバッファを不要
にしている。その上、フレームバッファは高価である。
本発明の特徴を用いることによって、アップスケーラ１
００は、ソースイメージのアスペクト比を維持すること
なくソースイメージをアップスケーリングすることがで
きる。
【００２７】同一のフレームレートを維持するために、
（図１の）アップスケーラ１００は、ソースイメージを
受信するときに用いるクロック（ソースクロック用のSC
LK）とは異なったクロック（宛先クロック用のDCLKと呼
ばれる）を用いて宛先イメージのための画素データを生
成する。DCLKの周波数は、以下に説明するように計算さ
れる。
（図１の）アップスケーラ１００は、ソースイメージを
受信するときに用いるクロック（ソースクロック用のSC
LK）とは異なったクロック（宛先クロック用のDCLKと呼
ばれる）を用いて宛先イメージのための画素データを生
成する。DCLKの周波数は、以下に説明するように計算さ
れる。
【００２８】ソースフレームレートと宛先フレームレー
トとを等しくするためには、宛先フレームを生成するた
めの対応する期間（フレーム期間(frame period)）も等
しくする必要がある。フレーム期間は、１本の走査線を
処理（ソースイメージの場合は受信、宛先イメージの場
合は生成）する期間にフレーム中の走査線の数を乗算す
ることによって計算される。ソースイメージ走査線を受
信するために必要とされる時間をTh_src、宛先水平線を
生成するために必要とされる時間をTh_dst、ソースフレ
ーム中のソース走査線の数をVtotal_src、等しくなるべ
き期間をVtotal_dstで表すと、次の条件を満足する必要
がある。
トとを等しくするためには、宛先フレームを生成するた
めの対応する期間（フレーム期間(frame period)）も等
しくする必要がある。フレーム期間は、１本の走査線を
処理（ソースイメージの場合は受信、宛先イメージの場
合は生成）する期間にフレーム中の走査線の数を乗算す
ることによって計算される。ソースイメージ走査線を受
信するために必要とされる時間をTh_src、宛先水平線を
生成するために必要とされる時間をTh_dst、ソースフレ
ーム中のソース走査線の数をVtotal_src、等しくなるべ
き期間をVtotal_dstで表すと、次の条件を満足する必要
がある。
【００２９】 フレーム期間（Tv）＝Th_src×Vtotal_src ＝Th_dst×Vtotal_dst （式１） したがって、 Th_dst＝Th_src×Vtotal_src／Vtotal_dst （式２） これらのうち、ソースイメージがディジタル画素データ
として与えられる場合、Th_srcは、ソース走査線中の画
素の数（Hcount_src）とソースクロックレートで各画素
をクロッキングする周期（Tclk）とを乗算することによ
って容易に計算できる。
として与えられる場合、Th_srcは、ソース走査線中の画
素の数（Hcount_src）とソースクロックレートで各画素
をクロッキングする周期（Tclk）とを乗算することによ
って容易に計算できる。
【００３０】しかしながら、マスタモードでは、ソース
イメージがアナログ信号の形式で受信されることもあ
る。マスタモード動作のための計算をここで説明する。
以下の情報は、一般に、ユーザプログラミングやその他
の外部指示から知ることができる。
イメージがアナログ信号の形式で受信されることもあ
る。マスタモード動作のための計算をここで説明する。
以下の情報は、一般に、ユーザプログラミングやその他
の外部指示から知ることができる。
【００３１】Hsize_src：各ソース走査線でキャプチャ
するソースイメージ画素の数 Vsize_src：キャプチャするソース線の数 Hstart_src：キャプチャリングを開始する（画素中の）
水平位置 Vstart_src：キャプチャリングを開始する（画素中の）
垂直位置 Ta_src：ソース走査線水平アクティブ時間（すなわち、
Th_src−帰線時間） Hsize_dst：宛先水平線中の有効画素の数 Vsize_dst：宛先イメージ中の有効線の数 Ta_src期間にわたってHsize_srcサンプルを得るために
は、ソースクロックの総数Htotal_srcは、 Htotal_src＝(Th_src／Ta_src)×Hsize_src （式３） であることが必要である。
するソースイメージ画素の数 Vsize_src：キャプチャするソース線の数 Hstart_src：キャプチャリングを開始する（画素中の）
水平位置 Vstart_src：キャプチャリングを開始する（画素中の）
垂直位置 Ta_src：ソース走査線水平アクティブ時間（すなわち、
Th_src−帰線時間） Hsize_dst：宛先水平線中の有効画素の数 Vsize_dst：宛先イメージ中の有効線の数 Ta_src期間にわたってHsize_srcサンプルを得るために
は、ソースクロックの総数Htotal_srcは、 Htotal_src＝(Th_src／Ta_src)×Hsize_src （式３） であることが必要である。
【００３２】ここから、 Tsclk＝Th_src／Htotal_src （式４） Fsclk＝１／Tsclk＝Htotal_src／Th_src （式５） このように、式３によって、各水平ソース走査線につい
てサンプリングされる画素の総数が与えられる。また、
式４および式５によって、SCLK信号の周期と周波数がそ
れぞれ与えられる。
てサンプリングされる画素の総数が与えられる。また、
式４および式５によって、SCLK信号の周期と周波数がそ
れぞれ与えられる。
【００３３】式３、４および５は、ソースイメージ走査
線がアクティブ期間と帰線期間とを持つことを認識する
ことにより最も良く理解することができる。イメージデ
ータは、アクティブ期間（Ta_src）の間しか受信されな
い。したがって、Ta_src期間中にHsize_srcサンプルを
得るためには、SCLKは、Ta_src／Hsize_srcという周期
を有する必要があるが、これは式３を式４の右辺に代入
すれば容易に理解することができる。特に、Htotal_src
クロックのうち、Ta_src期間中のHsize_srcクロックの
みがアクティブサンプリングに用いられる。
線がアクティブ期間と帰線期間とを持つことを認識する
ことにより最も良く理解することができる。イメージデ
ータは、アクティブ期間（Ta_src）の間しか受信されな
い。したがって、Ta_src期間中にHsize_srcサンプルを
得るためには、SCLKは、Ta_src／Hsize_srcという周期
を有する必要があるが、これは式３を式４の右辺に代入
すれば容易に理解することができる。特に、Htotal_src
クロックのうち、Ta_src期間中のHsize_srcクロックの
みがアクティブサンプリングに用いられる。
【００３４】Sclk位相同期ループ（ＰＬＬ）が入力Hsyn
c（Hsync信号およびVsync信号は技術上周知である）に
ロックオンされており、このためSclk PLLが各線ごとに
Htotal_srcサンプルを生成する必要がある場合、ループ
フィードバックディバイダは、クロックレートをHtotal
_srcで割るようにプログラムする必要がある。
c（Hsync信号およびVsync信号は技術上周知である）に
ロックオンされており、このためSclk PLLが各線ごとに
Htotal_srcサンプルを生成する必要がある場合、ループ
フィードバックディバイダは、クロックレートをHtotal
_srcで割るようにプログラムする必要がある。
【００３５】したがって、 Nsclk_h＝Htotal_src＝(Th_src／Ta_src)×Hsize_src （式６） となる。
【００３６】Sclk PLLがVsyncに対してロックされてい
る場合、ループディバイダは、１フレーム中の画素の総
数で割るようにプログラムする必要がある。したがっ
て、 Nsclk v＝Htotal_src×Vtotal_src ＝(Th src／Ta_src)×Hsize_src×Vtotal_src （式７） となる。
る場合、ループディバイダは、１フレーム中の画素の総
数で割るようにプログラムする必要がある。したがっ
て、 Nsclk v＝Htotal_src×Vtotal_src ＝(Th src／Ta_src)×Hsize_src×Vtotal_src （式７） となる。
【００３７】一般に、 水平スケーリング率（HSF）＝Hsize_src／Hsize_dst （式８） である。
【００３８】本明細書での取り決めに従ってスケーリン
グ率は０と１の間の値を有することに注意すべきであ
る。アップスケーリングしない場合、この値は１に等し
い。スケーリング率が減少するにつれて、宛先イメージ
のサイズは増加する。マスタモードでは、Ta_src中に各
ソース走査線上でとられるサンプルの数は、以下の実施
形態で説明される状況下における各宛先水平線中の有効
画素の数に等しくなるように設定することができる。こ
の場合、水平スケーリング率は１に等しい。水平スケー
リングをソースイメージに直接依存することにより、一
般的に表示品質が向上する。
グ率は０と１の間の値を有することに注意すべきであ
る。アップスケーリングしない場合、この値は１に等し
い。スケーリング率が減少するにつれて、宛先イメージ
のサイズは増加する。マスタモードでは、Ta_src中に各
ソース走査線上でとられるサンプルの数は、以下の実施
形態で説明される状況下における各宛先水平線中の有効
画素の数に等しくなるように設定することができる。こ
の場合、水平スケーリング率は１に等しい。水平スケー
リングをソースイメージに直接依存することにより、一
般的に表示品質が向上する。
【００３９】要するに、ディジタル水平アップスケーリ
ングが必要ない場合は、 Hsize_src＝Hsize_dst （式９） およびHSF＝１ となる。
ングが必要ない場合は、 Hsize_src＝Hsize_dst （式９） およびHSF＝１ となる。
【００４０】垂直スケーリングに関しては、 垂直スケーリング率（VSF）＝Vsize_src／Vsize_dst （式１０） である。
【００４１】上記の式１から分かるように、 Vtotal_src／Vtotal_dst＝Th_dst／Th_src （式１１） である。
【００４２】さらに、アップスケーラ１００は線形スケ
ーリングを用いるので、ソースフレームのアクティブ部
分とSRC垂直期間との比は固定されている。すなわち、 Vsize_src／Vtotal_src＝Vsize_dst／Vtotal_dst （式１２） である。
ーリングを用いるので、ソースフレームのアクティブ部
分とSRC垂直期間との比は固定されている。すなわち、 Vsize_src／Vtotal_src＝Vsize_dst／Vtotal_dst （式１２） である。
【００４３】上記の式１０および式１１から、 VSF＝Vsize_src／Vsize_dst ＝Vtotal_src／Vtotal_dst （式１３） である。
【００４４】したがって、式１から、 VSF＝Th_dst／Th_src （式１４） である。
【００４５】すなわち、宛先イメージがソースイメージ
よりも大きなサイズを有すると、宛先クロックの周期が
これに応じて減少する（すなわち、その周波数が増加す
る）。次に、Th_dstは、宛先クロックの周波数（または
クロック周期）を変化させることにより宛先イメージ走
査線中の画素数とは独立になるように設計されている。
すなわち、宛先イメージが多数の画素を有していると、
宛先クロックのクロック周波数も、これに応じて高い周
波数に選択される。
よりも大きなサイズを有すると、宛先クロックの周期が
これに応じて減少する（すなわち、その周波数が増加す
る）。次に、Th_dstは、宛先クロックの周波数（または
クロック周期）を変化させることにより宛先イメージ走
査線中の画素数とは独立になるように設計されている。
すなわち、宛先イメージが多数の画素を有していると、
宛先クロックのクロック周波数も、これに応じて高い周
波数に選択される。
【００４６】VSFの算出に式１３のVsize_dstとVsize_sr
cを用いる場合、最後の宛先イメージ線は不完全であっ
てもよい（すなわち、短くてもよい）。この線は通常は
有効なデータを持たないので、この短い線を許容できる
システムもある。例えば、一部のＬＣＤパネルは、通
常、この最後の線を無視する。式１３を用いる利点は、
宛先イメージ線の正確な数が得られることであり、これ
は一部の用途で有益である。
cを用いる場合、最後の宛先イメージ線は不完全であっ
てもよい（すなわち、短くてもよい）。この線は通常は
有効なデータを持たないので、この短い線を許容できる
システムもある。例えば、一部のＬＣＤパネルは、通
常、この最後の線を無視する。式１３を用いる利点は、
宛先イメージ線の正確な数が得られることであり、これ
は一部の用途で有益である。
【００４７】これに対して、VSFの算出にVtotal_srcとV
total_dstを用いる場合は、VSFは、 VSF＝Vtotal_src／Vtotal_dst （式１５） のように計算される。この場合は、一般に、整数本の宛
先イメージ水平線が得られる。このような特徴は、不完
全な線に対して寛容でないＣＲＴ端末などの環境におい
て特に利点となる。
total_dstを用いる場合は、VSFは、 VSF＝Vtotal_src／Vtotal_dst （式１５） のように計算される。この場合は、一般に、整数本の宛
先イメージ水平線が得られる。このような特徴は、不完
全な線に対して寛容でないＣＲＴ端末などの環境におい
て特に利点となる。
【００４８】このような不寛容に対処するために、アッ
プスケーラ１００は、このような最後の不完全な線を抑
制する機構を有している。例えば、宛先イメージの高さ
が分かっている場合、VSFは以下の式に基づいて計算さ
れる。ここで、“int”関数は、数値の端数部分を切り
捨てることがある。
プスケーラ１００は、このような最後の不完全な線を抑
制する機構を有している。例えば、宛先イメージの高さ
が分かっている場合、VSFは以下の式に基づいて計算さ
れる。ここで、“int”関数は、数値の端数部分を切り
捨てることがある。
【００４９】 Vtotal_dst＝(int)((Vtotal_src×Height)／Vsize_src) （式１６） Vsize_dst＝(int)((Vsize_src×Vtotal_dst)／Vtotal_src) （式１７） こうして式１６および式１７から求めたVsize_dstとVto
tal_dstの値は、VSF＝Vsize_src／Vsize_dstを計算する
ために用いられる。
tal_dstの値は、VSF＝Vsize_src／Vsize_dstを計算する
ために用いられる。
【００５０】宛先クロックに関するクロック周期（Tdcl
k）の計算方法を以下に説明する。式１および式２か
ら、 Th_dst＝Th src×(Vsize_src／Vsize_dst) （式１８） ＝Th src×(Vtotal_src／Vtotal_dst) （式１９） である。
k）の計算方法を以下に説明する。式１および式２か
ら、 Th_dst＝Th src×(Vsize_src／Vsize_dst) （式１８） ＝Th src×(Vtotal_src／Vtotal_dst) （式１９） である。
【００５１】式１８と式１９のいずれを選択するかの考
え方は、VSFの計算に付随して上記で説明した。このよ
うにして、宛先イメージ側の水平周期がVSFによって決
定される。
え方は、VSFの計算に付随して上記で説明した。このよ
うにして、宛先イメージ側の水平周期がVSFによって決
定される。
【００５２】Tdstに関するクロック周期（Tdclk）は、
以下の式から計算することができる。
以下の式から計算することができる。
【００５３】 Th_dst＝Tdclk×Htotal_dst （式２０） ここで、Htotal_dstは、宛先イメージ水平線中の画素の
数を表している。式１８〜２０から、 Tdclk＝(Th src／Htotal_dst)×(Vsize_src／Vsize_dst) （式２１） Htotal_dst＝(Th src／Tdclk)×(Vsize_src／Vsize_dst) （式２２） である。
数を表している。式１８〜２０から、 Tdclk＝(Th src／Htotal_dst)×(Vsize_src／Vsize_dst) （式２１） Htotal_dst＝(Th src／Tdclk)×(Vsize_src／Vsize_dst) （式２２） である。
【００５４】式１、４および２０から、 Tsclk×Htotal_src×Vtotal_src＝ Tdclk×Htotal_dst×Vtotal_dst （式２３） となる。
【００５５】TclkとSclkの比は、式２３から計算するこ
とができる。
とができる。
【００５６】 Tdclk＝Tsclk×(Htotal_src×Vtotal_src)／ (Htotal_dst×Vtotal_dst) （式２４） 上記から、位相同期ループ（ＰＬＬ）を用いることでDC
LKをSCLKに自動的に追随させることが可能なことが分か
る。このように、SCLK中に過渡ひずみがある場合、DCLK
をSCLKに追随させることができるので、全体的な効果
は、結果として生じるアーチファクトを最小限に抑える
こととなる。これは、本発明の重要な利点である。
LKをSCLKに自動的に追随させることが可能なことが分か
る。このように、SCLK中に過渡ひずみがある場合、DCLK
をSCLKに追随させることができるので、全体的な効果
は、結果として生じるアーチファクトを最小限に抑える
こととなる。これは、本発明の重要な利点である。
【００５７】位相同期回路、例えば同時係属出願「ディ
ジタル表示装置におけるクロック再生のための方法及び
装置」に記載されているようなもの、を用いることで、
DCLKをSCLKに追随させることができる。なお、この出願
は参照文献として本明細書に組み込まれる。同様の位相
同期ループ回路は、上記のようにマスタモードでSCLKを
生成するために使用することもできる。
ジタル表示装置におけるクロック再生のための方法及び
装置」に記載されているようなもの、を用いることで、
DCLKをSCLKに追随させることができる。なお、この出願
は参照文献として本明細書に組み込まれる。同様の位相
同期ループ回路は、上記のようにマスタモードでSCLKを
生成するために使用することもできる。
【００５８】式２４は、単一のフレームにおけるSRCク
ロック（Nsclk）およびDSTクロックの数も与える。
ロック（Nsclk）およびDSTクロックの数も与える。
【００５９】 Nsclk＝Htotal_src×Vtotal_src （式２５） Ndclk＝Htotal_dst×Vtotal_dst （式２６） 上記の式から、二つのディバイダを導入することによ
り、公知の方法でDclk PLLをクロック比に直接ロックす
ることができる。この方法とは、 １．位相周波数ディバイダ（PFD）の基準経路中でSCLK
信号をNsclkで除算 ２．PFDのフィードバック経路中でDCLK信号をNdclkで除
算 の二つである。
り、公知の方法でDclk PLLをクロック比に直接ロックす
ることができる。この方法とは、 １．位相周波数ディバイダ（PFD）の基準経路中でSCLK
信号をNsclkで除算 ２．PFDのフィードバック経路中でDCLK信号をNdclkで除
算 の二つである。
【００６０】さらなる最適化として、Nsclk＝a×GCD、
かつNdclk＝b×GCD（ここで、aとbは整数であり、GCDは
NsclkとNdclkの最大公約数を表す）であるとすると、Ｐ
ＬＬをさらに良好に動作させるために、クロック周波数
を係数aとbで除算することができる。
かつNdclk＝b×GCD（ここで、aとbは整数であり、GCDは
NsclkとNdclkの最大公約数を表す）であるとすると、Ｐ
ＬＬをさらに良好に動作させるために、クロック周波数
を係数aとbで除算することができる。
【００６１】DCLK周期／周波数を適切に選択することに
よって、ソースイメージの長さ及び幅に対する様々な倍
率でソースイメージをアップスケーリングすることがで
きる。言い換えれば、ソースイメージをアップスケーリ
ングする間、アスペクト比を維持する必要はなく、ユー
ザ（またはソフトウエア）には、様々な水平及び垂直ア
ップスケーリング率を指定する柔軟性が与えられる。
よって、ソースイメージの長さ及び幅に対する様々な倍
率でソースイメージをアップスケーリングすることがで
きる。言い換えれば、ソースイメージをアップスケーリ
ングする間、アスペクト比を維持する必要はなく、ユー
ザ（またはソフトウエア）には、様々な水平及び垂直ア
ップスケーリング率を指定する柔軟性が与えられる。
【００６２】上述の原理を用いてソースイメージをアッ
プスケーリングする一つの方法を以下に説明する。
プスケーリングする一つの方法を以下に説明する。
【００６３】３．本発明の方法 図２は、上述の原理を用いた本発明の方法を示すフロー
チャートである。ステップ２１０では、ソースイメージ
画素データは、（図１のアップスケーラ１００によっ
て）SCLK周波数で受信される。SCLKは、アップスケーラ
１００の外部で生成（例えば、ソースイメージを生成す
る外部ソースから送られてくるように）してもよいし、
あるいはアップスケーラ１００の内部から生成されるよ
うにしてもよい。
チャートである。ステップ２１０では、ソースイメージ
画素データは、（図１のアップスケーラ１００によっ
て）SCLK周波数で受信される。SCLKは、アップスケーラ
１００の外部で生成（例えば、ソースイメージを生成す
る外部ソースから送られてくるように）してもよいし、
あるいはアップスケーラ１００の内部から生成されるよ
うにしてもよい。
【００６４】ステップ２２０では、DCLK周期／周波数が
上述の原理に従って計算される。すなわち、DCLK周期
は、アップスケーリング済イメージフレームが生成され
るレートがソースイメージが受信されるフレームレート
と同一になるように計算される。アップスケーリング動
作中は、上記の基本原理から理解されるように、DCLK周
波数はSCLK周波数を上回ることになる。クロックが高速
なため、アップスケーラ１００は、ソースイメージのア
ップスケーリングに必要な処理ステップを実行するのに
十分な時間を有することになる。
上述の原理に従って計算される。すなわち、DCLK周期
は、アップスケーリング済イメージフレームが生成され
るレートがソースイメージが受信されるフレームレート
と同一になるように計算される。アップスケーリング動
作中は、上記の基本原理から理解されるように、DCLK周
波数はSCLK周波数を上回ることになる。クロックが高速
なため、アップスケーラ１００は、ソースイメージのア
ップスケーリングに必要な処理ステップを実行するのに
十分な時間を有することになる。
【００６５】ステップ２３０では、ソースイメージがア
ップスケーリングされる。ある態様では、水平および垂
直アップスケーリングが、画素データの複製（反復）に
よって実行される。しかしながら、本発明の範囲と趣旨
から逸脱することなく他のアップスケーリング技術を使
用する方法は、当業者には明らかである。アップスケー
リング済イメージのための追加画素データが、このステ
ップで生成される。
ップスケーリングされる。ある態様では、水平および垂
直アップスケーリングが、画素データの複製（反復）に
よって実行される。しかしながら、本発明の範囲と趣旨
から逸脱することなく他のアップスケーリング技術を使
用する方法は、当業者には明らかである。アップスケー
リング済イメージのための追加画素データが、このステ
ップで生成される。
【００６６】ステップ２４０では、アップスケーリング
済イメージの画素データが、ステップ２２０で計算され
た宛先クロックを用いてアップスケーラ１００により提
供される。その結果、アップスケーリング済イメージ
は、ソースイメージが受信されたフレームレートと同じ
フレームレートで提供される。ステップ２５０では、ア
ップスケーリング済イメージデータに対して、アップス
ケーリング後工程が実行される。アップスケーリング済
イメージが表示画面上に表示されるものである場合、ア
ップスケーリング済イメージの画素データを補間して宛
先イメージを生成することができる。この技術分野では
周知のように、画素データを補間することによって、宛
先イメージをソースイメージにより近似させることがで
きる。補間なしでも、アップスケーリング済イメージを
宛先イメージとして提供することができる。したがっ
て、宛先イメージは、ソースイメージのアップスケール
版を表している。
済イメージの画素データが、ステップ２２０で計算され
た宛先クロックを用いてアップスケーラ１００により提
供される。その結果、アップスケーリング済イメージ
は、ソースイメージが受信されたフレームレートと同じ
フレームレートで提供される。ステップ２５０では、ア
ップスケーリング済イメージデータに対して、アップス
ケーリング後工程が実行される。アップスケーリング済
イメージが表示画面上に表示されるものである場合、ア
ップスケーリング済イメージの画素データを補間して宛
先イメージを生成することができる。この技術分野では
周知のように、画素データを補間することによって、宛
先イメージをソースイメージにより近似させることがで
きる。補間なしでも、アップスケーリング済イメージを
宛先イメージとして提供することができる。したがっ
て、宛先イメージは、ソースイメージのアップスケール
版を表している。
【００６７】一般に、アップスケーリング後工程は、特
定の使用環境に応じて異なる。宛先イメージが（例え
ば、ビデオレコーダに）記憶される環境でアップスケー
ラを用いる場合、アップスケーリング後工程には、アッ
プスケーリング済イメージの画素データを記録媒体上の
適切な記憶に適応させるステップが含まれる。
定の使用環境に応じて異なる。宛先イメージが（例え
ば、ビデオレコーダに）記憶される環境でアップスケー
ラを用いる場合、アップスケーリング後工程には、アッ
プスケーリング済イメージの画素データを記録媒体上の
適切な記憶に適応させるステップが含まれる。
【００６８】グラフィックスイメージは、上述の原理と
方法を用いてアップスケーリングすることができる。上
述の方法の実施形態を以下に説明する。しかしながら、
本発明の範囲と趣旨から逸脱することなく様々な変形を
この実施形態に加えることが可能であることは、当業者
には明らかであろう。
方法を用いてアップスケーリングすることができる。上
述の方法の実施形態を以下に説明する。しかしながら、
本発明の範囲と趣旨から逸脱することなく様々な変形を
この実施形態に加えることが可能であることは、当業者
には明らかであろう。
【００６９】４．アップスケーラ 図３は、時間軸変換器３１０、補間器３２０、データ経
路制御ブロック３３０、SCLK発振器３４０、DCLK発振器
３５０およびマルチプレクサ３６０を備えるアップスケ
ーラ１００のブロック図である。データ経路制御ブロッ
ク３３０は、他のブロックの動作を制御および調整する
ための様々な信号を生成する。データ経路制御ブロック
３３０によって生成された信号の一部については、他の
ブロックの動作に関連して説明する。アップスケーラ１
００の個々のブロックは、以下で更に詳細に説明する。
路制御ブロック３３０、SCLK発振器３４０、DCLK発振器
３５０およびマルチプレクサ３６０を備えるアップスケ
ーラ１００のブロック図である。データ経路制御ブロッ
ク３３０は、他のブロックの動作を制御および調整する
ための様々な信号を生成する。データ経路制御ブロック
３３０によって生成された信号の一部については、他の
ブロックの動作に関連して説明する。アップスケーラ１
００の個々のブロックは、以下で更に詳細に説明する。
【００７０】補間器３２０は、時間軸変換器３１０から
データライン３１２上で画素データを受信し、垂直補間
および水平補間を公知の方法で実行する。ある実施形態
では、補間器３２０は、補間動作のために二つの走査線
（前走査線および現走査線と呼ばれる）を使用する。し
かしながら、本発明の範囲と趣旨から逸脱することなく
別の補間方式を用いる補間器を実現する方法や異なる数
の走査線を使用する方法は、本明細書の説明を読めば当
業者には明らかであろう。
データライン３１２上で画素データを受信し、垂直補間
および水平補間を公知の方法で実行する。ある実施形態
では、補間器３２０は、補間動作のために二つの走査線
（前走査線および現走査線と呼ばれる）を使用する。し
かしながら、本発明の範囲と趣旨から逸脱することなく
別の補間方式を用いる補間器を実現する方法や異なる数
の走査線を使用する方法は、本明細書の説明を読めば当
業者には明らかであろう。
【００７１】現走査線は、補間のためにソースイメージ
の次の走査線が使用されるとき前走査線になる。このよ
うな次走査線は、さらに次の線が補間器によって使用さ
れるまで現走査線として扱われることになる。このと
き、現走査線は、さらに次の走査線が現走査線になると
前走査線になる。走査線対の一部は、宛先イメージの複
数の走査線を生成するために使用される。線修飾子（Li
ne Qualifier:ＬＱ）線３１３は、次走査線への移行が
行われた時点を示す。
の次の走査線が使用されるとき前走査線になる。このよ
うな次走査線は、さらに次の線が補間器によって使用さ
れるまで現走査線として扱われることになる。このと
き、現走査線は、さらに次の走査線が現走査線になると
前走査線になる。走査線対の一部は、宛先イメージの複
数の走査線を生成するために使用される。線修飾子（Li
ne Qualifier:ＬＱ）線３１３は、次走査線への移行が
行われた時点を示す。
【００７２】このように、ＬＱ３１３は、後続の繰返し
の間、同じ走査線を補間のために現走査線として使用す
べきことを、所定の周波数で示す。同一の線を補間のた
めに複数回使用するときの周波数は、垂直アップスケー
リング率に依存する。例えば、３本の走査線が４本の走
査線にアップスケーリングされている場合、この３本の
線のうちの１本が補間用の現走査線として繰り返し使用
される。また、補間器３２０は、画素修飾子（Pixel Qu
alifier:PQ）３１４を用いて、ライン３１２上で受信さ
れた画素データを次の画素データとして使用する時点を
決定する。言い換えれば、ＰＱ３１４は、補間器３２０
に（水平）走査線データを転送するときに次の画素デー
タを修飾（qualify）する。
の間、同じ走査線を補間のために現走査線として使用す
べきことを、所定の周波数で示す。同一の線を補間のた
めに複数回使用するときの周波数は、垂直アップスケー
リング率に依存する。例えば、３本の走査線が４本の走
査線にアップスケーリングされている場合、この３本の
線のうちの１本が補間用の現走査線として繰り返し使用
される。また、補間器３２０は、画素修飾子（Pixel Qu
alifier:PQ）３１４を用いて、ライン３１２上で受信さ
れた画素データを次の画素データとして使用する時点を
決定する。言い換えれば、ＰＱ３１４は、補間器３２０
に（水平）走査線データを転送するときに次の画素デー
タを修飾（qualify）する。
【００７３】時間軸変換器３１０は、入力としてソース
イメージの画素データをSCLK信号を用いて受信し、受信
した画素データを異なる時間軸でデータライン３１２上
に提供する。時間軸変換器３１０の出力は、アップスケ
ーリングされたイメージを表している。すなわち、この
出力は、ソースイメージ中の画素データ以外の画素デー
タも包んでいる。これらの画素はすべて、DCLK信号を用
いて供給される。このように、時間軸変換器３１０は、
一定の速度（レート）でデータを受信し、そのデータを
別の実効速度で供給するので、データフローを別の時間
軸に変換したと言われる。補間器３２０は、アップスケ
ーリング済宛先イメージがソースイメージにより近似し
たものになるように画素データを補間する。
イメージの画素データをSCLK信号を用いて受信し、受信
した画素データを異なる時間軸でデータライン３１２上
に提供する。時間軸変換器３１０の出力は、アップスケ
ーリングされたイメージを表している。すなわち、この
出力は、ソースイメージ中の画素データ以外の画素デー
タも包んでいる。これらの画素はすべて、DCLK信号を用
いて供給される。このように、時間軸変換器３１０は、
一定の速度（レート）でデータを受信し、そのデータを
別の実効速度で供給するので、データフローを別の時間
軸に変換したと言われる。補間器３２０は、アップスケ
ーリング済宛先イメージがソースイメージにより近似し
たものになるように画素データを補間する。
【００７４】画素データは、上述の補間器３２０によっ
て使用される。ある実施形態では、時間軸変換器３１０
は、ある走査線が補間のために現走査線として繰り返し
使用された回数に応じた複数の回数にわたって、その走
査線の画素データを補間器３２０に供給する。ＬＱ３１
３信号線およびＰＱ３１４信号線によって、補間器３２
０の動作を一貫させることが容易になる。時間軸変換器
３１０は、以下で更に詳細に説明する。ライトバンク
（Write Bank:WBANK）３１６とリードバンク（Read Ban
k:RBANK）３１７の各信号についても、以下で詳細に説
明する。
て使用される。ある実施形態では、時間軸変換器３１０
は、ある走査線が補間のために現走査線として繰り返し
使用された回数に応じた複数の回数にわたって、その走
査線の画素データを補間器３２０に供給する。ＬＱ３１
３信号線およびＰＱ３１４信号線によって、補間器３２
０の動作を一貫させることが容易になる。時間軸変換器
３１０は、以下で更に詳細に説明する。ライトバンク
（Write Bank:WBANK）３１６とリードバンク（Read Ban
k:RBANK）３１７の各信号についても、以下で詳細に説
明する。
【００７５】時間軸変換器３１０および補間器３２０間
の信号、ならびにこれらの信号の使用方法は例示に過ぎ
ず、本発明の範囲を制限する意図はない。本明細書の説
明を読めば、本発明の範囲と趣旨から逸脱することなく
様々な修正を加えることが可能であることが当業者には
明らかになるであろう。
の信号、ならびにこれらの信号の使用方法は例示に過ぎ
ず、本発明の範囲を制限する意図はない。本明細書の説
明を読めば、本発明の範囲と趣旨から逸脱することなく
様々な修正を加えることが可能であることが当業者には
明らかになるであろう。
【００７６】SCLK発振器３４０は、内部SCLK信号を生成
する。この内部SCLK信号は、ソースイメージの画素を受
信するためのクロック信号を供給するために使用するこ
とができる。この内部SCLK信号は、例えば、ソースイメ
ージがアナログ形式で与えられアップスケーラ１００が
このアナログ信号をディジタルデータに変換する場合に
供給することができる。このモードの動作は、マスタモ
ード動作と呼ばれる。
する。この内部SCLK信号は、ソースイメージの画素を受
信するためのクロック信号を供給するために使用するこ
とができる。この内部SCLK信号は、例えば、ソースイメ
ージがアナログ形式で与えられアップスケーラ１００が
このアナログ信号をディジタルデータに変換する場合に
供給することができる。このモードの動作は、マスタモ
ード動作と呼ばれる。
【００７７】SCLK信号は、外部ソースから供給すること
もできるが、この場合、アップスケーラ１００は、スレ
ーブモードで動作していると言われる。マルチプレクサ
３６０は、信号線３６１の制御下で外部SCLK信号または
内部発生SCLK信号のいずれかを選択する。信号ライン３
６１は、データ経路制御ブロック３３０によって制御す
ることができる。
もできるが、この場合、アップスケーラ１００は、スレ
ーブモードで動作していると言われる。マルチプレクサ
３６０は、信号線３６１の制御下で外部SCLK信号または
内部発生SCLK信号のいずれかを選択する。信号ライン３
６１は、データ経路制御ブロック３３０によって制御す
ることができる。
【００７８】DCLK発振器３５０は、DCLK信号を生成す
る。このDCLK信号の周期（周波数）は、本発明の基礎を
成す原理に付随して上述したように決定される。更に、
上述したように、DCLKクロック信号は、SCLK信号の周波
数の定数倍である周波数を有している。したがって、DC
LK発振器３５０は、SCLK信号に基づいた信号とロック／
同期する位相同期回路を含んでいてもよい。このような
DCLK発振器３５０の実施は、当業者であれば、本明細書
の説明に基づいて明らかであろう。このDCLK信号は、時
間軸変換器３１０および補間器３２０を駆動する。
る。このDCLK信号の周期（周波数）は、本発明の基礎を
成す原理に付随して上述したように決定される。更に、
上述したように、DCLKクロック信号は、SCLK信号の周波
数の定数倍である周波数を有している。したがって、DC
LK発振器３５０は、SCLK信号に基づいた信号とロック／
同期する位相同期回路を含んでいてもよい。このような
DCLK発振器３５０の実施は、当業者であれば、本明細書
の説明に基づいて明らかであろう。このDCLK信号は、時
間軸変換器３１０および補間器３２０を駆動する。
【００７９】以下では、時間軸変換器３１０および補間
器３２０の構成と動作を更に詳細に説明する。
器３２０の構成と動作を更に詳細に説明する。
【００８０】５．時間軸変換器３１０ 図４は、本発明の一実施形態における時間軸変換器３１
０のブロック図である。時間軸変換器３１０には、入力
データシンクロナイザ４１０、ラインバッファ４２０、
制御ロジック４４０、およびＦＩＦＯ４３０が含まれ
る。入力データシンクロナイザ４１０は、ソースイメー
ジ画素データをSCLK周波数で受信し、同じデータをDCLK
周波数で出力する。ソースイメージ画素データの受信と
転送に異なったクロック信号が用いられているとして
も、双方の場合とも同じ量のデータが所定の期間に転送
されるので、双方の段階における転送の実行速度は同じ
であると考えられる。入力データシンクロナイザ４１０
は、再同期プロセス用のレジスタ／ＦＩＦＯ／バッファ
などの構成要素を含んでいてもよく、従来の方法で実装
することが可能である。SRC-HREF信号は、ソースイメー
ジ画素データを受信するときに次走査線への移行を識別
する。
０のブロック図である。時間軸変換器３１０には、入力
データシンクロナイザ４１０、ラインバッファ４２０、
制御ロジック４４０、およびＦＩＦＯ４３０が含まれ
る。入力データシンクロナイザ４１０は、ソースイメー
ジ画素データをSCLK周波数で受信し、同じデータをDCLK
周波数で出力する。ソースイメージ画素データの受信と
転送に異なったクロック信号が用いられているとして
も、双方の場合とも同じ量のデータが所定の期間に転送
されるので、双方の段階における転送の実行速度は同じ
であると考えられる。入力データシンクロナイザ４１０
は、再同期プロセス用のレジスタ／ＦＩＦＯ／バッファ
などの構成要素を含んでいてもよく、従来の方法で実装
することが可能である。SRC-HREF信号は、ソースイメー
ジ画素データを受信するときに次走査線への移行を識別
する。
【００８１】ラインバッファ４２０は、DCLKクロック信
号を用いてソースイメージ画素データを受信し、出力す
る。画素データの受信と転送に同一のクロック信号が用
いられるとしても、この二つの段階でのデータ転送速度
は異なっている。具体的には、ラインバッファ４２０か
らデータを転送するときに、走査線の一部が複数回にわ
たって転送される。その結果、入力時と出力時の実効デ
ータ転送速度は、ラインバッファ４２０内で異なったも
のとなる。入力段階では、画素データは、SCLKレートで
受信される。
号を用いてソースイメージ画素データを受信し、出力す
る。画素データの受信と転送に同一のクロック信号が用
いられるとしても、この二つの段階でのデータ転送速度
は異なっている。具体的には、ラインバッファ４２０か
らデータを転送するときに、走査線の一部が複数回にわ
たって転送される。その結果、入力時と出力時の実効デ
ータ転送速度は、ラインバッファ４２０内で異なったも
のとなる。入力段階では、画素データは、SCLKレートで
受信される。
【００８２】ある実施形態では、ラインバッファ４２０
は、２本のソース走査線を保持するのに十分な記憶容量
を有するスタティックＲＡＭ（ＳＲＡＭ）として実装さ
れる。ラインバッファ４２０は、各々が１本のソース走
査線を記憶することができる二つのバンクまたは部分を
有するものとして説明する。ＳＲＡＭは高価なので、Ｓ
ＲＡＭサイズは小さく保つことが望ましい。同時に、ラ
インバッファ４２０は、アップスケーラ１００に関する
データフローが可能なように十分なサイズを有する必要
がある。記憶データにアクセス可能な速度のために、通
常は、ＳＲＡＭが選択される。しかしながら、アップス
ケーラ１００の特定の設計目的に応じて他のタイプのメ
モリを選択することも可能である。
は、２本のソース走査線を保持するのに十分な記憶容量
を有するスタティックＲＡＭ（ＳＲＡＭ）として実装さ
れる。ラインバッファ４２０は、各々が１本のソース走
査線を記憶することができる二つのバンクまたは部分を
有するものとして説明する。ＳＲＡＭは高価なので、Ｓ
ＲＡＭサイズは小さく保つことが望ましい。同時に、ラ
インバッファ４２０は、アップスケーラ１００に関する
データフローが可能なように十分なサイズを有する必要
がある。記憶データにアクセス可能な速度のために、通
常は、ＳＲＡＭが選択される。しかしながら、アップス
ケーラ１００の特定の設計目的に応じて他のタイプのメ
モリを選択することも可能である。
【００８３】ラインバッファ４２０は、選択される特定
の実装方式に応じて、様々な数の走査線を記憶するよう
に実装してもよい。より多くの走査線を記憶する能力を
持つことにより、一般に、周辺処理回路が単純化され
る。一方、ラインバッファのサイズが小さいと、多くの
処理回路が必要となることがある。ラインバッファ４２
０は、２本の走査線に対応する画素データよりも少ない
データを記憶するように実装してもよい。しかしなが
ら、必要な周辺回路がここで説明するものよりも複雑に
なったり、アップスケーラに与えられる機能が制限され
る場合がある。
の実装方式に応じて、様々な数の走査線を記憶するよう
に実装してもよい。より多くの走査線を記憶する能力を
持つことにより、一般に、周辺処理回路が単純化され
る。一方、ラインバッファのサイズが小さいと、多くの
処理回路が必要となることがある。ラインバッファ４２
０は、２本の走査線に対応する画素データよりも少ない
データを記憶するように実装してもよい。しかしなが
ら、必要な周辺回路がここで説明するものよりも複雑に
なったり、アップスケーラに与えられる機能が制限され
る場合がある。
【００８４】別の実施形態では、ラインバッファ４２０
は、デュアルポートＲＡＭとして実装することもでき
る。デュアルポートＲＡＭを用いることによって、時間
軸変換器の実装を簡略化することができる。しかしなが
ら、周知のように、デュアルポートＲＡＭは、ＳＲＡＭ
と比較して高価なものとなりかねない。この理由から、
以下の説明は、シングルポートＳＲＡＭを用いる立場か
ら行われる。
は、デュアルポートＲＡＭとして実装することもでき
る。デュアルポートＲＡＭを用いることによって、時間
軸変換器の実装を簡略化することができる。しかしなが
ら、周知のように、デュアルポートＲＡＭは、ＳＲＡＭ
と比較して高価なものとなりかねない。この理由から、
以下の説明は、シングルポートＳＲＡＭを用いる立場か
ら行われる。
【００８５】ラインバッファ４２０の２本のラインは二
つのバンク／部分と見なすこともでき、一般に、この二
つの部分は、共に書き込み動作用のピンポンバッファ
（ping-pong buffer）として使用される。すなわち、ソ
ースの１本の走査線が一方の部分に書き込まれると、次
の走査線は他方の部分に書き込まれる。
つのバンク／部分と見なすこともでき、一般に、この二
つの部分は、共に書き込み動作用のピンポンバッファ
（ping-pong buffer）として使用される。すなわち、ソ
ースの１本の走査線が一方の部分に書き込まれると、次
の走査線は他方の部分に書き込まれる。
【００８６】読み出し動作については、一般にソースイ
メージ画素データが一方の部分から読み出されている
間、ソースイメージ画素データが他方の部分に書き込ま
れる。しかしながら、ソース走査線の一部は、少なくと
も以下に説明する理由によって、二回目も読み出され
る。
メージ画素データが一方の部分から読み出されている
間、ソースイメージ画素データが他方の部分に書き込ま
れる。しかしながら、ソース走査線の一部は、少なくと
も以下に説明する理由によって、二回目も読み出され
る。
【００８７】ラインバッファ４２０からデータを読み出
す速度は、ソースイメージのアップスケーリング中に画
素データが書き込まれる速度よりも大きい。これは、す
でに述べたように、補間のために同じ走査線データが複
数回にわたって読み出されることがあるからである。こ
の点で、データがDCLKを用いてラインバッファ４２０に
同期入力されている場合であっても、所定の期間中に書
き込まれるデータの総量は、アップスケーラ１００によ
ってSCLK周波数で受信されるデータ量以下でしかない。
したがって、クロックサイクルの一部では、画素データ
がラインバッファ４２０に同期入力されない（すなわ
ち、書き込まれない）。
す速度は、ソースイメージのアップスケーリング中に画
素データが書き込まれる速度よりも大きい。これは、す
でに述べたように、補間のために同じ走査線データが複
数回にわたって読み出されることがあるからである。こ
の点で、データがDCLKを用いてラインバッファ４２０に
同期入力されている場合であっても、所定の期間中に書
き込まれるデータの総量は、アップスケーラ１００によ
ってSCLK周波数で受信されるデータ量以下でしかない。
したがって、クロックサイクルの一部では、画素データ
がラインバッファ４２０に同期入力されない（すなわ
ち、書き込まれない）。
【００８８】このように、ラインバッファ４２０から画
素データを読み出す速度は、データを書き込む速度より
大きい。書き込みが始まった後に同一の部分で読み出し
が始まると、「オーバラン」状態が生じることがある。
オーバラン状態をある例を参考に説明する。第１の走査
線が第１のバンク中に書き込まれており、次に読み出し
プロセスが同一のバンクで始まると仮定する。第１の走
査線が最初に読み出される。しかしながら、読み出し速
度は書き込み速度より大きいので、読み出しプロセス
は、現在書き込み中の第１走査線に対応するデータの読
み出しを完了した後、第１走査線と関連しない追加デー
タにアクセスすることができる。
素データを読み出す速度は、データを書き込む速度より
大きい。書き込みが始まった後に同一の部分で読み出し
が始まると、「オーバラン」状態が生じることがある。
オーバラン状態をある例を参考に説明する。第１の走査
線が第１のバンク中に書き込まれており、次に読み出し
プロセスが同一のバンクで始まると仮定する。第１の走
査線が最初に読み出される。しかしながら、読み出し速
度は書き込み速度より大きいので、読み出しプロセス
は、現在書き込み中の第１走査線に対応するデータの読
み出しを完了した後、第１走査線と関連しない追加デー
タにアクセスすることができる。
【００８９】容易に理解されるように、このような状況
では誤ったデータが読み出され、これにより誤った表示
がなされる可能性がある。すなわち、このデータに基づ
いて生成および／または表示される線は、ある部分に関
する一方の走査線からの画素データを含むとともに、残
りの部分に関する他方の走査線からの画素データを有す
ることになる。
では誤ったデータが読み出され、これにより誤った表示
がなされる可能性がある。すなわち、このデータに基づ
いて生成および／または表示される線は、ある部分に関
する一方の走査線からの画素データを含むとともに、残
りの部分に関する他方の走査線からの画素データを有す
ることになる。
【００９０】オーバラン状態は、読み出しがラインバッ
ファ４２０の同じ部分で開始した後、書き込みがその部
分で開始できることを認識することにより回避される。
これは、読み出しが書き込みと同じかそれ以上の速度で
実行されるからである。その上、ソースイメージと同じ
フレームレートで宛先イメージを生成するのに十分な速
度で走査線を補間器３２０に供給しなければならないと
いう点で、制約が増える可能性がある。したがって、あ
る実施形態では、ソースイメージの走査線についての画
素データは、他の部分からの読出しを開始すると競合状
態を引き起こしかねない場合、２回読み出される。
ファ４２０の同じ部分で開始した後、書き込みがその部
分で開始できることを認識することにより回避される。
これは、読み出しが書き込みと同じかそれ以上の速度で
実行されるからである。その上、ソースイメージと同じ
フレームレートで宛先イメージを生成するのに十分な速
度で走査線を補間器３２０に供給しなければならないと
いう点で、制約が増える可能性がある。したがって、あ
る実施形態では、ソースイメージの走査線についての画
素データは、他の部分からの読出しを開始すると競合状
態を引き起こしかねない場合、２回読み出される。
【００９１】走査線が複数回読み出される回数は、垂直
スケーリング率に依存している。５本の線が７本の線に
アップスケーリングされている場合、５本のソース走査
線のなかの２本は、補間器３２０に２回供給されること
になる。以下の記載から明らかなように、線修飾子信号
は、ともすれば発生しかねない競合状態を処理するこの
解決策に従って、補間器３２０と時間軸変換器３１０と
の間の一貫した動作を可能にする。
スケーリング率に依存している。５本の線が７本の線に
アップスケーリングされている場合、５本のソース走査
線のなかの２本は、補間器３２０に２回供給されること
になる。以下の記載から明らかなように、線修飾子信号
は、ともすれば発生しかねない競合状態を処理するこの
解決策に従って、補間器３２０と時間軸変換器３１０と
の間の一貫した動作を可能にする。
【００９２】ＦＩＦＯ４３０は、ラインバッファ４２０
に対する読出しサイクルと書込みサイクルとの間のコン
フリクトを解決するために用いられる。すなわち、ライ
ンバッファ４２０のある態様は、読出しと書込みに共用
される単一のポートしか有していないので、ラインバッ
ファ４２０に対する読出し動作と書込み動作の双方を確
実に実行できるようにするメカニズムが必要となる。一
般原則として、画素データを補間のために確実に利用で
きるように、データはラインバッファ４２０からＦＩＦ
Ｏ４３０中に読み込まれる。このデータが補間に用いら
れている間、画素データがラインバッファ４２０から読
み出され、また、ラインバッファ４２０に書き込まれ
る。入力データシンクロナイザ４１０からデータを読み
出す際にいくらかの遅延が生じることがあるので、入力
データシンクロナイザ４１０も十分なサイズのＦＩＦＯ
／バッファを有していてもよい。
に対する読出しサイクルと書込みサイクルとの間のコン
フリクトを解決するために用いられる。すなわち、ライ
ンバッファ４２０のある態様は、読出しと書込みに共用
される単一のポートしか有していないので、ラインバッ
ファ４２０に対する読出し動作と書込み動作の双方を確
実に実行できるようにするメカニズムが必要となる。一
般原則として、画素データを補間のために確実に利用で
きるように、データはラインバッファ４２０からＦＩＦ
Ｏ４３０中に読み込まれる。このデータが補間に用いら
れている間、画素データがラインバッファ４２０から読
み出され、また、ラインバッファ４２０に書き込まれ
る。入力データシンクロナイザ４１０からデータを読み
出す際にいくらかの遅延が生じることがあるので、入力
データシンクロナイザ４１０も十分なサイズのＦＩＦＯ
／バッファを有していてもよい。
【００９３】しかしながら、アップスケーリング中、デ
ータは、より遅いクロックレート（すなわちSCLK）で入
力データシンクロナイザに受信されるため、本明細書の
記載から当業者にはＦＩＦＯ４３０の幾つかの態様が明
らかであろう。ＦＩＦＯ４３０と関連制御回路の一例を
以下で更に詳細に説明する。デュアルポートＲＡＭをラ
インバッファ４２０用に使用する場合は、ＦＩＦＯ４３
０が必要でないこともある。デュアルポートＲＡＭは、
費用とスペースの制約上、好ましくない場合がある。
ータは、より遅いクロックレート（すなわちSCLK）で入
力データシンクロナイザに受信されるため、本明細書の
記載から当業者にはＦＩＦＯ４３０の幾つかの態様が明
らかであろう。ＦＩＦＯ４３０と関連制御回路の一例を
以下で更に詳細に説明する。デュアルポートＲＡＭをラ
インバッファ４２０用に使用する場合は、ＦＩＦＯ４３
０が必要でないこともある。デュアルポートＲＡＭは、
費用とスペースの制約上、好ましくない場合がある。
【００９４】制御ロジック４４０は、入力データシンク
ロナイザ４１０、ラインバッファ４２０およびＦＩＦＯ
４３０の動作を調整および制御する。制御ロジック４４
０は、データ経路制御ブロック３３０の一部として実装
してもよい。制御ロジック４４０のさらなる詳細は、以
下の記載から明らかになる。
ロナイザ４１０、ラインバッファ４２０およびＦＩＦＯ
４３０の動作を調整および制御する。制御ロジック４４
０は、データ経路制御ブロック３３０の一部として実装
してもよい。制御ロジック４４０のさらなる詳細は、以
下の記載から明らかになる。
【００９５】６．補間器 図５は、補間器ラインバッファ５１０、垂直補間器５２
０、および水平補間器５３０を有する補間器３２０の一
実施形態のブロック図である。この補間器の例では、２
本の走査線のみを用いて追加走査線のデータを生成す
る。
０、および水平補間器５３０を有する補間器３２０の一
実施形態のブロック図である。この補間器の例では、２
本の走査線のみを用いて追加走査線のデータを生成す
る。
【００９６】したがって、垂直補間器５２０は、入力と
して現在の線（現ライン）の画素データおよび前の線の
画素データを受信し、垂直補間を実行する。現在の線の
画素データおよび前の線の画素データは、時間軸変換器
３１０（またはＦＩＦＯ４３０）および補間器ラインバ
ッファ５１０からそれぞれ受信される。垂直補間を公知
の方法で実行して、追加の水平線を生成することができ
る。
して現在の線（現ライン）の画素データおよび前の線の
画素データを受信し、垂直補間を実行する。現在の線の
画素データおよび前の線の画素データは、時間軸変換器
３１０（またはＦＩＦＯ４３０）および補間器ラインバ
ッファ５１０からそれぞれ受信される。垂直補間を公知
の方法で実行して、追加の水平線を生成することができ
る。
【００９７】Vphase（垂直位相）値は、現走査線と前走
査線の各々が、生成された追加画素データ値に寄与する
程度を定めることができる。この例において、Vphase値
を０.２５と仮定すると、生成される追加走査線は、１
／４×前走査線＋３／４現走査線と計算することができ
る。ある実施形態においてVphaseを計算することのでき
る方法を以下に詳述する。
査線の各々が、生成された追加画素データ値に寄与する
程度を定めることができる。この例において、Vphase値
を０.２５と仮定すると、生成される追加走査線は、１
／４×前走査線＋３／４現走査線と計算することができ
る。ある実施形態においてVphaseを計算することのでき
る方法を以下に詳述する。
【００９８】垂直補間器の出力には、同一の数の線が最
終宛先イメージとして含まれている。しかしながら、各
々の線を水平方向にさらに補間して最終宛先イメージを
生成する必要がある場合がある。
終宛先イメージとして含まれている。しかしながら、各
々の線を水平方向にさらに補間して最終宛先イメージを
生成する必要がある場合がある。
【００９９】水平補間器５３０は、各走査線（垂直アッ
プスケーリングによって生成された追加の線を含む）に
ついての画素データを受信して水平補間を実行する。本
実施形態では、受信された走査線からの画素データだけ
が、水平方向の追加画素データを生成するために用いら
れる。しかしながら、本明細書の記載を読めば、本発明
の範囲と趣旨から逸脱することなく水平補間のための他
の方式を実現する方法は、当業者には明らかであろう。
プスケーリングによって生成された追加の線を含む）に
ついての画素データを受信して水平補間を実行する。本
実施形態では、受信された走査線からの画素データだけ
が、水平方向の追加画素データを生成するために用いら
れる。しかしながら、本明細書の記載を読めば、本発明
の範囲と趣旨から逸脱することなく水平補間のための他
の方式を実現する方法は、当業者には明らかであろう。
【０１００】隣接する画素データが連続して受信される
ので、水平補間器５３０は、数画素分のデータを記憶す
る小さなバッファを有していてもよい。各画素が追加画
素データに寄与する程度は、HPHASE値によって決定する
ことができる。記憶されたデータは、水平補間に用いる
ことができる。水平補間器５３０は、各DCLKクロックサ
イクルごとに１画素データという割合で画素データを生
成する。DCLK周波数は宛先フレームレートがソースイメ
ージフレームレートと確実に等しくなるように計算され
ているので、補間画素データは、ソースフレームレート
に等しいフレームレートで生成される。
ので、水平補間器５３０は、数画素分のデータを記憶す
る小さなバッファを有していてもよい。各画素が追加画
素データに寄与する程度は、HPHASE値によって決定する
ことができる。記憶されたデータは、水平補間に用いる
ことができる。水平補間器５３０は、各DCLKクロックサ
イクルごとに１画素データという割合で画素データを生
成する。DCLK周波数は宛先フレームレートがソースイメ
ージフレームレートと確実に等しくなるように計算され
ているので、補間画素データは、ソースフレームレート
に等しいフレームレートで生成される。
【０１０１】補間器ラインバッファ６１０は、前走査線
を垂直補間器６２０に供給する。補間器６２０は追加走
査線のデータを生成するのに１本の前走査線しか使用し
ないので、補間器ラインバッファ６１０は、１本の水平
走査線のデータを記憶するのに十分な記憶容量しか有し
ていない。線修飾子（ＬＱ）信号がアサートされると、
補間器ラインバッファ６１０は、その記憶内容を現走査
線の画素データと入れ換える。ひとたび更新が行われる
と、新たに記憶された走査線データは、ＬＱ信号が再度
アサートされるまで、前走査線データとして動作する。
を垂直補間器６２０に供給する。補間器６２０は追加走
査線のデータを生成するのに１本の前走査線しか使用し
ないので、補間器ラインバッファ６１０は、１本の水平
走査線のデータを記憶するのに十分な記憶容量しか有し
ていない。線修飾子（ＬＱ）信号がアサートされると、
補間器ラインバッファ６１０は、その記憶内容を現走査
線の画素データと入れ換える。ひとたび更新が行われる
と、新たに記憶された走査線データは、ＬＱ信号が再度
アサートされるまで、前走査線データとして動作する。
【０１０２】追加画素データの生成のために２本の走査
線しか用いないものとして補間器３２０を説明したが、
より多くの走査線を用いる補間器やここに記載したもの
とは異なる方式を用いる補間器を本発明の範囲および趣
旨から逸脱することなく本明細書の記載に基づいて実現
できることは、当業者には明らかであろう。より多くの
走査線を用いることによって、補間動作についての計算
量は増えるかもしれないが、表示品質を向上させること
ができる。このような異なる形態では、少なくとも補間
器ラインバッファ５１０のサイズが異なることになる。
線しか用いないものとして補間器３２０を説明したが、
より多くの走査線を用いる補間器やここに記載したもの
とは異なる方式を用いる補間器を本発明の範囲および趣
旨から逸脱することなく本明細書の記載に基づいて実現
できることは、当業者には明らかであろう。より多くの
走査線を用いることによって、補間動作についての計算
量は増えるかもしれないが、表示品質を向上させること
ができる。このような異なる形態では、少なくとも補間
器ラインバッファ５１０のサイズが異なることになる。
【０１０３】図６は、上記のようにして補間中に画素が
生成される一連の手順を更に詳細に示している。各々が
８個の画素を含む４本の水平ソースイメージ線を有する
ソースイメージを符号６１０で示す。この例では、イメ
ージが垂直方向に３／２、水平方向に４／３だけアップ
スケーリングされる。垂直アップスケーリングの後の画
素データを符号６２０で示す。６２０では、各走査線対
が３本の走査線にアップスケーリングされたことが示さ
れている。生成された追加画素データは、黒丸で示され
ている。４／３という水平スケーリング率のために、水
平アップスケーリングの間、３個の画素データのセット
が４個の画素に変換される。水平アップスケーリングに
よって生成された追加画素データは、丸囲みの×記号で
示されている。アップスケーリング済画素データは、図
６において６３０で表されている。このように、水平お
よび垂直アップスケーリングが完了した後、アップスケ
ーリングされたイメージに関する画素データが生成され
る。表示信号は、この画素データに基づいて生成され
る。
生成される一連の手順を更に詳細に示している。各々が
８個の画素を含む４本の水平ソースイメージ線を有する
ソースイメージを符号６１０で示す。この例では、イメ
ージが垂直方向に３／２、水平方向に４／３だけアップ
スケーリングされる。垂直アップスケーリングの後の画
素データを符号６２０で示す。６２０では、各走査線対
が３本の走査線にアップスケーリングされたことが示さ
れている。生成された追加画素データは、黒丸で示され
ている。４／３という水平スケーリング率のために、水
平アップスケーリングの間、３個の画素データのセット
が４個の画素に変換される。水平アップスケーリングに
よって生成された追加画素データは、丸囲みの×記号で
示されている。アップスケーリング済画素データは、図
６において６３０で表されている。このように、水平お
よび垂直アップスケーリングが完了した後、アップスケ
ーリングされたイメージに関する画素データが生成され
る。表示信号は、この画素データに基づいて生成され
る。
【０１０４】７．アップスケーラ１００の種々の段階に
おけるデータフローレート 上記実施形態の動作は、ある態様におけるアップスケー
ラ１００の様々な段階でのデータフローレートを示すこ
とにより更に説明することができる。時間軸変換器３１
０と補間器３２０の構成要素を図７に同時に示す。すで
に述べたように、入力データシンクロナイザ４１０は、
SCLK信号を用いてデータを受信するが、ラインバッファ
４２０へはDCLK周波数でデータを送信する。しかしなが
ら、データフローレートは、入力データシンクロナイザ
４１０の入力側と出力側とで同じである。このレート
は、SCLK周波数に対応する。
おけるデータフローレート 上記実施形態の動作は、ある態様におけるアップスケー
ラ１００の様々な段階でのデータフローレートを示すこ
とにより更に説明することができる。時間軸変換器３１
０と補間器３２０の構成要素を図７に同時に示す。すで
に述べたように、入力データシンクロナイザ４１０は、
SCLK信号を用いてデータを受信するが、ラインバッファ
４２０へはDCLK周波数でデータを送信する。しかしなが
ら、データフローレートは、入力データシンクロナイザ
４１０の入力側と出力側とで同じである。このレート
は、SCLK周波数に対応する。
【０１０５】ラインバッファ４２０は、ラインバッファ
４２０の出力レートと同じデータフローレートでデータ
を受信する。しかしながら、ラインバッファ４２０から
転送されるデータには、アップスケーリング動作のため
に生成された追加画素データの一部が含まれている。線
修飾子信号および画素修飾子信号は、画素データが垂直
補間器６２０に転送されている間に、次の線および画素
データをそれぞれ修飾する。ここからは、データフロー
が中間レートであるように示されている。
４２０の出力レートと同じデータフローレートでデータ
を受信する。しかしながら、ラインバッファ４２０から
転送されるデータには、アップスケーリング動作のため
に生成された追加画素データの一部が含まれている。線
修飾子信号および画素修飾子信号は、画素データが垂直
補間器６２０に転送されている間に、次の線および画素
データをそれぞれ修飾する。ここからは、データフロー
が中間レートであるように示されている。
【０１０６】しかしながら、水平補間器６３０は、DCLK
クロック周期が選択された方式に起因して、各クロック
サイクルごとに１画素を生成する。このように、データ
は全DCLK周波数で生成される。このため、水平補間器６
３０の出力部分は、高いデータフローレートで動作する
ように示されている。
クロック周期が選択された方式に起因して、各クロック
サイクルごとに１画素を生成する。このように、データ
は全DCLK周波数で生成される。このため、水平補間器６
３０の出力部分は、高いデータフローレートで動作する
ように示されている。
【０１０７】線修飾子信号と画素修飾子信号が生成され
る方法を以下にさらに詳細に説明する。
る方法を以下にさらに詳細に説明する。
【０１０８】８．ＬＱ、ＰＱ、HPHASE、およびVPHASEの
生成 ここでは、線修飾子、画素修飾子、Hphase値、およびVp
hase値を生成する例を説明する。本発明の範囲と趣旨か
ら逸脱することなく、これらの値と信号を他の様々な方
法で生成することが可能である。
生成 ここでは、線修飾子、画素修飾子、Hphase値、およびVp
hase値を生成する例を説明する。本発明の範囲と趣旨か
ら逸脱することなく、これらの値と信号を他の様々な方
法で生成することが可能である。
【０１０９】図８は、垂直スケーリング率（ＶＳＦ）、
DCLK信号、エンドオブフレーム（End-of-Frame:ＥＯ
Ｆ）信号、およびエンドオブライン（End-of-Line:ＥＯ
Ｌ）信号を入力として受け取る垂直離散時間発振器（Ｖ
ＤＴＯ）８００のブロック図である。ＤＴＯは技術上周
知であり、位相アキュムレータと呼ばれることもある。
ＶＳＦは、ソースイメージ中の線の数を宛先イメージ中
の線の数で除算した値として計算される。したがって、
ソースイメージ中の２本の線が宛先イメージ中の３本の
線にアップスケーリングされているのであれば、ＶＳＦ
は２／３に等しい。
DCLK信号、エンドオブフレーム（End-of-Frame:ＥＯ
Ｆ）信号、およびエンドオブライン（End-of-Line:ＥＯ
Ｌ）信号を入力として受け取る垂直離散時間発振器（Ｖ
ＤＴＯ）８００のブロック図である。ＤＴＯは技術上周
知であり、位相アキュムレータと呼ばれることもある。
ＶＳＦは、ソースイメージ中の線の数を宛先イメージ中
の線の数で除算した値として計算される。したがって、
ソースイメージ中の２本の線が宛先イメージ中の３本の
線にアップスケーリングされているのであれば、ＶＳＦ
は２／３に等しい。
【０１１０】ＶＤＴＯは、エンドオブライン（ＥＯＬ）
信号がアサートされるとＶＳＦ値をレジスタに繰り返し
加算する。この加算によって生じるいかなるけた上げ
（加算の結果が１以上である場合）も、線修飾子信号と
して生成される。加算の剰余値は、VPHASE値として生成
される。ＥＯＦ信号がアサートされると、累算値（VPHA
SE）がゼロに設定される。ＥＯＬ信号を連続的にアサー
トすると、ＶＳＦ値が繰り返し加算されてVPHASE信号お
よびＬＱ信号が生成される。
信号がアサートされるとＶＳＦ値をレジスタに繰り返し
加算する。この加算によって生じるいかなるけた上げ
（加算の結果が１以上である場合）も、線修飾子信号と
して生成される。加算の剰余値は、VPHASE値として生成
される。ＥＯＦ信号がアサートされると、累算値（VPHA
SE）がゼロに設定される。ＥＯＬ信号を連続的にアサー
トすると、ＶＳＦ値が繰り返し加算されてVPHASE信号お
よびＬＱ信号が生成される。
【０１１１】したがって、ＶＳＦ値を２／３と仮定する
と、第１のＥＯＬ信号（パルス）が受信された後、VPHA
SE値は２／３に等しくなり、ＬＱは０に設定される。第
２のＥＯＬ信号が受信されると、ＶＳＦ値は１／３に等
しくなり、ＬＱは１に設定される。ＥＯＬ信号が受信さ
れると、ＶＳＦ値は０に等しくなり、ＬＰは１に設定さ
れる。このサイクルは数回繰り返される。このように、
垂直線は、３回のうち２回修飾される。残る１回では、
１本の線が補間のために反復される。
と、第１のＥＯＬ信号（パルス）が受信された後、VPHA
SE値は２／３に等しくなり、ＬＱは０に設定される。第
２のＥＯＬ信号が受信されると、ＶＳＦ値は１／３に等
しくなり、ＬＱは１に設定される。ＥＯＬ信号が受信さ
れると、ＶＳＦ値は０に等しくなり、ＬＰは１に設定さ
れる。このサイクルは数回繰り返される。このように、
垂直線は、３回のうち２回修飾される。残る１回では、
１本の線が補間のために反復される。
【０１１２】図９は、水平離散時間発振器（ＨＤＴＯ）
９００のブロック図である。ＨＤＴＯ９００はＶＤＴＯ
８００と同様に動作するが、異なるパラメータで動作し
て画素修飾子（ＰＱ）信号を生成する。ＨＤＴＯ９００
は、水平スケーリング率（ＨＳＦ）、DCLK信号およびエ
ンドオブライン（ＥＯＬ）信号を入力として受け取り、
水平位相（HPHASE）信号および画素修飾子（ＰＱ）信号
を生成する。ＨＳＦは、各ソース走査線中の画素の数を
各宛先走査線中の画素の数で除算することにより計算さ
れる。ＨＳＦ値が繰り返し加算されて、画素修飾子（け
た上げ値に等しい）およびHPHASE値が生成される。加算
の結果を保持するアキュムレータは、ＥＯＬ信号が受信
されるとリセットされる。
９００のブロック図である。ＨＤＴＯ９００はＶＤＴＯ
８００と同様に動作するが、異なるパラメータで動作し
て画素修飾子（ＰＱ）信号を生成する。ＨＤＴＯ９００
は、水平スケーリング率（ＨＳＦ）、DCLK信号およびエ
ンドオブライン（ＥＯＬ）信号を入力として受け取り、
水平位相（HPHASE）信号および画素修飾子（ＰＱ）信号
を生成する。ＨＳＦは、各ソース走査線中の画素の数を
各宛先走査線中の画素の数で除算することにより計算さ
れる。ＨＳＦ値が繰り返し加算されて、画素修飾子（け
た上げ値に等しい）およびHPHASE値が生成される。加算
の結果を保持するアキュムレータは、ＥＯＬ信号が受信
されるとリセットされる。
【０１１３】９．図示のタイミング図 アップスケーラ１００のデータフローと動作を、図１１
に示すタイミング図を参照にしてさらに説明する。SRC-
HREF信号のタイムスケールは、Ｔ０〜Ｔ８に分割されて
いる。Ｔ１、Ｔ３、Ｔ５、およびＴ７は、ソースイメー
ジに対応する画素データが受信される期間を表してい
る。Ｔ２、Ｔ４、Ｔ６、およびＴ８は、ソースイメージ
を受信する間の水平帰線期間を表している。DST-HREF信
号は、宛先イメージ水平線のアクティブ部分を表してお
り、したがって、１本の宛先イメージ水平線から次の水
平線への移行を表している。DST-HREF信号は、サイクル
Ｋ１〜Ｋ６に分割して示されている。
に示すタイミング図を参照にしてさらに説明する。SRC-
HREF信号のタイムスケールは、Ｔ０〜Ｔ８に分割されて
いる。Ｔ１、Ｔ３、Ｔ５、およびＴ７は、ソースイメー
ジに対応する画素データが受信される期間を表してい
る。Ｔ２、Ｔ４、Ｔ６、およびＴ８は、ソースイメージ
を受信する間の水平帰線期間を表している。DST-HREF信
号は、宛先イメージ水平線のアクティブ部分を表してお
り、したがって、１本の宛先イメージ水平線から次の水
平線への移行を表している。DST-HREF信号は、サイクル
Ｋ１〜Ｋ６に分割して示されている。
【０１１４】WBANK信号は、二つのバンクのうちのどち
らにソースイメージ画素データが書き込まれているのか
を定める。説明のため、ラインバッファ４２０が二つの
バンクＢ０とＢ１を持ち、WBANK信号がハイのときはＢ
０に画素データが書き込まれ、WBANK信号がローのとき
はＢ１に画素データが書き込まれるものとする。また、
RBANK信号は、ソースイメージ走査線が読み出されるバ
ンクを制御する。
らにソースイメージ画素データが書き込まれているのか
を定める。説明のため、ラインバッファ４２０が二つの
バンクＢ０とＢ１を持ち、WBANK信号がハイのときはＢ
０に画素データが書き込まれ、WBANK信号がローのとき
はＢ１に画素データが書き込まれるものとする。また、
RBANK信号は、ソースイメージ走査線が読み出されるバ
ンクを制御する。
【０１１５】一例を参照しながらWBANK信号とRBANK信号
を説明する。この例では、ソースイメージが、連続した
走査線Ｌ０〜Ｌ４を含み、ラインバッファ４２０が、す
でに述べたように二つのバンクＢ０およびＢ１を含んで
いるものとする。WBANK信号の指示に従って、Ｌ０は、
Ｔ０の前の期間にＢ１に書き込まれる。Ｌ１およびＬ３
は、それぞれＴ１〜Ｔ２期間中およびＴ５〜Ｔ６期間中
にＢ０に書き込まれる。Ｌ２およびＬ４は、それぞれＴ
３〜Ｔ４期間中およびＴ７〜Ｔ８期間中にＢ１に書き込
まれる。
を説明する。この例では、ソースイメージが、連続した
走査線Ｌ０〜Ｌ４を含み、ラインバッファ４２０が、す
でに述べたように二つのバンクＢ０およびＢ１を含んで
いるものとする。WBANK信号の指示に従って、Ｌ０は、
Ｔ０の前の期間にＢ１に書き込まれる。Ｌ１およびＬ３
は、それぞれＴ１〜Ｔ２期間中およびＴ５〜Ｔ６期間中
にＢ０に書き込まれる。Ｌ２およびＬ４は、それぞれＴ
３〜Ｔ４期間中およびＴ７〜Ｔ８期間中にＢ１に書き込
まれる。
【０１１６】さらに上述のように、読出し動作は、現在
データが書き込まれているバンクとは異なるバンクに対
して実行される。ある実施形態では、RBANK信号の値
は、この基本条件を満足するように制御される。このた
め、DST-HREFサイクルＫ１およびＫ２の間に、画素デー
タがバンクＢ１から読み出される。サイクルＫ３の間
は、画素データはバンクＢ０から読み出される。DST-HR
EFサイクルＫ４およびＫ５の間は、画素データはバンク
Ｂ１から読み出される。RBANK信号のレベルは、各DST-H
REFサイクルの間にデータが読み出されるバンクを示し
ている。
データが書き込まれているバンクとは異なるバンクに対
して実行される。ある実施形態では、RBANK信号の値
は、この基本条件を満足するように制御される。このた
め、DST-HREFサイクルＫ１およびＫ２の間に、画素デー
タがバンクＢ１から読み出される。サイクルＫ３の間
は、画素データはバンクＢ０から読み出される。DST-HR
EFサイクルＫ４およびＫ５の間は、画素データはバンク
Ｂ１から読み出される。RBANK信号のレベルは、各DST-H
REFサイクルの間にデータが読み出されるバンクを示し
ている。
【０１１７】これらの線の各々が補間用の「現ライン」
として供給される一連の手順を以下に説明する。与えら
れた線が「現ライン」であることから戻ると、上記で選
択された実装によって、その線は自動的に補間用の「前
ライン」になる。
として供給される一連の手順を以下に説明する。与えら
れた線が「現ライン」であることから戻ると、上記で選
択された実装によって、その線は自動的に補間用の「前
ライン」になる。
【０１１８】ＬＱ信号のハイ値は、現在のSRC-DSTサイ
クルの終了後に補間機能が次の走査線に進まなければな
らないことを補間器に示す。これに応答して、補間器
は、補間器ラインバッファを更新して現在の走査線を記
憶する。その結果、この記憶された走査線は、後続の補
間サイクル用の前ラインとして使用することができる。
ある実施形態では、ＬＱ信号は、次のDST-HREFサイクル
中の補間に同じ線を使用すべきかどうかを示す。ある規
定によれば、ロー信号レベルは、現走査線を現走査線と
して繰り返すべきことを示す。
クルの終了後に補間機能が次の走査線に進まなければな
らないことを補間器に示す。これに応答して、補間器
は、補間器ラインバッファを更新して現在の走査線を記
憶する。その結果、この記憶された走査線は、後続の補
間サイクル用の前ラインとして使用することができる。
ある実施形態では、ＬＱ信号は、次のDST-HREFサイクル
中の補間に同じ線を使用すべきかどうかを示す。ある規
定によれば、ロー信号レベルは、現走査線を現走査線と
して繰り返すべきことを示す。
【０１１９】このように、Ｋ１サイクル中はＬＱ信号が
ローであるため、ライン２の間、バンクＢ１からの読出
しが繰り返される。サイクルＫ２中はＬＱ信号がハイ信
号レベルであるため、サイクルＫ２の後、読出しはバン
クＢ１からＢ０に切り替わる。Ｋ３の間、ＬＱ信号はハ
イ信号レベルに維持される。したがって、サイクルＫ３
の終了時に、読出しはＢ０からＢ１に切り替わる。残り
のサイクルも同様に説明される。
ローであるため、ライン２の間、バンクＢ１からの読出
しが繰り返される。サイクルＫ２中はＬＱ信号がハイ信
号レベルであるため、サイクルＫ２の後、読出しはバン
クＢ１からＢ０に切り替わる。Ｋ３の間、ＬＱ信号はハ
イ信号レベルに維持される。したがって、サイクルＫ３
の終了時に、読出しはＢ０からＢ１に切り替わる。残り
のサイクルも同様に説明される。
【０１２０】時間軸変換器３１０の一例を以下にさらに
詳細に説明する。
詳細に説明する。
【０１２１】１０．時間軸変換器の例 図１０は、本発明に係る時間軸変換器３１０の実施例を
さらに詳細に示すブロック図である。時間軸変換器３１
０は、データシンクロナイザ１０１０、ラインバッファ
１０２０、ＦＩＦＯ１０３０、マルチプレクサ１０４
０、書込み制御ロジック（ＷＣＬ）１０５０、読出し制
御ロジック（ＲＣＬ）１０６０、およびシーケンサアー
ビトレーションロジック（sequencer and arbitration
logic:ＳＡＬ）１０７０を有している。
さらに詳細に示すブロック図である。時間軸変換器３１
０は、データシンクロナイザ１０１０、ラインバッファ
１０２０、ＦＩＦＯ１０３０、マルチプレクサ１０４
０、書込み制御ロジック（ＷＣＬ）１０５０、読出し制
御ロジック（ＲＣＬ）１０６０、およびシーケンサアー
ビトレーションロジック（sequencer and arbitration
logic:ＳＡＬ）１０７０を有している。
【０１２２】データシンクロナイザ１０１０およびライ
ンバッファ１０２０の構成と動作は、上述のデータシン
クロナイザ４１０およびラインバッファ４２０と同様で
あり、簡単のためここでは繰り返さない。３つの論理回
路１０５０、１０６０、および１０７０は、データ経路
制御ブロック３３０の一部として完全にまたは部分的に
実装することができる。これら３つの論理回路、ＦＩＦ
Ｏ１０３０、およびマルチプレクサ１０４０について
は、以下でさらに詳述する。
ンバッファ１０２０の構成と動作は、上述のデータシン
クロナイザ４１０およびラインバッファ４２０と同様で
あり、簡単のためここでは繰り返さない。３つの論理回
路１０５０、１０６０、および１０７０は、データ経路
制御ブロック３３０の一部として完全にまたは部分的に
実装することができる。これら３つの論理回路、ＦＩＦ
Ｏ１０３０、およびマルチプレクサ１０４０について
は、以下でさらに詳述する。
【０１２３】ある実施形態では、ＦＩＦＯ１０３０は、
少なくとも４個の画素データを記憶するのに十分な記憶
容量を有している。データの残存量があるレベル以下に
落ちると、ＦＩＦＯ１０３０は、ＦＩＦＯフル信号をロ
ーレベルにする。ＳＡＬ１０７０は、ラインバッファ１
０２０へのアクセスを制御し、読出しトランザクション
と書込みトランザクションを順序づける。ある例では、
ラインバッファ１０２０に対する読出しサイクルと書込
みサイクルとがインタリーブされる。これにより、ＳＡ
Ｌ１０７０用の実装ロジックを簡略化することができ
る。
少なくとも４個の画素データを記憶するのに十分な記憶
容量を有している。データの残存量があるレベル以下に
落ちると、ＦＩＦＯ１０３０は、ＦＩＦＯフル信号をロ
ーレベルにする。ＳＡＬ１０７０は、ラインバッファ１
０２０へのアクセスを制御し、読出しトランザクション
と書込みトランザクションを順序づける。ある例では、
ラインバッファ１０２０に対する読出しサイクルと書込
みサイクルとがインタリーブされる。これにより、ＳＡ
Ｌ１０７０用の実装ロジックを簡略化することができ
る。
【０１２４】マルチプレクサ１０４０は単一のブロック
で示されているが、通常は、数個のマルチプレクサとし
て実装される。マルチプレクサ１０４０は、TBC-Wcycle
信号の制御下で読出しトランザクションまたは書込みト
ランザクションに対応する情報を出力ライン１０４２上
に選択的に転送する。TBC-Rbank信号は、読出しが行わ
れる特定のバンク（B０またはB１）を示す。同様に、TB
C-Wbank信号は、書込み動作に対応する。TBC-Raddrバス
およびTBC-Waddrバスは、アクセスが行われるバンク内
のメモリアドレスを保持する。各ワードまたはバイトに
は、ラインバッファ１０２０の特定の態様に依存して一
時にアクセスすることができる。
で示されているが、通常は、数個のマルチプレクサとし
て実装される。マルチプレクサ１０４０は、TBC-Wcycle
信号の制御下で読出しトランザクションまたは書込みト
ランザクションに対応する情報を出力ライン１０４２上
に選択的に転送する。TBC-Rbank信号は、読出しが行わ
れる特定のバンク（B０またはB１）を示す。同様に、TB
C-Wbank信号は、書込み動作に対応する。TBC-Raddrバス
およびTBC-Waddrバスは、アクセスが行われるバンク内
のメモリアドレスを保持する。各ワードまたはバイトに
は、ラインバッファ１０２０の特定の態様に依存して一
時にアクセスすることができる。
【０１２５】書込み制御ロジック１０５０は、ある走査
線から別の走査線への移行をSRC-HREF信号に基づいて決
定し、TBC-WBANK信号を生成して、走査線がラインバッ
ファ１０２０の別のバンクに書き込まれるようにする。
TBC-WADDRは、書込みが行われるラインバッファ１０２
０中のアドレスを指定する。TBC-WINIT信号は、線の開
始を示し、書込みアドレスがゼロにセットされるように
する。TBC-WCE信号は、画素データがラインバッファ１
０２０中に書き込まれるようにする。DCLKはSCLKより速
い速度で動作するので、TBC-WCEは、書込み動作が実際
に行われるDCLK信号内の特定のサイクルを選択する。
線から別の走査線への移行をSRC-HREF信号に基づいて決
定し、TBC-WBANK信号を生成して、走査線がラインバッ
ファ１０２０の別のバンクに書き込まれるようにする。
TBC-WADDRは、書込みが行われるラインバッファ１０２
０中のアドレスを指定する。TBC-WINIT信号は、線の開
始を示し、書込みアドレスがゼロにセットされるように
する。TBC-WCE信号は、画素データがラインバッファ１
０２０中に書き込まれるようにする。DCLKはSCLKより速
い速度で動作するので、TBC-WCEは、書込み動作が実際
に行われるDCLK信号内の特定のサイクルを選択する。
【０１２６】読出し制御ロジック１０６０は、詳細に上
述した画素修飾子信号および線修飾子信号を用いて動作
する。DST-VCLR信号は、宛先イメージフレームの開始を
示す。TBC-RCE（読出しクロックイネーブル）信号は、
画素データがラインバッファ１０２０から読み出される
クロックサイクルを示す。
述した画素修飾子信号および線修飾子信号を用いて動作
する。DST-VCLR信号は、宛先イメージフレームの開始を
示す。TBC-RCE（読出しクロックイネーブル）信号は、
画素データがラインバッファ１０２０から読み出される
クロックサイクルを示す。
【０１２７】ＳＡＬ１０７０は、書込み制御ロジック１
０５０および読出し制御ロジック１０６０とインタフェ
ースし、ラインバッファ１０２０に対する読出しトラン
ザクションおよび書込みトランザクションを調整および
制御する。書込みクロックイネーブル（write clock en
able:WCE）信号は、有効なデータをラインバッファ１０
２０に書き込むことのできる期間を示す。書込みストロ
ーブ（WSTB）信号上のストローブは、データがラインバ
ッファ１０２０に書き込まれるようにする。読み出しク
ロックイネーブル（read clock enable:RCE）信号と読
出しストローブRSTBは同様に動作して、画素データがラ
インバッファ１０２０から読み出されるようにする。RI
NITは、新しい宛先水平線の生成の開始前はアクティブ
である。
０５０および読出し制御ロジック１０６０とインタフェ
ースし、ラインバッファ１０２０に対する読出しトラン
ザクションおよび書込みトランザクションを調整および
制御する。書込みクロックイネーブル（write clock en
able:WCE）信号は、有効なデータをラインバッファ１０
２０に書き込むことのできる期間を示す。書込みストロ
ーブ（WSTB）信号上のストローブは、データがラインバ
ッファ１０２０に書き込まれるようにする。読み出しク
ロックイネーブル（read clock enable:RCE）信号と読
出しストローブRSTBは同様に動作して、画素データがラ
インバッファ１０２０から読み出されるようにする。RI
NITは、新しい宛先水平線の生成の開始前はアクティブ
である。
【０１２８】上記の記載を利用すれば、アップスケーラ
１００の幾つかの実施形態を構成する方法は、当業者に
は明らかであろう。アップスケーラ１００は、幾つかの
環境で使用することができる。以下では、このような環
境の例を幾つか説明する。
１００の幾つかの実施形態を構成する方法は、当業者に
は明らかであろう。アップスケーラ１００は、幾つかの
環境で使用することができる。以下では、このような環
境の例を幾つか説明する。
【０１２９】１１．表示信号を生成する集積回路の一部
としてのアップスケーラ１００ アップスケーラ１００は、ソースイメージに対応するア
ップスケーリング済宛先イメージを生成する数個の集積
回路中で使用することができる。表示信号は、宛先イメ
ージ中の画素データを用いて生成することができる。幾
つかの例を以下に説明する。しかしながら、アップスケ
ーラ１００は、他の幾つかの環境においても、本発明の
範囲と趣旨から逸脱することなく実現することができ
る。
としてのアップスケーラ１００ アップスケーラ１００は、ソースイメージに対応するア
ップスケーリング済宛先イメージを生成する数個の集積
回路中で使用することができる。表示信号は、宛先イメ
ージ中の画素データを用いて生成することができる。幾
つかの例を以下に説明する。しかしながら、アップスケ
ーラ１００は、他の幾つかの環境においても、本発明の
範囲と趣旨から逸脱することなく実現することができ
る。
【０１３０】図１２は、アップスケーリング済イメージ
を表示するコンピュータシステムで使用することが可能
な集積回路１２００の一例のブロック図である。集積回
路１２００は、通常、マザーボード上に設置される。マ
ザーボードは、マイクロプロセッサやランダムアクセス
メモリ（ＲＡＭ）などの他の部品も収容している。集積
回路１２００には、グラフィックスコア１２１０、アッ
プスケーラ１２２０、および表示インタフェース１２３
０が含まれている。アップスケーラ１２２０はアップス
ケーラ１００に類似しているが、ここでは他の部品と協
同して動作するために特定の修正部分および／または追
加部分を有することがある。
を表示するコンピュータシステムで使用することが可能
な集積回路１２００の一例のブロック図である。集積回
路１２００は、通常、マザーボード上に設置される。マ
ザーボードは、マイクロプロセッサやランダムアクセス
メモリ（ＲＡＭ）などの他の部品も収容している。集積
回路１２００には、グラフィックスコア１２１０、アッ
プスケーラ１２２０、および表示インタフェース１２３
０が含まれている。アップスケーラ１２２０はアップス
ケーラ１００に類似しているが、ここでは他の部品と協
同して動作するために特定の修正部分および／または追
加部分を有することがある。
【０１３１】グラフィックスコア１２１０は、ＲＧＢや
ＹＵＶなどの形式でソースイメージ画素データを生成す
る。グラフィックスコア１２１０は従来のものであって
もよく、コア１２１０の例は、市販されている幾つかの
グラフィックスコントローラチップに見いだすことがで
きる。例えば、コア１２１０は、カリフォルニア州９４
５３８、フレモント、ウエストワレン街３１００のCirr
us Logic社から市販されているグラフィックスコントロ
ーラチップＣＬ−５４３６に実装されているＶＧＡコア
に一致していてもよい。このＶＧＡコアは、一般に、画
素データを供給し、この画素データを供給するプロセス
においてグラフィックス操作（例えば、ラスタ操作）を
実行することができる。グラフィックスコア１２１０
は、一般に、周知のＶＧＡ／ＳＶＧＡモードで画素デー
タを生成する。
ＹＵＶなどの形式でソースイメージ画素データを生成す
る。グラフィックスコア１２１０は従来のものであって
もよく、コア１２１０の例は、市販されている幾つかの
グラフィックスコントローラチップに見いだすことがで
きる。例えば、コア１２１０は、カリフォルニア州９４
５３８、フレモント、ウエストワレン街３１００のCirr
us Logic社から市販されているグラフィックスコントロ
ーラチップＣＬ−５４３６に実装されているＶＧＡコア
に一致していてもよい。このＶＧＡコアは、一般に、画
素データを供給し、この画素データを供給するプロセス
においてグラフィックス操作（例えば、ラスタ操作）を
実行することができる。グラフィックスコア１２１０
は、一般に、周知のＶＧＡ／ＳＶＧＡモードで画素デー
タを生成する。
【０１３２】この画素データが表すイメージは、例えば
表示画面が１２８０×１０２４の解像度を持つＬＣＤパ
ネルの場合があることから、アップスケーリングしなけ
ればならないことがある。したがって、ある実施形態で
は、アップスケーラ１２２０がこのようなアップスケー
リング操作を実行する。アップスケーラ１２２０は、ソ
ースイメージの解像度とは無関係にソースイメージを１
２８０×１０２４にアップスケーリングすることができ
る。すなわち、表示パネルは、アップスケーラ１２２０
が提供するアップスケーリング機能のために表示イメー
ジで満たされる。例えば、集積回路１２００をノートブ
ック／ラップトップ型コンピュータ（Compaq、IBM、東
芝などの会社から市販）で使用する場合、アップスケー
ラ１２２０は、ＬＣＤディスプレイがイメージで満たさ
れるようにする。
表示画面が１２８０×１０２４の解像度を持つＬＣＤパ
ネルの場合があることから、アップスケーリングしなけ
ればならないことがある。したがって、ある実施形態で
は、アップスケーラ１２２０がこのようなアップスケー
リング操作を実行する。アップスケーラ１２２０は、ソ
ースイメージの解像度とは無関係にソースイメージを１
２８０×１０２４にアップスケーリングすることができ
る。すなわち、表示パネルは、アップスケーラ１２２０
が提供するアップスケーリング機能のために表示イメー
ジで満たされる。例えば、集積回路１２００をノートブ
ック／ラップトップ型コンピュータ（Compaq、IBM、東
芝などの会社から市販）で使用する場合、アップスケー
ラ１２２０は、ＬＣＤディスプレイがイメージで満たさ
れるようにする。
【０１３３】表示インタフェース１２３０は、アップス
ケーリング済イメージの画素データを受信して、表示画
面用の表示信号を生成する。この表示画面は、ＬＣＤパ
ネルやＣＲＴ端末等とすることができる。アップスケー
ラ１２２０は、コア内に集積化したり、別の回路として
実装することができる。例えば、アップスケーラは、Ｃ
ＲＴ端末用の表示信号を生成する一方で、コア１２１０
内に集積化されていてもよい。一方、表示信号がＬＣＤ
パネル用に生成されている場合は、アップスケーラは、
ＶＧＡタイプ形式用に生成された表示データをＬＣＤパ
ネル解像度に変換するために特化して内蔵されていても
よい。表示インタフェース１２３０は、表示画面のタイ
プに依存する表示信号を周知の方法で生成する。このた
め、本発明のアップスケーラは、ＬＣＤパネル、ＣＲＴ
端末、ＬＣＤプロジェクタ、あるいは同様の表示画面用
の集積回路を実装するために用いることができる。集積
回路は、このようなタイプの表示画面の双方のための表
示信号を生成するために実装することが可能である。
ケーリング済イメージの画素データを受信して、表示画
面用の表示信号を生成する。この表示画面は、ＬＣＤパ
ネルやＣＲＴ端末等とすることができる。アップスケー
ラ１２２０は、コア内に集積化したり、別の回路として
実装することができる。例えば、アップスケーラは、Ｃ
ＲＴ端末用の表示信号を生成する一方で、コア１２１０
内に集積化されていてもよい。一方、表示信号がＬＣＤ
パネル用に生成されている場合は、アップスケーラは、
ＶＧＡタイプ形式用に生成された表示データをＬＣＤパ
ネル解像度に変換するために特化して内蔵されていても
よい。表示インタフェース１２３０は、表示画面のタイ
プに依存する表示信号を周知の方法で生成する。このた
め、本発明のアップスケーラは、ＬＣＤパネル、ＣＲＴ
端末、ＬＣＤプロジェクタ、あるいは同様の表示画面用
の集積回路を実装するために用いることができる。集積
回路は、このようなタイプの表示画面の双方のための表
示信号を生成するために実装することが可能である。
【０１３４】図１３は、フラットモニタディスプレイな
ど、他のタイプの表示装置中に実装されるようになって
いる他の実施形態の集積回路１３００のブロック図であ
る。フラットモニタは、従来のデスクトップ型コンピュ
ータシステムやテレビジョンシステムとともに使用され
る機会が増えている。集積回路１３００は、通常、使用
されているシステムの表示装置内（またはパネルガラス
上）に配置される。
ど、他のタイプの表示装置中に実装されるようになって
いる他の実施形態の集積回路１３００のブロック図であ
る。フラットモニタは、従来のデスクトップ型コンピュ
ータシステムやテレビジョンシステムとともに使用され
る機会が増えている。集積回路１３００は、通常、使用
されているシステムの表示装置内（またはパネルガラス
上）に配置される。
【０１３５】集積回路１３００は、ソースイメージデー
タをアナログ形式で受信し、自身からフラットモニタへ
送られる表示信号を本発明に従って生成する。集積回路
１３００は、アナログ-ディジタル変換器（ＡＤＣ）１
３１０、アップスケーラ１３２０、およびパネルコント
ローラ１３３０を有している。ＡＤＣ１３１０とパネル
コントローラ１３３０は、従来のものとすることができ
る。アップスケーラ１３２０はアップスケーラ１００に
類似しているが、本明細書に示される特定の構成要素と
インタフェースするように修正されている。
タをアナログ形式で受信し、自身からフラットモニタへ
送られる表示信号を本発明に従って生成する。集積回路
１３００は、アナログ-ディジタル変換器（ＡＤＣ）１
３１０、アップスケーラ１３２０、およびパネルコント
ローラ１３３０を有している。ＡＤＣ１３１０とパネル
コントローラ１３３０は、従来のものとすることができ
る。アップスケーラ１３２０はアップスケーラ１００に
類似しているが、本明細書に示される特定の構成要素と
インタフェースするように修正されている。
【０１３６】ＡＤＣ１３１０は、ソースイメージのデー
タをアナログ形式で受信して、そのソースイメージを表
すディジタルデータを従来の方法で供給する。アップス
ケーラ１３２０は、上述したように、SCLKクロックをＡ
ＤＣ１３１０に供給することができる。ある実施形態で
は、SCLK周波数は、さらなる水平アップスケーリングを
回避するように与えられている。すなわち、各入力走査
線は、宛先イメージ中の画素の数と同じ回数だけサンプ
リングされる。水平アップスケーリングされた宛先イメ
ージの画素の供給をソースイメージに依存することによ
って、一般的に、より良好な表示品質が得られる。
タをアナログ形式で受信して、そのソースイメージを表
すディジタルデータを従来の方法で供給する。アップス
ケーラ１３２０は、上述したように、SCLKクロックをＡ
ＤＣ１３１０に供給することができる。ある実施形態で
は、SCLK周波数は、さらなる水平アップスケーリングを
回避するように与えられている。すなわち、各入力走査
線は、宛先イメージ中の画素の数と同じ回数だけサンプ
リングされる。水平アップスケーリングされた宛先イメ
ージの画素の供給をソースイメージに依存することによ
って、一般的に、より良好な表示品質が得られる。
【０１３７】しかしながら、上記のサンプリング方式
は、ソースイメージが望ましくないスペクトル成分を含
んでいる場合は特に適切とはいえない。このようなスペ
クトル成分が存在する場合、各ソースイメージ走査線
は、元のソースイメージサンプリングレートでサンプリ
ングされる。
は、ソースイメージが望ましくないスペクトル成分を含
んでいる場合は特に適切とはいえない。このようなスペ
クトル成分が存在する場合、各ソースイメージ走査線
は、元のソースイメージサンプリングレートでサンプリ
ングされる。
【０１３８】アップスケーラ１３２０は、上述の考え方
に従ってDCLK周波数を生成するので、イメージは上述の
ように垂直方向にアップスケーリングされる。こうし
て、このようなDCLK信号を用いることで、アップスケー
ラ１３２０は、宛先イメージ用の画素データを生成す
る。パネルコントローラ１３３０は、画素データをアッ
プスケーラ１３２０から受信して、フラットモニタへの
表示信号を公知の方法で生成する。従って、本発明は、
ここで説明したように、フラットモニタでも使用するこ
とができる。
に従ってDCLK周波数を生成するので、イメージは上述の
ように垂直方向にアップスケーリングされる。こうし
て、このようなDCLK信号を用いることで、アップスケー
ラ１３２０は、宛先イメージ用の画素データを生成す
る。パネルコントローラ１３３０は、画素データをアッ
プスケーラ１３２０から受信して、フラットモニタへの
表示信号を公知の方法で生成する。従って、本発明は、
ここで説明したように、フラットモニタでも使用するこ
とができる。
【０１３９】上述の集積回路は、幾つかのシステムで使
用することができる。このようなシステムの例を以下に
説明する。しかしながら、本発明は、本発明の範囲と趣
旨から逸脱することなく他のタイプのシステムでも実施
することが可能である。
用することができる。このようなシステムの例を以下に
説明する。しかしながら、本発明は、本発明の範囲と趣
旨から逸脱することなく他のタイプのシステムでも実施
することが可能である。
【０１４０】１２．本発明の集積回路を用いたコンピュ
ータシステム 図１４は、本発明のアップスケーラを用いた例示のコン
ピュータシステム１４００のブロック図である。コンピ
ュータシステム１４００は、中央処理装置（ＣＰＵ）１
４１０、ランダムアクセスメモリ（ＲＡＭ）１４２０、
一つ以上の周辺装置１４３０、グラフィックスコントロ
ーラ１４６０、および表示装置１４７０を有している。
これらの構成要素のすべては、バス１４５０を介して通
信する。このバス１４５０は、実際には、適当なインタ
フェースで接続された数個の物理バスを含んでいる。
ータシステム 図１４は、本発明のアップスケーラを用いた例示のコン
ピュータシステム１４００のブロック図である。コンピ
ュータシステム１４００は、中央処理装置（ＣＰＵ）１
４１０、ランダムアクセスメモリ（ＲＡＭ）１４２０、
一つ以上の周辺装置１４３０、グラフィックスコントロ
ーラ１４６０、および表示装置１４７０を有している。
これらの構成要素のすべては、バス１４５０を介して通
信する。このバス１４５０は、実際には、適当なインタ
フェースで接続された数個の物理バスを含んでいる。
【０１４１】ＣＰＵ１４１０、ＲＡＭ１４２０および周
辺装置１４３０は、本発明のある実施形態では、従来の
ものである。ＣＰＵ１４１０は、例えば、Intel社から
市販されているPentium Processorなどのプロセッサで
あってもよい。ＲＡＭ１４２０は、命令やデータを記憶
するシステム／メインメモリを表している。命令やデー
タはハードディスクなどの周辺装置から読み出すことが
できる。ＣＰＵ１４１０は、このデータを使用して命令
を実行し、様々な機能を提供する。このような機能を提
供するに際して、コンピュータシステム１４００は本発
明を利用する。
辺装置１４３０は、本発明のある実施形態では、従来の
ものである。ＣＰＵ１４１０は、例えば、Intel社から
市販されているPentium Processorなどのプロセッサで
あってもよい。ＲＡＭ１４２０は、命令やデータを記憶
するシステム／メインメモリを表している。命令やデー
タはハードディスクなどの周辺装置から読み出すことが
できる。ＣＰＵ１４１０は、このデータを使用して命令
を実行し、様々な機能を提供する。このような機能を提
供するに際して、コンピュータシステム１４００は本発
明を利用する。
【０１４２】グラフィックスコントローラ１４６０は、
バス１４５０を介してＲＡＭ１４２０またはＣＰＵ１４
１０から既知の形式（例えば、ＲＧＢ、ＹＵＶ）で画素
データを受信する。さらに、グラフィックスコントロー
ラ１４１０は、ＣＰＵ１４１０からコマンドを受信す
る。これらのコマンドは、アップスケーリング操作を含
む画素データの変換を指定することができる。アップス
ケーリング操作の場合、ＣＰＵ１４１０は、水平および
垂直アップスケーリング率を指示する。これらの率は、
アプリケーションプログラムやユーザによるアップスケ
ーリング要求によって順次に指定することができる。
バス１４５０を介してＲＡＭ１４２０またはＣＰＵ１４
１０から既知の形式（例えば、ＲＧＢ、ＹＵＶ）で画素
データを受信する。さらに、グラフィックスコントロー
ラ１４１０は、ＣＰＵ１４１０からコマンドを受信す
る。これらのコマンドは、アップスケーリング操作を含
む画素データの変換を指定することができる。アップス
ケーリング操作の場合、ＣＰＵ１４１０は、水平および
垂直アップスケーリング率を指示する。これらの率は、
アプリケーションプログラムやユーザによるアップスケ
ーリング要求によって順次に指定することができる。
【０１４３】グラフィックスコントローラ１４１０は、
上述の集積回路１２００を有していてもよい。したがっ
て、グラフィックスコントローラ１４１０は、グラフィ
ックスデータとコマンドをバス１４５０を介して受信
し、そのコマンド中で何らかのアップスケーリング操作
が指定されていればソースイメージをアップスケーリン
グし、表示装置１４７０用の表示信号を生成する。この
表示信号に応答して、表示装置１４７０は、アップスケ
ーリングされたイメージの表示を表示装置１４７０に含
まれる表示画面上で行う。表示装置１４７０は、例え
ば、幾つかのノートブックで用いられるＬＣＤパネルと
することができる。
上述の集積回路１２００を有していてもよい。したがっ
て、グラフィックスコントローラ１４１０は、グラフィ
ックスデータとコマンドをバス１４５０を介して受信
し、そのコマンド中で何らかのアップスケーリング操作
が指定されていればソースイメージをアップスケーリン
グし、表示装置１４７０用の表示信号を生成する。この
表示信号に応答して、表示装置１４７０は、アップスケ
ーリングされたイメージの表示を表示装置１４７０に含
まれる表示画面上で行う。表示装置１４７０は、例え
ば、幾つかのノートブックで用いられるＬＣＤパネルと
することができる。
【０１４４】図１５に示される別の実施形態では、集積
回路１３００が表示装置１５７０に内蔵されている。Ｒ
ＡＭ１５７０、ＣＰＵ１４１０、および周辺装置１５３
０は図１４の対応する構成要素と同様であり、したがっ
て簡単のために説明を省略する。コンピュータシステム
１５００のこの実施形態では、グラフィックスコントロ
ーラ１５６０は、イメージをアナログデータの形式で生
成する従来の集積回路とすることができる。
回路１３００が表示装置１５７０に内蔵されている。Ｒ
ＡＭ１５７０、ＣＰＵ１４１０、および周辺装置１５３
０は図１４の対応する構成要素と同様であり、したがっ
て簡単のために説明を省略する。コンピュータシステム
１５００のこの実施形態では、グラフィックスコントロ
ーラ１５６０は、イメージをアナログデータの形式で生
成する従来の集積回路とすることができる。
【０１４５】表示装置１５７０は、フラットモニタまた
はフラットパネルプロジェクタ（例えば米国InFocus社
から市販）を備えている。ある実施形態では、表示装置
１５７０は、グラフィックスコントローラ１５６０から
アナログデータならびにHSYNC信号およびVSYNC信号を受
信する。表示装置１５７０は、上記１３００のような集
積回路およびディジタル表示画面（図示せず）を含んで
いる。ディジタル表示画面は、数個の画素（通常は水平
線の中の数個の画素）として編成される複数の表示領域
を特徴としている。表示装置１５７０は、ディジタル表
示画面を含むので、ディジタル表示装置と呼ぶこともで
きる。
はフラットパネルプロジェクタ（例えば米国InFocus社
から市販）を備えている。ある実施形態では、表示装置
１５７０は、グラフィックスコントローラ１５６０から
アナログデータならびにHSYNC信号およびVSYNC信号を受
信する。表示装置１５７０は、上記１３００のような集
積回路およびディジタル表示画面（図示せず）を含んで
いる。ディジタル表示画面は、数個の画素（通常は水平
線の中の数個の画素）として編成される複数の表示領域
を特徴としている。表示装置１５７０は、ディジタル表
示画面を含むので、ディジタル表示装置と呼ぶこともで
きる。
【０１４６】アップスケーラは、すでに述べたように、
SCLK信号をＡＤＣに供給することができる。SCLKは、同
時係属米国出願「ディジタル表示装置におけるクロック
再生のための方法及び装置」で説明されているように、
ディジタル位相同期ループ回路を用いて生成することが
できる。
SCLK信号をＡＤＣに供給することができる。SCLKは、同
時係属米国出願「ディジタル表示装置におけるクロック
再生のための方法及び装置」で説明されているように、
ディジタル位相同期ループ回路を用いて生成することが
できる。
【０１４７】集積回路１３００は、ディジタル表示画面
でサポートされる表示サイズに適合するようにイメージ
をアップスケーリングする。ディジタル表示画面がソー
スイメージと比較して特に大きい場合、本発明のアップ
スケーラは、３本以上のソースイメージ走査線を用いて
良好な表示品質を達成することができる。
でサポートされる表示サイズに適合するようにイメージ
をアップスケーリングする。ディジタル表示画面がソー
スイメージと比較して特に大きい場合、本発明のアップ
スケーラは、３本以上のソースイメージ走査線を用いて
良好な表示品質を達成することができる。
【０１４８】１３．低価格家庭用テレビジョン 上述のアップスケーラは、家庭用テレビジョンで使用す
ることもできる。家庭用テレビジョンは、全体の価格を
低く抑える必要があるという特徴を有している。一方
で、高価格テレビジョンシステムは、アップスケーリン
グ機能のための大容量フレームバッファのコストに見合
うだけの価値を有している。このように、本発明は、ア
ップスケーリング用のフレームバッファを必要としない
ことから、低価格テレビジョンに応用するのに特に適し
ている。
ることもできる。家庭用テレビジョンは、全体の価格を
低く抑える必要があるという特徴を有している。一方
で、高価格テレビジョンシステムは、アップスケーリン
グ機能のための大容量フレームバッファのコストに見合
うだけの価値を有している。このように、本発明は、ア
ップスケーリング用のフレームバッファを必要としない
ことから、低価格テレビジョンに応用するのに特に適し
ている。
【０１４９】図１６は、本発明のテレビジョン１６００
の一実施形態のブロック図である。テレビジョン１６０
０は、アナログビデオデコーダ（ＡＶＤ）１６１０、Ａ
ＤＣ１６２０、アップスケーラ１６３０、色空間変換器
１６４０、パネルインタフェース１６５０、および表示
パネル１６６０を含んでいる。ＡＶＤ１６１０は、線１
６０１上でテレビジョン信号を受信し、ＹＵＶ信号なら
びに対応するHSYNC信号およびVSYNC信号を公知の方法で
生成する。
の一実施形態のブロック図である。テレビジョン１６０
０は、アナログビデオデコーダ（ＡＶＤ）１６１０、Ａ
ＤＣ１６２０、アップスケーラ１６３０、色空間変換器
１６４０、パネルインタフェース１６５０、および表示
パネル１６６０を含んでいる。ＡＶＤ１６１０は、線１
６０１上でテレビジョン信号を受信し、ＹＵＶ信号なら
びに対応するHSYNC信号およびVSYNC信号を公知の方法で
生成する。
【０１５０】ＡＤＣ１６２０は、公知の方法でアナログ
信号をディジタル画素データに変換する。この画素デー
タは、技術上公知のＹＵＶ形式で生成することができ
る。アップスケーラ１６３０は、上述のように、ＡＤＣ
１６２０にクロック信号を供給する。このクロック信号
の周波数は、各走査線が宛先イメージ中の画素データの
数と同じ回数だけサンプリングされるように制御するこ
とができる。アップスケーラ１６３０は、ソースイメー
ジがパネル１６６０のサイズに適合するようにソースイ
メージをアップスケーリングする。上述のようにＹＵＶ
画素データをアップスケーリングすることは、当業者に
は明らかであろう。
信号をディジタル画素データに変換する。この画素デー
タは、技術上公知のＹＵＶ形式で生成することができ
る。アップスケーラ１６３０は、上述のように、ＡＤＣ
１６２０にクロック信号を供給する。このクロック信号
の周波数は、各走査線が宛先イメージ中の画素データの
数と同じ回数だけサンプリングされるように制御するこ
とができる。アップスケーラ１６３０は、ソースイメー
ジがパネル１６６０のサイズに適合するようにソースイ
メージをアップスケーリングする。上述のようにＹＵＶ
画素データをアップスケーリングすることは、当業者に
は明らかであろう。
【０１５１】色空間変換器（ＣＳＣ）１６４０の機能と
実装は、技術上周知である。ＣＳＣ１６４０は、ＹＵＶ
画素データをＲＧＢ画素データに変換する。パネルイン
タフェース１６５０は、ＲＧＢ画素データから表示信号
を生成し、宛先イメージをパネル１６６０上に公知の方
法で生成する。
実装は、技術上周知である。ＣＳＣ１６４０は、ＹＵＶ
画素データをＲＧＢ画素データに変換する。パネルイン
タフェース１６５０は、ＲＧＢ画素データから表示信号
を生成し、宛先イメージをパネル１６６０上に公知の方
法で生成する。
【０１５２】１４．ディジタルビデオカメラ 図１７は、ディジタルビデオカメラの一実施形態のブロ
ック図である。このディジタルビデオカメラは、電荷結
合素子（ＣＣＤ）撮像装置１７１０、ＡＤＣ１７２０、
アップスケーラ１７３０、およびインタレース装置（in
terlacer）１７４０を含んでいる。ＣＣＤ撮像装置１７
１０は従来のものであり、市販されている幾つかのアナ
ログ／ディジタルビデオカメラに見出すことができる。
ＣＣＤ撮像装置１７１０は、通常、ＣＣＤのサイズに応
じて７６８×４９４または５１０×４５４または５３７
×５５０のサイズのイメージを生成する。このイメージ
は、ビデオシステム（ＣＣＩＲ６０１／ＳＱＰまたはＰ
ＡＬ／ＮＴＳＣ／ＳＥＣＡＭ）に応じて、７２０×４８
５、６４０×４８５、７６８×５７５、７２０×５７５
のいずれか一つにアップスケーリングする必要がある。
ック図である。このディジタルビデオカメラは、電荷結
合素子（ＣＣＤ）撮像装置１７１０、ＡＤＣ１７２０、
アップスケーラ１７３０、およびインタレース装置（in
terlacer）１７４０を含んでいる。ＣＣＤ撮像装置１７
１０は従来のものであり、市販されている幾つかのアナ
ログ／ディジタルビデオカメラに見出すことができる。
ＣＣＤ撮像装置１７１０は、通常、ＣＣＤのサイズに応
じて７６８×４９４または５１０×４５４または５３７
×５５０のサイズのイメージを生成する。このイメージ
は、ビデオシステム（ＣＣＩＲ６０１／ＳＱＰまたはＰ
ＡＬ／ＮＴＳＣ／ＳＥＣＡＭ）に応じて、７２０×４８
５、６４０×４８５、７６８×５７５、７２０×５７５
のいずれか一つにアップスケーリングする必要がある。
【０１５３】ＡＤＣ１７２０は、アップスケーラ１７３
０がクロックを供給する間、ＣＣＤ撮像装置１７１０の
アナログ信号出力をディジタル画素データに変換する。
アップスケーラ１７３０は、イメージを希望のサイズに
アップスケーリングする。インタレース装置１７４０
は、幾つかある公知の方法のうちの一つでインタレース
信号を生成して表示信号を生成する。
０がクロックを供給する間、ＣＣＤ撮像装置１７１０の
アナログ信号出力をディジタル画素データに変換する。
アップスケーラ１７３０は、イメージを希望のサイズに
アップスケーリングする。インタレース装置１７４０
は、幾つかある公知の方法のうちの一つでインタレース
信号を生成して表示信号を生成する。
【０１５４】アップスケーラ１７３０は、ディジタルズ
ームを提供するために使用することもできる。すなわ
ち、ズーム機能を提供する高価なレンズを用いる代わり
に、アップスケーラ１７３０を使用してズーム機能を使
用者に提供することができる。同様に、アップスケーラ
は、ソースイメージの希望の部分を拡大するなどの特殊
効果を提供するために使用することができる。ソースイ
メージのアスペクト比を維持する必要がないので、アッ
プスケーラは特殊効果に特に適している。
ームを提供するために使用することもできる。すなわ
ち、ズーム機能を提供する高価なレンズを用いる代わり
に、アップスケーラ１７３０を使用してズーム機能を使
用者に提供することができる。同様に、アップスケーラ
は、ソースイメージの希望の部分を拡大するなどの特殊
効果を提供するために使用することができる。ソースイ
メージのアスペクト比を維持する必要がないので、アッ
プスケーラは特殊効果に特に適している。
【０１５５】１５．ＣＣＤビューファインダを備えたハ
イエンドディジタルカメラ 図１８は、ＣＣＤビューファインダを備えたハイエンド
ディジタルカメラの一形態１８００のブロック図であ
る。一般的な使用法では、使用者は、取り込もうとする
眺めに満足するまで、ビューファインダを用いて被写体
を見る。満足したら、使用者は、通常はボタンを押し、
ビューキャプチャリング回路１８５０を用いて現在眺め
ている被写体を取り込む。このような状況において、ア
ップスケーラは、ビューキャプチャリング回路１８５０
の経路中で使用することができる。
イエンドディジタルカメラ 図１８は、ＣＣＤビューファインダを備えたハイエンド
ディジタルカメラの一形態１８００のブロック図であ
る。一般的な使用法では、使用者は、取り込もうとする
眺めに満足するまで、ビューファインダを用いて被写体
を見る。満足したら、使用者は、通常はボタンを押し、
ビューキャプチャリング回路１８５０を用いて現在眺め
ている被写体を取り込む。このような状況において、ア
ップスケーラは、ビューキャプチャリング回路１８５０
の経路中で使用することができる。
【０１５６】このとき、ＣＣＤ撮像装置１８１０は、通
常は７６８×４９４または５１０×４９４または５３７
×５５０画素のサイズのイメージを公知の方法により供
給する。ＡＤＣ１８２０は、アナログイメージデータを
ディジタル画素データに変換してアップスケーラ１８３
０に入力する。アップスケーラ１８３０は、SCLK信号を
ＡＤＣ１８１０に供給する。
常は７６８×４９４または５１０×４９４または５３７
×５５０画素のサイズのイメージを公知の方法により供
給する。ＡＤＣ１８２０は、アナログイメージデータを
ディジタル画素データに変換してアップスケーラ１８３
０に入力する。アップスケーラ１８３０は、SCLK信号を
ＡＤＣ１８１０に供給する。
【０１５７】アップスケーラ１８３０は、ソースイメー
ジ（ＡＤＣ１８２０から受信したもの）を希望のサイズ
にアップスケーリングする。このアップスケーリングさ
れたイメージは、ここでは単に取り込まれただけである
が、便宜的に宛先イメージと呼ばれる。アップスケーラ
１８３０は、記録媒体や記録形式に応じて、通常、イメ
ージを７２０×４８５または６４０×４８５または７６
８×５７５または７２０×５７５にアップスケーリング
する。ビューキャプチャリング回路１８５０は、ビデオ
フォーマッティング、インタレース化、符号化などとい
った複数の機能のうちの一つ以上を実行して、被写体イ
メージを公知の方法で取り込むことができる。ビューキ
ャプチャリング回路１８５０の実装は、被写体イメージ
を記録するために選択された媒体や特定の規格に依存し
ている。このように、上述のアップスケーラは、ここで
説明したディジタルカメラでも使用することができる。
ジ（ＡＤＣ１８２０から受信したもの）を希望のサイズ
にアップスケーリングする。このアップスケーリングさ
れたイメージは、ここでは単に取り込まれただけである
が、便宜的に宛先イメージと呼ばれる。アップスケーラ
１８３０は、記録媒体や記録形式に応じて、通常、イメ
ージを７２０×４８５または６４０×４８５または７６
８×５７５または７２０×５７５にアップスケーリング
する。ビューキャプチャリング回路１８５０は、ビデオ
フォーマッティング、インタレース化、符号化などとい
った複数の機能のうちの一つ以上を実行して、被写体イ
メージを公知の方法で取り込むことができる。ビューキ
ャプチャリング回路１８５０の実装は、被写体イメージ
を記録するために選択された媒体や特定の規格に依存し
ている。このように、上述のアップスケーラは、ここで
説明したディジタルカメラでも使用することができる。
【０１５８】本発明のアップスケーラは、ディジタルズ
ーム（光学ズームに対するもの）を提供するように使用
することもできる。この場合、ソースイメージは本発明
のアップスケーラを用いてアップスケーリングされ、こ
のアップスケーリングされたイメージがディジタルカメ
ラを用いて表示される。さらにまた、アップスケーラ
は、特殊な効果を与えるディジタルルーペとして用いる
ことができる。
ーム（光学ズームに対するもの）を提供するように使用
することもできる。この場合、ソースイメージは本発明
のアップスケーラを用いてアップスケーリングされ、こ
のアップスケーリングされたイメージがディジタルカメ
ラを用いて表示される。さらにまた、アップスケーラ
は、特殊な効果を与えるディジタルルーペとして用いる
ことができる。
【０１５９】１６．結論 以上、本発明の様々な実施形態を説明してきたが、これ
らは単に例示に過ぎず、本発明を限定するものではな
い。したがって、本発明の広さと範囲は、上述の好適な
実施形態のいずれによっても制限されず、特許請求の範
囲およびその均等物に従って定められるべきである。
らは単に例示に過ぎず、本発明を限定するものではな
い。したがって、本発明の広さと範囲は、上述の好適な
実施形態のいずれによっても制限されず、特許請求の範
囲およびその均等物に従って定められるべきである。
【図１】本発明のアップスケーラのブロック図である。
【図２】本発明に係るソースイメージをアップスケーリ
ングする方法を示すフローチャートである。
ングする方法を示すフローチャートである。
【図３】本発明のアップスケーラの一実施形態のブロッ
ク図であり、このアップスケーラに含まれる複数のサブ
ブロックを示している。
ク図であり、このアップスケーラに含まれる複数のサブ
ブロックを示している。
【図４】本発明に係る時間軸変換器の動作の概略を示す
ブロック図である。
ブロック図である。
【図５】アップスケーリング済イメージ画素データを補
間する補間器のブロック図である。
間する補間器のブロック図である。
【図６】例示の補間方式による補間の結果として追加の
画素データが生成される一連の手順を示す図である。
画素データが生成される一連の手順を示す図である。
【図７】本発明の一実施形態におけるアップスケーラの
様々な部品におけるデータフローレートを説明するため
に同時に表示された時間軸変換器および補間器の構成要
素を含んだブロック図である。
様々な部品におけるデータフローレートを説明するため
に同時に表示された時間軸変換器および補間器の構成要
素を含んだブロック図である。
【図８】ＶＤＴＯのブロック図であり、線修飾子信号お
よびVphase値を生成する方法の一例を示している。
よびVphase値を生成する方法の一例を示している。
【図９】ＨＤＴＯのブロック図であり、画素修飾子信号
およびHphase値を生成する方法の一例を示している。
およびHphase値を生成する方法の一例を示している。
【図１０】時間軸変換器の一例のブロック図である。
【図１１】本発明のアップスケーラの様々な構成要素中
におけるデータの流れを示すタイミング図である。
におけるデータの流れを示すタイミング図である。
【図１２】本発明のアップスケーラを含むグラフィック
ススコントローラ回路の一実施形態のブロック図であ
る。
ススコントローラ回路の一実施形態のブロック図であ
る。
【図１３】本発明のアップスケーラを含むグラフィック
ススコントローラ回路の別の実施形態のブロック図であ
る。
ススコントローラ回路の別の実施形態のブロック図であ
る。
【図１４】本発明のアップスケーラを用いるコンピュー
タシステムの一実施形態のブロック図である。
タシステムの一実施形態のブロック図である。
【図１５】イメージの表示用にフラットモニタ／パネル
を用いるシステムのブロック図である。
を用いるシステムのブロック図である。
【図１６】本発明のアップスケーラを用いるテレビジョ
ンシステムの一実施形態のブロック図である。
ンシステムの一実施形態のブロック図である。
【図１７】本発明のアップスケーラを用いるディジタル
ビデオカメラの一実施形態のブロック図である。
ビデオカメラの一実施形態のブロック図である。
【図１８】ＣＣＤビューファインダ付きディジタルカメ
ラの一実施形態のブロック図である。
ラの一実施形態のブロック図である。
１００…アップスケーラ、３１０…時間軸変換器、３２
０…補間器、３３０…データ経路制御ブロック、３４０
…SCLK発振器、３５０…DCLK発振器。
０…補間器、３３０…データ経路制御ブロック、３４０
…SCLK発振器、３５０…DCLK発振器。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年５月１４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】ソースフレームレートと宛先フレームレー
トとを等しくするためには、宛先フレームを生成するた
めの対応する期間（フレーム期間(frame period)）も等
しくする必要がある。フレーム期間は、１本の走査線を
処理（ソースイメージの場合は受信、宛先イメージの場
合は生成）する期間にフレーム中の走査線の数を乗算す
ることによって計算される。ソースイメージ走査線を受
信するために必要とされる時間をTh_src、宛先水平線を
生成するために必要とされる時間をTh_dst、ソースフレ
ーム中のソース走査線の数をVtotal_src、宛先イメージ
フレーム中の線の総数をVtotal_dstで表すことにする。
フレーム期間が等しくなるためには、次の条件を満足す
る必要がある。
トとを等しくするためには、宛先フレームを生成するた
めの対応する期間（フレーム期間(frame period)）も等
しくする必要がある。フレーム期間は、１本の走査線を
処理（ソースイメージの場合は受信、宛先イメージの場
合は生成）する期間にフレーム中の走査線の数を乗算す
ることによって計算される。ソースイメージ走査線を受
信するために必要とされる時間をTh_src、宛先水平線を
生成するために必要とされる時間をTh_dst、ソースフレ
ーム中のソース走査線の数をVtotal_src、宛先イメージ
フレーム中の線の総数をVtotal_dstで表すことにする。
フレーム期間が等しくなるためには、次の条件を満足す
る必要がある。
Claims (75)
- 【請求項１】 ソースイメージフレームを垂直方向およ
び水平方向の双方でアップスケーリングして宛先イメー
ジフレームを生成する方法であって、前記ソースイメー
ジフレームが複数のソース走査線を含み、前記複数のソ
ース走査線の各々が複数のソース画素データを含み、前
記宛先イメージフレームが複数の宛先線を含み、前記複
数の宛先線の各々が複数の宛先画素データを含んでお
り、 （ａ）前記ソースイメージフレーム中に含まれる前記複
数のソース画素データを第１のクロック信号を用いて受
信するステップと、 （ｂ）第２のクロック信号を生成するステップと、 （ｃ）前記ソースイメージフレームを垂直方向および水
平方向の双方でアップスケーリングして、前記宛先イメ
ージフレームを表す前記複数の宛先画素データを生成す
るステップと、 （ｄ）前記宛先イメージフレームを表す前記複数の宛先
画素データを前記第２クロック信号を用いて提供するス
テップと、を備え、前記第２クロック信号は、前記複数
の宛先画素データを提供する時間が前記ソース画素デー
タを前記ソースイメージフレーム中に受信する期間に等
しくなるようなクロック周期を有するように生成される
方法。 - 【請求項２】 ステップ（ｃ）は、 （ｅ）ステップ（ａ）で受信された前記複数のソース画
素データをラインバッファに書き込むステップと、 （ｆ）ステップ（ｅ）で書き込まれた前記複数のソース
画素データを前記第２クロック信号を用いて読み出すス
テップと、を備えており、前記ソースイメージをアップ
スケーリングするために前記ソース画素データの一部が
複製される、請求項１記載の方法。 - 【請求項３】 （ｇ）前記アップスケーリング済イメー
ジ中の画素データを補間して前記宛先イメージを生成す
るステップを更に備える請求項２記載の方法。 - 【請求項４】 前記アップスケーリング済イメージ中の
画素データをＦＩＦＯ中に格納するステップをステップ
（ｆ）とステップ（ｇ）の間に更に備える請求項３記載
の方法。 - 【請求項５】 ステップ（ｇ）は、補間のために少なく
とも１本の現走査線および少なくとも１本の前走査線を
使用するステップを備えており、 前記現走査線および前記前走査線は、前記複数のソース
走査線に含まれている、請求項３記載の方法。 - 【請求項６】 前記ソース走査線のうちの少なくとも１
本が現走査線として複数回使用される請求項５記載の方
法。 - 【請求項７】 線修飾子信号を供給して、前記ソース走
査線のうちの前記少なくとも１本が現走査線として再度
使用される時点を示すステップを更に備える請求項６記
載の方法。 - 【請求項８】 画素修飾子信号を供給して、ステップ
（ｆ）で提供された画素データが次のソースイメージ画
素データに対応する時点を示すステップを更に備える請
求項７記載の方法。 - 【請求項９】 ソースイメージが一つ以上の前記ソース
イメージフレームを含んでおり、前記ソースイメージに
対応する宛先イメージが、前記ソースイメージフレーム
の各々に対応する宛先イメージフレームを生成すること
によって生成される、請求項１記載の方法。 - 【請求項１０】 前記第２クロック信号は、前記第１ク
ロック信号に所定の比率でロックされる、請求項２記載
の方法。 - 【請求項１１】 前記比率は、(Htotal_src×Vtotal_sr
c)／(Htotal_dst×Vtotal_dst)に等しく、ここで、Htot
al_srcおよびHtotal_dstは、各ソース走査線中の画素の
総数および各宛先線中の画素の総数をそれぞれ表してお
り、Vtotal_srcおよびVtotal_dstは、ソースイメージフ
レーム中の線の総数および宛先イメージフレーム中の線
の総数をそれぞれ表している、請求項１０記載の方法。 - 【請求項１２】 ソースイメージを垂直方向および水平
方向の双方でアップスケーリングして宛先イメージを生
成する回路であって、前記ソースイメージが複数のソー
ス走査線を含み、前記複数のソース走査線の各々が複数
のソース画素データを含み、前記宛先イメージが複数の
宛先線を含み、前記複数の宛先線の各々が複数の宛先画
素データを含んでおり、 前記ソースイメージ中に含まれる前記複数のソース画素
データを第１のクロック信号を用いて受信する受信手段
と、 第２のクロック信号を供給するクロック手段と、 前記ソースイメージを垂直および水平方向の双方でアッ
プスケーリングしてアップスケーリング済イメージを生
成するアップスケーリング手段と、を備え、 前記アップスケーリング済イメージは、前記宛先イメー
ジ中の宛先画素の数に等しい数の画素を含んでおり、前
記アップスケーリング手段は、前記アップスケーリング
済イメージに対応する画素データを前記第２クロック信
号を用いて提供し、 前記第２クロック信号は、前記アップスケーリング済イ
メージ中の画素データを提供する時間が前記ソースイメ
ージ中の前記ソース画素データを受信する期間に等しく
なるようなクロック周期を有している回路。 - 【請求項１３】 前記アップスケーリング手段は、 ラインバッファと、 前記複数のソース画素データを前記ラインバッファに書
き込む書込み手段と、 前記ラインバッファ中の前記複数のソース画素データを
読み出す読出し手段と、を備えており、前記ラインバッ
ファに記憶された画素データの一部を複製して前記アッ
プスケーリング済イメージを提供し、前記アップスケー
リング済イメージに対応する画素データが前記第２クロ
ック信号を用いて提供される、請求項１２記載の回路。 - 【請求項１４】 前記ラインバッファがデュアルポート
メモリを備えており、前記読出し動作は、前記書込み手
段が前記複数のソース画素データを書き込むポートとは
異なるポートで開始されるようになっている、請求項１
３記載の回路。 - 【請求項１５】 前記ラインバッファがシングルポート
ＲＡＭを備えている請求項１３記載の回路。 - 【請求項１６】 前記ラインバッファは、少なくとも２
本のソース走査線の画素データを記憶するのに十分な記
憶容量を有している、請求項１３記載の回路。 - 【請求項１７】 前記アップスケーリング済イメージ中
の画素データを補間して前記宛先イメージに対応する前
記複数の画素データを生成する補間器を更に備える請求
項１３記載の回路。 - 【請求項１８】 ソースイメージを垂直方向および水平
方向の双方でアップスケーリングして宛先イメージを生
成するアップスケーラ回路であって、前記ソースイメー
ジが複数のソース走査線を含み、前記複数のソース走査
線の各々が複数のソース画素データを含み、前記宛先イ
メージが複数の宛先線を含み、前記複数の宛先線の各々
が複数の宛先画素データを含んでおり、 前記複数のソース画素データをソースクロック信号を用
いて所定のソースフレームレートで受信するデータシン
クロナイザと、 宛先クロック信号を生成するクロック信号発振器と、 前記宛先クロック信号を用いて前記複数のソース画素デ
ータを受信して記憶するラインバッファと、 前記複数のソース画素データが前記ラインバッファから
読み出されるようにする制御ブロックであって、垂直方
向および水平方向の双方でアップスケーリングされたア
ップスケーリング済イメージを発生させる制御ブロック
と、を備え、前記アップスケーリング済イメージは、前
記宛先イメージ中の宛先イメージ画素データの数と同数
の画素データを含んでおり、 前記宛先クロック信号は、前記ソースフレームレートが
前記宛先フレームレートと等しくなるようなクロック周
期を有している、アップスケーラ回路。 - 【請求項１９】 前記ラインバッファから読み出された
前画素データが複製される時点を示す画素修飾子信号を
更に備える請求項１８記載のアップスケーラ回路。 - 【請求項２０】 補間のために少なくとも１本の現走査
線および少なくとも１本の前走査線を使用する補間器を
更に備え、前記現走査線および前記前走査線は前記複数
のソース走査線に含まれており、前記補間器は、前記複
数のソース走査線のうちの１本を現走査線として２回以
上使用する、請求項１９記載のアップスケーラ回路。 - 【請求項２１】 前記ラインバッファは、少なくとも２
本のソース走査線を記憶するのに十分な記憶容量を有す
るＲＡＭを備えている、請求項１８記載のアップスケー
ラ回路。 - 【請求項２２】 ソースイメージを受信し、前記ソース
イメージを表す複数のソース画素データを提供する受信
手段と、 前記受信手段に結合され、前記ソースイメージを垂直方
向および水平方向の双方でアップスケーリングして、宛
先イメージを表す複数の宛先画素データを生成するアッ
プスケーラであって、前記複数のソース画素データをソ
ースクロック信号を用いて所定のソースフレームレート
で受信するデータシンクロナイザと、宛先クロック信号
を生成するクロック信号発振器と、前記宛先クロック信
号を用いて前記複数のソース画素データを受信するライ
ンバッファと、前記複数のソース画素データが前記ライ
ンバッファから読み出されるようにする制御ブロックで
あって前記アップスケーラに前記宛先イメージを生成さ
せる制御ブロックと、を備え、前記宛先イメージは、所
定の宛先フレームレートで生成され、前記宛先クロック
信号は、前記ソースフレームレートが前記宛先フレーム
レートに等しくなるようなクロック周期を有している、
アップスケーラと、 前記宛先イメージを前記宛先フレームレートで表示する
表示画面と、を備えるイメージ表示システム。 - 【請求項２３】 コンピュータシステムを備える請求項
２２記載のシステムであって、前記コンピュータシステ
ムは、 バス上にコマンドを供給する中央処理装置（ＣＰＵ）
と、 前記バスに結合されたランダムアクセスメモリと、 ソースイメージを表す複数のソース画素データを受信す
るグラフィックスコントローラ回路と、を備えている、
請求項２２記載のシステム。 - 【請求項２４】 前記アップスケーラは、前記グラフィ
ックスコントローラとともに一つの集積回路として設け
られている、請求項２３記載のシステム。 - 【請求項２５】 前記アップスケーラは、前記表示装置
内に設けられている、請求項２３記載のシステム。 - 【請求項２６】 前記表示装置は、フラットモニタを含
んでいる、請求項２５記載のシステム。 - 【請求項２７】 テレビジョンシステムを備える請求項
２２記載のシステム。 - 【請求項２８】 ビデオカメラを備える請求項２２記載
のシステム。 - 【請求項２９】 ディジタルカメラを備える請求項２２
記載のシステム。 - 【請求項３０】 ソースイメージを受信し、前記ソース
イメージを表す複数のソース画素データを提供する受信
手段と、 前記受信手段に結合され、前記ソースイメージを垂直方
向および水平方向の双方でアップスケーリングして、宛
先イメージを表す複数の宛先画素データを生成するアッ
プスケーラであって、前記複数のソース画素データをソ
ースクロック信号を用いて所定のソースフレームレート
で受信するデータシンクロナイザと、宛先クロック信号
を生成するクロック信号発振器と、前記宛先クロック信
号を用いて前記複数のソース画素データを受信するライ
ンバッファと、前記複数のソース画素データが前記ライ
ンバッファから読み出されるようにする制御ブロックで
あって前記アップスケーラに前記宛先イメージを生成さ
せる制御ブロックと、を備え、前記宛先イメージは、所
定の宛先フレームレートで生成され、前記宛先クロック
信号は、前記ソースフレームレートが前記宛先フレーム
レートに等しくなるようなクロック周期を有している、
アップスケーラと、 前記宛先イメージを前記宛先フレームレートで表示する
表示画面と、を備えるディジタル表示装置。 - 【請求項３１】 前記ソースイメージがアナログ表示デ
ータとして受信され、前記アナログ表示データをサンプ
リングするためのソースクロックを生成するようになっ
ている請求項３０記載のディジタル表示装置。 - 【請求項３２】 前記ソースイメージは、外部発生ソー
スクロックを用いて受信され、前記宛先クロックは、前
記ソースクロックにロックされる、請求項３０記載のデ
ィジタル表示装置。 - 【請求項３３】 前記ソースイメージが第１のアスペク
ト比を有し、前記宛先イメージフレームが第２のアスペ
クト比を有し、前記第１アスペクト比は前記第２アスペ
クト比と異なっている、請求項１記載の方法。 - 【請求項３４】 前記複数の宛先線中の線の数は、前記
複数のソース走査線中の線の数と異なっている、請求項
３３記載の方法。 - 【請求項３５】 前記ステップ（ｃ）は、 （ｅ）ステップ（ａ）で受信された前記複数のソース画
素データをラインバッファに書き込むステップと、 （ｆ）ステップ（ｅ）で書き込まれた前記複数のソース
画素データを前記第２クロック信号を用いて読み出すス
テップであって、前記ソースイメージをアップスケーリ
ングするために前記ソース画素データの一部が複製され
るステップと、を備えている、請求項３４記載の方法。 - 【請求項３６】 前記ソースイメージをアナログ信号形
式で受信するステップと、 前記第１クロック信号を生成するステップと、 前記第１クロック信号を用いて前記アナログ信号をサン
プリングするステップと、を更に備える請求項１記載の
方法。 - 【請求項３７】 前記第１クロック信号は、前記ソース
イメージ中の各ソース走査線が各宛先線中の宛先画素デ
ータの数と等しい回数だけサンプリングされるような周
波数で生成される、請求項３６記載の方法。 - 【請求項３８】 前記ソースイメージが第１のアスペク
ト比を有し、前記宛先イメージフレームが第２のアスペ
クト比を有し、前記第１アスペクト比は前記第２アスペ
クト比と異なっている、請求項１３記載の回路。 - 【請求項３９】 前記複数の宛先線中の線の数は、前記
複数のソース走査線中の線の数と異なっている、請求項
３８記載の回路。 - 【請求項４０】 前記ソースイメージがアナログ信号形
式で受信される請求項１３記載の回路であって、 前記第１クロック信号を生成する手段と、 前記第１クロック信号を用いて前記アナログ信号をサン
プリングする手段であって、前記ソースイメージ中の各
ソース走査線が各宛先線中の宛先画素データの数と等し
い回数だけサンプリングされるような周波数で前記第１
クロック信号が生成されるようになっている手段と、を
更に備える請求項１３記載の回路。 - 【請求項４１】 前記ソースイメージが第１のアスペク
ト比を有し、前記宛先イメージフレームが第２のアスペ
クト比を有し、前記第１アスペクト比は前記第２アスペ
クト比と異なっている、請求項１８記載のアップスケー
ラ回路。 - 【請求項４２】 前記複数の宛先線中の線の数は、前記
複数のソース走査線中の線の数と異なっている、請求項
４１記載のアップスケーラ回路。 - 【請求項４３】 前記ソースイメージがアナログ信号形
式で受信される請求項１８記載のアップスケーラ回路で
あって、 前記第１クロック信号を生成する第２のクロック発振器
を更に備えており、前記第１クロック信号は、前記アナ
ログ信号をサンプリングするサンプリング回路に供給さ
れ、前記ソースイメージ中の各ソース走査線が各宛先線
中の宛先画素データの数と等しい回数だけサンプリング
されるような周波数で前記第１クロック信号が生成され
る、請求項１８記載のアップスケーラ回路。 - 【請求項４４】 前記ソースイメージが第１のアスペク
ト比を有し、前記宛先イメージフレームが第２のアスペ
クト比を有し、前記第１アスペクト比は前記第２アスペ
クト比と異なっている、請求項２２記載のシステム。 - 【請求項４５】 前記複数の宛先線中の線の数は、前記
複数のソース走査線中の線の数と異なっている、請求項
４４記載のシステム。 - 【請求項４６】 前記ソースイメージがアナログ信号形
式で受信され、前記アップスケーラ回路が、前記第１ク
ロック信号を生成する第２のクロック発振器を更に備え
ており、前記アナログ信号をサンプリングするサンプリ
ング回路に前記第１クロック信号が供給され、前記ソー
スイメージ中の各ソース走査線が各宛先線中の宛先画素
データの数と等しい回数だけサンプリングされるような
周波数で前記第１クロック信号が生成される、請求項２
２記載のシステム。 - 【請求項４７】 コンピュータシステム内で実行される
ようになっている請求項１記載の方法。 - 【請求項４８】 前記複数のソース走査線についての信
号データが一つの経路上で受信され、対応する同期信号
が別の経路上で受信される、請求項４７記載の方法。 - 【請求項４９】 前記ステップ（ｂ）は、(Htotal_src
×Vtotal_src)／(Htotal_dst×Vtotal_dst)に等しい比
率で前記第２クロック信号を前記第１クロック信号にロ
ックするステップをさらに備えており、ここで、Htotal
_srcおよびHtotal_dstは、各ソース走査線中の画素の総
数および各宛先線中の画素の総数をそれぞれ表してお
り、Vtotal_srcおよびVtotal_dstは、ソースイメージフ
レーム中の線の総数および宛先イメージフレーム中の線
の総数をそれぞれ表している、請求項４８記載の方法。 - 【請求項５０】 前記ラインバッファは、前記複数のソ
ース走査線のうちの２本以下を記憶するのに十分な記憶
容量を有している、請求項２記載の方法。 - 【請求項５１】 コンピュータシステム内に実装される
ようになっている請求項１２記載の回路。 - 【請求項５２】 前記複数のソース走査線についての信
号データが一つの経路上で受信され、対応する同期信号
が別の経路上で受信される、請求項５１記載の回路。 - 【請求項５３】 前記ラインバッファは、前記複数のソ
ース走査線のうちの２本以下を記憶するのに十分な記憶
容量を有している、請求項１３記載の回路。 - 【請求項５４】 前記第２クロック信号は、前記第１ク
ロック信号に所定の比率でロックされる、請求項１３記
載の回路。 - 【請求項５５】 前記比率は、(Htotal_src×Vtotal_sr
c)／(Htotal_dst×Vtotal_dst)に等しく、ここで、Htot
al_srcおよびHtotal_dstは、各ソース走査線中の画素の
総数および各宛先線中の画素の総数をそれぞれ表してお
り、Vtotal_srcおよびVtotal_dstは、ソースイメージフ
レーム中の線の総数および宛先イメージフレーム中の線
の総数をそれぞれ表している、請求項５４記載の回路。 - 【請求項５６】 コンピュータシステム内に実装される
ようになっている請求項１８記載のアップスケーラ回
路。 - 【請求項５７】 前記複数のソース走査線についての信
号データが一つの経路上で受信され、対応する同期信号
が別の経路上で受信される、請求項５６記載のアップス
ケーラ回路。 - 【請求項５８】 前記ラインバッファは、前記複数のソ
ース走査線のうちの２本以下を記憶するのに十分な記憶
容量を有している、請求項１９記載のアップスケーラ回
路。 - 【請求項５９】 前記宛先クロック信号は、前記ソース
クロック信号に所定の比率でロックされる、請求項１９
記載のアップスケーラ回路。 - 【請求項６０】 前記比率は、(Htotal_src×Vtotal_sr
c)／(Htotal_dst×Vtotal_dst)に等しく、ここで、Htot
al_srcおよびHtotal_dstは、各ソース走査線中の画素の
総数および各宛先線中の画素の総数をそれぞれ表してお
り、Vtotal_srcおよびVtotal_dstは、ソースイメージフ
レーム中の線の総数および宛先イメージフレーム中の線
の総数をそれぞれ表している、請求項５９記載のアップ
スケーラ回路。 - 【請求項６１】 前記宛先クロック信号は、前記ソース
クロック信号に所定の比率でロックされる、請求項２３
記載のシステム。 - 【請求項６２】 前記比率は、(Htotal_src×Vtotal_sr
c)／(Htotal_dst×Vtotal_dst)に等しく、ここで、Htot
al_srcおよびHtotal_dstは、各ソース走査線中の画素の
総数および各宛先線中の画素の総数をそれぞれ表してお
り、Vtotal_srcおよびVtotal_dstは、ソースイメージフ
レーム中の線の総数および宛先イメージフレーム中の線
の総数をそれぞれ表している、請求項６１記載のシステ
ム。 - 【請求項６３】 前記複数のソース走査線についての信
号データが一つの経路上で受信され、対応する同期信号
が別の経路上で受信される、請求項２３記載のシステ
ム。 - 【請求項６４】 前記ラインバッファは、前記複数のソ
ース走査線のうちの２本以下を記憶するのに十分な記憶
容量を有している、請求項２３記載のシステム。 - 【請求項６５】 コンピュータシステム内に実装される
ようになっている請求項３０記載のディジタル表示装
置。 - 【請求項６６】 前記複数のソース走査線についての信
号データが一つの経路上で受信され、対応する同期信号
が別の経路上で受信される、請求項６５記載のディジタ
ル表示装置。 - 【請求項６７】 前記宛先クロック信号は、前記ソース
クロック信号に所定の比率でロックされる、請求項６５
記載のディジタル表示装置。 - 【請求項６８】 前記比率は、(Htotal_src×Vtotal_sr
c)／(Htotal_dst×Vtotal_dst)に等しく、ここで、Htot
al_srcおよびHtotal_dstは、各ソース走査線中の画素の
総数および各宛先線中の画素の総数をそれぞれ表してお
り、Vtotal_srcおよびVtotal_dstは、ソースイメージフ
レーム中の線の総数および宛先イメージフレーム中の線
の総数をそれぞれ表している、請求項６７記載のディジ
タル表示装置。 - 【請求項６９】 前記ラインバッファは、前記複数のソ
ース走査線のうちの２本以下を記憶するのに十分な記憶
容量を有している、請求項３０記載のディジタル表示装
置。 - 【請求項７０】 イメージを表示するコンピュータシス
テムであって、 バスに結合された中央処理装置（ＣＰＵ）と、 前記バスに結合されたランダムアクセスメモリと、 前記バスに結合され、ソースイメージを受信して、前記
ソースイメージを表す複数のソース画素データを提供す
る受信手段と、 前記受信手段に結合され、前記ソースイメージをアップ
スケーリングして、宛先イメージを表す複数の宛先画素
データを生成するアップスケーラであって、前記複数の
ソース画素データをソースクロック信号を用いて所定の
ソースフレームレートで受信するデータシンクロナイザ
と、宛先クロック信号を生成するクロック信号発振器
と、前記宛先クロック信号を用いて前記複数のソース画
素データを受信するラインバッファと、前記複数のソー
ス画素データが前記ラインバッファから読み出されるよ
うにする制御ブロックであって前記アップスケーラに前
記宛先イメージを生成させる制御ブロックと、を備え、
前記宛先イメージは、所定の宛先フレームレートで生成
され、前記宛先クロック信号は、前記ソースフレームレ
ートが前記宛先フレームレートに等しくなるようなクロ
ック周期を有している、アップスケーラと、 前記宛先イメージを前記宛先フレームレートで表示する
表示画面と、を備えているコンピュータシステム。 - 【請求項７１】 前記アップスケーラがグラフィックス
コントローラ内に設置されている請求項７０記載のコン
ピュータシシテム。 - 【請求項７２】 前記アップスケーラがディジタル表示
装置内に設置されている請求項７０記載のコンピュータ
システム。 - 【請求項７３】 前記宛先クロック信号は、前記ソース
クロック信号に所定の比率でロックされる、請求項７０
記載のコンピュータシステム。 - 【請求項７４】 前記比率は、(Htotal_src×Vtotal_sr
c)／(Htotal_dst×Vtotal_dst)に等しく、ここで、Htot
al_srcおよびHtotal_dstは、各ソース走査線中の画素の
総数および各宛先線中の画素の総数をそれぞれ表してお
り、Vtotal_srcおよびVtotal_dstは、ソースイメージフ
レーム中の線の総数および宛先イメージフレーム中の線
の総数をそれぞれ表している、請求項７３記載のコンピ
ュータシステム。 - 【請求項７５】 前記ラインバッファは、前記複数のソ
ース走査線のうちの２本以下を記憶するのに十分な記憶
容量を有している、請求項７０記載のコンピュータシス
テム。
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