JPH05158464A - 解像度変換回路 - Google Patents
解像度変換回路Info
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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Abstract
(57)【要約】
【目的】表示用メモリとは解像度が異なる表示器を用い
た場合に必要となる解像度変換が、小規模なハードウェ
アにより高速に実行できるようにする。 【構成】ｍ1 ×ｎ1 ドットの表示用メモリ１は、周波数
ｆ1 のクロック信号３０２に同期してＸ方向走査され
る。この走査で表示用メモリ１から読出された表示デー
タは、クロック信号３０２によりレジスタ４にラッチさ
れる。レジスタ４の出力は周波数がｆ2 （ｆ2 ／ｆ1 ＝
ｍ2 ／ｍ1 ）のクロック信号３０３によりレジスタ５に
ラッチされ、ｍ2 ×ｎ2 ドットの表示器２のＸ方向解像
度に変換される。読出しアドレス生成回路３１では小数
部付きＹアドレスが生成され、その整数部が読出しアド
レス３０４中のＹアドレス３０６として用いられる。小
数部付きＹアドレスは、Ｘ方向の１走査毎に増分ｎ1 ／
ｎ2 が加えられて更新され、表示用メモリ１のＹ方向解
像度が表示器２のＹ方向解像度に変換される。
た場合に必要となる解像度変換が、小規模なハードウェ
アにより高速に実行できるようにする。 【構成】ｍ1 ×ｎ1 ドットの表示用メモリ１は、周波数
ｆ1 のクロック信号３０２に同期してＸ方向走査され
る。この走査で表示用メモリ１から読出された表示デー
タは、クロック信号３０２によりレジスタ４にラッチさ
れる。レジスタ４の出力は周波数がｆ2 （ｆ2 ／ｆ1 ＝
ｍ2 ／ｍ1 ）のクロック信号３０３によりレジスタ５に
ラッチされ、ｍ2 ×ｎ2 ドットの表示器２のＸ方向解像
度に変換される。読出しアドレス生成回路３１では小数
部付きＹアドレスが生成され、その整数部が読出しアド
レス３０４中のＹアドレス３０６として用いられる。小
数部付きＹアドレスは、Ｘ方向の１走査毎に増分ｎ1 ／
ｎ2 が加えられて更新され、表示用メモリ１のＹ方向解
像度が表示器２のＹ方向解像度に変換される。
Description
【０００１】
【産業上の利用分野】この発明は、表示用メモリの解像
度と表示器の解像度が異なる場合に好適な解像度変換回
路に関する。
度と表示器の解像度が異なる場合に好適な解像度変換回
路に関する。
【０００２】
【従来の技術】近年のパーソナルコンピュータ等の情報
処理機器には、その性能向上に伴って、高解像度（例え
ば横１１５２×縦９００ドット）の表示用メモリが内蔵
されたものが出現している。この情報処理機器内蔵の表
示用メモリの内容を液晶表示器やプラズマ表示器等に表
示するためには、表示用メモリと同一解像度の表示器
（フラットパネルディスプレイ）を用いるのが一般的で
ある。しかしながら、表示用メモリが高解像度の場合、
表示器も高解像度のものを用いるのでは、システム価格
が高価格となってしまう。
処理機器には、その性能向上に伴って、高解像度（例え
ば横１１５２×縦９００ドット）の表示用メモリが内蔵
されたものが出現している。この情報処理機器内蔵の表
示用メモリの内容を液晶表示器やプラズマ表示器等に表
示するためには、表示用メモリと同一解像度の表示器
（フラットパネルディスプレイ）を用いるのが一般的で
ある。しかしながら、表示用メモリが高解像度の場合、
表示器も高解像度のものを用いるのでは、システム価格
が高価格となってしまう。
【０００３】そこで、特に高解像度の表示器を必要とし
ないシステムでは、低解像度の表示器を用い、高解像度
の表示用メモリの内容を表示器の解像度に変換すること
が行われていた。
ないシステムでは、低解像度の表示器を用い、高解像度
の表示用メモリの内容を表示器の解像度に変換すること
が行われていた。
【０００４】従来、解像度の変換を行う方式として、次
の２つが知られていた。第１は、ソフトウェアにより、
高解像度表示用メモリの内容を表示器の解像度に変換す
る方式である。第２は、高解像度表示用メモリの内容
を、適切なハードウェアにより、表示器の解像度に一致
する別の低解像度表示用メモリの内容に変換させ、しか
る後に表示器に出力する方式である。
の２つが知られていた。第１は、ソフトウェアにより、
高解像度表示用メモリの内容を表示器の解像度に変換す
る方式である。第２は、高解像度表示用メモリの内容
を、適切なハードウェアにより、表示器の解像度に一致
する別の低解像度表示用メモリの内容に変換させ、しか
る後に表示器に出力する方式である。
【０００５】
【発明が解決しようとする課題】このように従来は、表
示用メモリの解像度と表示器の解像度とが異なる場合の
解像度変換方式として、ソフトウェアを用いて解像度を
行う第１の方式と、表示用メモリの内容を、適切なハー
ドウェアにより、表示器の解像度に一致する別の表示用
メモリの内容に変換させ、それを表示器に出力する第２
の方式とが知られていた。
示用メモリの解像度と表示器の解像度とが異なる場合の
解像度変換方式として、ソフトウェアを用いて解像度を
行う第１の方式と、表示用メモリの内容を、適切なハー
ドウェアにより、表示器の解像度に一致する別の表示用
メモリの内容に変換させ、それを表示器に出力する第２
の方式とが知られていた。
【０００６】上記した第１の方式は、適切な解像度変換
アルゴリズムを採用すれば、高品質の変換が行える利点
があるものの、変換時間が長いという欠点があった。ま
た、上記第２の方式は、表示用メモリの追加が必要とな
るため、コスト高となる欠点があった。
アルゴリズムを採用すれば、高品質の変換が行える利点
があるものの、変換時間が長いという欠点があった。ま
た、上記第２の方式は、表示用メモリの追加が必要とな
るため、コスト高となる欠点があった。
【０００７】この発明は上記事情に鑑みてなされたもの
でその目的は、表示用メモリとは解像度が異なる表示器
を用いた場合に必要となる解像度変換が、小規模なハー
ドウェアにより高速に実行できる解像度変換回路を提供
することにある。
でその目的は、表示用メモリとは解像度が異なる表示器
を用いた場合に必要となる解像度変換が、小規模なハー
ドウェアにより高速に実行できる解像度変換回路を提供
することにある。
【０００８】
【課題を解決するための手段】この発明は、周波数がｆ
1 の第１のクロック信号を読出しクロックとするｍ1×
ｎ1 ドットの表示用メモリの内容を、ｍ2 ×ｎ2 ドット
の表示画面を持つ表示器の解像度に変換するために、上
記表示器の表示クロックとして、周波数がｆ2（但し、
ｆ2 ／ｆ1 ＝ｍ2 ／ｍ1 ）の第２のクロック信号を用い
ると共に、表示用メモリからの表示データ読出しのため
に、第１のクロック信号に同期して更新される主走査方
向アドレス、および主走査毎に増分ｎ1 ／ｎ2 が加えら
れて更新される小数部付き副走査方向アドレスの整数部
からなる読出しアドレスを生成する読出しアドレス生成
回路と、表示用メモリから読出された表示データを第１
のクロック信号によりラッチするための第１のレジスタ
と、この第１のレジスタの内容を第２のクロック信号に
よりラッチして表示器に出力するための第２のレジスタ
とを備えたことを特徴とするものである。
1 の第１のクロック信号を読出しクロックとするｍ1×
ｎ1 ドットの表示用メモリの内容を、ｍ2 ×ｎ2 ドット
の表示画面を持つ表示器の解像度に変換するために、上
記表示器の表示クロックとして、周波数がｆ2（但し、
ｆ2 ／ｆ1 ＝ｍ2 ／ｍ1 ）の第２のクロック信号を用い
ると共に、表示用メモリからの表示データ読出しのため
に、第１のクロック信号に同期して更新される主走査方
向アドレス、および主走査毎に増分ｎ1 ／ｎ2 が加えら
れて更新される小数部付き副走査方向アドレスの整数部
からなる読出しアドレスを生成する読出しアドレス生成
回路と、表示用メモリから読出された表示データを第１
のクロック信号によりラッチするための第１のレジスタ
と、この第１のレジスタの内容を第２のクロック信号に
よりラッチして表示器に出力するための第２のレジスタ
とを備えたことを特徴とするものである。
【０００９】
【作用】上記の構成において、表示用メモリからは、読
出しアドレス生成回路により生成される読出しアドレス
で指定された表示データが、周波数ｆ1 の第１のクロッ
ク信号（読出しクロック）に同期して読出される。表示
用メモリから読出された表示データは、第１のクロック
信号により第１のレジスタにラッチされる。この第１の
レジスタの出力データは、周波数がｆ2 （ｆ1 ：ｆ2 ＝
ｍ1 ：ｍ2 ）の第２のクロック信号により第２のレジス
タにラッチされる。そして、第２のレジスタの出力デー
タが表示器に供給される。この表示器に出力される表示
データは、表示用メモリの主走査方向解像度を表示器の
主走査方向解像度に変換したものとなる。
出しアドレス生成回路により生成される読出しアドレス
で指定された表示データが、周波数ｆ1 の第１のクロッ
ク信号（読出しクロック）に同期して読出される。表示
用メモリから読出された表示データは、第１のクロック
信号により第１のレジスタにラッチされる。この第１の
レジスタの出力データは、周波数がｆ2 （ｆ1 ：ｆ2 ＝
ｍ1 ：ｍ2 ）の第２のクロック信号により第２のレジス
タにラッチされる。そして、第２のレジスタの出力デー
タが表示器に供給される。この表示器に出力される表示
データは、表示用メモリの主走査方向解像度を表示器の
主走査方向解像度に変換したものとなる。
【００１０】さて、読出しアドレス生成回路により生成
される読出しアドレス中の副走査方向アドレスには、小
数部付き副走査方向アドレスの整数部が用いられる。こ
の小数部付き副走査方向アドレスは、１回の主走査毎
に、表示用メモリの副走査方向解像度ｎ1 と表示器の副
走査方向解像度ｎ2 とで決まる増分ｎ1 ／ｎ2 が例えば
加算器により加えられて更新される。このようにして更
新される小数部付き副走査方向アドレスの整数部は、表
示用メモリの副走査方向解像度を表示器の副走査方向解
像度に変換したものとなる。
される読出しアドレス中の副走査方向アドレスには、小
数部付き副走査方向アドレスの整数部が用いられる。こ
の小数部付き副走査方向アドレスは、１回の主走査毎
に、表示用メモリの副走査方向解像度ｎ1 と表示器の副
走査方向解像度ｎ2 とで決まる増分ｎ1 ／ｎ2 が例えば
加算器により加えられて更新される。このようにして更
新される小数部付き副走査方向アドレスの整数部は、表
示用メモリの副走査方向解像度を表示器の副走査方向解
像度に変換したものとなる。
【００１１】
【実施例】図１はこの発明の一実施例に係る解像度変換
回路の構成を示すブロック図である。図１において、１
は表示イメ一ジを格納するための表示用メモリ、２は表
示用メモリ１の内容を表示するための液晶表示器、プラ
ズマ表示器等の表示器（フラットパネルディスプレイ）
である。
回路の構成を示すブロック図である。図１において、１
は表示イメ一ジを格納するための表示用メモリ、２は表
示用メモリ１の内容を表示するための液晶表示器、プラ
ズマ表示器等の表示器（フラットパネルディスプレイ）
である。
【００１２】表示用メモリ１の解像度は、図２に示すよ
うに、横（Ｘ方向）ｍ1 ×縦（Ｙ方向）ｎ1 ドットであ
る。また表示器２（の表示画面）の解像度は、図２に示
すように、横（Ｘ方向）ｍ2 ×縦（Ｙ方向）ｎ2 ドット
である。したがって、表示用メモリ１の内容を表示器２
に表示するには、図２において符号ａで示すように、解
像度ｍ1 ×ｎ1 から解像度ｍ2 ×ｎ2 への変換が必要と
なる。なお、本実施例においては、ｍ1 ＝１１５２、ｎ
1 ＝９００、ｍ2 ＝６４０、ｎ2 ＝４８０である。
うに、横（Ｘ方向）ｍ1 ×縦（Ｙ方向）ｎ1 ドットであ
る。また表示器２（の表示画面）の解像度は、図２に示
すように、横（Ｘ方向）ｍ2 ×縦（Ｙ方向）ｎ2 ドット
である。したがって、表示用メモリ１の内容を表示器２
に表示するには、図２において符号ａで示すように、解
像度ｍ1 ×ｎ1 から解像度ｍ2 ×ｎ2 への変換が必要と
なる。なお、本実施例においては、ｍ1 ＝１１５２、ｎ
1 ＝９００、ｍ2 ＝６４０、ｎ2 ＝４８０である。
【００１３】再び図１を参照すると、３は表示用メモリ
１の内容を表示器２の解像度に変換するための制御等を
行う制御部である。制御部３は、表示用メモリ１に対す
るメモリ制御信号３０１、および解像度変換のための周
波数の異なる２種のクロック信号３０２，３０３を生成
する機能を持つ。クロック信号３０２，３０３の周波数
はそれぞれｆ1 ，ｆ2 であり、その比ｆ1 ：ｆ2 は、表
示用メモリ１と表示器２の各Ｘ方向サイズの比ｍ1 ：ｍ
2 に一致するように設定される。
１の内容を表示器２の解像度に変換するための制御等を
行う制御部である。制御部３は、表示用メモリ１に対す
るメモリ制御信号３０１、および解像度変換のための周
波数の異なる２種のクロック信号３０２，３０３を生成
する機能を持つ。クロック信号３０２，３０３の周波数
はそれぞれｆ1 ，ｆ2 であり、その比ｆ1 ：ｆ2 は、表
示用メモリ１と表示器２の各Ｘ方向サイズの比ｍ1 ：ｍ
2 に一致するように設定される。
【００１４】制御部３には、表示用メモリ１に対する読
出しアドレス３０４を生成するための読出しアドレス生
成回路３１が設けられている。読出しアドレス生成回路
３１により生成される読出しアドレス３０４は、表示用
メモリ１に対する主走査方向のアドレスであるＸアドレ
ス３０５と副走査方向のアドレスであるＹアドレス３０
６からなる。
出しアドレス３０４を生成するための読出しアドレス生
成回路３１が設けられている。読出しアドレス生成回路
３１により生成される読出しアドレス３０４は、表示用
メモリ１に対する主走査方向のアドレスであるＸアドレ
ス３０５と副走査方向のアドレスであるＹアドレス３０
６からなる。
【００１５】４は表示用メモリ１から読出された表示デ
ータ１０１を制御部３からのクロック信号３０２により
ラッチするためのレジスタ（データラッチ）、５はレジ
スタ４から出力される表示データ４０１を制御部３から
のクロック信号３０３によりラッチするためのレジスタ
（データラッチ）である。このレジスタ５から出力され
る表示データ５０１は表示器２に導かれるようになって
いる。
ータ１０１を制御部３からのクロック信号３０２により
ラッチするためのレジスタ（データラッチ）、５はレジ
スタ４から出力される表示データ４０１を制御部３から
のクロック信号３０３によりラッチするためのレジスタ
（データラッチ）である。このレジスタ５から出力され
る表示データ５０１は表示器２に導かれるようになって
いる。
【００１６】図３は図１の読出しアドレス生成回路３１
のＹアドレス生成部の構成を示す。このＹアドレス生成
部は、Ｙ方向の解像度変換を実現するためのもので、Ｘ
方向の１走査毎に（主走査毎に）小数部付き増分ｎ1 ／
ｎ2 が加えられて更新される小数部付きＹアドレスを保
持するためのＹアドレスレジスタ３２と、上記小数部付
き増分ｎ1 ／ｎ2 を保持するための増分レジスタ３３
と、Ｙアドレスレジスタ３２の出力に増分レジスタ３３
の出力を加算する加算器３４とを有する。加算器３４の
加算結果は、新たな小数部付きＹアドレスとしてＹアド
レスレジスタ３２に保持される。Ｙアドレスレジスタ３
２の出力の整数部は、Ｙアドレス３０６として表示用メ
モリ１に送られる。
のＹアドレス生成部の構成を示す。このＹアドレス生成
部は、Ｙ方向の解像度変換を実現するためのもので、Ｘ
方向の１走査毎に（主走査毎に）小数部付き増分ｎ1 ／
ｎ2 が加えられて更新される小数部付きＹアドレスを保
持するためのＹアドレスレジスタ３２と、上記小数部付
き増分ｎ1 ／ｎ2 を保持するための増分レジスタ３３
と、Ｙアドレスレジスタ３２の出力に増分レジスタ３３
の出力を加算する加算器３４とを有する。加算器３４の
加算結果は、新たな小数部付きＹアドレスとしてＹアド
レスレジスタ３２に保持される。Ｙアドレスレジスタ３
２の出力の整数部は、Ｙアドレス３０６として表示用メ
モリ１に送られる。
【００１７】次に、この発明の一実施例の動作を図４の
タイミングチャートを適宜参照して説明する。表示用メ
モリ１の内容を表示器２に表示する場合、制御部３の読
出しアドレス生成回路３１は、周波数ｆ1 のクロック信
号３０２に同期して表示用メモリ１のＸアドレス３０５
を生成出力し、Ｘ方向走査を行う。また読出しアドレス
生成回路３１は、Ｘ方向の１走査の期間、その走査ライ
ンのＹアドレス３０６を生成出力する。
タイミングチャートを適宜参照して説明する。表示用メ
モリ１の内容を表示器２に表示する場合、制御部３の読
出しアドレス生成回路３１は、周波数ｆ1 のクロック信
号３０２に同期して表示用メモリ１のＸアドレス３０５
を生成出力し、Ｘ方向走査を行う。また読出しアドレス
生成回路３１は、Ｘ方向の１走査の期間、その走査ライ
ンのＹアドレス３０６を生成出力する。
【００１８】読出しアドレス生成回路３１により生成出
力されたＸアドレス３０５およびＹアドレス３０６から
なる読出しアドレス３０４は、表示用メモリ１に供給さ
れる。この表示用メモリ１には、制御部３から出力され
るメモリ制御信号３０１も供給され、クロック信号３０
２（読出しクロック）に同期した表示データ読出しが行
われる。
力されたＸアドレス３０５およびＹアドレス３０６から
なる読出しアドレス３０４は、表示用メモリ１に供給さ
れる。この表示用メモリ１には、制御部３から出力され
るメモリ制御信号３０１も供給され、クロック信号３０
２（読出しクロック）に同期した表示データ読出しが行
われる。
【００１９】この結果、表示用メモリ１から、（Ｘアド
レス３０５およびＹアドレス３０６からなる）読出しア
ドレス３０４で指定された表示データ１０１が読出され
る。この表示データ１０１はレジスタ４に導かれ、制御
部３からの周波数ｆ1 のクロック信号３０２（読出しク
ロック）に応じて同レジスタ４にラッチされる。
レス３０５およびＹアドレス３０６からなる）読出しア
ドレス３０４で指定された表示データ１０１が読出され
る。この表示データ１０１はレジスタ４に導かれ、制御
部３からの周波数ｆ1 のクロック信号３０２（読出しク
ロック）に応じて同レジスタ４にラッチされる。
【００２０】レジスタ４の出力（表示データ４０１）は
レジスタ５に導かれ、制御部３からの周波数ｆ2 のクロ
ック信号３０３（表示クロック）に応じて同レジスタ５
にラッチされる。レジスタ５の出力（表示データ５０
１）は表示器２に導かれ、同表示器２により表示クロッ
ク（クロック信号３０３）に同期して表示される。
レジスタ５に導かれ、制御部３からの周波数ｆ2 のクロ
ック信号３０３（表示クロック）に応じて同レジスタ５
にラッチされる。レジスタ５の出力（表示データ５０
１）は表示器２に導かれ、同表示器２により表示クロッ
ク（クロック信号３０３）に同期して表示される。
【００２１】本実施例において、クロック信号３０２
（読出しクロック）の周波数ｆ1 とクロック信号３０３
（表示クロック）の周波数ｆ2 との比ｆ1 ：ｆ2 は、表
示用メモリ１のＸ方向解像度（Ｘ方向サイズ）ｍ1 と表
示器２のＸ方向解像度（Ｘ方向サイズ）ｍ2 との比ｍ1
：ｍ2 に一致するように設定されている。したがっ
て、レジスタ５から表示器２に出力される表示データ５
０１は、表示用メモリ１のＸ方向の表示データに対して
正しく解像度変換（Ｘ方向解像度変換）が施されたもの
となる。なお、一般には表示器２の表示クロック（クロ
ック信号３０３）の周波数ｆ2 が優先的に決定されるこ
とから、読出しクロック（クロック信号３０２）の周波
数ｆ1 は、（ｍ1 ／ｍ2 ）・ｆ2 の計算によって決定さ
れる。
（読出しクロック）の周波数ｆ1 とクロック信号３０３
（表示クロック）の周波数ｆ2 との比ｆ1 ：ｆ2 は、表
示用メモリ１のＸ方向解像度（Ｘ方向サイズ）ｍ1 と表
示器２のＸ方向解像度（Ｘ方向サイズ）ｍ2 との比ｍ1
：ｍ2 に一致するように設定されている。したがっ
て、レジスタ５から表示器２に出力される表示データ５
０１は、表示用メモリ１のＸ方向の表示データに対して
正しく解像度変換（Ｘ方向解像度変換）が施されたもの
となる。なお、一般には表示器２の表示クロック（クロ
ック信号３０３）の周波数ｆ2 が優先的に決定されるこ
とから、読出しクロック（クロック信号３０２）の周波
数ｆ1 は、（ｍ1 ／ｍ2 ）・ｆ2 の計算によって決定さ
れる。
【００２２】さて、読出しアドレス生成回路３１のＹア
ドレス生成部に設けられたＹアドレスレジスタ３２（図
３参照）には、現在表示用メモリ１に対するＸ方向走査
中のＹアドレス３０６を持つ小数部付きＹアドレス（初
期値は、表示用メモリ１の先頭Ｙアドレスであり、小数
部は“０”）が保持されている。
ドレス生成部に設けられたＹアドレスレジスタ３２（図
３参照）には、現在表示用メモリ１に対するＸ方向走査
中のＹアドレス３０６を持つ小数部付きＹアドレス（初
期値は、表示用メモリ１の先頭Ｙアドレスであり、小数
部は“０”）が保持されている。
【００２３】Ｙアドレスレジスタ３２の出力（小数部付
きＹアドレス）は加算器３４の一方の入力に導かれる。
加算器３４の他方の入力には、増分レジスタ３３に設定
されている小数部付き増分ｎ1 ／ｎ2 が導かれる。
きＹアドレス）は加算器３４の一方の入力に導かれる。
加算器３４の他方の入力には、増分レジスタ３３に設定
されている小数部付き増分ｎ1 ／ｎ2 が導かれる。
【００２４】加算器３４は、Ｙアドレスレジスタ３２か
らの現在の小数部付きＹアドレスに増分レジスタ３３か
らの小数部付き増分ｎ1 ／ｎ2 を加算し、新たな小数部
付きＹアドレスを生成する。
らの現在の小数部付きＹアドレスに増分レジスタ３３か
らの小数部付き増分ｎ1 ／ｎ2 を加算し、新たな小数部
付きＹアドレスを生成する。
【００２５】加算器３４の加算結果はＹアドレスレジス
タ３２に導かれ、Ｘ方向の１走査が終了すると同レジス
タ３２に書込まれる。即ちＹアドレスレジスタ３２の内
容は、Ｘ方向の１走査毎に、小数部付き増分ｎ1 ／ｎ2
が加えられた小数部付きＹアドレスに更新される。この
Ｙアドレスレジスタ３２の出力の整数部は（読出しアド
レス３０４中の）Ｙアドレス３０６として表示用メモリ
１に供給される。このようにして、表示用メモリ１のＹ
方向解像度から表示器２のＹ方向解像度への変換（Ｙ方
向解像度変換）が正しく行われる。
タ３２に導かれ、Ｘ方向の１走査が終了すると同レジス
タ３２に書込まれる。即ちＹアドレスレジスタ３２の内
容は、Ｘ方向の１走査毎に、小数部付き増分ｎ1 ／ｎ2
が加えられた小数部付きＹアドレスに更新される。この
Ｙアドレスレジスタ３２の出力の整数部は（読出しアド
レス３０４中の）Ｙアドレス３０６として表示用メモリ
１に供給される。このようにして、表示用メモリ１のＹ
方向解像度から表示器２のＹ方向解像度への変換（Ｙ方
向解像度変換）が正しく行われる。
【００２６】
【発明の効果】以上詳述したようにこの発明によれば、
周波数ｆ1 の第１のクロック信号を読出しクロックとす
る解像度がｍ1 ×ｎ1 ドットの表示用メモリの内容を、
周波数ｆ2 の第２のクロック信号を表示クロックとする
表示器の解像度ｍ2 ×ｎ2 ドットに変換するために、第
１のクロック信号に同期して更新される主走査方向アド
レス、および主走査毎に小数部付きの増分ｎ1 ／ｎ2 が
加えられて更新される小数部付き副走査方向アドレスの
整数部からなる読出しアドレスを生成する読出しアドレ
ス生成回路を設け、小数部付き副走査方向アドレスによ
り副走査方向の解像度変換を実現すると共に、読出しア
ドレス生成回路により生成された読出しアドレスの指定
に応じて表示用メモリから読出された表示データを第１
のクロック信号により第１のレジスタにラッチし、この
第１のレジスタの内容を第２のクロック信号により第２
のレジスタにラッチして表示器に出力することにより、
主走査方向の解像度変換を実現するようにしたので、次
に列挙する効果を得ることができる。
周波数ｆ1 の第１のクロック信号を読出しクロックとす
る解像度がｍ1 ×ｎ1 ドットの表示用メモリの内容を、
周波数ｆ2 の第２のクロック信号を表示クロックとする
表示器の解像度ｍ2 ×ｎ2 ドットに変換するために、第
１のクロック信号に同期して更新される主走査方向アド
レス、および主走査毎に小数部付きの増分ｎ1 ／ｎ2 が
加えられて更新される小数部付き副走査方向アドレスの
整数部からなる読出しアドレスを生成する読出しアドレ
ス生成回路を設け、小数部付き副走査方向アドレスによ
り副走査方向の解像度変換を実現すると共に、読出しア
ドレス生成回路により生成された読出しアドレスの指定
に応じて表示用メモリから読出された表示データを第１
のクロック信号により第１のレジスタにラッチし、この
第１のレジスタの内容を第２のクロック信号により第２
のレジスタにラッチして表示器に出力することにより、
主走査方向の解像度変換を実現するようにしたので、次
に列挙する効果を得ることができる。
【００２７】（１）固有の解像度（ｍ1 ×ｎ1 ）を必要
とする既存のアプリケーションソフトウェアに対し、そ
れと異なる解像度（ｍ2 ×ｎ2 ）の表示器、特に、それ
より低解像度の表示器、即ち安価でコンパクトな表示器
が利用できる。
とする既存のアプリケーションソフトウェアに対し、そ
れと異なる解像度（ｍ2 ×ｎ2 ）の表示器、特に、それ
より低解像度の表示器、即ち安価でコンパクトな表示器
が利用できる。
【００２８】（２）解像度変換がハードウェアにより行
われるため変換速度の高速化が図れ、しかも表示用メモ
リの内容を表示器の解像度に一致する別の表示用メモリ
の内容に変換させるといった方式を採らないため、表示
メモリを追加する必要がなく、小規模なハードウェア構
成で済む。
われるため変換速度の高速化が図れ、しかも表示用メモ
リの内容を表示器の解像度に一致する別の表示用メモリ
の内容に変換させるといった方式を採らないため、表示
メモリを追加する必要がなく、小規模なハードウェア構
成で済む。
【図１】この発明の一実施例に係る解像度変換回路の構
成を示すブロック図。
成を示すブロック図。
【図２】図１に示す表示用メモリ１の解像度から表示器
２の解像度への変換の必要性を説明するための図。
２の解像度への変換の必要性を説明するための図。
【図３】図１の読出しアドレス生成回路３１に設けられ
たＹアドレス生成部の構成を示すブロック図。
たＹアドレス生成部の構成を示すブロック図。
【図４】Ｘ方向の解像度変換動作を説明するためのタイ
ミングチャート。
ミングチャート。
１…表示用メモリ、２…表示器、３…制御部、４…レジ
スタ（第１のレジスタ）、５…レジスタ（第２のレジス
タ）、３１…読出しアドレス生成回路、３２…Ｙアドレ
スレジスタ（第３のレジスタ）、３３…増分レジスタ、
３４…加算器、３０２…クロック信号（第１のクロック
信号）、３０３…クロック信号（第２のクロック信
号）、３０４…読出しアドレス、３０５…Ｘアドレス、
３０６…Ｙアドレス。
スタ（第１のレジスタ）、５…レジスタ（第２のレジス
タ）、３１…読出しアドレス生成回路、３２…Ｙアドレ
スレジスタ（第３のレジスタ）、３３…増分レジスタ、
３４…加算器、３０２…クロック信号（第１のクロック
信号）、３０３…クロック信号（第２のクロック信
号）、３０４…読出しアドレス、３０５…Ｘアドレス、
３０６…Ｙアドレス。
Claims (2)
- 【請求項１】 周波数ｆ1 の第１のクロック信号を読出
しクロックとする解像度がｍ1 ×ｎ1 ドットの表示用メ
モリと、 解像度がｍ2 ×ｎ2 ドットの表示画面を持ち、周波数ｆ
2 （但し、ｆ2 ／ｆ1＝ｍ2 ／ｍ1 ）の第２のクロック
信号を表示クロックとする表示器と、 前記表示用メモリからの表示データ読出しのために、前
記第１のクロック信号に同期して更新される主走査方向
アドレス、および主走査毎に小数部付きの増分ｎ1 ／ｎ
2 が加えられて更新される小数部付き副走査方向アドレ
スの整数部からなる読出しアドレスを生成する読出しア
ドレス生成回路と、 この読出しアドレス生成回路により生成された読出しア
ドレスの指定に応じて前記表示用メモリから読出された
表示データを前記第１のクロック信号によりラッチする
ための第１のレジスタと、 この第１のレジスタの内容を前記第２のクロック信号に
よりラッチして前記表示器に出力するための第２のレジ
スタとを具備し、 前記表示用メモリの内容を前記表示器の解像度に変換す
ることを特徴とする解像度変換回路。 - 【請求項２】 前記読出しアドレス生成回路は、現在の
前記小数部付き副走査方向アドレスを保持するための第
３のレジスタと、前記小数部付き増分ｎ1 ／ｎ2 を保持
するための第４のレジスタと、前第３のレジスタの内容
に前記第４のレジスタの内容を加算して、前記第３のレ
ジスタにセットするための新たな小数部付き副走査方向
アドレスを生成する加算器とを有していることを特徴と
する請求項１記載の解像度変換回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3324156A JPH05158464A (ja) | 1991-12-09 | 1991-12-09 | 解像度変換回路 |
| US07/988,314 US5532716A (en) | 1991-12-09 | 1992-12-09 | Resolution conversion system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3324156A JPH05158464A (ja) | 1991-12-09 | 1991-12-09 | 解像度変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05158464A true JPH05158464A (ja) | 1993-06-25 |
Family
ID=18162753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3324156A Pending JPH05158464A (ja) | 1991-12-09 | 1991-12-09 | 解像度変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5532716A (ja) |
| JP (1) | JPH05158464A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100448939B1 (ko) * | 1997-08-27 | 2004-11-20 | 삼성전자주식회사 | 액정 표시 장치용 해상도 변환 회로 |
| KR100525779B1 (ko) * | 1997-03-21 | 2006-01-12 | 아빅스 가부시끼가이샤 | 저밀도 도트 메트릭스 디스플레이에서 고밀도 도트 메트릭스 비트맵 이미지를 디스플레이하는 방법 및 장치 |
| USRE41522E1 (en) | 1995-10-20 | 2010-08-17 | Seiko Epson Corporation | Method and apparatus for scaling up and down a video image |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05181443A (ja) * | 1991-07-01 | 1993-07-23 | Seiko Epson Corp | コンピュータ |
| US5644758A (en) * | 1994-12-13 | 1997-07-01 | Microsoft Corporation | Bitmap block transfer image conversion |
| EP0741379A1 (en) * | 1995-05-04 | 1996-11-06 | Winbond Electronics Corporation | Scaled video output overlaid onto a computer graphics output |
| US5920327A (en) * | 1995-06-06 | 1999-07-06 | Microsoft Corporation | Multiple resolution data display |
| JP3110991B2 (ja) * | 1995-09-22 | 2000-11-20 | インターナショナル・ビジネス・マシーンズ・コーポレ−ション | 画面表示制御方法及び装置 |
| JP3713084B2 (ja) * | 1995-11-30 | 2005-11-02 | 株式会社日立製作所 | 液晶表示制御装置 |
| JPH1011009A (ja) * | 1996-04-23 | 1998-01-16 | Hitachi Ltd | 映像信号の処理装置及びこれを用いた表示装置 |
| US5742272A (en) * | 1996-04-29 | 1998-04-21 | Ati Technologies Inc. | Accelerated full screen video playback |
| KR0174152B1 (ko) * | 1996-07-02 | 1999-04-01 | 삼성전자 주식회사 | 디지털 디스플레이 모니터의 영상크기 조정장치 |
| KR200204617Y1 (ko) * | 1996-07-12 | 2000-12-01 | 윤종용 | Lcd모니터의 수직화면 제어장치 |
| US5929842A (en) * | 1996-07-31 | 1999-07-27 | Fluke Corporation | Method and apparatus for improving time variant image details on a raster display |
| US5739867A (en) * | 1997-02-24 | 1998-04-14 | Paradise Electronics, Inc. | Method and apparatus for upscaling an image in both horizontal and vertical directions |
| US7057653B1 (en) * | 1997-06-19 | 2006-06-06 | Minolta Co., Ltd. | Apparatus capable of image capturing |
| KR100252994B1 (ko) * | 1998-02-03 | 2000-04-15 | 구자홍 | 영상포맷 변환장치 |
| US6313822B1 (en) * | 1998-03-27 | 2001-11-06 | Sony Corporation | Method and apparatus for modifying screen resolution based on available memory |
| US6542999B1 (en) * | 1999-11-05 | 2003-04-01 | International Business Machines Corp. | System for latching first and second data on opposite edges of a first clock and outputting both data in response to a second clock |
| US20030112508A1 (en) * | 2001-08-17 | 2003-06-19 | Byoungyi Yoon | Method and system for controlling space magnification for stereoscopic images |
| US8810480B2 (en) | 2006-08-04 | 2014-08-19 | Apple Inc. | Methods and apparatuses for controlling display devices |
| US9582160B2 (en) | 2013-11-14 | 2017-02-28 | Apple Inc. | Semi-automatic organic layout for media streams |
| US9489104B2 (en) | 2013-11-14 | 2016-11-08 | Apple Inc. | Viewable frame identification |
| US20150254806A1 (en) * | 2014-03-07 | 2015-09-10 | Apple Inc. | Efficient Progressive Loading Of Media Items |
| CN110895918B (zh) * | 2019-06-11 | 2021-10-22 | 研祥智能科技股份有限公司 | 分辨率调整方法及其系统 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1581546A (en) * | 1976-07-08 | 1980-12-17 | Xenotron Ltd | Compression and expansion of scanned images |
| JPH0744641B2 (ja) * | 1983-06-06 | 1995-05-15 | キヤノン株式会社 | 画像変倍処理装置 |
| US4680720A (en) * | 1983-10-17 | 1987-07-14 | Kabushiki Kaisha Toshiba | Dot interpolation control system |
| JP2710123B2 (ja) * | 1988-01-29 | 1998-02-10 | キヤノン株式会社 | 画像拡大装置 |
-
1991
- 1991-12-09 JP JP3324156A patent/JPH05158464A/ja active Pending
-
1992
- 1992-12-09 US US07/988,314 patent/US5532716A/en not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE41522E1 (en) | 1995-10-20 | 2010-08-17 | Seiko Epson Corporation | Method and apparatus for scaling up and down a video image |
| USRE42656E1 (en) | 1995-10-20 | 2011-08-30 | Seiko Epson Corporation | Method and apparatus for scaling up and down a video image |
| USRE43641E1 (en) | 1995-10-20 | 2012-09-11 | Seiko Epson Corporation | Method and apparatus for scaling up and down a video image |
| KR100525779B1 (ko) * | 1997-03-21 | 2006-01-12 | 아빅스 가부시끼가이샤 | 저밀도 도트 메트릭스 디스플레이에서 고밀도 도트 메트릭스 비트맵 이미지를 디스플레이하는 방법 및 장치 |
| KR100448939B1 (ko) * | 1997-08-27 | 2004-11-20 | 삼성전자주식회사 | 액정 표시 장치용 해상도 변환 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5532716A (en) | 1996-07-02 |
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