JP2006004114A - 解像度変換回路及び表示装置 - Google Patents

Abstract

【課題】 解像度変換処理において入力画素毎に異なる使用回数（解像度変換処理に使用される回数または対応する出力画素数）に対応するための記憶手段とその制御手段とを簡略化することを目的とする。
【解決手段】 入力された入力画像を解像度変換して出力画像を出力する解像度変換回路であって、入力画像を記憶する第１の記憶手段と、入力画像及び出力画像の画素数を使用して、出力画像の出力画素毎に、解像度変換処理による出力画素を生成するために必要な入力画像の入力画素を対応付ける入力画素対応付け手段と、を有し、対応付けした入力画素を使用して解像度変換処理を行う。
【選択図】 図１

Description

本発明は、解像度変換で出力画素毎に、出力画素生成するために必要な入力画素を対応付けることで、任意の出力画素を解像度変換処理により生成することを可能とした解像度変換回路及び表示装置に関する。

従来の解像度変換処理は、入力画像が入力されると、入力画素を順次、解像度変換処理を行うことで、これに対応した出力画素が生成される「信号処理装置」がある（例えば特許文献１参照）。また、入力画像を同一走査線上の画素で並列化してフィルタ処理を行う「フィルタ演算装置」がある（例えば特許文献２参照）。

高解像度の画像を表示する方法として、出力画像に応じて光の反射または透過光量を変調する光変調素子と、入射した光を必要に応じて偏向する機能をもつ偏向素子を使用して、光変調素子には１フレームの画像を時間分割で複数のサブフレームを順次表示し、光偏向素子で前記光変調素子からの光を偏向し、この偏向に対応したサブフレームを前記光変調素子に表示して、時間分割で光変調素子の解像度以上の画像を表示する方法がある。

このような従来技術として、光偏向素子として複屈折板を使用し、これと偏光を使用して時間分割で表示を行う原理を開示しているものがある（例えば特許文献３参照）。また、偏光方向制御用液晶パネルと水晶板を使用して同様に時間分割で表示を行う方法が開示されている（例えば特許文献４参照）。これらの表示方法では、時間分割を行うための各サブフレームは、もとの１フレームに対して、それぞれ離散的なデータの組み合わせとなる。
特開２００１−１４２４５１号公報 特開２００１−１４３０６０号公報 特開平６−３２４３２０号公報 特許第２９３９８２６号公報

しかしながら、特許文献１及び２記載の従来技術では、入力された画像を順次処理を行い、これに対応した出力画素を生成することになる。また、上記従来技術による解像度変換では、入力された画像を順次解像度変換処理を行うため、特に特許文献３、特許文献４それぞれに記載の表示装置では、時間分割を行うためのサブフレームを一度それぞれのサブフレーム専用のフレームメモリやバッファに保持して、これを切り替えて順次表示を行う必要があった。これにはサブフレーム用のフレームメモリ、バッファとその制御回路が必要であった。

以上のように、各従来技術において、時分割で高精細表示を行うためには、表示に使用するサブフレームを記憶するための記憶素子および、記憶素子の制御に使用する周辺回路部品が必要である。高精細化のための部品によるコストの増加について、従来技術は解決策を与えていない。

本発明は、上記事情に鑑みてなされたものであり、解像度変換処理において入力画素毎に異なる使用回数（解像度変換処理に使用される回数または対応する出力画素数）に対応するための記憶手段とその制御手段とを簡略化することを目的とする。

また、本発明は、出力画像中の任意画素の解像度変換処理を実現することを目的とする。

また、本発明は、解像度変換の処理を構成する処理手段の速度を向上させることなく解像度変換の処理速度を向上させることを目的とする。

また、本発明は、出力画素の解像度変換に必要な入力画素の特定と、互いの位置情報を算出する処理速度を向上させることを目的とする。

また、本発明は、記憶手段で書き込み、読み出し時には、直接使用する信号による制御を可能とすることで周辺の制御回路を簡略化し、記憶手段内部は無駄な記憶容量を持つことなく機能する記憶手段を得ることを目的とする。

また、本発明は、出力画素の出力画像での位置により解像度変換に必要な入力画素を特定する具体的方法、及び、解像度変換に使用する出力画素と入力画素の互いの位置関係をもとめることを目的とする。

また、本発明は、出力画像の出力画素が必要とする入力画素を特定することで解像度変換を行う表示装置を実現することを目的とする。

また、本発明は、解像度変換の処理順序を任意にすることで、時分割による表示で高解像度化を行う表示方法で、時分割に対応した画素の再配列を不要にし、低コスト化を実現する。

また、本発明は、解像度変換のための処理部に、処理に必要な複数の入力画素を同時に入力させることで、処理部が、必要な入力画素の準備のための時間を削減し高速の処理を実現することを目的とする。

また、本発明は、処理部に処理に必要な入力画素を同時に出力するための具体的な方法を示す。

また、本発明は、解像度変換処理に必要な入力画素を処理部へ同時に出力することで、処理に必要なデータを準備するための時間を減少させ解像度変換処理を高速に行うことを目的とする。

また、本発明は、処理部が必要な入力画素を同時に取得するための、記憶素子の書き込み制御することで、記憶素子に一度アクセスすることで必要な入力画素を処理部へ出力し、処理部に必要な入力画素を準備する時間を削減して高速処理を実現することを目的とする。

また、本発明は、記憶手段を制御して処理部が同時に必要とする入力画素を同時に得ることを目的とする。

また、本発明は、記憶手段への書き込み制御を行うことで、安価な記憶手段を使用して処理部が同時に必要とする入力画素を同時に得ることを目的とする。

また、本発明は、光偏向素子にホメオトロピック配向をなすキラルスメクチックC相よりなる液晶を使用することで、光偏向素子の動作音なく、偏向量の制御が容易な光偏向素子を実現することを目的とする。

かかる目的を達成するために、請求項１記載の発明は、入力された入力画像を解像度変換して出力画像を出力する解像度変換回路であって、入力画像を記憶する第１の記憶手段と、入力画像及び出力画像の画素数を使用して、出力画像の出力画素毎に、解像度変換処理による出力画素を生成するために必要な入力画像の入力画素を対応付ける入力画素対応付け手段と、を有し、対応付けした入力画素を使用して解像度変換処理を行うことを特徴とする。

請求項２記載の発明は、請求項１記載の発明において、第１の記憶手段は、入力画素を特定する条件により任意の入力画素を読み出し、出力画像中の任意の出力画素を特定することで、任意の出力画素を解像度変換処理で生成するために必要な入力画素を対応付けて、解像度変換処理を行うことを特徴とする。

請求項３記載の発明は、請求項１又は２記載の発明において、解像度変換処理の複数の工程毎に処理手段を有し、各処理手段はそれぞれ順次処理のタイミングをずらして、かつ互いに並列に処理を行うことで、解像度変換処理全体では複数の出力画素を順次処理することを特徴とする。

請求項４記載の発明は、請求項１から３のいずれか１項に記載の発明において、出力画素の解像度変換に必要な入力画素の位置と、解像度変換処理の対象である出力画素と入力画素との位置関係を、出力画素について予め計算により求め、計算結果を、出力画素の出力画像における位置を参照して記憶する第２の記憶手段を有し、出力画素の出力画像における位置に応じて、第２の記憶手段から読み出すことで解像度変換処理に必要な入力画素の特定と、入力画素の位置関係を得ることを特徴とする。

請求項５記載の発明は、請求項１から４のいずれか１項に記載の発明において、第１の記憶手段は、書き込み又は読み出しを制御するインターフェースからは入力画像における入力画素の位置を、走査線の本数と走査線上の位置とによって制御し、実際のメモリ内部はインターフェースに入力された情報を元に、少なくとも書き込み又は読み出しの制御に必要とする以外には記憶された内容の途中には未使用部分を作成しないよう制御することを特徴とする。

請求項６記載の発明は、請求項１から５のいずれか１項に記載の発明において、入力画素対応付け手段は、入力画像の水平方向画素数をａ（自然数）、出力画像の水平方向画素数をｂ（自然数）、出力画素の水平方向の位置をｍ（画面上左上を０として、０〜出力画素水平方向画素数−１の整数）、入力画素の垂直方向画素数をｘ（自然数）、出力画素の垂直方向画素数をｙ（自然数）、出力画素の垂直方向の位置をｎ（画面左上を０として、０〜出力画素垂直方向画素数−１の整数）、（ａ−１）／（２×ｂ）＋ｍ×（ａ−１）／ｂの計算結果をＭ、（ｘ−１）／（２×ｙ）＋ｎ×（ｘ−１）／ｙの計算結果をＮ、とした場合に、（ｍ，ｎ）で示される出力画素に対して、少なくともＭ，Ｎの整数部分を元に、解像度変換処理による出力画素の生成に必要な入力画素の対応付けを行い、Ｍ、Ｎの小数部分を元に対応付けた出力画素と入力画素の位置関係を示すことを特徴とする。

請求項７記載の発明は、請求項１から６のいずれか１項に記載の解像度変換回路を有し、解像度変換回路を使用して、解像度変換を行うことを特徴とする。

請求項８記載の発明は、請求項７記載の発明において、出力画像に応じて光の反射または透過光量を変調する光変調素子と、入射した光を必要に応じて偏向する光偏向素子と、を有し、光変調素子には、１フレームの画像を時間分割で複数のサブフレームを順次表示し、光偏向素子で光変調素子からの光を偏向し、光偏向に対応したサブフレームを光変調素子に表示して、時間分割で光変調素子の解像度以上の画像を表示し、時間分割で表示を行うために必要な出力画素の順序で、解像度変換を行うことを特徴とする。

請求項９記載の発明は、入力された入力画像を用いて解像度変換を行う処理部を備え、該処理部で入力画像を処理して出力画像を出力する画像変換回路であって、前記入力画像を記憶する第１の記憶手段と、該第１の記憶手段から入力画像を記憶する少なくとも複数の第２の記憶手段と、該第２の記憶手段を制御する制御手段と、を有し、該制御手段で、記憶手段１から解像度変換に必要な入力画素を異なる第２の記憶手段を記憶し、前記処理部に処理を行うために必要な入力画素を同時に出力することを特徴とする。

請求項１０記載の発明は、入力された入力画像を用いて解像度変換を行う処理部を備え、処理部で入力画像を処理して出力画像を出力する解像度変換回路であって、入力画像を記憶する第１の記憶手段と、第１の記憶手段の出力を制御して処理部へ出力する制御手段と、を有し、制御手段で第１の記憶手段から出力される入力画素のタイミングと、出力される入力画像の入力画素の組合せとを調整することで、処理部に処理を行うために必要な入力画素を同時に出力することを特徴とする。

請求項１１記載の発明は、請求項１０記載の発明において、制御手段は、第１の記憶手段から出力された入力画素を記憶するレジスタと、出力された入力画素をレジスタへ入力または直接出力するかを切り替える切り替え部と、処理部から出力される出力画像内の出力画素位置の情報を元に、切り替え部を制御する切り替え制御部と、を有し、出力画素の出力画像内での位置の情報から、レジスタを使用して、第１の記憶手段から出力される複数の入力画素のタイミングを調整することで、制御回路から処理部に入力画素を同時に出力することを特徴とする。

請求項１２記載の発明は、入力された入力画像を用いて解像度変換を行う処理部を備え、処理部で入力画像を処理して出力画像を出力する解像度変換回路であって、入力画像を記憶する第１の記憶手段を有し、第１の記憶手段は、複数のアドレスを入力する機能を持ち、入力された複数のアドレスに対応した入力画素を、解像度変換を行う処理部に出力することで、処理部に処理を行うために必要な入力画素を同時に出力することを特徴とする。

請求項１３記載の発明は、入力された入力画像を用いて解像度変換を行う処理部を備え、処理部で入力画像を処理して出力画像を出力する解像度変換回路であって、入力画像を記憶する第１の記憶手段と、第１の記憶手段の前段で、入力画素の制御を行う制御手段と、を有し、制御手段は、第１の記憶手段へ書き込む入力画素の、入力する第１の記憶手段内の記憶領域を制御することで、処理部へ入力画素を同時に出力することを特徴とする。

請求項１４記載の発明は、請求項１３記載の発明において、制御手段は、処理部が同時に必要な入力画素を一組として、同じ組の入力画素を、第１の記憶手段の同時にアクセス可能な、又は１度のアクセスで同時に出力可能な記憶領域に書き込む制御を行い、処理部に処理を行うために必要な入力画素を同時に出力することを特徴とする。

請求項１５記載の発明は、入力された入力画像を用いて解像度変換を行う処理部を備え、処理部で入力画像を処理して出力画像を出力する解像度変換回路であって、入力画像を記憶する第１の記憶手段と、第１の記憶手段の前段で、入力画素の制御を行う制御回路と、を有し、制御手段は、処理部が必要とする入力画素の順序を実現できるように、第１の記憶手段に入力画素の書き込む順序を制御することで、第１の記憶手段は連続してアクセスを行うことを特徴とする。

請求項１６記載の発明は、請求項１０から１４のいずれか１項に記載の解像度変換回路を有し、入力された信号により光を変調する光変調素子と、光変調素子からの変調された光を偏向する光偏向素子と、を有し、入力画像から時分割表示を行うためのサブフレームを作成して、各サブフレームは時間分割で表示位置を変更しながら表示を行い、光偏向素子としてホメオトロピック配向をなすキラルスメクチックC相よりなる液晶を使用したことを特徴とする。

本発明によれば、解像度変換において、出力画素を生成するために必要な入力画素を対応付けることで、従来、入力画素毎に異なった期間や回数を保持することが必要ない記憶手段と、記憶手段の制御手段とが簡略化でき、部品点数が削減され低コスト化が実現できる。

以下、本発明を実施するための最良の形態について添付図面を参照して詳細に説明する。

表示装置で表示を行うために入力される画像を入力画像また画素を入力画素、この入力画像を画像処理後の画像を出力画像また画素を出力画素とする。

本発明は、出力画像中の任意の出力画素について、解像度変換処理により、前記出力画素を生成するために必要な入力画素を対応付けることにより、表示に必要な出力画素の順序で解像度変換を可能としたものである。具体的な例を示し以下に説明する。

解像度６４０×４８０の画像を入力し、表示する画像が１０２４×７６８について示す。入力画像は解像度６４０×４８０の画像、出力画像は解像度１０２４×７６８の画像である。入力画像は、記憶手段に記憶される。このとき、入力画素は入力画像内の位置の情報を元に読み出しが可能な方法で書き込みを行う。

望ましい方法としては、入力画像の走査線ｘ本目、走査線内でａ番目を指定することで該当する位置の入力画素を参照することで、アクセスを行うための制御回路を簡素化することができる。

一般に画像は制御信号としてクロック、水平同期信号、垂直同期信号を使用して画素位置を特定する。ゆえに、走査線の位置および走査線内の位置を示す方法で記憶素子に書き込み読み出しを制御することは、特別な制御回路が不要になることで、部品コストを低減することができる。

記憶素子としては書き込み読み出しを行うデータを、アドレスと１対１で対応させるランダムアクセス可能な記憶素子（SRAM、DRAM、１T-SRAM（１個のトランジスタから構成されるSRAM相当のメモリ。ここではあくまでもアドレス制御によるランダムアクセスメモリの１例として記載）等）を使用することができる。

例としては、記憶素子のアドレスとして２０bitを使用する場合、上位１０bitを走査線の本数、下位１０bitを走査線内の位置に対応させることで走査線１０２４本、１走査線に１０２４画素を持つ入力画像まで対応することができる。

より好ましくは、画素の書き込み読み出しは上記同様に走査線の本数と走査線内の位置を示す値を元にアクセスし、実際に記憶素子を構成する記憶素子にはこの値を内部で変換して、順次書き込みを行うことで、無用な記憶容量を消費することなく必要な量の記憶容量の記憶手段を使用することができる。

一例としては、対応する解像度を設定することで、効率の良い記憶容量設定の効果が現れる。XGAまでの解像度対応する記憶容量を設定すると、走査線上の画素は１０２４、走査線は７６８本となり、記憶容量は１０２４×７６８個の画素を記憶する容量で対応することができる（カラー表示の場合、１画素の容量は２４bit）。

比較のためにアドレスを単純に分離する方法を用いると、操走査線上の画素はアドレス１０bitで対応が可能だが、走査線７６８本もアドレスとしては１０bitが必要となり、記憶容量として前述の方法に比べて１０２４×２５６個の画素に対応する記憶容量が未使用となる。

続いて、計算により出力画素から解像度変換に必要な入力画素を特定する方法を示す。入力画像の水平方向画素数をａ（自然数）、出力画像の水平方向画素数をｂ（自然数）、出力画素の水平方向の位置をｍ（画面上左上を０として、０〜出力画素水平方向画素数−１の整数）、入力画素の垂直方向画素数をｘ（自然数）、出力画素の垂直方向画素数をｙ（自然数）、出力画素の垂直方向の位置をｎ（画面左上を０として、０〜出力画素垂直方向画素数−１の整数）として、
（ａ−１）／（２×ｂ）＋ｍ×（ａ−１）／ｂ・・・式(１)の計算結果をＭ、
（ｘ−１）／（２×ｙ）＋ｎ×（ｘ−１）／ｙ・・・式(２)の計算結果をＮとすると、（ｍ，ｎ）で示される出力画素の解像度変換に使用される入力画素は、少なくともＭ，Ｎを元に算出し、出力画素と入画素の位置関係は、少なくとも前記計算結果Ｍ，Ｎの小数部分を元に算出することができる。

解像度変換の一例として、近傍４点バイリニア法による説明を行う。本発明は、この例により制限を加えられるものではない。近傍４点バイリニア法以外にも、キュービックコンボリューション等で使用する入力画素の特定に使用することができる（以下、近傍４点バイリニア法について説明する）。尚、近傍４点バイリニア法の例では、Ｍ，Ｎの整数部Ｍ’、Ｍ’＋１、Ｎ’、Ｎ’＋１で示される位置の画素を用いることで近傍４点バイリニアによる解像度変換を行うことができる（以下近傍４点バイリニア方を線形補間と示す。）。

図１は本実施例の構成を示すブロック図である。図中１０１は解像度検出部である。一例を示せば画像の制御信号であるクロック、水平・垂直同期信号を計数することで、解像度を検出する。具体的には、走査線の本数と、１走査線中の画素の数を検出する。

入力画像は、クロック、水平・垂直同期信号でアクセス可能な記憶手段１０２に記憶される。解像度検出部１０１で検出された解像度は、演算部１０３へ入力される。このブロック図では、出力画素の処理順序を制御する出力画素制御部１０４を用いて出力画素の処理順序を制御する。出力画素制御部１０４から出力画素の出力画像内の位置を示す信号が演算部１０３へ入力される。

ルックアップテーブル１０５は、出力画像の解像度、出力画像の走査線数、走査線内の画素数等、演算に必要な定数が入力されている。演算部１０３では、解像度変換に必要な情報を用いて解像度変換を行う。

ここで、演算部１０３では、入力された入力画像の垂直・水平方向画素数、出力画像の垂直・水平方向画素数、出力画素の垂直・水平方向の位置を使用して式（１）、式（２）を計算する。式（１）、（２）は除算を含むが、分母はいずれも出力画像の水平方向の画素数と該画素数の１／２、出力画像の垂直方向の画素数と該画素数の１／２である。これらは解像度変換後の出力画像の対象が変化しない限り、一定の数値であるため、予めルックアップテーブル１０５に乗算で処理できる数値として記憶することができる。これにより、式（１）、（２）は乗算と加算および数値をシフトまたは有効部分のみを抽出することで処理することができる。
これにより、演算の高速化が可能となる。

図２は、演算部（図１、１０３）の構成を示すブロック図である。入力された入力画像水平方向画素数は加算器２０１で−１を加算される。結果は、１／（２×出力画素水平方向画素数）に相当する数値（図１中１０５から入力）と乗算器２０２で乗算を行う。好ましくは、これら演算と平行して、出力画素水平位置（図１、１０４より入力）と入力画像水平方向画素数−１の演算結果および、１／出力画素水平方向画素数に相当する数値（図１中１０５から入力）と乗算を行う。

演算結果は整数に同等する部分を抽出することで、解像度変換に使用する入力画素の位置情報となる。演算結果の整数部と整数部＋１により入力画像の記憶手段から、水平方向の位置として対応する入力画素を読み出す。簡便のため、ここでは水平方向についてしめしているが、実際には、好ましくは平行して垂直方向についても同様の演算を行った結果、垂直方向の対応する走査線位置が算出される。解像度変換を行うために、算出された走査線全てについて、水平方向の位置の入力画素を読み出す。

式（１）の演算結果の小数部分は、入力画素間を１とした時の出力画素から左上の入力画素までの水平距離を示す。以上の結果から、式(１)、(２)で読み出された入力画素をA,B,C,D、式（１）、（２）の小数部分をE,Fとすると、出力画素は式(３)で示される。
出力画素＝（１−Ｅ）×（１−Ｆ）×Ａ＋Ｅ×（１−Ｆ）×Ｂ＋（１−Ｅ）×Ｆ×Ｃ＋Ｅ×Ｆ×Ｄ・・・式（３）

この計算式も、乗算と和算で示され、高速な演算処理が可能である。尚、本実施例による入力画素と出力画素の配置を図３に示す。

入力画素３０１のピッチを１として、各出力画素３０２の最も近い左上の入力画素との水平、垂直の距離がそれぞれ式（３）のE,Fである。この実施例では、出力画素３０２同士のピッチを仮に１’とすると最外部のドットは同じく最外部の入力画素に対して１’×１／２で示される。本実施例により画素の配置が制限されることはない。

以上のことから、本実施例１によれば、出力画素の出力画像内の位置を元に解像度変換に必要な入力画素と、入力画素と出力画素の位置を求めることができ、かつ処理に使用する演算は乗算と加算で実現することができ（除算は、出力画像の解像度により決定される定数のため、逆数を予めルックアップテーブル等に記憶することで、乗算で処理する）、高速に処理を行うことができる。また、出力画素の出力画像内の位置を決定することのみで解像度変換を行うことができるため、表示に必要な順序で解像度変換を行うことができる。

解像度変換部分及び画像処理の内容について説明する。本実施例で示す工程は出力画素の出力画像内での位置から解像度変換に必要な入力画素および入力画素、出力画素の位置関係を計算する工程１と、入力画素の値と位置関係を用いて実際に解像度変換を行う工程２に分割される。

以下に例を示して説明する。変化しない定数は予め処理をしてルックアップテーブル（以下LUTという）またはメモリ等に記憶して、必要に応じて読み出して使用することで、処理を高速化することができる。

図４にブロック図を示す。加算処理と積算処理をそれぞれ２回繰り返す工程について説明する。工程に含まれる各処理をステップと示す。全てのステップの処理が終了する毎に新規の処理を行うものを図４（ｂ）に示す。図４（ｂ）では各ステップをボックスで示している。この場合、処理するステップが増加するに従い新規の処理を行う間隔は長くなり、同時に処理結果の出力の間隔も同じく長くなる。この場合、高速化を行うためには、各ステップの処理速度を高速化するほか方法は無く、このためには非常に高いコストが必要となる。

図４（ａ）では、ステップ毎にタイミングをずらして並列に処理を行うため、１つのステップの時間で順次新たな処理が行われ、同じく処理結果の出力も１つのステップの期間で出力される。速度の異なるステップで構成された工程では最も遅いステップの期間で順次処理が行われる。

具体的には、前記工程１では、図２に示したブロック図で、２０２から２０４に計算結果を入力するステップ、２０３の計算のステップ、および２０４の計算のステップを並列にそれぞれタイミングをずらすことで、全ての処理の終了を待つことなく順次処理を行うことができる。

また、前記工程（式（３）に示す工程）についても、計算に必要なデータの入力ステップ、各項の積算のステップ、積算結果である４項の加算するステップをそれぞれ同様の処理を使用することで全ての処理の終了を待つことなく順次処理することができる。

並列に複数の処理手段を設け、かつ順次処理をずらして行うことで解像度変換処理の結果出力される出力画素を処理回路の処理速度を高速化させること無く高速化することができる。

出力画素に対応して、解像度変換に使用する入力画素の走査線と走査線内の画素の位置および、入力画素と出力画素の位置関係を予め計算しておき、記憶手段１０２に記憶して、対応する出力画素の出力画像中の位置を元に、これらの数値を読み出すことで、逐次計算を行う処理に比べて高速に解像度変換を行う。

具体的には前記式（１）、（２）に相当する部分の計算と、計算結果から求められる解像度変換に必要な入力画素と、入力画素と出力画素の位置を記憶手段１０２に予め記憶するものである。

記憶手段１０２に使用する記憶素子としては、出力画素の出力画像内の位置で必要なデータを取り出すことが必要なことからSRAM、DRAM、１T-SRAM（１個のトランジスタから構成されるSRAM相当のメモリ。ここではあくまでもアドレス制御によるランダムアクセスメモリの一例として記載）等のランダムアクセス可能なアドレスで書き込み、読み出しの制御を行う記憶素子を使用することができる。

全ての画素に必要なデータを記憶することで、本発明のあらかじめ計算することによる処理速度を高速にすることは実現できる。入力画素と出力画素の位置関係について、筆者らは、出力画素の配列に規則性があることから、走査線上に画像の横方向のデータと、走査線毎に画像の縦方向のデータを記憶することで、それぞれ必要なデータを参照することが可能であることを見出した。これにより、記憶するデータに必要な記憶容量を低減することが可能である。また、逐次、前記情報を演算する場合に比べて演算にかかる時間を短縮することができる。

電気信号により光の反射または透過量の偏重を行う光変調素子と、超高圧水銀灯等の光源を使用して光学系を使用して画像を形成する表示装置において、電気信号等で入射した光を偏向する光偏向素子を使用して、時分割で光変調素子からの映像を偏向して表示を行い、光変調素子へは、光偏向素子による表示で、時分割で１フレームの画像を形成することで、光変調素子の解像度以上の画像を形成する表示方法（以下、ピクセルシフトという。）において、本実施例を説明する。

本実施例による解像度変換方法では、解像度変換を行う出力画素を任意に選択できることから、ピクセルシフトにより必要なサブフレームの表示の順序で解像度変換を行う出力画素を選択することができる。

ピクセルシフトでは、図６に示す順序で画素を表示する必要がある。図６は１フレーム上の画素に数値をつけて示し、この１フレームをピクセルシフトにより表示するために必要なサブフレーム１〜４の画素を同じ数値で示したものである。

外部から１フレームの画像を００から順次０７、続いて１０から１７、２０から２７…と入力される画像をサブフレーム１から４に分割し、かつサブフレーム毎に順次表示を行うためには、従来技術では前述のようにフレームバッファを必要としていた。

ここで、従来例の構成について図５を参照して説明する。時分割表示に必要なサブフレームV１、V２、V３、V４を記憶するために６１、６２、６３、６４に示されるフレームバッファを設けている。また、これらサブフレームの制御を行うフレームバッファ制御回路８を設けている。尚、７は１枚のフレームを時分割表示のために分割するためのマルチプレクサである。５は光源、６は光変調素子、１１、１２、２１、２２に示す偏向方向制御素子と水晶板を使用した光偏向素子（機構）を使用して偏向を行う。

次に本実施例の構成について説明する。本実施例では、ピクセルシフトに必要な順序で解像度変換を行う出力画素の出力画像内の位置を順次指定することでピクセルシフトに対応した順序で出力画素を得ることができる。出力画素を指定する方法は、カウンタとその出力から順番を示すアドレスを発生させるためのデコーダで構成することができる。

図７は本実施例で使用することができるデコーダの構造の例を示したブロック図である。７１はバイナリーカウンタである。出力は組み合わせ回路で構成された７２に入力される。７２は、バイナリーカウンタ７１から入力された信号により偶数、奇数番でHになる信号a,bおよび走査毎にH/Lとなる信号Cを出力する。これら出力信号は組み合わせ回路で構成される７３に入力される。出力は７３により走査線の偶数本／奇数本毎に走査線内の偶数／奇数番目でピクセルシフトのサブフレームが異なるためこれに対応するサブフレームへ対応させるためのアドレスを出力する。奇数番目（１，３・・）の走査線は、走査線内の奇数番目の画素はサブフレーム１、偶数番目の画素はサブフレーム２、偶数番目（２，４・・・）の走査線は、奇数番目の画素はサブフレーム４、偶数番目の画素はサブフレーム３に対応する。

表示を開始してから最初にサブフレーム１に対応する画像を示すアドレスを順次出力する。１サブフレームを表示した後に、サブフレーム２に対応するアドレスを出力する。続いて、サブフレーム３、サブフレーム４を示す画像に対応したアドレスを順次出力する。全てのサブフレームを出力した後、サブフレーム１に対応するアドレスを出力する。

アドレス出力例のタイミングチャートを図８に示す。走査線毎に、図８（ａ）に示すアドレスを順次出力する。２０４７を出力した後、同じ走査線に対して図８（ｂ）に示すアドレスを出力する。以上図８（ａ）、図８（ｂ）に示すアドレスを出力した後、続の走査線に対して、図８（ｃ）に示すアドレスを順次出力する。続いて図８（ｄ）に示すアドレスを出力する。

画像処理は、実施例３に示した演算結果を記憶手段１０２に記憶する方法を用いた。本実施例では、偏向素子により図９に示す方向に光を偏向する場合について説明している。図９に示す光の偏向方向と対応した図６の各サブフレームの関係に従えば、光偏向素子の偏向方向に対応してサブフレームを構成すれば、光偏向素子の偏向方向により制限を受けないことは自明である。

本発明により、ピクセルシフトに対応した順序に画像処理を行うことができ、従来技術では必要とされていた、ピクセルシフトのサブフレームを作成するための再配列に使用する周辺回路、及び部品を削減することができ、低コスト化を実現することができる。

上記各実施例１〜４は、入力画像をもとに解像度変換処理をおこない、結果として出力される出力画素で、出力画素の出力画像全体での位置情報をもとに、解像度変換をおこなうために必要な入力画素の特定と、解像度変換をおこなうために必要な入力画素と出力画素の位置関係を算出して変換を行うものである。

また、上記実施例１〜４では、出力画素を特定することで、また、解像度変換に必要な入力画素を特定して演算を行うことで、解像度変換を処理する出力画素の順序に行うことができる。

これに加えて、以下に説明する実施例５〜９では、出力画像に応じて光の反射または透過光量を変調する光変調素子と、入射した光を必要に応じて偏向する機能をもつ偏向素子を使用して、光変調素子には１フレームの画像を時間分割で複数のサブフレームを順次表示し、光偏向素子で前記光変調素子からの光を偏向し、この偏向に対応したサブフレームを前記光変調素子に表示することで、時間分割で光変調素子の解像度以上の画像を表示する（以後、ピクセルシフトと示す）表示方法または表示装置で、画像処理を行う際に、ピクセルシフトによる表示に用いるサブフレームの表示に必要な順序で、解像度変換処理を行うことで、従来必要であった１フレームをサブフレームに分解するためのバッファを不要として、バッファおよびこれを制御するための周辺回路を使用しないことで、部品コストの低減を行うものである。

特に、出力画素を求めるために必要な入力画素データを短い時間で準備することで、必要な画素から解像度変換をおこなって表示を実現するものである。

解像度変換を行うためには、複数の入力画素が必要である。例として図１２に示す線形補間による解像度変換では、１画素の処理に４画素の入力画素（１１１，１１２，２１１，２１２）が必要である。全ての画素をアドレス指定で読み出すためには４アドレスを順次入力することで４回データの出力を受ける。つまり入力画素を記憶する記憶手段のアクセスサイクル×４期間の読み出し時間がかかる。

以下の各実施例では、このアクセス時間を短く、解像度変換以降で必要となる画素から順番に画像処理を行うことで、不要なフレームバッファおよび周辺回路を削減して低コスト化を実現することを目的とする。以下、各実施例について説明する。

１フレームを記憶する記憶素子としてSRAM（スタティックRAM）を使用した。SRAMは１つのアドレス入力に対応したデータを出力する。画像処理として４点の入力画素を使用する線形補間を採用した。画像処理に必要な４点の画像を出力するためには、走査線毎に異なる記憶素子を使用しても走査線毎に２回のアドレス入力が必要となる。

データは２走査線分を別々のSRAMに記憶し、３本目の走査線の入力データを記憶する期間に先に示した２本の走査線のデータ処理を行った。１本目をSRAM１、２本目をSRAM２、３本目をSRAM３とする。それぞれの動作を表１に示す。表１はSRAM１，２，３についてそれぞれの動作を示す。

はじめは走査線１がSRAM１、走査線２がSRAM２に入力される。SRAM３に走査線３のデータを書き込む期間に、SRAM１、SRAM２内の入力データによる画像処理を行う。ついで、SRAM２、SRAM３内の入力データによる画像処理を行う（以下省略）。本実施例では、レジスタ１を使用して図１０に示す回路を構成した。

図１０中の１０１０はSRAMを示す。読み出しアドレスとして図示しないアドレス１、アドレス２を順次入力する。アドレス１に対応した出力を出力１、アドレス２に対応した出力を出力２とする。アドレス１を入力後、出力１は１０１０から出力されデータを切り替える切り替え部１である１０２０に入力される。切り替え部１（切り替え部１０２０）では、SRAM１０１０から出力されたデータをレジスタ１（レジスタ１０３０）に一時保存するか、または、直接出力するかをデータの順序をもって切り替える。

本実施例の動作を図１１のタイミングチャートに示す。
本実施例で使用する解像度変換は、１走査線あたり２データを使用する（図１１では、走査線１本のみを説明している）。順次読み出しアドレスを出力しても１データ毎出力されるため、２つのデータ間には少なくとも１クロックの遅延が生じる。

そこで、ラッチ、レジスタ等を使用して１組で使用するデータの一方を記憶し、他の一方とタイミングを調整することで、同時に必要な一組のデータを出力するものであり、この一組を、出力画素を囲む４画素（２本の走査線）で行うことで、解像度変換に使用する４画素を同時に準備するものである。

図１１に示すように、出力１と出力２、また出力３と出力４が一致して出力されている。これにより、解像度変換に必要な２本の走査線それぞれについて同じ方法で必要な画像データが準備される。解像度変換に必要な入力画素と出力画素の互いの位置関係を示す数値は、上記アドレスが入力されてから対応する画素データが準備されるまでの期間に準備することができる。

これら準備されたデータから、積算後加算を行う回路により、出力画素が演算され出力される。データがそろったところで処理を行い、次の出力による処理結果が出力されるまで、処理結果をレジスタ１で保持することで、順次処理結果の出力を得ることができる。

解像度変換では、処理結果１と処理結果２が出力されるタイミングを、次段で使用する用途（一例をあげれば、電気信号等を入力することで、反射、または透過光量を変調する光変調素子による光変調）に必要なタイミングとなるように、SRAMへのアドレス入力のタイミングを調整する。また、必要であればアドレスの入力から出力までのタイミングを、ラッチを複数段使用する等により調整することで、全体として次段で使用するデータのタイミングを満たすよう、処理結果の出力の間隔を調整することができる。

これら記憶素子とレジスタ１等を１チップ化することで、内部遅延を減少させ画像処理回路へは、処理に必要な情報をアドレス入力から一定の時間後に、必要なタイミングで入力することができる。

複数の入力画素を特定するために、複数のアドレスが必要となる。１アドレスを入力することで解像度変換に必要な複数の入力画素を特定する複数のアドレスを発生する。入力画素を特定するアドレスは、出力画素を特定するアドレスから作成する。

図１６は、本実施例の構成を示すブロック図である。出力画素のアドレスとして出力画像の走査線上の位置を使用した。解像度変換は走査線毎に処理を行うことから、１走査線の処理を行う毎に処理に必要な入力画素の走査線を一度特定すればよい（途中で走査線が変更になることは無い）。以上のことからアドレスの指定で画素毎に必要なのは、走査線上の入力画素の特定となる。

入力された出力画素のアドレスから７０１，７０２それぞれの変換部でルックアップテーブル（LUT）７０３，７０４に対応したアドレスに変換される。LUTにはそれぞれ出力画素のアドレスに応じて処理を行うために必要な入力画素アドレスの組み合わせを格納しておく。LUTは、それぞれ走査線に対応した記憶素子７０７，７０８毎に準備した。

変換部では、出力画素のアドレスから相対的な走査線上での位置情報のみをLUTのアドレスとして使用するように、必要な場合は、走査線分の画素数を減算する。必要に応じて処理を行ったアドレスは、本実施例ではパラレル／シリアル変換で、１アドレスずつ入力画素を走査線毎に記憶する記憶素子７０７，７０８に入力される。ここから順次入力画素が出力される。

出力画素アドレスの処理７０１，７０２は、走査線上の画素位置を、常に走査線毎にリセットすることで、処理を省略することができる。

１フレームの入力画像を記憶する記憶手段１として、実施例５同様にSRAMを使用した。この他、アドレスの入力で画像を出力することができれば、本発明は使用する記憶素子の方式に制限を加えるものではない。例をあげれば、DRAMを使用してメモリコントローラと組み合わせることで、アドレス制御による記憶装置を作成しても良い。また、アドレス制御によるマルチポートRAMを使用することも可能である。

本発明により１アドレスの入力で、同時に必要な入力画素のアドレスを記憶素子に入力することができる。尚、LUTについては、処理によって更新をかけることで、さまざまな解像度変換に対応することができる。

複数のアドレスに対応した記憶素子として、複数の記憶素子からなるメモリモジュールを使用することで実現することができる。構成する記憶素子としては、アドレスを指定することで対応するアドレスからのデータを入出力可能な、いわゆるRAM（ランダムアクセスメモリ）を使用することができる。

このメモリモジュールへの入力は、順次入力される画素データを、メモリモジュールを構成する、異なる記憶素子に順次入力する。解像度変換で参照する画素は、近接した画素を使用する（図１３に示すように、線形補間では隣り合う画素を使用している）ことから、異なる記憶素子に記憶することで、それぞれ対応するアドレスを同時にメモリモジュールへ入力することで、同時に対応する画素を出力させることが可能となる。

本構成により、出力画素の１画素情報から処理に必要な画素のアドレスをもとめ、これに対応した画素情報を同時に出力することができ、処理部で使用する入力画素を同時に入力することができ、処理を高速に実行することができる。

処理に必要なデータを処理に使用する組み合わせで記憶する。読み出しには１回のアドレス指定で１画素の処理に必要な入力画素を取り出すことで、解像度変換に必要なデータを高速に準備することができる。解像度変換の処理方法として線形補間を使用した場合について示す。なお、この処理方法は本実施例に制限されるものではない。

１画素の演算に使用する画素（以下入力画素）は、線形補間の場合、４点である。入力画像データの配置（図１５参照）に対する線形補間での解像度変換で算出される画素と入力画素の関係を図１４に示す。

線形補間では図１４に示す演算結果の出力画素１を解像度変換するために入力画素１１１、１１２、２１１、２１２の４点を使用する。このとき、入力画素１１１、１１２および入力画素２１１、２１２はそれぞれ異なる走査線上の画素である。

図１７は、本実施例の構成を示すブロック図である。入力画像データは１画素８bitとして連続する２画素を１６bitで入力するものを用いた。１画素を８bitとして、１クロックで入力される１６bit中、入力画素１、入力画素２は、それぞれ８０１、８０２、８０３のラッチに入力される。このとき８０１、８０２、８０３のラッチは、それぞれ上記入力される画像のクロックと同期して、周波数のみ２倍のクロック２で動作させる。

８０４は３入力２出力のデマルチプレクサである。図示しない制御線により３入力をそれぞれ出力１、出力２に接続する。８０４の出力１、２と８０１から８０３のラッチ出力の関係をクロック２をもとに表２に示す。

表２に示すように、デマルチプレクサで選択することで図１３に示す組み合わせで記憶素子に入力することができる。尚、図１３は１６bitデータとデマルチプレクサによる分配されたデータとを読み込んだ記憶素子の内容１，２の関係を示している。

これにより、画像処理時にはアドレスを１つ入力することで、順次（１１１，１１２）、(１１２，１１３)、（１１３，１１４）と、入力画像の画素が、画像処理に必要な組み合わせで出力される（解像度変換に必要な画素の関係を図１４、入力画素を図１５に示す）。

解像度変換処理で出力される画素１を処理するためには入力画素（１１１，１１２，２１１，２１２）が必要である。上記タイミングチャートの説明により、アドレスを一つ入力することで入力画素（１１１，１１２）は同時に出力される。

同じく、３本のバッファを使用して、入力画素１１１，１１２，１１３に対応するバッファと同じ処理を行うことで入力画素２１１，２１２についてもアドレスを一つ入力することで画像処理に必要な（２１１，２１２）についても同時に出力することができることは、自明である。

以下、解像度変換処理で算出される画素２について、必要な入力画素（１１２，１１３）、（２１２，２１３）についてもアドレスと入力することで、それぞれの組み合わせ毎に、同時に出力される。

これにより、解像度変換のための演算回路は、１アドレスの入力により演算回路に出力することが実現された。

本実施例では、光変調素子として強誘電性液晶を使用して垂直配向させた光偏向素子を使用する。本実施例について以下に説明する。

光偏向素子の構造を図１８に示す。図１８は、紙面水平方向の光軸を偏向する。電極４に電圧を印加することで、基板に挟持された液晶分子の状態が遷移して、基板に対して垂直方向（紙面水平方向）の入射光が、液晶分子の状態に応じて偏向する。出射光は入射光に平行である。この光偏向素子は強誘電性液晶を使用しているため、応答速度が速い。また、基板に対して垂直に配向した液晶の状態で偏向するため、偏向量の制御性が良好で、必要な位置に偏向させることが可能となった。もちろん、液晶を使用することで可動部品がないため、静粛性を実現することができる。図１８中の４は電圧を印加するための電極、３はガラス基板、２は配向膜、１は液晶を示す。入射光は液晶の状態により第１、第２の射出光にシフトされる。

図１９は液晶の状態を示している。この配向状態に応じて図１８に示す２方向のシフトを実現する。図１８に示すように、１素子で水平または垂直の１方向のシフトを実現する。

本発明に使用するために、シフト方向が互いに直交する２つの光偏向素子を使用する。
光偏向素子に垂直配向させた強誘電性液晶を使用することで、偏向量と、電気信号による制御性が良好で、動作音が発生しない偏向を実行することができ、良好な画像を得ることができた。

上記実施例と同様に解像度変換については、線形補間を使用する。また、入力画像の記憶時に、解像度変換に用いる演算回路が必要な順序に画像を記憶する制御回路２を使用する（実施例７参照）。

本実施例によれば、画像処理を行う順序に処理に必要な入力画素による処理ができるため、従来とは異なりサブフレーム専用のバッファを使用することなくピクセルシフトを実現することができる。また、使用した光偏向素子により、制御性が良好で、静粛なピクセルシフト動作を実現することができる。

記憶手段１０２への書き込みを、処理部が必要な入力画素の配列がシーケンシャルにアクセス可能な配列と順序で書き込むことで、該、記憶手段に安価なシーケンシャルアクセスの記憶素子を使用でき、読み出し部分も回路規模を縮小して低コスト化を実現できる。

複数のサブフレームに分けた処理が必要な場合(例：ピクセルシフト)各サブフレーム用に必要な入力画素を、それぞれ表示に使用するサブフレームを処理するための専用の記憶手段１０２に順次振り分け、また必要に応じて複数の記憶手段１０２に複製を書き込むことで、連続したアクセスで解像度変換を行うことができる。

以上、説明したように、本発明の実施例によれば、解像度変換において、出力画素を生成するために必要な入力画素を対応付けることで、従来、入力画素毎に異なった期間や回数を保持することが必要ない記憶手段と、記憶手段の制御手段とが簡略化でき、部品点数が削減され低コスト化が実現できる。

また、入力画像中で入力画素を特定する条件で任意の入力画素を読み出す機能を記憶手段で実現することで、解像度変換回路の出力を使用する回路または装置に必要な順序で解像度変換処理を行うことができ、順序を変更するために必要なバッファ等記憶素子と、記憶素子の制御回路を不要として部品削減による低コスト化を実現できる。

また、解像度変換を複数のステップに分割して、各ステップを行う処理手段を複数持ち、順次タイミングをずらして処理を行うことで、同じ処理速度をもつ処理手段により順次処理を行うより以上に高速に処理を行うことが可能となり、同じ処理速度ではより安価な部品による構成が可能となり、低コスト化が実現できる。

また、出力画素の解像度変換に必要な入力画素の特定と、互いの位置情報を求めるための計算を予め行い、記憶素子に記憶して必要に応じて読み出すことで、逐次計算を行う場合に比べ解像度変換全体で処理時間を短縮することができる。

また、画面のアスペクト比に依存せず、単純に入力画像の総画素数に対して記憶容量を使用できるため、記憶容量実装量を最適化することができる。また書き込み、読み出しには直接使用する信号による制御を可能とすることで周辺の制御回路を簡略化することができ、低コスト化を実現することができる。

また、計算に使用する式は除算を含む計算であるが、出力画像の垂直、水平方向の画素数（および各画素数の１／２）を使用した除算である。この数値は変化しないことから定数として扱うことができ、計算式は積算と和算の組み合わせで実現でき、高速な処理が可能となる。

また、出力画像の出力画素が必要とする入力画素を特定することで解像度変換を実現することで解像度変換に使用するコストを低減することができる。

また、解像度変換の処理順序を任意とすることで、時間分割表示に必要な画素から順次解像度変換を行って出力することで、１フレームの画像から時間分割による表示を行うためのサブフレームを作成するための記憶手段等や記憶手段の制御手段が不要となり、部品点数の削減で低コスト化を実現できる。

また、記憶手段の出力を制御することで、処理部へ処理のために必要な複数の入力画素を同時に入力するこができ、必要な入力画素の準備時間を削減して、高速な解像度変換処理が可能となる。

また、処理部に処理に必要な入力画素を同時に入力することで、高速な解像度変換処理が可能となる。

また、記憶手段に複数のアドレスを並列に入力して、対応する入力画素を出力することで、周辺回路の回路規模を大きくすることなく、処理部に必要な入力画素を準備する時間を削減して高速処理を実現することができる。

また、記憶素子への書き込み方法を制御することで、記憶素子に一度アクセスすることで必要な入力画素を処理部へ出力することが可能となり、処理部に必要な入力画素を準備する時間を削減して高速処理を実現することができる。

また、記憶手段に入力画素を入力する際に、処理部が同時に必要とする入力画素を、読み出し時に同じタイミングで読み出し又はアクセス可能な領域に書き込むことで、処理部に必要な入力画素の準備する時間を削減して高速処理を実現することができる。

また、記憶手段に入力する入力画素の配列を制御して連続にアクセスする記憶手段を用いて、処理部が必要な順序で必要な入力画素を出力することで、安価な部品を使用して処理部に必要な入力画素の準備する時間を削減して高速処理を実現することができる。

また、光偏向素子にホメオトロピック配向をなすキラルスメクチックC相よりなる液晶を使用することで、液晶により動作音のない光偏向素子を実現し、液晶層の厚さを元に偏向量の制御が可能となり、光偏向量の制御の容易さを実現することで良好な高解像度表示を実現することができる。

以上、本発明の実施例について説明したが、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々の変形が可能である。

本発明の実施例１に係る構成を示すブロック図である。 本発明の実施例１に係る演算部の構成を示すブロック図である。 本発明の実施例１に係る入力画素及び出力画素の配置を示す図である。 （ａ）、（ｂ）は、本発明の実施例２に係る処理工程を示すブロック図である。 従来技術に係る構成を示すブロック図である。 本発明の実施例４に係る画素表示の順序を示す図である。 本発明の実施例４に係るデコーダの構成を示すブロック図である。 （ａ）、（ｂ）、（ｃ）、（ｄ）は、本発明の実施例４に係るアドレス出力の一例を示すタイミングチャートである。 本発明の実施例４に係る光の偏向方向を示す図である。 本発明の実施例５に係る構成を示すブロック図である。 本発明の実施例５に係る処理動作を示すタイミングチャートである。 線形補間による解像度変換における画素の位置の一例を示す図である。 本発明の実施例７に係る各記憶素子の内容の関係を示すタイミングチャートである。 本発明の実施例７に係り、線形補間による解像度変換における画素の位置の一例を示す図である。 本発明の実施例７に係る入力画像データの配置を示す図である。 本発明の実施例６に係る構成を示すブロック図である。 本発明の実施例７に係る構成を示すブロック図である。 本発明の実施例８に係る光偏向素子の構成を示すブロック図である。 本発明の実施例８に係る液晶の状態を示す図である。

符号の説明

１ 液晶
２ 配向膜
３ ガラス基板
４ 電極
５ 光源
６ 光変調素子
７ マルチプレクサ
８ フレームバッファ制御回路
１１，１２ 偏光方向制御用液晶パネル
２１，２２ 水晶板
６１，６２，６３，６４ フレームバッファ
７１ バイナリーカウンタ
７２，７３ 組み合わせ回路
１０１ 解像度検出部
１０２ 記憶手段
１０３ 演算部
１０４ 出力画素制御部
１０５，７０３，７０４ ルックアップテーブル（ＬＵＴ）
１１１，１１２，１１３，２１１，２１２，２１３，３０１ 入力画素
２０１ 加算器
２０２ 乗算器
３０２ 出力画素
７０１，７０２ 変換器
７０７，７０８ 記憶素子
８０１，８０２，８０３ ラッチ
８０４ デマルチプレクサ
１０１０ ＳＲＡＭ
１０２０ 切り替え部１
１０３０ レジスタ１

Claims (16)

1. 入力された入力画像を解像度変換して出力画像を出力する解像度変換回路であって、
   前記入力画像を記憶する第１の記憶手段と、
   前記入力画像及び前記出力画像の画素数を使用して、該出力画像の出力画素毎に、前記解像度変換処理による出力画素を生成するために必要な入力画像の入力画素を対応付ける入力画素対応付け手段と、を有し、
   前記対応付けした入力画素を使用して解像度変換処理を行うことを特徴とする解像度変換回路。
2. 前記第１の記憶手段は、
   前記入力画素を特定する条件により任意の入力画素を読み出し、
   前記出力画像中の任意の出力画素を特定することで、前記任意の出力画素を解像度変換処理で生成するために必要な入力画素を対応付けて、解像度変換処理を行うことを特徴とする請求項１記載の解像度変換回路。
3. 前記解像度変換処理の複数の工程毎に処理手段を有し、
   前記各処理手段はそれぞれ順次処理のタイミングをずらして、かつ互いに並列に処理を行うことで、前記解像度変換処理全体では複数の出力画素を順次処理することを特徴とする請求項１又は２記載の解像度変換回路。
4. 前記出力画素の解像度変換に必要な入力画素の位置と、前記解像度変換処理の対象である前記出力画素と入力画素との位置関係を、前記出力画素について予め計算により求め、
   該計算結果を、前記出力画素の出力画像における位置を参照して記憶する第２の記憶手段を有し、
   前記出力画素の出力画像における位置に応じて、前記第２の記憶手段から読み出すことで前記解像度変換処理に必要な入力画素の特定と、該入力画素の位置関係を得ることを特徴とする請求項１から３のいずれか１項に記載の解像度変換回路。
5. 前記第１の記憶手段は、
   書込み又は読み出しを制御するインターフェースからは入力画像における入力画素の位置を、走査線の本数と走査線上の位置とによって制御し、
   実際のメモリ内部は前記インターフェースに入力された情報を元に、少なくとも書込み又は読み出しの制御に必要とする以外には記憶された内容の途中には未使用部分を作成しないよう制御することを特徴とする請求項１から４のいずれか１項に記載の解像度変換回路。
6. 前記入力画素対応付け手段は、
   前記入力画像の水平方向画素数をａ（自然数）、前記出力画像の水平方向画素数をｂ（自然数）、前記出力画素の水平方向の位置をｍ（画面上左上を０として、０〜出力画素水平方向画素数−１の整数）、前記入力画素の垂直方向画素数をｘ（自然数）、前記出力画素の垂直方向画素数をｙ（自然数）、前記出力画素の垂直方向の位置をｎ（画面左上を０として、０〜出力画素垂直方向画素数-１の整数）、（ａ−１）／（２×ｂ）＋ｍ×（ａ−１）／ｂの計算結果をＭ、（ｘ−１）／（２×ｙ）＋ｎ×（ｘ−１）／ｙの計算結果をＮ、とした場合に、
   （ｍ，ｎ）で示される出力画素に対して、少なくともＭ，Ｎの整数部分を元に、前記解像度変換処理による前記出力画素の生成に必要な入力画素の対応付けを行い、Ｍ、Ｎの小数部分を元に対応付けた出力画素と入力画素の位置関係を示すことを特徴とする請求項１から５のいずれか１項に記載の解像度変換回路。
7. 請求項１から６のいずれか１項に記載の解像度変換回路を有し、該解像度変換回路を使用して、解像度変換を行うことを特徴とする表示装置。
8. 出力画像に応じて光の反射または透過光量を変調する光変調素子と、
   入射した光を必要に応じて偏向する光偏向素子と、を有し、
   前記光変調素子には、１フレームの画像を時間分割で複数のサブフレームを順次表示し、前記光偏向素子で前記光変調素子からの光を偏向し、該光偏向に対応したサブフレームを前記光変調素子に表示して、時間分割で前記光変調素子の解像度以上の画像を表示し、
   時間分割で表示を行うために必要な出力画素の順序で、解像度変換を行うことを特徴とする請求項７記載の表示装置。
9. 入力された入力画像を用いて解像度変換を行う処理部を備え、該処理部で入力画像を処理して出力画像を出力する画像変換回路であって、
   前記入力画像を記憶する第１の記憶手段と、
   該第１の記憶手段から入力画像を記憶する少なくとも複数の第２の記憶手段と、
   該第２の記憶手段を制御する制御手段と、を有し、
   該制御手段で、記憶手段１から解像度変換に必要な入力画素を異なる第２の記憶手段を記憶し、前記処理部に処理を行うために必要な入力画素を同時に出力することを特徴とする解像度変換回路。
10. 入力された入力画像を用いて解像度変換を行う処理部を備え、該処理部で入力画像を処理して出力画像を出力する解像度変換回路であって、
    前記入力画像を記憶する第１の記憶手段と、
    該第１の記憶手段の出力を制御して処理部へ出力する制御手段と、を有し、
    該制御手段で前記第１の記憶手段から出力される入力画素のタイミングと、出力される入力画像の入力画素の組合せとを調整することで、前記処理部に処理を行うために必要な入力画素を同時に出力することを特徴とする解像度変換回路。
11. 前記制御手段は、
    前記第１の記憶手段から出力された入力画素を記憶するレジスタと、
    出力された入力画素を前記レジスタへ入力または直接出力するかを切り替える切り替え部と、
    前記処理部から出力される出力画像内の出力画素位置の情報を元に、前記切り替え部を制御する切り替え制御部と、を有し、
    前記出力画素の出力画像内での位置の情報から、前記レジスタを使用して、前記第１の記憶手段から出力される複数の入力画素のタイミングを調整することで、前記制御回路から前記処理部に入力画素を同時に出力することを特徴とする請求項１０記載の解像度変換回路。
12. 入力された入力画像を用いて解像度変換を行う処理部を備え、該処理部で入力画像を処理して出力画像を出力する解像度変換回路であって、
    入力画像を記憶する第１の記憶手段を有し、
    前記第１の記憶手段は、複数のアドレスを入力する機能を持ち、入力された該複数のアドレスに対応した入力画素を、解像度変換を行う処理部に出力することで、前記処理部に処理を行うために必要な入力画素を同時に出力することを特徴とする解像度変換回路。
13. 入力された入力画像を用いて解像度変換を行う処理部を備え、該処理部で入力画像を処理して出力画像を出力する解像度変換回路であって、
    入力画像を記憶する第１の記憶手段と、
    前記第１の記憶手段の前段で、入力画素の制御を行う制御手段と、を有し、
    該制御手段は、前記第１の記憶手段へ書き込む入力画素の、入力する第１の記憶手段内の記憶領域を制御することで、前記処理部へ入力画素を同時に出力することを特徴とする解像度変換回路。
14. 前記制御手段は、
    前記処理部が同時に必要な入力画素を一組として、同じ組の入力画素を、前記第１の記憶手段の同時にアクセス可能な、又は１度のアクセスで同時に出力可能な記憶領域に書き込む制御を行い、前記処理部に処理を行うために必要な入力画素を同時に出力することを特徴とする請求項１３記載の解像度変換回路。
15. 入力された入力画像を用いて解像度変換を行う処理部を備え、該処理部で入力画像を処理して出力画像を出力する解像度変換回路であって、
    入力画像を記憶する第１の記憶手段と、
    前記第１の記憶手段の前段で、入力画素の制御を行う制御回路と、を有し、
    該制御手段は、前記処理部が必要とする入力画素の順序を実現できるように、前記第１の記憶手段に入力画素の書き込む順序を制御することで、前記第１の記憶手段は連続してアクセスを行うことを特徴とする解像度変換回路。
16. 請求項１０から１４のいずれか１項に記載の解像度変換回路を有し、
    入力された信号により光を変調する光変調素子と、
    該光変調素子からの変調された光を偏向する光偏向素子と、を有し、
    入力画像から時分割表示を行うためのサブフレームを作成して、各サブフレームは時間分割で表示位置を変更しながら表示を行い、前記光偏向素子としてホメオトロピック配向をなすキラルスメクチックC相よりなる液晶を使用したことを特徴とする表示装置。

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