JP2008304763A - 表示装置 - Google Patents

Abstract

【課題】現フレーム表示データと前フレーム表示データの両方を記憶する表示装置において、メモリ容量やメモリ転送量を抑制する。
【解決手段】現フレーム表示データ１１９と前フレーム表示データ１２０で利用する上位ビットＡ，Ｂと、現フレーム表示データ１１９のみで利用する下位ビットＣをメモリ制御が可能な個別のメモリ領域に分けて格納する。フレームメモリ１０４から現フレーム表示データ１１９を読み出す時は、上位ビットと下位ビットのデータを読み出し、前フレームデータ１２０を読み出す時は、上位ビットのみを読み出す。このように、前フレーム表示データで利用しない下位ビットのデータ分をメモリに格納する期間が削減されることで利用メモリ容量が削減でき、前フレーム表示データで利用しない下位ビットのデータ分のメモリ読み出しでのデータ転送を削減することできる。
【選択図】図１

Description

本発明は、フレームメモリを利用する液晶ディスプレイなどの表示装置に係り、特に、フレームメモリ制御に関するものである。

アクティブマトリクス型の液晶表示装置は、薄型、高精細、低消費電力という特徴により薄型テレビなどの表示装置として利用されている。しかしながら液晶の光学応答は、数十ｍｓｅｃ程度と１画面の走査期間（１フレーム）期間より多くの時間を必要とし、動画像を表示させた場合、表示データの変化に液晶の応答が追従できず、ぼやけた表示になってしまう。これらのぼやけの対策として、下記特許文献１のように、１フレームを複数のサブフレーム（以下「フィールド」ともいう。）に分割し、それぞれのフィールドにおいて階調制御を行うことで、動画ぼやけを抑制する方法（以下「従来方式１」という。）や、下記特許文献２のように、各画素あたりの画像データの変化分を検知してその変化に応じた補正を液晶印加電圧にかけて液晶の光学応答を改善する方法（以下「従来方式２」という。）が知られている。
特開２００６−２９２９７２号公報 特開２００５−３５２１５５号公報

上記背景技術を利用すると、前記２方式ともフレームメモリを利用し、表示用のデータと前フレームのデータとの両方を記憶するために、特に、表示画素の画素数が増えるとメモリ容量やメモリ転送量が増加し、表示装置のコストの上昇につながる。従来方式２では、フレームメモリに格納したデータは演算で利用することから、コスト削減のために１画面未満のメモリ容量で液晶の光学応答を改善する方法を実現している。しかし、従来方式１と従来方式２を組み合わせると、従来方式１の方式では、フレームメモリに格納した表示データを表示パネルに表示するためにデータの圧縮による画質の劣化が許容されないことが多い。そのためデータ圧縮によるメモリ削減は、従来方式１と従来方式２を組み合わせたメモリアクセス（１回書き込んだデータを、ｎフレーム分（ｎは２以上）読み出す）には適応できず、上記２方式のメモリアクセスを個別に行うことは、フレームメモリへのデータ転送量が膨大になる。

上記課題を解決するために、本発明では、従来方式１と従来方式２と共に利用するデータＡと、従来方式１のみで利用するデータＢを個別にメモリ制御が可能なメモリ領域に分けて格納する。本発明において、従来方式１のように、表示データを読み出す時は、上記データＡ及びデータＢの全てのデータを読み出し、従来方式２のように、表示データを読み出す時は、上記データＡのみを読み出す。上記データＢは、表示フレームデータを読み出した後は利用しないため、逐次上書きをする。

本発明では、従来方式１を行う場合、階調データの全てのビットを利用するが、従来方式２を行う場合、全てのビットを利用するのではなく、階調の重みが大きい上位ビットを利用する。すなわち、階調の重みが大きい上位ビットは、従来方式１，２でも利用するが、階調の重みが小さい下位ビットは、本発明では、従来方式１を行う場合のみの利用となり、従来方式２を行う場合には利用しない。

本発明は、逐次フレーム毎に転送される入力表示データを上位ビットと下位ビットに分けてフレームメモリのアドレス領域に格納し、上位ビットは、現フレーム表示データと前フレーム表示データを利用する時に読み出し、下位ビットは、現フレーム表示データを利用する時のみ読み出す。
このように、従来方式２を行う場合、本発明では下位ビットを利用しないために、下位ビットをメモリに格納する期間が削減することでメモリ容量を削減することができ、また、下位ビットのメモリ読み出しにかかるデータ転送を削減することできる。

以上、本発明によれば、フレームメモリのデータ転送量を削減すると共に、必要なメモリ容量も削減することができるため、データバスや転送速度、メモリ容量が汎用的に定められたメモリＩＣをフレームメモリとして利用する表示装置において、メモリＩＣの個数を削減、または、高価な高速転送のメモリＩＣを比較的に廉価な低速転送のメモリＩＣにて構成することができ、表示装置のコストを軽減することができる。本発明は、液晶テレビ、液晶ディスプレイなどに利用される。

以下、図面を用いて、本発明の実施例を説明する。

図１は、本発明に係る表示装置のブロック構成図を示す。ここでは、表示装置として液晶表示装置を挙げて説明する。図２は、図１に示す表示装置の動作例を示すタイミングチャートである。

図１に示すように、本実施例の表示装置は、入力表示データのフレーム周波数のｎ倍のフレーム周波数（ｎ≦２）で、液晶パネル１００、データ線駆動回路１０１及び走査線駆動回路１０２を駆動させるために、入力表示データのフレーム周波数からｎ倍速の出力タイミングを生成する出力タイミング生成部１０３と、入力表示データを一時的に格納するフレームメモリ１０４と、フレームメモリ１０４への入力表示データの読み書きを制御するフレームメモリ制御部１０５と、フレームメモリ１０４に格納する入力表示データの並び替えのためのラッチ部１０６と、ラッチ部１０６で並び替えられてフレームメモリ１０４から読み出された表示データを元の入力表示データの並びに並び替えるラッチ部１０７と、表示データの動画部分を強調する動画強調処理部１０８と、ｎ倍速したフレーム（以下「フィールド」という。ｎ倍速のｎ＝２の場合「ＡフィールドとＢフィールド」という。）のそれぞれに対して階調特性の変更等を行う階調変換処理部１０９と、動画強調処理部１０８と階調変換処理部１０９の処理を変更する設定値を保持する設定保持部１１０と、データ線駆動回路１０１と走査線駆動回路１０２を動作させるための信号を生成する駆動回路用タイミング生成部１１１と、データ線駆動回路１０１が階調電圧を生成するために基準となる参照電圧を生成する参照電圧生成部１１２と、液晶パネル１００のデータ線に表示データに対応した階調電圧を供給するデータ線駆動回路１０１と、液晶パネル１００の走査線に走査選択信号を供給する走査線駆動回路１０２と、複数のデータ線と複数の走査線との交差部にマトリク状に配置された複数の画素１１３で構成される液晶表示パネル１００とを備える。

図１において、本実施例の表示装置は、入力表示データ１１４と入力タイミング信号群１１５を入力して、フレーム周波数をｎ倍速し、動画強調を適応した駆動にて液晶パネル１００に表示データを表示する機能を備える。

入力タイミング信号群１１５は、例えば、１フレーム期間（入力表示データの１画面分を表示する期間）を規定する垂直同期信号、１水平走査期間（入力表示データの１ライン分を表示する期間）を規定する水平同期信号、入力表示データの有効期間を規定するデータ有効期間信号及び入力表示データと同期した基準クロック等で構成する。

入力表示データ１１４と入力タイミング信号群１１５は、外部システム（例えば、テレビの受信／信号処理部やＰＣ本体、携帯電話のマイクロプロセッサ（ＭＰＵ）などが挙げられる。）から転送される。入力表示データ１１４は、１フレーム期間の１画面分の表示データであって、表示色画素単位（例えば、赤表示画素８ｂｉｔデータなど）の集合（例えば、各色画素８ｂｉｔの奇数画素の赤、奇数画素の緑、奇数画素の青、偶数画素の赤、偶数画素の緑、偶数画素の青と２画素分のデータ４８ｂｉｔなど）として、基準クロックに同期して外部システムから順次転送される。

出力タイミング生成部１０３は、入力タイミング信号群１１５を基準にｎ倍化したフレーム周波数の出力タイミング信号群１１６を生成する回路である。

フレームメモリ１０４は、入力表示データ１１４を一時格納して、表示データを出力タイミング信号群１１６に同期させて出力するための回路で、廉価なＳＲＡＭやＤＲＡＭなどの単独又は連続してアドレス制御が可能なメモリＩＣが好ましい。

フレームメモリ制御部１０５は、入力タイミング信号群１１５と出力タイミング信号群１１６を基準に、フレームメモリ１０４へのデータ書き込みを制御するメモリライト制御コマンド１１７と、フレームメモリ１０４からデータ読み出しを制御するメモリリード制御コマンド１１８を生成する回路である。

図２は、図１に示す表示装置のタイミングチャートで、フレーム周波数をｎ倍化（ｎ＝２）して入力表示データを表示するタイミングの例で、横軸は時間を示す。ここで、フレームメモリ制御部１０５は、ラッチ１０６から転送されてきた表示データをフレームメモリ１０４に書き込む制御を行い、また、ラッチ１０７からフレームメモリ１０４に書き込まれた表示データを２回読み出した現フレーム表示データ１１９と、動画強調処理部１０８で利用する現フレーム表示データ１１９の１つ前のフレームの前フレーム表示データ１２０とを読み出す制御を行う。

図３は、図１に示すフレームメモリ制御部１０５で制御されるフレームメモリ１０４の構成と動作説明図である。図３（ａ）は、図２に示すフレーム期間Ｔ１でのフレームメモリ１０４の動作を表す。入力表示データＦ１の上位ビットＦ１’と下位ビットＦ１”は、スイッチＳ１，Ｓ２を介して、上位ビットＦ１’は上位ビットＡとしてフレームメモリＡに徐々に書き込まれ、下位ビットＦ１”は下位ビットＣとしてフレームメモリＣに徐々に書き込まれる。１フィールド経過後のＡフィールドからは、フレームメモリＡとＣから現フレーム表示データＦ１が、スイッチＳ４，Ｓ７を介して、２倍速で読み出されると共に、既にフレームメモリＢに書き込まれている前フレーム表示データの上位ビットＦ０’が２倍速で読み出される。

次に、図３（ｂ）（ｃ）は、図２に示すフレーム期間Ｔ２でのフレームメモリ１０４の動作を表す。図３（ｂ）において、入力表示データＦ２の上位ビットＦ２’と下位ビットＦ２”は、スイッチＳ１，Ｓ３を介して、上位ビットＦ２’は上位ビットＢとしてフレームメモリＢに徐々に書き込まれ、下位ビットＦ２”は下位ビットＣとしてフレームメモリＣに徐々に書き込まれる。これと並行して、フレームメモリＡとＣから現フレーム表示データＦ１が、スイッチＳ４，Ｓ７を介して、２倍速で読み出されると共に、既にフレームメモリＢに書き込まれている前フレーム表示データの上位ビットＦ０’が２倍速で読み出される。Ｂフィールド経過後のＡフィールドからは、図３（ｃ）に示すように、フレームメモリＢとＣから現フレーム表示データＦ２が、スイッチＳ５，Ｓ７を介して、２倍速で読み出されると共に、既にフレームメモリＡに書き込まれている前フレーム表示データの上位ビットＦ１’が２倍速で読み出される。

最後に、図３（ｄ）は、図２に示すフレーム期間Ｔ３でのフレームメモリ１０４の動作を表す。図３（ｄ）において、入力表示データＦ３の上位ビットＦ３’と下位ビットＦ３”は、スイッチＳ１，Ｓ２を介して、上位ビットＦ３’は上位ビットＡとしてフレームメモリＡに徐々に書き込まれ、下位ビットＦ３”は下位ビットＣとしてフレームメモリＣに徐々に書き込まれる。これと並行して、フレームメモリＢとＣから現フレーム表示データＦ２が、スイッチＳ５，Ｓ７を介して、２倍速で読み出されると共に、既にフレームメモリＡに書き込まれている前フレーム表示データの上位ビットＦ１’が２倍速で読み出される。Ｂフィールド経過後のＡフィールドからは、図３（ａ）に示すように、フレームメモリＡとＣから現フレーム表示データＦ３が、スイッチＳ４，Ｓ７を介して、２倍速で読み出されると共に、既にフレームメモリＢに書き込まれている前フレーム表示データの上位ビットＦ２’が２倍速で読み出される。

以後、これらの動作が繰り返されて、動画強調処理部１０８は、前フレーム表示データ１２０と強調パラメータ１２１とに基づいて、現フレーム表示データ１１９を強調した表示データ１２２を生成する。

従来では、前フレーム表示データ１２０を現フレーム表示データ１１９と同期して読み出すためには、現フレーム表示データ１１９を読み出した後も前フレーム表示データ１２０の下位ビットをフレームメモリ１０４に保持する必要がある。しかしながら、動画強調処理部１０８で利用する前フレーム表示データ１２０は、階調の重みが大きい上位ビットのデータが重要で、階調の重みが小さい下位ビットを参照しなくても影響が少ない。つまり、前フレーム表示データ１２０を、現フレーム表示データ１１９に対して少ない階調データ（例えば、現フレーム表示データ１２０の階調ビット数がＭであれば、前フレーム表示データの階調ビット数をＬ：Ｍ＞Ｌ）にすることで、フレームメモリ１０４の記憶容量を軽減し、データ転送量の軽減によりメモリ転送の低速化が可能となる。

図４（ａ）は、表示データをフレームメモリ１０４に転送する時に考えられる従来のアドレスマップであって、水平方向にカラムアドレス、奥行き方向にロウアドレスとしたブロックをバンク毎に表現してメモリアドレスマップを示した。表示データをメモリに逐次転送して格納すると、上位ビットと下位ビットは、カラムアドレスに混在することになり、上位ビットと下位ビットとを個別に制御できない。

本実施例では、フレームメモリ１０４に表示データを書き込む時は、現フレーム表示データ１１９及び前フレーム表示データ１２０の上位ビットＬビット分と、現フレーム表示データ１１９のみの下位ビット（Ｍ−Ｌ）ビット分とを、それぞれ個別に制御を可能とするために、同一制御領域内に共存しないように、別の記憶領域に格納する。

フレームメモリ１０４の１回の読み書き動作に対するデータ量は、利用するメモリＩＣのデータバス幅と連続動作を行うバースト長の設定に依存する。例えば、フレームメモリ１０４として３２ビットバスのＳＤＲＡＭを利用し、バースト長を４バーストと設定した場合、１回の書き込みコマンドで３２×４＝１２８ビットのデータを書き込むため、効率的なデータ転送を行う上で１２８ビットのデータ量が最小単位になる。

図４（ｂ）は、本実施例のアドレスマッピングであって、水平方向にカラムアドレス、奥行き方向にロウアドレスとしたブロックをバンク毎に表現してメモリアドレスマップを示す。１回のライトコマンド／リードコマンドで扱うデータ群の中で上位ビットと下位ビットとを、図３（ａ）に示すように混合させない。図４（ｂ）では、ロウアドレスで、上位ビット用領域と下位ビット用領域とを分けている。ロウアドレスで領域を分けることで、メモリ領域を効率的に使う上で、上位ビット領域と下位ビット領域へのアクセスがフレーム毎において均等に行われ、制御シーケンスが簡潔に組み立てることができる。

図５は、フレームメモリ制御のコマンド生成タイミングチャートで、横軸は時間を示す。先ほどと同様、フレームメモリ１０４を３２ビットバスのＳＤＲＡＭでバースト長を４バーストとした時、連続して転送するデータを書き込むためには、まず、アクティブコマンドで書き込む領域のロウアドレスを指定し、書き込むデータと共にライトコマンドを発行し、同時に書き込むバンクアドレス、カラムアドレスの先頭を指定する。ライトコマンドはバースト終了毎に書き込むバンクアドレス、カラムアドレスと共に発行することで連続してデータを処理することができる。また、各コマンドを発行するにあたり、メモリＩＣによって次のコマンド発行に時間的な制約があるため、制約を満たす制御を行う必要があり、データ転送においてオーバーヘッドを考慮する必要がある。

ここで、図１に示すラッチ部１０６は、入力表示データ１１４をフレームメモリ１０４のビット構成に合わせるデータ並べ替えの他に、上位ビットと下位ビットとを別領域に格納するためのデータ並び替えを行い、メモリライト制御コマンド１１６にデータを同期させて上位ビットは上位ビット用領域に、下位ビットは下位ビット用領域にデータを書き込む。

フレームメモリ１０４から現フレーム表示データ１１９を読み出す時は、メモリリード制御コマンド１１８によって、別々の記憶領域に格納した上位ビットのデータと、この上位ビットに対応した下位ビットのデータを読み出し、前フレーム表示データ１２０を読み出す時は、現フレーム表示データ１１９を読み出した上位ビット用領域とは異なる上位ビット用領域から上位ビットのデータのみを読み出す。

例えば、図２に示す上位ビットＢとしてＦ２’と下位ビットＣとしてＦ２”を現フレーム表示データ１１９としてＦ２を読み出す時は、前フレーム表示データ１２０として上位ビットＡからＦ１’を読み出す。

メモリリード制御の同一制御領域に書き込む従来の方法では、前フレーム表示データ１２０の読み出しにおいても、上位ビットと共に不要な下位ビットを２フレーム記憶し続けて読み出すため、記憶領域とデータ転送の効率を下げるが、本発明のように、上位ビットと下位ビットの記憶領域を異なる領域に記憶することで、記憶領域を効率的に利用ができ、データ転送の無駄をなくすことで、データ転送が高速になる高解像度の映像信号のフレームメモリにおいても廉価な低速動作のメモリＩＣやメモリＩＣの個数が少ないシステム構成が可能になり、表示装置のコストを低減することができる。

ラッチ部１０７は、ラッチ部１０６でフレームメモリ書き込み用に並び替えた表示データを後段のブロックで処理するフォーマットに並び替えて、現フレーム表示データ１１９及び前フレーム表示データ１２０を動画強調処理部１０８へ受け渡す。

動画強調処理部１０８は、現フレーム表示データ１１９と前フレーム表示データ１２０とを参照し、動画を抽出してデータの変化分と設定保持部１１０に記憶された強調パラメータ１２１より現フレーム表示データ１１９に処理を加え、変化分を強調した強調後表示データ１２２を出力する。これは、主に液晶表示装置に搭載され液晶の応答速度を上げるために従来から利用されている。ここでの強調パラメータ１２１は、階調の遷移、液晶表示パネルの特性、液晶の駆動電圧印加時間、環境の温度、画素電圧の変化時間などの影響を考慮して予め設定するのが好ましい。このような強調処理は、強調パラメータ１２１を利用した演算式により規定してもよいし、強調パラメータ１２１を索引したルックアップテーブルとして規定してもよい。本実施例においては、入力フレーム周波数をｎ倍速してｎ個の各フィールドにおいて階調処理を行うので、入力表示データで想定する輝度に忠実で、色味のずれが少ない適切な動画強調結果が得られる強調パラメータ１２１をフィールド毎に設定することが好ましい。

階調変換処理部１０９は、動画強調処理部１０８から出力された強調後表示データ１２２に対して設定保持部１１０に記憶された階調パラメータ１２３によって定められた変換を施して、階調変換後表示データ１２４する。ここでは、ｎ個のフィールド毎に階調パラメータ１２３を用意することで、動画表示の良好な駆動、入力表示データの階調表現の増加、階調特性の調整などの機能を実現することが可能である。この階調パラメータ１２３は、フィールドの分割数、液晶パネルの特性、液晶の駆動電圧印加時間、環境の温度、画素電圧の変化時間などの影響を考慮して予め設定するのが好ましい。このような階調処理は、階調パラメータ１２３を利用した演算式により規定してもよいし、階調パラメータ１２３を索引したルックアップテーブルとして規定してもよい。

本実施例では、入力フレーム期間に対して２個のフィールド（ｎ＝２）に分割して、一方のフィールドの階調特性は、所望の表示階調特性と比較して高輝度側にシフトした階調特性となるように、他方のフィールドの階調特性は、所望の表示階調特性と比較して低輝度側にシフトした階調特性となるように、２つのフィールドの階調特性を合わせて所望の表示階調特性となるに各階調パラメータ１２３を設定することで、液晶のようなホールド型の表示においてインパルス型の表示を輝度の低減を抑えて実現することができる。このような２分割駆動は、従来から知られている駆動方法で、動画像における動画ぼやけを低減して良好な表示を得ることができる。

駆動回路用タイミング生成部１１１は、データ線駆動回路１０１を制御するためのデータ線駆動回路制御信号群１２５と、出力表示データ１２６と、走査線駆動回路１０２を制御するための走査線駆動回路制御信号群１２７とを生成する。駆動回路用タイミング生成部１１１は、出力タイミング生成部１０３から出力された出力タイミング信号群１１６を入力として受け付けると共に、階調変換処理部１０９から出力された階調変換後表示データ１２４を入力として受け付ける。そして、出力タイミング信号群１１６と階調変換後表示データ１２４とから、データ線駆動回路制御信号群１２５と、出力表示データ１２６と、走査線駆動回路制御信号群１２７とを生成する。ここでのデータ線駆動回路制御信号群１２５は、例えば、表示データに基づく階調電圧の出力タイミングを規定する出力タイミング信号とソース電圧の極性を決定する交流化信号、表示データと同期したクロック信号等で構成する。また、走査線駆動回路制御信号群１２７は、例えば、１ラインの走査期間を規定するシフト信号、先頭ラインの走査開始を規定する垂直スタート信号等で構成する。

データ線駆動回路１０１は、参照電圧１２８から表示階調の数に対応する電位を生成すると共に、出力表示データ１２６に対応した１レベルの電位を選択し、液晶表示パネル１００へのデータ電圧とする。１２９はデータ線駆動回路にて生成されたデータ電圧である。１３０は走査線選択信号である。

走査線駆動回路１０２は、走査線駆動回路制御信号群１２７に基づき走査線選択信号１３０を生成して、液晶表示パネル１００の走査線へ出力する。

液晶表示パネル１００の１画素１１３は、ソース電極、ゲート電極及びドレイン電極からなるＴＦＴ（Thin Film Transistor）と、液晶層、対向電極から構成される。走査線選択信号をゲート電極に印加することでＴＦＴのスイッチング動作を行い、ＴＦＴがオン状態ではデータ電圧がドレイン電極を介して液晶層の一方と接続したソース電極に書き込まれ、オフ状態ではソース電極に書き込まれた電圧が保持される。このソース電極の電圧をＶｓとし、対向電極電圧をＶｃｏｍとして示す。液晶層は、ソース電極電圧Ｖｓと対向電極電圧Ｖｃｏｍの電位差に基づき偏光方向を変えると共に、液晶層の上下に配置された偏光板を介することで、裏面に配置されたバックライトからの透過光量が変化し階調表示を行う。

以上のように表示装置を構成することで、フレームメモリのコストを抑えた動画強調と階調変換を組み合わせた駆動方法が実現でき、動画像における動画ぼやけを低減した良好な表示を得ることができる。

本実施例と実施例１とは、図４（ｃ）に示すように、上位ビット用領域と下位ビット用領域の分け方が異なりフレームメモリ制御部１０５のアドレス制御が異なる。

図４（ｃ）において、１回のライトコマンド／リードコマンドで扱うデータ群の上位ビットと下位ビットとを、図４（ａ）のように、混合させないように、カラムアドレスで、上位ビット用領域と下位ビット用領域とを分ける。図４（ｃ）は、図４（ｂ）と同様に、水平方向にカラムアドレス、奥行き方向にロウアドレスとしたブロックをバンク毎に表現してメモリアドレスマップを示す。
メモリＩＣのように汎用的な製品をフレームメモリ１０４に利用すると、データを記憶するのに利用するメモリ容量がメモリＩＣのメモリ容量に対して余裕があるが、これに対して、メモリのデータ転送が多く、高速転送を必要として高価なメモリＩＣを利用しなければならない場合がある。このような場合、画面の水平期間毎にまとめてリード制御及びライト制御を行うとき、まとめた水平期間の制御において、カラムアドレスで上位ビット領域と下位ビット領域とを分けることで、ロウアドレス設定やバンクアドレス設定のコマンドであるアクティブコマンドの生成を抑えることができ、コマンド生成の制約によるオーバーヘッド時間を節約することができ、効率の良いデータ転送が可能となる。

本実施例と実施例１とは、図４（ｄ）に示すように、上位ビット用領域と下位ビット用領域の分け方が異なりフレームメモリ制御部１０５のアドレス制御が異なる。

図４（ｄ）において、１回のライトコマンド／リードコマンドで扱うデータ群の上位ビットと下位ビットとを、図４（ａ）のように、混合させないように、バンクアドレスで、上位ビット用領域と下位ビット用領域とを分ける。図４（ｄ）は、図４（ｂ）と同様に、水平方向にカラムアドレス、奥行き方向にロウアドレスとしたブロックをバンク毎に表現してメモリアドレスマップを示す。

ＳＤＲＡＭのようなマルチバンク動作可能なメモリＩＣをフレームメモリ１０４に利用すると、バンクアドレスで上位ビット領域と下位ビット領域とを分けることで、同時に２つのバンクをアクティブ動作可能であるため、オーバーヘッド時間を節約して、上位ビットと下位ビットのリード制御及びライト制御を個別に行うことができ、効率の良いデータ転送が可能となる。また、マルチバンク動作でないメモリＩＣの場合でも、バンクの代わりに数個のメモリＩＣを用いてもよい。

以上、フレーム周波数をｎ倍化するために１フレーム期間は、フレームメモリに全てのデータを記憶し、一部の必要なビットについては２フレーム期間記憶して、前フレーム表示データとして利用するメモリアクセスの例として、動画像の動画ぼやけを軽減する液晶表示装置について説明したが、本発明は、それに限定せず、同様な一旦フレームメモリに全てのデータを記憶し、違う用途に必要なビットだけ利用する表示装置、例えば、三次元Ｉ−Ｐ変換処理と動画強調処理を搭載した表示装置（三次元Ｉ−Ｐ変換処理は全てのフレームデータを必要とするが、動画強調処理は実施例１から実施例３と同様に階調の重みが大きい上位ビットのみで効果が得られる）や動きベクトルを利用してフレーム補間を行う表示装置（動きベクトルを算出するために２フレーム以上のフレームデータが必要であるが、現フレームから遠くなるほど、フレーム予測の演算においてフレームデータの重みが小さくなる）などにおいても適応できる。

本発明に係る表示装置のブロック構成図 図１に示す表示装置のタイミングチャート 図１に示すフレームメモリ１０４の構成と動作説明図 図１に示すフレームメモリ１０４のアドレスマッピング 図１に示すフレームメモリ制御部１０５のコマンド生成タイミングチャート

符号の説明

１００…液晶表示パネル、１０１…データ線駆動回路、１０２…走査線駆動回路、１０３…出力タイミング生成部、１０４…フレームメモリ、１０５…フレームメモリ制御部、１０６…フレームメモリ書き込み用ラッチ部、１０７…フレームメモリ読み出し用ラッチ部、１０８…動画強調処理部、１０９…階調変換処理部、１１０…設定保持部、１１１…駆動回路用タイミング生成部、１１２…参照電圧生成部、１１３…画素、１１４…入力表示データ、１１５…入力タイミング信号群、１１６…出力タイミング信号群、１１７…メモリライト制御コマンド、１１８…メモリリード制御コマンド、１１９…現フレーム表示データ、１２０…前フレーム表示データ、１２１…強調パラメータ、１２２…強調処理後表示データ、１２３…階調パラメータ、１２４…階調処理後表示データ、１２５…データ線駆動回路制御信号群、１２６…出力表示データ、１２７…走査線駆動回路制御信号群、１２８…参照電圧、１２９…データ電圧、１３０…走査線選択信号

Claims (10)

1. 複数のデータ線と複数の走査線との交差部に対応して画素がマトリクス状に配置された表示パネルと、前記画素へ入力表示データに応じた表示信号を出力するデータ線駆動回路と、前記表示信号を受けるべき画素を選択するための選択信号を出力する走査線駆動回路とを備えた表示装置において、
   １フレーム期間の入力表示データが書き込まれ、書き込まれた表示データが１フレーム期間で複数回読み出される記憶装置と、
   前記記憶装置に書き込まれた入力表示データのデータ量と複数回読み出される表示データのデータ量が異なるように制御する制御部とを有することを特徴とする表示装置
2. 請求項１に記載の表示装置において、
   前記記憶装置は、現フレーム入力表示データと前フレーム入力表示データとを格納し、
   前記制御部は、１フレーム期間をｎ（ｎは２以上の整数）個の期間に分割し、分割された期間において、前記記憶装置から現フレーム入力表示データと前フレーム入力表示データとを読み出し、
   前記ｎ個の期間において読み出された現フレーム表示データと前フレーム表示データとに応じて現フレーム表示データを変換する動画強調処理部と、前記ｎ個の現フレーム表示データの各々を変換する階調変換処理部とを設け、
   前記現フレーム表示データは全ての入力表示データからなり、前記前フレーム表示データは、全ての入力表示データより少ないデータからなることを特徴とする表示装置
3. 請求項２に記載の表示装置において、
   前記前フレーム表示データは、階調の重みが大きい上位Ｌビットのみ（Ｌは１以上の整数）とする表示装置
4. 請求項２に記載の表示装置において、
   前記記憶装置は、入力表示データの上位ビットと下位ビットとを格納する記憶領域と、前記前フレーム表示データの上位ビットを格納する記憶領域とを有することを特徴とする表示装置
5. 請求項４に記載の表示装置において、
   前記記憶領域を、前記記憶装置のカラムアドレス（列アドレス）にて区別することを特徴とする表示装置
6. 請求項４に記載の表示装置において、
   前記記憶領域を、前記記憶装置のロウアドレス（行アドレス）にて区別することを特徴とする表示装置
7. 請求項４に記載の表示装置において、
   前記記憶領域を、前記記憶装置のバンクアドレスにて区別することを特徴とする表示装置
8. 請求項４に記載の表示装置において、
   前記記憶領域を、それぞれ異なる記憶装置にて区別することを特徴とする表示装置
9. 複数のデータ線と複数の走査線との交差部に対応して画素がマトリクス状に配置された表示パネルと、前記画素へ入力表示データに応じた表示信号を出力するデータ線駆動回路と、前記表示信号を受けるべき画素を選択するための選択信号を出カする走査線駆動回路とを備えた表示装置において、
   記憶装置と、
   １フレーム期間分の表示データを前記記憶装置に書き込み、１フレーム期間をｎ（ｎは２以上の整数）個の期間に分割した各分割期間において、前記表示データを前記記憶装置から読み出す制御部とを有し、
   前記制御部は、ある分割期間において前記表示データの上位ビットと下位ビットを前記記憶装置から読み出し、他の分割期間において前記表示データの上位ビットを前記記憶装置から読み出すことを特徴とする表示装置
10. 複数のデータ線と複数の走査線との交差部に対応して画素がマトリクス状に配置された表示パネルと、前記画素へ入カ表示データに応じた表示信号を出カするデータ線駆動回路と、前記表示信号を受けるべき画素を選択するための選択信号を出力する走査線駆動回路とを備えた表示装置において、
    記憶装置と、
    １フレーム期間分の表示データを前記記憶装置に書き込み、１フレーム期間をｎ（ｎは２以上の整数）個の期間に分割した各分割期間において、前記記憶装置から現フレーム表示データと前フレーム表示データとを読み出す制御部と、
    前記ｎ個の期間において読み出された現フレーム表示データと前フレーム表示データとに応じて現フレーム表示データを変換する変換処理部とを有し、
    前記制御部は、前記現フレーム表示データとして読み出す場合は、前記表示データの上位ビットと下位ビットを前記記憶装置から読み出し、前記前フレーム表示データとして読み出す場合は、前記表示データの上位ビットを前記記憶装置から読み出すことを特徴とする表示装置