JP2012220926A - 画像処理装置 - Google Patents
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Abstract
【解決手段】画像処理装置は、複数のフレームの画素データを、フレームの順番に受信し、フレームメモリに記憶するメモリ制御回路と、フレームメモリに記憶された画素データの上位ビット部分を利用して処理済み画素データを生成する画像処理回路と、処理済み画素データを出力する出力回路とを備える。メモリ制御回路は、画素データを、上位ビット部分と下位ビット部分とに分離する分離回路と、下位ビット部分をフレームメモリに記憶する下位ビット処理回路とを含む。下位ビット処理回路は、それぞれのフレームの画素をn組(nは2以上の整数)に分割し、連続するnフレームの画素データを受信する期間に、分割したn組の画素のうちの対応する1つの組の画素の画素データのみの分離した下位ビット部分をフレームメモリに記憶する。
【選択図】図1
Description
前記フレームメモリに記憶された画素データを利用した画像処理を行い処理済み画素データを生成する画像処理回路と、
前記処理済み画素データを出力する出力回路とを備えた画像処理装置であって、
前記画像処理回路が、前記画素データの上位ビット部分を利用して前記処理済み画素データを生成するものであり、
前記メモリ制御回路が、前記画素データを、上位ビット部分と該上位ビット部分を除いた少なくとも2ビットの下位ビット部分とに分離する分離回路と、該分離した下位ビット部分を前記フレームメモリに記憶する下位ビット処理回路とを含み、
前記下位ビット処理回路が、
該分離した下位ビット部分を、さらに、それぞれ少なくとも1ビットのn個(nは2以上の整数)の単位部分に分割し、前記複数のフレームのうちの連続するnフレームのそれぞれを構成する画素データを受信する期間に、該分割したn個の単位部分のうちの対応する1つの単位部分のみを前記フレームメモリに記憶するか、もしくは、
それぞれのフレームを構成する複数の画素をn組(nは2以上の整数)に分割し、前記複数のフレームのうちの連続するnフレームのそれぞれを構成する画素データを受信する期間に、該分割したn組の画素のうちの対応する1つの組の画素の画素データのみの前記分離した下位ビット部分を前記フレームメモリに記憶することを特徴とする画像処理装置を提供するものである。
前記出力回路が、前記画像処理回路が生成した前記処理済み画素データの上位ビット部分に、前記フレームメモリから読み出した前記画素データの下位ビット部分を追加し、前記処理済み画素データとして出力することが好ましい。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
12 メモリ制御回路
14 画像処理回路
16 出力回路
18,56 フレームメモリ
20 MSB/LSB分離回路
22 LSB処理回路
24 MSB処理回路
26 時間分割回路
28 圧縮回路
30 動きベクトル検出回路
32,54 補間画像生成回路
34 圧縮伸張回路
36 倍速処理回路
38 伸張回路
40,58 加算器
42 バッファ回路
52 分離回路
Claims (4)
- 複数のフレームのそれぞれを構成する複数の画素のそれぞれの画素値を表す画素データを、該フレームの順番に受信し、フレームメモリに記憶するメモリ制御回路と、
前記フレームメモリに記憶された画素データを利用した画像処理を行い処理済み画素データを生成する画像処理回路と、
前記処理済み画素データを出力する出力回路とを備えた画像処理装置であって、
前記画像処理回路が、前記画素データの上位ビット部分を利用して前記処理済み画素データを生成するものであり、
前記メモリ制御回路が、前記画素データを、上位ビット部分と該上位ビット部分を除いた少なくとも2ビットの下位ビット部分とに分離する分離回路と、該分離した下位ビット部分を前記フレームメモリに記憶する下位ビット処理回路とを含み、
前記下位ビット処理回路が、
該分離した下位ビット部分を、さらに、それぞれ少なくとも1ビットのn個(nは2以上の整数)の単位部分に分割し、前記複数のフレームのうちの連続するnフレームのそれぞれを構成する画素データを受信する期間に、該分割したn個の単位部分のうちの対応する1つの単位部分のみを前記フレームメモリに記憶するか、もしくは、
それぞれのフレームを構成する複数の画素をn組(nは2以上の整数)に分割し、前記複数のフレームのうちの連続するnフレームのそれぞれを構成する画素データを受信する期間に、該分割したn組の画素のうちの対応する1つの組の画素の画素データのみの前記分離した下位ビット部分を前記フレームメモリに記憶することを特徴とする画像処理装置。 - 前記画像処理回路が、前記処理済み画素データの上位ビット部分を生成するものであり、
前記出力回路が、前記画像処理回路が生成した前記処理済み画素データの上位ビット部分に、前記フレームメモリから読み出した前記画素データの下位ビット部分を追加し、前記処理済み画素データとして出力することを特徴とする請求項1記載の画像処理装置。 - 前記メモリ制御回路の上位ビット処理回路が、前記分離した上位ビット部分を圧縮する圧縮回路を更に含み、該圧縮回路が圧縮した前記上位ビット部分を前記フレームメモリに記憶することを特徴とする請求項1または2記載の画像処理装置。
- 前記画像処理回路が、前記複数のフレームのそれぞれの間を補間する補間フレームを構成する画素のそれぞれの画素値を表すデータを、前記処理済み画素データとして生成することを特徴とする請求項1ないし3のいずれかに記載の画像処理装置。
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