JP4576231B2 - ビデオフォーマットを１２０Ｈｚ１−４インターレースフォーマットに変換するための方法および装置 - Google Patents

Description

本発明は、ビデオ表示フォーマットおよびディスプレイ装置の分野に関し、特に、様々なビデオフォーマットを１２０Ｈｚ１−４インターレースビデオフォーマットに変換するための方法および装置に関する。

デジタルテレビおよび高解像度ビデオの導入に伴って、消費者ディスプレイ製品は、別個のビデオフォーマットをサポートすると同時にレガシービデオフォーマットに後から適合されるように導入されてきている。デジタルテレビフォーマットの基準は、高品位テレビ選択委員会（ＡＳＴＣ）によって網羅されている。ＡＳＴＣビデオ基準としては、１０８０ライン／フレームインターレース６０Ｈｚフォーマット（１０８０Ｉ＠１２０Ｈｚ）、７２０ライン／フレームプログレッシブフォーマット６０Ｈｚ（７２０Ｐ＠６０Ｈｚ）、１０８０ライン／フレームプログレッシブ３０Ｈｚフォーマット（１０８０Ｉ＠３０Ｈｚ）を挙げることができる。また、ＡＳＴＣビデオ基準には、５２５Ｉ＠６０Ｈｚおよび５２５Ｐ＠６０Ｈｚ等の他のフォーマットも含まれる。高いライン数は、高い表示解像度を示している。周波数表示は、フレーム表示レート、すなわち、１秒に表示されるフレームの数である。高周波数表示は、大きな領域「フリッカー」を殆ど有していない。

レガシーフォーマットの例としては、全国テレビ選択委員会（ＮＴＳＣ）５２５ラインインターレース６０Ｈｚ（５２５Ｉ＠６０Ｈｚ）フォーマットおよび位相交互ライン（ＰＡＬ）６２５ラインインターレース５０Ｈｚ（６２５Ｉ＠５０Ｈｚ）フォーマットを挙げることができる。ＮＴＳＣおよびＰＡＬインターレースフォーマットにおいては、１フレーム当りに２つのフィールドが存在する。各フィールドはフレーム毎に半分のライン数を含んでおり、一方のフィールドが奇数ラインを含んでおり、他方のフィールドが偶数ラインを含んでいる。ＮＴＳＣおよびＰＡＬの解像度は低いが、表示機器は比較的安価である。その理由の１つは、低周波機器の製造にあまり高い費用がかからないからであり、また、ビデオディスプレイ産業が十分に成長しているからである。

インターレースビデオ表示において、ビデオディスプレイユニットラスタは、スクリーンの１つの垂直走査で奇数ラインの全てを表示する。その後、ラスタは、次の走査で偶数ラインの全てを表示する。持続的なディスプレイ装置（すなわち、フェーディング前の短い時間、画像を維持することができるディスプレイ装置）を用い、また、僅かな光度の差を平均化し或いは調整しようとする人間の眼の性向を用いれば、観察者は、完全な表示を見ることができるが、表示信号によって運ばれる情報量および走査毎に表示されなければならないライン数は半分になる。インターレースモードにおいて、スクリーンの垂直走査周波数は、フレーム表示周波数と同じである。プログレッシブモードビデオ表示において、ビデオディスプレイユニットラスタは、フレームの各ラインを順次に表示する。プログレッシブモードにおいて、スクリーンの垂直走査周波数は、フレーム表示周波数と同じである。

インターレースモードとプログレッシブモードとの間での変換、様々な走査ライン数間での変換、様々な走査周波数間での変換には、一般に、複雑で且つ高価なビデオ信号変換機器が必要である。

本発明の第１の態様は、第１のビデオフォーマットのビデオデータを第２のインターレースビデオフォーマットのビデオデータに変換するための方法であって、４つのフィールドを有する第２のビデオフォーマットのフレームにマッピングするための第１のビデオフォーマットのフレーム数を決定し、第２のビデオフォーマットのフレームの４つの各フィールドにマッピングされる第１のビデオフォーマットのフレーム数のそれぞれからライン数を決定し、第１のビデオフォーマットのフレーム数のそれぞれから決定されたライン数を選択し、選択されたライン数を第２のビデオフォーマットのフレームのフィールドにマッピングするための順序を決定し、決定された順序にしたがって、第１のビデオフォーマットのフレーム数のそれぞれから選択されたラインを第２のビデオフォーマットのフレームの４つのフィールドにマッピングすることを含んでいる方法である。

本発明の第２の態様は、第１のインターレースビデオフォーマットのビデオデータを第２のインターレースビデオフォーマットのビデオデータに変換するための方法であって、第１のインターレースビデオフォーマットの１つのフレームの第１のフィールドから、交互に並ぶ複数のラインを備える第１のライン組を選択し、第１のインターレースビデオフォーマットのフレームの第１のフィールドから、前記第１のライン組において選択されなかった交互に並ぶ複数のラインを備える第２のライン組を選択し、第１のインターレースビデオフォーマットのフレームの第２のフィールドから、交互に並ぶ複数のラインを備える第３のライン組を選択し、第１のインターレースビデオフォーマットのフレームの第２のフィールドから、前記第３のライン組において選択されなかった交互に並ぶ複数のラインを備える第４のライン組を選択し、第２のインターレースビデオフォーマットの４つのフィールドのうちの異なる１つのフィールドに前記各ライン組をマッピングすることを含んでいる方法である。

本発明の第３の態様は、第１のプログレッシブビデオフォーマットのビデオデータを第２のインターレースビデオフォーマットのビデオデータに変換するための方法であって、新たなビデオフォーマットのフレームにマッピングされる第１のビデオフォーマットのフレーム数は、第２のビデオフォーマットのフィールド数に第１のビデオフォーマットの表示周波数を掛けて第２のビデオフォーマットの表示周波数で割った数に等しく、第２のビデオフォーマットのフレームのフィールドにマッピングされる第１のビデオフォーマットの各フレーム数からのライン数は、第１のビデオフォーマットのフレーム内のライン数を新たなビデオフォーマットのフレームにマッピングされる第１のビデオフォーマットのフレーム数で割った数であり、第１のビデオフォーマットのフレーム数のうちの１つから、４つ置きのラインから成る第１のライン組を選択し、第１のビデオフォーマットのフレーム数のうちの１つから、前記第１のライン組において選択されなかった４つ置きのラインから成る第２のライン組を選択し、第１のビデオフォーマットのフレーム数のうちの１つから、前記第１のライン組または前記第２のライン組において選択されなかった４つ置きのラインから成る第３のライン組を選択し、第１のビデオフォーマットのフレーム数のうちの１つから、前記第１のライン組または前記第２のライン組または前記第３のライン組において選択されなかった４つ置きのラインから成る第４のライン組を選択し、第２のビデオフォーマットの４つのフィールドのうちの異なる１つのフィールドに前記各ライン組をマッピングすることを含んでいる方法である。

本発明の第４の態様は、第１のビデオフォーマットのビデオ信号データを第２のビデオフォーマットのビデオ信号データに変換するための装置において、１または複数のビデオ入力部であって、各ビデオ入力部が、異なるビデオタイプのビデオ信号、すなわち、第１のビデオフォーマットのビデオ信号を受信するようになっているとともに、デジタルビデオ信号を出力するようになっている、ビデオ入力部と、前記デジタルビデオ信号を受信して記憶するようになっている記憶装置と、記憶されたビデオ信号の記憶されたデジタル信号を読み取り、あるいは、１または複数の前記入力部からデジタル信号を受信するようになっているとともに、デジタル信号のフォーマットを第１のビデオフォーマットから第２のビデオフォーマットへと変換するようになっており、第２のビデオフォーマットが４つのインターレースフィールドを備えるとともに１２０Ｈｚのフィールド表示周波数を有する走査コトローラと、１または複数のビデオ出力部であって、各ビデオ出力部が、第２のビデオフォーマットのデジタルビデオ信号を受信するようになっているとともに、第２のビデオフォーマットのビデオ信号を出力するようになっている、ビデオ出力部とを備えている装置である。

本発明の特徴は、添付の請求の範囲に記載されている。しかしながら、発明自体は、例示的な実施形態に関する以下の詳細な説明を添付図面と共に読んで参照することにより最も良く理解される。

ビデオのフレームは、ラスタが表示された時に１つの完全な画像の１つの全体的な領域を形成する一組のラインとして規定される。ラスタという用語は、矩形パターンのラインとして、ビデオディスプレイ上においてはラスタ走査という用語が導き出される水平走査線として、幾分循環的に規定される。フィールドは、フレームのラインの一部として規定される。フィールドはインターレースビデオフォーマットにおいて使用され、このフォーマットにおいて、各フィールドのラインは、交互に連続して表示されるラスタである。プログレッシブビデオフォーマットはフィールドを有していない。オリジナルビデオフォーマットという用語は、本発明によって新たな１２０Ｈｚ４−１インターレースビデオフォーマットに変換されるビデオフォーマットを意味している。オリジナルビデオフォーマット、おそらく前述した任意の標準的なフォーマット、あるいは、他のビデオフォーマットは、フレーム表示周波数および１フレーム当りのラインを変える。ビデオフォーマットという用語は、フォーマットに略されても良い。

図１〜図３は、様々なビデオフォーマットを本発明にしたがって新たな１２０Ｈｚ４−１インターレースフォーマットに変換する方法を示すフローチャートである。新たな１２０Ｈｚ４−１インターレースフォーマットは、フレーム毎に４つのフィールドを有している。各フィールドは、ラインの１／４を有している。以下、新たな１２０Ｈｚ４−１インターレースビデオフォーマットを、Ｉ／４＠１２０Ｈｚと称することにする。Ｉ／４は、４つのインターレースフィールドを表わしている。１２０Ｈｚは、フィールド表示周波数である。Ｉ／４の前にくる数字は、１フレーム当りのラインの数を示している。したがって、１０８０Ｉ／４＠１２０Ｈｚ（図１〜図６において一例として使用される）は、１フレーム当り１０８０本のライン（１フィールド当り２７０本のライン）を示している。図４には、１０８０Ｉ／４＠１２０Ｈｚフォーマットが示されている。図４の実施例において、各フィールドは、２７０本のライン（すなわち、１０８０本のラインが４つのフィールドによって分割されている）を有している。また、各フィールドは、フレームの４本置きのラインから成る異なる組を含んでいる。４つのフィールドは、フィールド１からフィールド４まで順次に表示されるラスタである。１０８０Ｉ／４＠１２０Ｈｚのフィールド表示周波数は１２０Ｈｚである。１０８０Ｉ／４＠１２０Ｈｚフォーマットの垂直同期周波数（リフレッシュレート）は３０Ｈｚである（すなわち、表示周波数がフィールドの数によって分割される）。

ステップ１００において、ビデオ入力のタイプが選択される。後述するビデオレシーバ（図７および図８参照）は、複数のタイプのビデオ入力を有していても良い。選択肢としては、アナログビデオ、デジタルビデオ、圧縮されたデジタルビデオを挙げることができる。本発明は、圧縮されていないデジタルビデオに基づいて機能する。したがって、ステップ１０５において、入力がアナログビデオであるか否かが決定される。入力がアナログビデオである場合には、ステップ１１０において、アナログビデオがデジタルビデオに変換され、方法がステップ１１５に進む。ステップ１０５において、入力がアナログビデオではないという決定が成されると、変換を行なう必要がなく、方法は直接にステップ１１５に進む。ステップ１１５においては、デジタルビデオが圧縮されたデジタルビデオであるか否かの決定が成される。ステップ１１５において入力が圧縮されているという決定が成されると、ステップ１２０において、圧縮されたデジタルビデオがデコードされ、方法がステップ１２５に進む。ステップ１１５において、デジタルビデオが圧縮されていないという決定が成されると、デコードする必要がなく、方法が直接にステップ１２５に進む。ステップ１２５においては、デジタルビデオのフォーマットが決定される（プログレッシブまたはインターレース、および、フィールドまたはフレーム毎のラインの数）。ステップ１３０においては、デジタルビデオフォーマットがプログレッシブであるか或いはインターレースであるかに基づいて、決定が成される。デジタルビデオフォーマットがプログレッシブである場合には、方法がステップ１３５に進む。デジタルビデオフォーマットがインターレースである場合には、方法がステップ１４０に進む。

ステップ１３５は、２つの選択肢を含んでおり、そのうちの一方だけが一時に使用される。ステップ１３５の選択肢Ｉは、Ｉ／４＠１２０Ｈｚフォーマットにおける４つの各フィールドに２７０本のラインを含ませる。オリジナルビデオフォーマットのフレーム内のライン数が２７０の整数倍でない場合には、オリジナルビデオフォーマットの１フレーム当りのラインは、１フレーム当りの当初のライン数よりも少ない２７０の最大の偶数倍へと縮小される。例えば、オリジナルビデオフォーマットがフレーム毎に７２０本のラインを有している場合、オリジナルビデオは、１フレーム当り５４０本（２×２７０）のラインに縮小される。Ｉ／４＠１２０Ｈｚフォーマットは、５４０本のラインを有する１つのフレームを含んでおり、この１つのフレームは、それぞれが１３５本のラインを有する４つのフィールドから成っている。簡単に言えば、縮小操作は、入力ビデオフォーマットを出力ビデオフォーマットにリサンプリングするために、垂直補間フィルタの使用を含んでいる。デジタルビデオの１フレーム当りのライン数が既に２７０の偶数倍である場合、選択肢Ｉの操作は効果がない。ステップ１３５の選択肢ＩＩは、単に、Ｉ／４＠１２０Ｈｚインターレースフォーマットの各フレーム内のライン数を、オリジナルビデオフォーマットの１フレーム内のライン数に設定する。Ｉ／４＠１２０Ｈｚの１フィールド当りのライン数は、オリジナルビデオフォーマットの１フレーム内のライン数を４で割った数である。この方法は、特に、後述するコンピュータグラフィックモードに適している。

ステップ１４０においては、デジタルビデオが記憶媒体上に記憶され、ステップ１４５においては、デジタルビデオのフォーマットに基づいて、他の決定が成される。デジタルビデオフォーマットがインターレースである場合、方法は、図２のステップ１５０に進む。デジタルビデオフォーマットがプログレッシブである場合、方法は、図３のステップ２７０に進む。

図２（インターレースビデオの処理に関する）を参照すると、ステップ１５０においては、計算定数（Ｍ）が、Ｉ／４＠１２０Ｈｚ出力の１フレーム当りのライン数に設定される。この値は、図１のステップ１３５において計算された。図４の実施例において、Ｍは、１０８０（ＭＩ／４＠１２０Ｈｚ＝１０８０＠１２０Ｈｚ）に等しい。

ステップ１５５においては、オリジナルインターレースフォーマットからＩ／４＠１２０Ｈｚフォーマットへとラインを記録するために使用されるライン順列が決定される。ある１つのライン順列が図４に示されている。このライン順列については図４を参照して後述する。Ｉ／４＠１２０Ｈｚフォーマットには４つのフィールドがあるため、ラインの組を４つのフィールドに分配することができる順序に関しては２４個（４の階乗）の考えられる順列が存在する。予め定められた所定の順列が使用されても良く、あるいは、ビデオフレーム内の画像特性に基づいてフレーム毎に順列が動的に変えられても良い。例えば、スクロールテキストがある場合、２４個のライン設定順列のうち、所定のフレームにおいて使用できる最も良い順列は、テキスト文字の相対的なサイズおよびスクロール速度から決定することができる。

ステップ１６０においては、オリジナルビデオフォーマットの最初のビデオフレームまたは次のビデオフレームがメモリから読み取られ、フレームの全てのラインがバッファ内に記憶される。ステップ１６５においては、最初のビデオフレームまたは次のビデオフレームのために、Ｉ／４＠１２０Ｈｚフィールド表示タイミングが設定され或いはリセットされる。

ステップ１７０においては、ステップ１６５で設定された表示タイミングにしたがった適切な時間まで、新たなビデオフォーマットフィールド１のラスタが遅延される。ステップ１７５においては、カウンタＮが１にセットされる。ステップ１８０においては、ラインＮがバッファから読み取られて表示される。ステップ１８５においては、フィールド１の最後のラインが読み取られて表示されたかどうか（すなわち、Ｎ＞Ｍかどうか）を見るために、Ｎの値がチェックされる。フィールド１の最後のラインが読み取られておらず且つ表示されていない場合には、ステップ１９０において、Ｎが４だけインクリメントされ、方法は、ループしてステップ１８０へと戻る。フィールド１の最後のラインが読み取られて表示されていた場合には、方法がステップ１９５に進む。

ステップ１９５，２００，２０５，２１０，２１５は、ステップ２００においてＮが３に設定され且つフィールド２が表示された後に方法がステップ２２０に進む点を除き、ステップ１７０，１７５，１８０，１８５，１９０とそれぞれ同様である。

ステップ２２０，２２５，２３０，２３５，２４０は、ステップ２２５においてＮが２に設定され且つステップ２３０においてオリジナルビデオフォーマットの第２のフィールドが読み取られて表示され且つフィールド３が表示された後に方法がステップ２４５に進む点を除き、ステップ１７０，１７５，１８０，１８５，１９０とそれぞれ同様である。

ステップ２４５，２５０，２５５，２６０，２６５は、ステップ２５０においてＮが４に設定され且つフィールド４が表示された後に方法がループしてステップ１５５に戻り次のビデオフレームのために方法が繰り返される点を除き、ステップ２２０，２２５，２３０，２３５，２４０とそれぞれ同様である。

ステップ１７５，２００，２２５，２５０においてＮが設定される一連の値（値が繰り返されていない点に注意）は、考えられる２４個のライン設定順列のうちの１つを形成する。図２に示されるライン設定順列は、図４の場合も同様に、１−３−２−４である。引用されている実際の値は、典型的な値であり、２４のうちの任意の１つが使用されても良く、また、使用される順列が各フレーム毎に変えられても良い。

図３（プログレッシブビデオの処理に関する）を参照すると、ステップ２７０においては、計算定数（Ｍ）が、Ｉ／４＠１２０Ｈｚ出力の１フレーム当りのライン数に設定される。この値は、図１のステップ１３５において計算された。また、オリジナルビデオフォーマットの周波数に４（新たなビデオフォーマットのフィールドの数）を掛けて１２０（新たなビデオフォーマットの周波数）で割ることにより、オリジナルビデオフォーマットから、フレームの数Ｆを決定する。このフレーム数は、Ｉ／４＠１２０Ｈｚビデオフォーマットの１つのフォーマットを組み立てる際に使用される。フレーム数Ｆが１である場合には、各計算定数Ａ，Ｂ，Ｃ，Ｄが１に設定される。フレーム数Ｆが２である場合には、ＡおよびＢが１に設定されるとともに、ＣおよびＤが２に設定される。フレーム数が４である場合には、Ａが１に設定され、Ｂが２に設定され、Ｃが３に設定され、Ｄが４に設定される。Ｆ＝２およびＦ＝４のそれぞれの例に関しては、後述する図５および図６と、それに伴う説明とを参照されたい。

ステップ２７５においては、オリジナルインターレースフォーマットからＩ／４＠１２０Ｈｚフォーマットへとラインを記録するために使用されるライン順列が決定される。ある１つのラン順列が図５に示されている。このライン順列については図５を参照して後述する。Ｉ／４＠１２０Ｈｚフォーマットには４つのフィールドがあるため、ラインの組を４つのフィールドに分配することができる順序に関しては２４個（４の階乗）の考えられる順列が存在する。予め定められた所定の順列が使用されても良く、あるいは、ビデオフレーム内の画像特性に基づいてフレーム毎に順列が動的に変えられても良い。例えば、スクロールテキストがある場合、２４個のライン設定順列のうち、所定のフレームにおいて使用できる最も良い順列は、テキスト文字の相対的なサイズおよびスクロール速度から決定することができる。

ステップ２８０においては、オリジナルビデオフォーマットの最初の（次の）Ｆ個のビデオフレームの全てのラインがメモリから読み取られてバッファ内に記憶される。フレーム数Ｆは、前述したステップ２７０で計算された。ステップ２８５においては、最初のビデオフレームまたは次のビデオフレームのために、Ｉ／４＠１２０Ｈｚフィールド表示タイミングが設定され或いはリセットされる。

ステップ２９０においては、ステップ２８５で設定された表示タイミングにしたがった適切な時間まで、フィールド１のラスタが遅延される。ステップ２９５においては、カウンタＮが１にセットされる。ステップ３００においては、フレームＡからのラインＮがバッファから読み取られて表示される。ステップ３０５においては、フィールドの最後のラインが読み取られて表示されたかどうか（すなわち、Ｎ＝Ｍ−（４−Ｎ）かどうか）を見るために、Ｎの値がチェックされる。ステップ３０５において最初の新たなビデオフォーマットのフィールドの最後のラインが読み取られておらず且つ表示されていない場合には、ステップ３１０において、Ｎが４だけインクリメントされ、方法は、ループしてステップ３００へと戻る。ステップ３０５において最後のラインが読み取られて表示されていた場合には、方法がステップ３１５に進む。

ステップ３１５，３２０，３２５，３３０，３３５は、ステップ３２０においてＮが３に設定され且つフィールド２が表示された後に方法がステップ３４０に進む点を除き、ステップ２９０，２９５，３００，３０５，３１０とそれぞれ同様である。

ステップ３４０，３４５，３５０，３５５，３６０は、ステップ３４５においてＮが２に設定され且つフィールド３が表示された後に方法がステップ３４５に進む点を除き、ステップ２９０，２９５，３００，３０５，３１０とそれぞれ同様である。

ステップ３６５，３７０，３７５，３８０，３８５は、ステップ３７０においてＮが４に設定され且つフィールド４が表示された後に方法がループしてステップ２７５に戻り次のビデオフレームのために方法が繰り返される点を除き、ステップ２９０，２９５，３００，３０５，３１０とそれぞれ同様である。

Ｆが２である場合には、２つのオリジナルビデオフォーマットフレームから、１つ置きのラインだけが、１つの新たなビデオフォーマットフレームへと移され、Ｆが４である場合には、４つのオリジナルビデオフォーマットフレームから、４つ置きのラインだけが、１つの新たなビデオフォーマットフレームへと移される（図５および図６参照）。

ステップ２９５，３２０，３４５，３７０においてＮが設定される一連の値（値が繰り返されていない点に注意）は、考えられる２４個のライン設定順列のうちの１つを形成する。図３に示されるライン設定順列は、図５および図６の場合も同様に、１−３−２−４である。引用されている実際の値は、典型的な値であり、２４のうちの任意の１つが使用されても良く、また、使用される順列が各フレーム毎に変えられても良い。

第２の実施形態の代案においては、オリジナルビデオフォーマットの全てのフレームの全てのラインがバッファに記憶されず、新たなビデオフォーマット内に表示されるラインだけが記憶される。バッファ内に記憶されるラインの選択処理は、図３に関して前述した、表示されるべきラインを選択するために使用される処理と同じ処理である。その後、バッファが順次に読み出される。この場合、ラインの最初の１／４は、新たなビデオフォーマットの最初の新たなフィールドへと移り、ラインの２番目の１／４は、新たなビデオフォーマットの２番目の新たなフィールドへと移り、ラインの３番目の１／４は、新たなビデオフォーマットの３番目の新たなフィールドへと移り、ラインの最後の１／４は、新たなビデオフォーマットの４番目の新たなフィールドへと移る。

図４は、最初のオリジナルビデオフォーマットのラインを本発明にしたがって新たなフォーマットのラインへとマッピングする状態を示す典型的な図である。図４は、本発明にしたがった１０８０Ｉ＠６０Ｈｚビデオフォーマットから１０８０Ｉ／４＠１２０Ｈｚビデオフォーマットへの変換を示している。この場合、１０８０は、１フレーム当りのライン数であり、Ｉは２つのインターレースフィールドを示しており、Ｉ／４は４つのインターレースフィールドを示している。オリジナルビデオフレーム３９０は、オリジナルビデオフレームの５４０個の奇数ラインを有する第１のフィールド３９５と、オリジナルビデオフレームの５４０個の偶数ラインを有する第２のフィールド４００とを含んでいる。新たなビデオフレーム４０５は、オリジナルビデオフィールド３９５の５４０個の奇数ラインの最初の半分を有する第１のフィールド４１０と、オリジナルビデオフィールド３９５の５４０個の奇数ラインの残りの半分を有する第２のフィールド４１５と、オリジナルビデオフィールド４００の５４０個の偶数ラインの最初の半分を有する第３のフィールド４２０と、オリジナルビデオフィールド４００の５４０個の偶数ラインの残りの半分を有する第４のフィールド４２５とを含んでいる。オリジナルビデオフレーム３９０の第１のフィールド３９５のライン数は、新たなビデオフレーム４０５の第１および第２のフィールド４１０，４１５にマッピングされたライン数と同じライン数に対応している。オリジナルビデオフレーム３９０の第２のフィールド４００のライン数は、新たなビデオフレーム４０５の第３および第４のフィールド４２０，４２５にマッピングされたライン数と同じライン数に対応している。新たなビデオフレーム４０５のフィールド４１０，４１５，４２０，４２５へのライン組のマッピングは、可能な２４個のライン組の順列のうちの１つだけを示している。例えば、フィールド４２０，４２５はそのままの状態で、フィールド４１０の現在のライン組（１，５，９，１３．．．．１０７７）をフィールド４１５にマッピングし、フィールド４１５の現在のライン組（３，７，１１，１５．．．．１０７９）をフィールド４１０にマッピングする順列は、考えられる２４個の順列のうちの２番目の順列である。

図５は、２番目のオリジナルビデオフォーマットのラインを本発明にしたがって新たなフォーマットのラインへとマッピングする状態を示す典型的な図である。図５は、本発明にしたがった１０８０Ｐ＠６０Ｈｚビデオフォーマットから１０８０Ｉ／４＠１２０Ｈｚビデオフォーマットへの変換を示している。第１のオリジナルビデオフレーム４３５は１０８０本のラインを有しており、第２のオリジナルビデオフレーム４４０は１０８０本のラインを有している。新たなビデオフレーム４４５は、第１のオリジナルビデオフレーム４３５の１０８０本のラインの最初の１／４を有する第１のフィールド４５０と、第１のオリジナルビデオフレーム４３５の１０８０本のラインのうちの異なる１／４を有する第２のフィールド４５５と、第２のオリジナルビデオフレーム４４０の１０８０本のラインの最初の１／４を有する第３のフィールド４６０と、第２のオリジナルビデオフレーム４４０の１０８０本のラインのうちの異なる１／４を有する第４のフィールド４６５とを含んでいる。第１のオリジナルビデオフレーム４３５のライン数は、新たなビデオフレーム４４５の第１および第２のフィールド４５０，４５５にマッピングされたライン数と同じライン数に対応している。第２のオリジナルビデオフレーム４４０のライン数は、新たなビデオフレーム４４５のフィールド４６０，４６５にマッピングされたライン数と同じライン数に対応している。新たなビデオフレーム４６５のフィールド４５０，４５５，４６０，４６５へのラインのマッピングは、可能な２４個のライン組群の順列のうちの１つだけを示している。例えば、フィールド４６０，４６５はそのままの状態で、フィールド４５０の現在のライン組（１，５，９，１１．．．．１０７７）をフィールド４５５にマッピングし、フィールド４５５の現在のライン組（３，７，１１，１５．．．．１０７９）をフィールド４５０にマッピングする順列は、考えられる２４個の順列のうちの２番目の順列である。

図６は、３番目のオリジナルビデオフォーマットのラインを本発明にしたがって新たなフォーマットのラインへとマッピングする状態を示す典型的な図である。図６は、本発明にしたがった１０８０Ｐ＠６０Ｈｚビデオフォーマットから１０８０Ｉ／４＠１２０Ｈｚビデオフォーマットへの変換を示している。第１のオリジナルビデオフレーム４７５は１０８０本のラインを有しており、第２のオリジナルビデオフレーム４８０は１０８０本のラインを有しており、第３のオリジナルビデオフレーム４８５は１０８０本のラインを有しており、第４のオリジナルビデオフレーム４９０は１０８０本のラインを有している。新たなビデオフレーム４９５は、第１のオリジナルビデオフレーム４７５の１０８０本のラインの１／４を有する第１のフィールド５００と、第２のオリジナルビデオフレーム４８０の１０８０本のラインの１／４を有する第２のフィールド５０５と、第３のオリジナルビデオフレーム４８５の１０８０本のラインの１／４を有する第３のフィールド５１０と、第４のオリジナルビデオフレーム４９０の１０８０本のラインの１／４を有する第４のフィールド５１５とを含んでいる。第１のオリジナルビデオフレーム４７５のライン数は、新たなビデオフレーム４９５の第１のフィールド５００にマッピングされたライン数と同じライン数に対応している。第２のオリジナルビデオフレーム４８０のライン数は、新たなビデオフレーム４９５の第２のフィールド５０５にマッピングされたライン数と同じライン数に対応している。第３のオリジナルビデオフレーム４８５のライン数は、新たなビデオフレーム４９５の第３のフィールド５１０にマッピングされたライン数と同じライン数に対応している。第４のオリジナルビデオフレーム４９０のライン数は、新たなビデオフレーム４９５の第４のフィールド５１５にマッピングされたライン数と同じライン数に対応している。なお、新たなフレーム４９５の各フィールドにマッピングされるライン数の組は互いに異なっており、各組は、繰り返すことなく４つ置きのライン数を取って得られる４つの考えられるライン数の組のうちの１つである。新たなビデオフレーム４９５のフィールド５００，５０５，５１０，５１５へのラインのマッピングは、可能な２４個のライン組の順列のうちの１つだけを示している。例えば、フィールド５１０，５１５はそのままの状態で、フィールド５００の現在のライン（１，５，９，１３．．．．１０７７）をフィールド５０５にマッピングし、フィールド５０５の現在のライン（３，７，１１，１５．．．．１０７９）をフィールド５００にマッピングする順列は、考えられる２４個の順列のうちの２番目の順列である。

図７は、本発明の第１の実施形態に係るビデオレシーバの概略図である。図７において、ビデオレシーバ６００は、アナログビデオ信号６１０を受信し且つこのアナログビデオ信号をデジタルビデオ信号６１５に変換するためのアナログ／デジタル（Ａ／Ｄ）変換器６０５と、デジタルビデオ信号６２５を受信し且つデジタルビデオ信号６１５を出力するデジタル入力部６２０と、圧縮されたデジタルビデオ信号６３５を受信し且つこの圧縮されたビデオ信号をデジタルビデオ信号６１５に解凍するビデオデコンプレッサ（ビデオ解凍器）６３０とを有している。

また、ビデオレシーバ６００は、ビデオフレーム内のライン数を所定の値まで減らすための随意的なダウンスケール装置６３５と、デジタルビデオ信号６１５内に含まれるデジタルビデオデータを記憶するための記憶装置６４０と、１２０Ｈｚ４フィールド走査コントローラ６４５とを有している。走査コントローラ６４５は、デジタルビデオデータの１または複数のフレームを記憶するためのバッファ６５０を有している。走査コントローラ６４５は、Ａ／Ｄ変換器６０５、デジタルビデオ入力部６２０、ビデオデコンプレッサ６３５、ダウンスケール装置６３５、または、記憶装置６４０からデジタルビデオデータを受信しても良い。走査コントローラ６４５は、前述した図２および図３に示されるように、オリジナルフォーマットから受信したビデオデータをＩ／４＠１２０Ｈｚフォーマットに変換する。走査コントローラ６４５は、Ｉ／４＠１２０Ｈｚビデオフォーマットでデジタルビデオ信号６５５を出力する。

更に、ビデオレシーバ６００は、走査コントローラ６４５からデジタルビデオ信号６５５を受信し且つデジタル信号６５５をアナログビデオディスプレイ装置によって使用できるアナログ信号６６５に変換するデジタル・アナログ変換器６６０と、デジタルビデオ信号６５５を受信し且つデジタルビデオディスプレイ装置によって使用できるデジタルビデオ信号６７５を出力するデジタルビデオ出力部６７０とを有している。

図８は、本発明の第２の実施形態に係るビデオレシーバの概略図である。図８において、ビデオレシーバ６００Ａは、画像解析プロセッサ６８０を更に有している点を除き、前述した図７に示されるビデオレシーバ６００と同様である。画像解析プロセッサは、ビデオフレームのストリームを解析するとともに、図２および図３を参照して前述した走査コントローラ６４５によって使用される順列を適応的に決定する。画像プロセッサ６８０は、ダウンスケール装置６３５および記憶装置６４０からデジタルデータ信号６１５を受信することができる。図７のレシーバ６００とレシーバ６００Ａとの間の他の違いは、Ａ／Ｄ変換器６０５からのデジタルビデオ信号６１５の直接的なルートと、画像解析プロセッサ６８０を介したデジタルビデオ入力部６２０およびビデオデコンプレッサ６３０のデジタルビデオ信号６１５の直接的なルートである。

本発明は、１２０Ｈｚよりも大きい周波数を有するオリジナルビデオフォーマットへと拡張できる。例えば、１０８０Ｐ＠２４０Ｈｚオリジナルフォーマットが与えられると、本発明の方法は、８個の１０８０Ｐ＠２４０Ｈｚフォーマットフレームを、プログレッシブ表示された２つの１０８０Ｉ／４＠１２０Ｈｚフレームに変換する（しかしながら、２つの各フレームは、インターレース表示された）。これにより、事実上、ハイブリッド型インターレース／プログレッシブビデオフォーマットが形成される。各１０８０Ｐ＠２４０Ｈｚフレームの８本の全てのラインは、新たなハイブリッドフォーマットにおいて使用される。

本発明は、ピクセルの水平な列を１フレーム内のラインとして処理することにより、ビデオグラフィックアレイ（ＶＧＡ）フォーマット、スーパービデオグラフィックアレイ（ＳＶＧＡ）フォーマット、拡張ビデオグラフィックアレイ（ＸＧＡ）フォーマット等のコンピュータグラフィック表示モードに適応できる。したがって、ＶＧＡは、１フレーム当り２００本または４８０本のラインを有しているものとして処理され、ＸＧＡは、１フレーム当り４８０本または７６８本のラインを有しているものとして処理され、ＳＶＧＡは、１フレーム当り６００本または１２００本のラインを有しているものとして処理される。ＶＧＡ，ＸＧＡ，ＳＶＧＡは、プログレッシブビデオフォーマットとして処理される。なお、全てのケースにおける「ライン」の数は４の偶数倍であるため、本発明は、実際には、コンピュータグラフィック表示モードに非常に良く適している。

また、本発明は、ブラウン管（ＣＲＴ）ディスプレイ、電子ビームを基本とする他のディスプレイによって使用できるとともに、液晶ディスプレイ（ＬＣＤ）、プラズマディスプレイ、発光ダイオード（ＬＥＤ）ディスプレイ等の画素化したディスプレイ装置によっても使用できる。

本発明の実施形態における以上の説明は、本発明の理解のために与えられている。言うまでもなく、本発明は、ここで説明した特定の実施形態に限定されず、本発明の範囲から逸脱することなく当業者にとって明らかな様々な変形、再配列、置き換えも可能である。例えば、オリジナルプログレッシブビデオフォーマットの偶数フレームがＩ／４＠１２０Ｈｚフォーマットの４つのフィールドにマッピングされた状態で、前述した様々なアルゴリズムを使用して奇数フレームをマッピングすることができる。したがって、以下のクレームは、本発明の真の思想および範囲内に入るそのような変更および変形の全てを網羅しようとするものである。

様々なビデオフォーマットを本発明にしたがって１２０Ｈｚ４−１インターレースフォーマットに変換する方法を示すフローチャートである。 様々なビデオフォーマットを本発明にしたがって１２０Ｈｚ４−１インターレースフォーマットに変換する方法を示すフローチャートである。 様々なビデオフォーマットを本発明にしたがって１２０Ｈｚ４−１インターレースフォーマットに変換する方法を示すフローチャートである。 第１のオリジナルビデオフォーマットのラインを本発明にしたがって新たなフォーマットのラインにマッピングする状態を示す典型的な図である。 第２のオリジナルビデオフォーマットのラインを本発明にしたがって新たなフォーマットのラインにマッピングする状態を示す典型的な図である。 第３のオリジナルビデオフォーマットのラインを本発明にしたがって新たなフォーマットのラインにマッピングする状態を示す典型的な図である。 本発明の第１の実施形態に係るビデオレシーバの概略図である。 本発明の第２の実施形態に係るビデオレシーバの概略図である。

符号の説明

３９０ オリジナルビデオフレーム
３９５ 第１のフィールド
４００ 第２のフィールド
４０５ ビデオフレーム
４１０ 第１のフィールド
４１５ 第２のフィールド
４２０ 第３のフィールド
４２５ 第４のフィールド
４３５ 第１のオリジナルビデオフレーム
４４０ 第２のオリジナルビデオフレーム
４４５ ビデオフレーム
４５０ 第１のフィールド
４５５ 第２のフィールド
４６０ 第３のフィールド
４６５ 第４のフィールド
４７５ 第１のオリジナルビデオフレーム
４８０ 第２のオリジナルビデオフレーム
４８５ 第３のオリジナルビデオフレーム
４９０ 第４のオリジナルビデオフレーム
４９５ ビデオフレーム
５００ 第１のフィールド
５０５ 第２のフィールド
５１０ 第３のフィールド
５１５ 第４のフィールド
６００ ビデオレシーバ
６０５ アナログ／デジタル（Ａ／Ｄ）変換器
６１０ アナログビデオ信号
６１５ デジタルビデオ信号
６２０ デジタル入力部
６２５ デジタルビデオ信号
６３０ ビデオコンプレッサ
６３５ デジタルビデオ信号
６４０ 記憶装置
６４５ 走査コントローラ
６５０ バッファ
６５５ デジタル信号
６６０ デジタル・アナログ変換器
６６５ アナログ信号
６７０ デジタルビデオ出力部

Claims (10)

1. 第１のインターレースビデオフォーマットのビデオデータを第２のインターレースビデオフォーマットのビデオデータに変換するための方法であって、
   第１のインターレースビデオフォーマットの１つのフレームの第１のフィールドから、交互に並ぶ複数のラインを備える第１のライン組を選択するステップと、
   第１のインターレースビデオフォーマットのフレームの第１のフィールドから、前記第１のライン組において選択されなかった交互に並ぶ複数のラインを備える第２のライン組を選択するステップと、
   第１のインターレースビデオフォーマットのフレームの第２のフィールドから、交互に並ぶ複数のラインを備える第３のライン組を選択するステップと、
   第１のインターレースビデオフォーマットのフレームの第２のフィールドから、前記第３のライン組において選択されなかった交互に並ぶ複数のラインを備える第４のライン組を選択するステップと、
   第２のインターレースビデオフォーマットの４つのフィールドのうちの異なる１つのフィールドに前記各ライン組をマッピングするステップと、
   を含んでいる方法。
2. 第２のインターレースビデオフォーマットのフレームのどのフィールドに対していずれのライン組をマッピングするのかを決定するステップを更に含み、このステップは、ライン組の数の順列の組のうちの１つの順列に基づいて行なわれる、請求項１に記載の方法。
3. 第１のビデオフォーマットのフレームの画像特性に基づいて、順列の組の中から１つの順列を選択するステップを更に含んでいる、請求項２に記載の方法。
4. 第１のインターレースビデオフォーマットのフレーム内のライン数を、第１のインターレースビデオフォーマットのフレーム内のライン数以下である第２のインターレースビデオフォーマットの１フレーム内のライン数の最も大きい偶数倍である新たなライン数へ縮小するステップを更に含んでいる、請求項１に記載の方法。
5. 第２のインターレースビデオフォーマットの周波数が１２０Ｈｚである、請求項１に記載の方法。
6. 第１のビデオフォーマットのビデオ信号データを第２のビデオフォーマットのビデオ信号データに変換するための装置において、
   １または複数のビデオ入力部であって、各ビデオ入力部が、異なるビデオタイプのビデオ信号、すなわち、第１のビデオフォーマットのビデオ信号を受信するようになっているとともに、デジタルビデオ信号を出力するようになっている、ビデオ入力部と、
   前記デジタルビデオ信号を受信して格納するようになっている記憶装置と、
   格納されたビデオ信号の格納されたデジタル信号を読み取り、あるいは、１または複数の前記入力部からデジタル信号を受信するようになっているとともに、デジタル信号のフォーマットを第１のビデオフォーマットから第２のビデオフォーマットへと変換するようになっており、第２のビデオフォーマットが４つのインターレースフィールドを備えるとともに１２０Ｈｚのフィールド表示周波数を有する走査コトローラであって、
   第１のインターレースビデオフォーマットのビデオデータを第２のインターレースビデオフォーマットのビデオデータに変換するため、
   第１のインターレースビデオフォーマットの１つのフレームの第１のフィールドから、交互に並ぶ複数のラインを備える第１のライン組を選択し、
   第１のインターレースビデオフォーマットのフレームの第１のフィールドから、前記第１のライン組において選択されなかった交互に並ぶ複数のラインを備える第２のライン組を選択し、
   第１のインターレースビデオフォーマットのフレームの第２のフィールドから、交互に並ぶ複数のラインを備える第３のライン組を選択し、
   第１のインターレースビデオフォーマットのフレームの第２のフィールドから、前記第３のライン組において選択されなかった交互に並ぶ複数のラインを備える第４のライン組を選択し、
   第２のインターレースビデオフォーマットの４つのフィールドのうちの異なる１つのフィールドに前記各ライン組をマッピングする、前記走査コトローラと、
   １または複数のビデオ出力部であって、各ビデオ出力部が、第２のビデオフォーマットのデジタルビデオ信号を受信するようになっているとともに、第２のビデオフォーマットのビデオ信号を出力するようになっている、ビデオ出力部と、
   を備えている装置。
7. 第１のビデオフォーマットのフレーム内のライン数を、第１のビデオフォーマットのフレーム内のライン数以下である第２のビデオフォーマットの１フレーム内のライン数の最も大きい偶数倍である新たなライン数へ縮小するようになっているダウンスケール装置を更に有している、請求項６に記載の装置。
8. 第１のビデオフォーマットのデジタルビデオ信号のフレームのビデオ内容に基づいて、第２のビデオフォーマットのフレームのフィールドにマッピングするため、第１のビデオフォーマットのデジタルビデオ信号のフレームからライン組を選択するようになっている画像解析プロセッサを更に有している、請求項６に記載の装置。
9. 前記走査コントローラは、第１のビデオフォーマットのデジタルビデオ信号の１または複数のフレームを、前記フレームが前記記憶装置から読み出される際にバッファリングするバッファを更に有している、請求項６に記載の装置。
10. 前記ビデオタイプは、アナログビデオ信号、デジタルビデオ信号、圧縮ビデオ信号から成るグループから選択される、請求項６に記載の装置。

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