JPS60191346A - デ−タ記憶方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は画像信号やパターン信号等のデータを２ペ−ブ 同時に動作出来る複数個のメモリに記憶する時に、記憶
したデータを９０度単位に任意の回転した方向から縮小
したデータを読出し得るようにしたデータ記憶方法に関
する。

従来例の構成とその問題点 最近、文書等の画像データをスキャナ等の入力装置で読
取り、読取った画像データを大容量の記憶装置に順次記
憶し、この記憶装置に記憶されている画像データを必要
に応じて取出し、これをＣＲＴディスプレイ装置やプリ
ンタ等の出力装置に出力する画像ファイリング装置が開
発されている。このような画像ファイリング装置におい
ては、読取られた画像データは一頁分をまず画像メモリ
に記憶した後、記憶装置に記憶する。また、記憶装置か
ら読出された画像データは一頁分をまず画像メモリに記
憶した後、ＣＲＴディスプレイ装置やプリンタ等の出力
装置に出力する構成となっている。

第１図は入力される原稿（文書）を示す図で１、一般に
取扱われる文書には（、）に示すように縦長に書かれた
文書だけでなく、図面等で（ｂ）に示すように横長に書
かれた文書、（Ｃ）に示すように２頁分の内容を１枚に
した文書がある。このような文書を全て第１図（ａ）に
示すように縦長に書かれた文書であることを基準として
第１図（、）〜（Ｃ）を同じ方法でスキャナ等の入力装
置で読取りメモリに記憶する場合に、メモリに書かれて
いるデータを読取りＣＲＴディスプレイ装置に表示する
と第１図（ｂ）及び（Ｃ）の内容は９ｏ度回転して表示
される。１だ、入力時に第１図（ａ）のデータが１８０
度回転して読込まれた時はＣＲＴディスプレイ装置に１
８０度回転して表示される。第２図は読取ったま捷の状
態でＣＲＴディスプレイ装置に表示された図を示す。こ
のだめ、ＣＲＴディスプレイ装置に人間が見易い状態で
表示しようとすると、第３図に示すように表示すればよ
く、第２図（ｂ）は右へ９ｏ度回転、第２図（Ｃ）は左
へ９ｏ度回転、第２図（ｄ）は１８０度回転して表示す
る。従って、メモリからＣＲＴディスプレイ装置にデー
タを転送する時に電子的にデータを９０度回転成いは１
８０度回転して転送する必要がある。

一方、ＣＲＴディスプレイ装置の表示ドツト数に制限が
あると、読取られ記憶装置に記憶されている原稿−百分
の画像データを表示することが出来ない。また、プリン
タのサイズにも制限があると原稿−百分の画像データを
プリント出力することが出来ない。従って、このような
場合には、もとの画像データをサンプリングして縮小し
、ＣＲＴディスプレイ装置に表示或いはプリンタへ出力
する必要がある。

従来、上記のような回転制御が容易に行えるようなメモ
リの構成とデータの記憶方法として以下の方法がある。

第４図は読取られた原稿の走査方向を示す図で、第６図
は回転制御が容易に行える従来のメモリ構成図である。

第４図に示す読取られた原稿が横走査（行方向）８６４
ドツト、縦走査（列方向）１１５２ライン（ドツト）と
して説明する。従って、対象とする文書のデータ量は８
６４Ｘ１１６２でビットとなる。

メモリをｌＸ６４にワードの容量を持つ記憶素子（ＲＡ
Ｍ）で構成しようとすると１６個のＲＡＭが必要となる
。この場合において回転制御が容易に行えるよう、第６
図のように１６個のＲＡＭを４×４のマトリクス状に配
列する。

データの書込みは次のような方法に基づいて行う。

各ラインのデータ（８６４ビツト）は第６図に示スヨう
に、４ビツトずつ２１６ブロツクに分割する。各ブロッ
クの１ビツト目はマトリックス状に配列されたＲＡＭの
１列目に、以下２ビツト目は２夕１ｊ目に、３ビツト目
は３夕１１目に、４ビツト目は４列目に書込む。また、
４に−５（ｋは正の整数）ライン目のデータはマトリッ
クス状に配列されたＲＡＭの１行目に、以下４に一２ラ
イン目のデータは２行目に、４に一１ライン目のデータ
は３行目に、４にライン目のデータは４行目に書込む。

従って、ｔライン目における各ブロックのｊビット目の
データは１＋ｍｏｄ４（１−１）行ｊ夕１泪のＲＡＭに
書かれる。（ｍｏｄ４ｉはｉを４で割っだ余りを表す） 上記のようなデータの書込み方法により、任意の方向か
ら４ビツトずつデータを読出すことが出来、９０度単位
で回転したデータを読出せる。

しかし、上記に示しだ従来のメモリ構成と記憶方式では
データを一度に４ビツトずつしか扱うことが出来ず、よ
り高速にデータの書込み、読取りを行うためには、ＲＡ
Ｍへの書込み速度及び読取り速度を上げるか或いはマト
リックスを構成するＲＡＭを多くし一度に扱うピット数
を増やさなければならない。

しかしながら、速度を上げようとしても、その処理速度
はＲＡＭの最大処理速度以上速くすることが出来ない。

従って、マトリックスを構成するＲＡＭを多くし一度に
扱うビット数を増やし高速にデータの書込み、読取りを
行う場合を考えると、３倍の処理速度にするためにはデ
ータを一度に１２ビツトずつ扱う必要がありマトリック
ス構成を１２Ｘ１２の構成にしなければならず、この場
合１４４個のＲＡＭが必要となる。一般に速度をｍ倍に
するとｍの２乗倍に比例して必要なＲＡＭの個数が増大
し、回路の必要面積の増大化及びコスト高を招く欠点が
ある。

また、従来データの縮小に際しては、並列に（第５図の
メモリ構成では４ビツトずつ）データを読出した後、デ
ータをサンプリングして縮小すると言う方法が取られて
いる。そのために、データの縮小率に応じて並列に取扱
えるビｙ）数が変化し、画像メモリから読出しＣＲＴデ
ィスプレイ装置やプリンタへのデータの転送速度が低下
するか、或いはＣＲＴディスプレイ装置やプリンタへの
データの転送速度が規定されていると、読出し速度を縮
小率に応じて高速にしなければならない欠点がある。

発明の目的 本発明の目的は画像信号等のデータをＮ個の同時に動作
するメモリへの書込みに際して、縮小率が特定の場合に
縮小率に関係なくサンプリングして縮小されたデータを
、Ｎビットずつ並列に９０度単位の任意の方向からデー
タの読出し得るためのデータの記憶方法を提供すること
である。

発明の構成 本発明では、データを行方向１列方向にそれぞれＮ　ｘ
　Ｍ　（Ｎは２以上の正の整数、Ｍ＝ｎｘＮ’　；ｎは
Ｎの約数、ｉ≧００整数）ビットごとに分割し、（Ｎｘ
Ｍ）ｘ（ＮｘＭ）ビットのデータをブロック単位として
扱い、各ブロック内における同一行内のデータ及び同一
列内のデータをｍ　（ｍ　＝　ｎ　ｘＮ’で且つＭの約
数）ビットごとにサンプリングした結果を順にＮビット
ごとにグループ分けした場合に、全てのサンプリング状
態において各グループ内のＮ個のデータは並列に動作可
能なＮ個の独立したメモリに分解して記憶されているよ
うに（ＮｘＭ）ｘ（ＮｘＭ）個のデータの記憶方法を定
め、Ｎビットずつ並列にデータを読出し得るようにする
。

実施例の説明 以下本発明の実施例について説明する。

今、対象とする原稿の走査方向及び取扱うデータ量は前
記従来例で用いだのと同じで、第４図に９ニア 示す走査方向であり、横走査（行方向）８６４ドツト、
縦走査（列方向）　１１５２ライン（ドツト）で総デー
タ量８６４Ｘ１１５２ビツトであるとする。

説明を簡単にするために、６ビツトずつ並列にイまでの
縮小が出来る場合を考える。メモリを１×６４にワード
の容量を持つ記憶素子（ＲＡＭ）で構成し、６ビツトず
つ並列に動作出来るよう、ＲＡＭをメモリ構成要素とし
て３個のＲＡＭで１つのメモリを構成し、計６個の独立
したメモリを構成する。第７図は６個の独立したメモリ
でメモリ回路を構成した図である。ｍｌ、ｍ２．・・・
・・・２ｍ６は各メモリを表している。

データの縮小率が局までであるので、各データを行方向
９列方向にそれぞれ１２ビツトごとに分割し、１２Ｘ１
２＝１４４ビツトのデータをブロック単位として扱う。

第８図は８６４Ｘ１１５２ピツＩ・のデータを行方向１
列方向にそれぞれ１６ビツトごとに分割した図で、行方
向に７２９列方向に９６゜ｈ計ｅ　９１２個のブロック
に分割する。（ｉ、ｉ）はｉ行ｊ列目のブロックを示し
ている。更に、ブ１ｏ、　。

ら行方向に順に１〜１４４４での番号付けを行う。

第９図は番号付けを行ったブロック内の１４４ビツトの
データを示した図である。

この１４４個の番号付けされたデータの記憶に際しては
行方向に６個並列に取扱う。従って、ブロック内の各行
のデータを６ビツトずつ順に区切った６ビツトのデータ
は総て異なったメモリに記１意する。更に、この２６６
個の番号付けされたデータは各メモリに以下のように分
解して記憶する。

第１０図は各メモリに記憶するデータを示す図である。

メモリｍ１には［１，１２，１８，２３゜２９．３４，
４０，４５，５１．５６，６２，６７．７８゜８３．８
９，９４，１００，１０５，１１１，１１６゜１２２、
１２７．１３３．１４４］のデータを、メモリｍ２には
［２，７，１３，２４，３０，３５，４１゜４６．５２
，５７，６３，６８，７３，８４，９０．９６゜１０１
．１０６，１１２，１１７，１２３，１２８，１３４゜
１３９〕のデータを、メモリｍ３には（３，ａ。

１４．１９，２５，３６，４２，４７，５３，５８，６
４゜６９．７４，７９，８５，９６，１０２，１０７，
１１３゜１１８，１２４，１２９，１３５，１４０〕の
データを、メモリｍ４には（４，９，１ｔｓ、　２０．
２６．３１゜３７．４８，５４，６９，６５，７０，７
５，８０，８６゜９１．９７，１０８，１１４，１１９
，１２５，１３０゜１３６．１４１〕のデータを、メモ
リｍ５には〔６゜１０．１６，２１．２７，３２，３８
，４３，４９，６０゜６６．７１．７６．８１．８７，
９２，９８，１０３゜１０９、１２０．１２６．１３１
．１３７．１４２］のデータを、メモリｍ６には（６，
１１，１７，２２゜２８．３３，３９，４４，６０，６
６．６１，７２，７７゜８２．８８，９３，９９，１０
４，１１０，１１５，１２１゜１３２、１３８．１４３
〕　のデータを記憶する。

この記憶の方法により、各ブロック内の各行のデータを
６ビツトずつ順に区切ったデータ〔１゜２．３，４，５
．６’ｌ、［７，ｓ、９，１０，１１゜１２）、（１３
，１４，１５，１６，１７，１８）、・・・・・・、［
１３９，１４０，１４Ｌ　１４２，１４３，１４４）及
び各列のデータを６ビツトずつ順に区切ったデータ［１
，１３，２５，３７，４９，６１）、［７３゜ｓ６，９
７．１ｏｔａ、１２１，１３３］、（２，１４゜２６．
３８，５０．６２］、・・・・・・、（８４，９６，１
ｏ８゜１０２．１３２．１４４：］　は総て異なったメ
モリに記憶されている。

捷だ、各ブロック内のデータを行方向に２ビツトごとに
サンプリングした結果の６ピントのデータ［１，３，５
，７，９，１１］、　（１３，１６，１−ｒ。

１９．２１，２３］、・・・・・・、［１３３，１３５
，１３７゜１３９．１４１，１４３）或いは（２，４，
６，ｓ、　１ｏ。

１２）、（１４，１６，１８，２０，２２，２４］、・
・・・・。

（１３４，１３８，１３８，１４０，１４２，１４４〕
は総て異なったメモリに記憶されている。

まだ、各ブロック内のデータを列方向に２ビツトごとに
サンプリングした結果の６ビツトのデータ［１，２５，
４９，７３，９７，１２１〕、（２，２６゜５０．７４
．９８，１２２］、・・・・・・、（１２，３６，６０
゜８４．１０８，１３２）或いは［１３，３７，ｅｌ、
８６゜１０９．１３３）、（１４，３８，８２，ｓｅ、
　１１ｏ。

１３４）、・・・・・・、（２４，４８，７２，９６，
１２０゜１４４〕は総て異なったメモリに記憶されてい
る。

１３　．２ 従って、上記のようにブロック内で行方向に６ビツトず
つ順に区切ったデータ、２ビツトごとにサンプリングし
た結果の６ビツトのデータ及び列方向に６ビツトずつ順
に区切ったデータ、２ビツトごとにサンプリングした結
果の６ビツトのデータが総て異なったメモリに記憶され
ているど、ブロック内においてサンプリングなし、２ビ
ツトごとにサンプリングした場合のそれぞれにおいて、
行方向に６ビツト並列に、行方向に６ビット並列にデー
タの読出しが可能であることから、原データに対して縮
小なしに回転（ｏｏ、±９００，１８ｏｏ）したデータ
及び原データに対して局に縮小して回転（０°、±９０
０，１８ｏ０）したデータを同じ処理速度で高速に読出
すことが出来る。

第１１図は本発明の一実施例を行なう場合の装置の構成
を示したものである。１は直列信号である入力データを
６ビツトの並列信号に変換するＳ／Ｐシフトレジスタ、
２はＳ／Ｐシフトレジスタ１からのデータを取込み、デ
ータを巡回シフトするシフトレジスタ、３はシフトレジ
スタ２からの１４、ζ データを取込むラッチ、４は第７図に示しだ６個の独立
に動作出来るメモリから構成されたメモリ回路、６はメ
モリ回路４から読出されたデータを取込み、データを巡
回シフトするシフトレジスタ、６はシフトレジスタ５か
らのデータの並びを変換するデータ変換回路、７はデー
タ変換回路６から並列信号であるデータを取込み、直列
信号を変換するＰ／Ｓシフトレジスタ、８はＰ／Ｓシフ
トレジスタ６からのデータの取出し方向を切替えるセレ
クタ、９は前記各部を制御するコントロール回路である
。

上記のような構成において、まずデータの書込み動作に
ついて説明する。

入力データは行方向に走査され、Ｓ／Ｐシフトレジスタ
１で６ビツトずつ並列信号に変換されるので、まず、（
１，１）ブロックの１行目の最初の６ビツトのデータ、
（１，１）ブロックの１行目の後の６ビツトのデータ　
（１，２）ブロックの１行目の最初の６ビツトのデータ
、・・・・・・、（１゜７２）ブロックの１行目の後の
６ビツトのデータ１６・　、・ の順に書込む。続いて、（１，１）ブロックの２行目の
最初の６ビツトのデータ、（１，１）ブロックの２行目
の後の６ビツトのデータ、（１，２）ブロックの２行目
の最初の６ビントのデータ、・・・・・・、（１，７２
）ブロックの２行目の後の６ビツトのデータの順に書込
む。以下、１行目のブロックにおける３行目から１２行
目までのデータの書込みを行う。

以下同様に、２行目のブロックから９６行目のブロック
までのデータの書込みを行う。

シフトレジスタ２では、Ｓ／Ｐシフトレジスタ１で並列
信号に変換された６ビ７）の並列のデータ取込み、ブロ
ック内における位置に応じて右方向に巡回シフトして並
びに変換し、ラッチ３にデータを送る。

１行目の最初の６ビツトのデータはその−１，ま、１行
目の後の６ビツトのデータ及び２行目の最初の６ビツト
のデータは１ビツト右方向に巡回シフト、２行目の後の
６ビノトのデータ及び３行目の最初の６ビツトのデータ
は２ビツト右方向に巡回シフト、３行目の後の６ビツト
のデータ及び４行目の最初の６ビツトのデータは３ビツ
ト右方向に巡回シフト、４行目の後の６ビツトのデータ
及び６行目の最初の６ビツトのデータは４ビツト右方向
に巡回シフト、６行目の後の６ビツトのデータ及び６行
目の最初の６ビツトのデータは５ビツト右方向に巡回シ
フト、６行目の後の６ビツトのデデータはそのまま、７
行目の最初の６ビツトのデータは１ビツト右方向に巡回
シフト、７行目の後の６ビツトのデータ及び８行目の最
初の６ビノトのデータは２ビツト右方向に巡回シフト、
８行目の後の６ビツトのデータ及び９行目の最初の６ビ
ツトのデータは３ビツト右方向に巡回シフト、９行目の
後の６ビツトのデータ及び１０行目の最初の６ビツトの
データは４ビツト右方向に巡回シフト、１０行目の後の
６ビツトのデータ及び１１行目の！　初の６ビツトのデ
ータは６ビツト右方向に行目の後の６ビツトのデータは
１ビツト右方向に１７゜ 巡回シフトしてデータの並びを変換する。第１２図はシ
フトレジスタ２に取込寸れだデータと巡回シフトして並
びを変換した後のデータを示す図である。

ラッチ３からの番号付けされたデータは、メモリ回路４
の６個のメモリ〔ｍ１２ｍ２２ｍ３２ｍ４２ｍ６゜ｍ６
〕にコントロール回路９から所定のアドレスを与え第１
ｏ図に示したように書込む。

上記の動作によりメモリ回路４へのデータの書込みは完
了する。

次にデータの読出し動作について説明する。

まず、縮小及び回転なしで読出す場合について述べる。

この場合は書込んだ順に読出して行けばよい。

各ブロックの１行目の最初の６ビツトのデータを読出す
時、メモリ回路４のメモリｍ１〜ｍ６にコントロール回
路９から所定のアドレスを与え、メモリｍ１〜ｍ６から
そのブロックの行に対応したデータを読出す。この６個
のデータはシフトレジスタ６に取込み、その捷まデータ
変換回路６に送る。

８ データ変換回路６ではその１まの並びのままＰ／Ｓシフ
トレジスタ７にデータを送り、Ｐ／Ｓシフトレジスタ７
で１〜６の順に直列信号に変換し、セレクタ８から出力
する。

各ブロックの１行目の後の６ビツトのデータを読出す時
、メモリ回路４のメモリｍ１〜ｍ６にコントロール回路
９から所定のアドレスを与え、メモリｍ１〜ｍ６からそ
のブロックの行に対応したデータを読出す。この６個の
データはシフトレジスタ已に取込み、１ビツト左方向に
巡回シフトした後のデータをデータ変換回路６に送る。

データ変換回路６ではそのままの並びのままＰ／Ｓシフ
トレジスタ７にデータを送り、Ｐ／Ｓシフトレジスタ７
で７〜１２の順に直列信号に変換し、セレクタ８から出
力する。

以下、各行のデータを６ビツトずつ読出す時、シフトレ
ジスタ６での巡回シフト量を除いて同様のｔｂ作を行な
う。シフトレジスタ６での巡回シフト量は書込み時に行
なった方向と逆の方向（左方向）に同じビット数だけ行
う。

１９ 以上説明した動作により、書込み時と同じデータが出力
される。

縮小なしで１８０度回転して読出す場合は、第１１図の
メモリ回路４から（９６，７２）ブロックの１２行目の
後の６ビツトのデータ、（９ｅ。

７２）ブロックの１２行目の最初の６ビツトのデータ、
（９６，７１）ブロックの１２行目の最初の６ビツトの
データ、・・・・・・＋（９６＋１）ブロックの１２行
目の最初の６ビツトのデータが順に読出されるようにメ
モリ回路４を制御する。続いて、（９６，７２）ブロッ
クの１１行目の後の６ビノトのデータ、（９６，７２）
フ゛ロックの１１行目の最初の６ビツトのデータ、（９
６，７１）ブロックの１１行目の後の６ビツトのデータ
、・・・・・・。

（９６，１）ブロックの１１行目の最初の６ビツトのデ
ータの順に読出されるようにメモリ回路４を制御する。

以下、９６行目のブロックにおける１０行目から１行目
までのデータが読出され２るようにメモリ回路４を制御
し、９６行目のブロックのデータ読出しを行なう。

以下同様に、９５行目のブロックから１行目のブロック
までのデータの読出しが行われるようにメモリ回路４を
制御する。

各行のデータを６ビツトずつ読出す時、Ｐ／Ｓシフトレ
ジスタアでの直列信号への変換及びセレクタ８でのデー
タの選択を除いて縮小及び回転しないで読出す場合と同
様の動作を行なう。データの出力は、例えば各ブロック
の１行目の最初の６ビツトのデータを読出す時は６〜１
、ブロックの１行目の後の６ビツトのデータを読出す時
は１２〜７、各ブロックの２行目の最初の６ビツトのデ
ータを読出す時は１８〜１３の順となる。以上説明した
動作により、書込み時に対して１８０度回転したデータ
が出力される。

第１３図は回転なし及び１８０度回転して読出し７だ場
合のシフトレジスタ６に取込まれたデータ、巡回シフト
して並びを変換した後のデータ、データ変換回路６でデ
ータの並びを変換した後のデータ及び直列信号の取出し
方向を示している。

縮小なしで左９０度回転して読出す場合は、第１１図の
メモリ回路４から（１，７２）ブロックの１２列目の最
初の６ビツトのデータ、（１，７２）ブロックの１２列
目の後の６ビントのデータ。

（２，７２）ブロックの１２列目の最初の６ビツトのデ
ータ、・・・・・・、（９６，７２）ブロックの１２列
目の後の６ビツトのデータが順に読出されるようにメモ
リ回路４を制御する。続いて、（１，７２）ブロックの
１１列目の最初の６ビツトのデータ。

（１，７２）ブロックの１１列目の後の６ビツトのデー
タｌ　（２１７２）ブロックの１１列目の最初の６ビツ
トのデータ、・・・・・・、（９６，７２）７”ロック
の１１列目の後の６ビツトのデータの順に読出されるよ
うにメモリ回路４を制御する。以下、７２タＩＪ目のフ
゛ロックにおける１ｏ夕１１目から１夕１１目までのデ
ータが読出されるようにメモリ回路４を制御し、７２列
目のブロックのデータ読出しを行なう。

以下同様に、７１列目のブロックから１列目のブロック
までのデータの読出しが行われるようにメモリ回路４を
制御する。

２２・　７゜ 各ブロックの１列目の最初の６ビツトのデータを読出す
時、メモリ回路４のメモリｍ１〜ｍ６にコントロール回
路９から所定のアドレスを与え、メモｌＪｍ１〜ｍ６か
らそのブロックの列に対応したデーｌを読出す。この６
個のデータはシフトレジスタ６に取込み、そのままデー
タ変換回路６に送る。

データ変換回路６ではそのままの並びのままＰ／Ｓ各ブ
ロブロック列目の後の６ビツトのデータを読出す時、メ
モリ回路４のメモリｍ１〜ｍ６にコントロール回路９か
ら所定のアドレスを与え、メモリｍ１〜ｍ６からそのブ
ロックの列に対応したブータラ読出す。この６個のデー
タはシフトレジスタ６に取込み、１ピツト左方向に巡回
シフトした後のデータをデータ変換回路６に送る。デー
タ変換回路６ではその！！まの並びのままＰ／Ｓシフト
レジスタ７にデータを送り、Ｐ／Ｓシフトレジスタ７で
７３〜１３３の順に直列信号に変換し、セクタ８２３ から出力する。

以下、各列のデータを６ビツトずつ読出す時、シフトレ
ジスタ６での巡回シフト量を除いて同様の動作を行なう
。シフトレジスタ６での巡回シフト量は、２列目の最初
の６ビツトのデータは１ビツト左方向に巡回シフト、２
列目の後の６ビツトのデータ及び３列目の最初の６ビツ
トのデータは２ビツト左方向に巡回シフト、３列目の後
の６ビツトのデータ及び４列目の最初の６ビツトのデー
タは３ビット左方向に巡回シフト、４列目の後の６ビツ
トのデータ及び６列目の最初の６ビツトのデータは４ビ
ツト左方向に巡回シフト、５列目の後の６ビツトのデー
タ及び６列目の最初の６ビツトのデータは６ビツト左方
向に巡回シフト、６列目の後の６ビツトのデータはその
１ま、７タ１１目の最初の６ビツトのデータは１ビツト
左方向に巡回シフト、７列目の後の６ビツトのデータ及
び８列目の最初の６ビツトのデータは２ビツト左方向に
巡回シフト、８列目の後の６ビツトのデータ及び９列目
の最初の６ビツトのデータは３ビツト左方向に巡回シフ
ト、９列目の後の６ビツトのデータ及び１ｏ列目の最初
の６ビツトのデータは４ビツト左方向に巡回シフト、１
ｏ列目の後の６ビツトのデータ及び１１列目の最初の６
ビツトのデータは６ピツト左方向に巡回シフト、１１列
目の後の６ビツトのデータ及び１２列目の最初の６ビツ
トのデータはそのまま、１２列目の後の６ビツトのデー
タは１ビツト左方向に巡回シフトしてデータの並びを変
換する。

以上説明した動作により、書込み時に対して左９０度回
転したデータが出力される。

縮小なしで右９ｏ度回転して読出す場合は、第１１図の
メモリ回路４から（９６，１）ブロックの１列目の後の
６ビツトのデータ、（９６，１）ブロックの１列目の最
初の６ビツトのデータ。

（９５，１）ブロックの１列目の後の６ビツトのデータ
、・・・・・・−（’＋１）ブロックの１列目の最初の
６ビツトのデータが順に読出されるようにメモリ回路４
を制御子る。続いて、（９６，１）ブロックの２列目の
後の６ビツトのデータ、（９６゜２５゜ １）ブロックの２列目の最初の６ビツトのデータ。

（９５，１）ブロックの２夕１１目の後の６ビツトのデ
ータ、・・・・・・、（１，１）ブロックの２列目の最
初の６ビツトのデータの順に読出されるようにメモリ回
路４を制御する。以下、１列目のブロックにおける３列
目から１２列目までのデータが読出されるようにメモリ
回路４を制御し、１列目のブロックのデータ読出しを行
う。

以下同様に、２列目のブロックから７２列目のブロック
までのデータの読出しが行われるようにメモリ回路４を
制御する。

各列のデータを６ビツトずつ読出す時、Ｐ／Ｓシフトレ
ジスタ７での直列信号への変換及びセレクタ８でのデー
タの選択を除いて縮小なしで左９０度回転して読出す場
合と同様の動作を行なう。データの出力は、例えば各ブ
ロックの１列目の最初の６ビツトのデータを読出す時は
６１〜１、ブロックの１列目の後の６ビツトのデータを
読出す時は１３３〜７３、各ブロックの２列目の最初の
６ビツトのデータを読出す時は６２〜２の順となる。

２６ノ　−／ 以上説明した動作により、書込み時に対して右９０度回
転したデータが出力される。

第１４図は左９ｏ度回転及び右９ｏ度回転して読出した
場合のシフトレジスタ６に取込まれたデータ、巡回シフ
トして並びを変換した後のデータ、データ変換回路６で
データの並びを変換した後のデータ及び直列信号の取出
し方向を示している。

行列両方向にそれぞれ％に縮小、回転なしで読出す場合
は、第１１図のメモリ回路４から（１゜１）ブロックの
１行目のデータ、（１，２）フ゛ロックの１行目のデー
タ、・・・・・・、（１，７２）ブロックの１行目のデ
ータが６ビツトずつ順に読出されるようにメモリ回路４
を制御する。続いて、（１゜１）ブロックの３行目のデ
ータ＋（’＋　２）フ゛ロックの３行目のデータ、・・
・・・・、（１，７２）ブロックの３行目のデータが６
ビツトずつ順に読出されるようにメモリ回路４を制御す
る。以下、１行目のフ゛ロックにおける６行目から’１
１行目までの奇数行のデータが読出されるようにメモリ
回路４を制Ｎし、１行目のブロックのデータ読出しを行
２７ う。

以下同様に、２行目のブロックから９６行目のブロック
１でのデータの読出しが行われるようにメモリ回路４を
制御する。

各ブロックの１行目のデータを読出す時、メモリ回路４
のメモリｍ１〜ｍ６にコントロール回路９から所定のア
ドレスを−匂え、メモリｍ１〜ｍ６からそのブロックの
行に対応した奇数番目のデータを読出す。この６個のデ
ータはシフトレジスタ５に取込み、そのままデータ変換
回路６に送る。データ変換回路６ではその並びを変換し
た後Ｐ／Ｓシフトレジスタ７にデータを送り、Ｐ／Ｓシ
フトレジスタ７で１〜１１の順に直列信号に変換し、セ
レクタ８から出力する。

各ブロックの３行目のデータを読出す時、メモリ回路４
のメモリｍ１〜ｍ６にコントロール回路９から所定のア
ドレスを力え、メモリｍ１〜ｍ６からそのブロックの行
に対応した奇数番目のデータを読出す。この６個のデー
タはシフトレジスタ已に取込み、２ビツト左方向に巡回
シフトした後のデータをデータ変換回路６に送る。デー
タ変換回路６ではその並びを変換した後Ｐ／Ｓシフトレ
ジスタ７にデータを送り、Ｐ／Ｓシフトレジスタ７で２
６〜３６の順に直列信号に変換し、セレクタ８から出力
する。

以下、各ブロック内の奇数行のデータを６ビツトずつ読
出す時、シフトレジスタ６での巡回シフト量を除いて同
様の動作を行う。シフトレジスタ６での巡回シフト量は
、６行目のデータは４ビツト左方向に巡回シフトした７
行目のデータは１ビツト左方向に巡回シフト、９行目の
データは３ビツト左方向に巡回シフト、１１行目のデー
タは６ビツト左方向に巡回シフトしてデータの並びを変
換する。

以上説明した動作により、書込み時に対して行列両方向
にそれぞれ％に縮小したデータが出力される。

行列両方向にそれぞれイに縮小、１８０度回転して読出
す場合は、第１１図のメモリ回路４から（９６，７２）
ブロックの１１行目のデータ。

９ （９６，７１）フ゛ロックの１１行目のデータ、・・・
・・・、（９６，１）フ゛ロックの１１行目のデータが
６ビツトずつ順に読出されるようにメモリ回路４を制御
する。続いて、（９６，７２）ブロックの９行目のデー
タ、（９６，７１）ブロックの９行目のデータ、・・・
・・・、（９６，１）ブロックの９行目のデータが６ビ
ツトずっノ願に読出されるようにメモリ回路４を制御す
る。以下、９６行目のブロックにおける７行目から１行
目捷での奇数行のデータが読出されるようにメモリ回路
４を制御し、９６行目のブロックデータ読出しを行う。

以下同様に、９６行目のブロックから１行目のブロック
までのデータの読出しが行われるようにメモリ回路４を
制御する。

各ブロック内の奇数行のデータを６ビツトスつ読出す時
、Ｐ／Ｓシフトレジスタ７での直列信号への変換及びセ
レクタ８でのデータの選択を除いて％縮小にし、回転な
しで読出す場合と同様の動作を行う。データの出力は、
例えば各ブロックの１行目のデータを読出す時は１１〜
１、各ブロック３０、、−。

の３行目のデータを読出す時は３６〜２６の順となる。

以上説明した動作により、書込み時に対して行列両方向
にそれぞれ局に縮小、１８０度回転したデータが出力さ
れる。

第１５図は％に縮小、回転なし及び１８０度回転して読
出しだ場合のシフトレジスタ６に取込まれだデータ、巡
回シフトして並びを変換した後のデータ、データ変換回
路６でデータの並びを変換した後のデータ及び直列信号
の取出し方向を示している。

行列両方向にそれぞれ％に縮小、左９０度回転して読出
す場合は、第１１図のメモリ回路４から（１，７２）フ
゛ロックの１１夕ＩＪ目のデータ、（２゜７２）フ゛ロ
ックの１１夕１１目のデータ、・・・・・・＋　＜９６
＋７２）フ゛ロックの１１夕ＩＪ目のデータが６ビツト
ずつ順に読出されるようにメモリ回路４を制御する。

続いて、（１，７２）ブロックの９列目のデータ。

（２，７２）ブロックの９夕ｌ目のデータ、・・・・・
・。

（９６，７２）ン゛ロックの９タリ目のデータ、（９６
゜７２）ブロックの９列目のデータが６ビツトずつ順に
読出されるようにメモリ回路４を制御する。

以下、７２列目のブロックにおける７列目から１列目ま
での奇数列のデータが読出されるようにメモリ回路４を
制御し、７２列目のブロックのデータ読出しを行う。

以下同様に、７１列目のブロックから１列目寸でのデー
タの読出しが行われるようにメモリ回路４を制御する。

各ブロックの１列目のデータを読出す時、メモリ回路４
のメモリｍ１〜ｍ６にコントロール回路９から所定のア
ドレスを与え、メモリｍ１〜ｍ６からそのブロックの列
に対応した奇数番目のデータを読出す。この６個のデー
タはシフトレジスタ６に取込み、そのままデータ変換回
路６に送る。データ変換回路６ではその並びを変換した
後Ｐ／Ｓシフトレジスタ７にデータを送り、Ｐ／Ｓシフ
トレジスタ７で１〜１２１の順に直列信号に変換し、セ
レクタ８から出力する。

各ブロックの３列目のデータを読出す時、メモリ回路４
０メモリｍ１〜ｍ６にコントロール回路９から所定のア
ドレスを与え、メモリｍ１〜ｍ６からそのブロックの行
に対応した奇数番目のデータを読出す。この６個のデー
タはシフトレジスタ６に取込み、２ビツト左方向に巡回
シフトした後のデータをデータ変換回路６に送る。デー
タ変換回路６ではその並びを変換した後Ｐ／Ｓシフトレ
ジスタ７にデータを送り、Ｐ／Ｓシフトレジスタ７で３
〜１２３の順に直列信号に変換し、セレクタ８から出力
する。

以下、各ブロック内の奇数行のデータを６ビツトずつ読
出す時、シフトレジスタ６での巡回シフト量を除いて同
様の動作を行う。シフトレジスタ６での巡回シフト量は
、６列目のデータは４ビツト左方向に巡回シフト、７列
目のデータは１ビツト左方向に巡回シフト、９列目のデ
ータは３ビツト左方向に巡回シフト、１１列目のデータ
は６ビツト左方向に巡回シフトしてデータの並びを変換
する。

以上説明した動作により、書込み時に対して行３３・　
・。

列両方向にそれぞれ局に縮小、左９０度回転したデータ
が出力される。

行列両方向にそれぞれ％に縮小、右９０度回転して読出
す場合は、第１１図のメモリ回路４から（９６，１）フ
゛ロックの１夕ｌ目のデータ、（９６゜１）フ゛ロック
の１夕１１目のデータ、・・・・・、（１，１）ブロッ
クの１列目のデータが６ビツトずつ順に読出されるよう
にメモリ回路４を制御する。続いて、（９６，１）フ゛
ロックの３夕ＩＪ目のデータ、（９６゜１）ブロックの
３タリ目のデータ、・・・・・、（１，１）ブロックの
１６行目のデータが６ビツトずつ順に読出されるように
メモリ回路４を制御する。以下、１夕１１目のブロック
における６タＩＩ目から１１夕１１目までの奇数列のデ
ータが読出されるようにメモリ回路４を制御し、１列目
のブロックのデータ読出しを行う。

以下同様に、２列目のブロックから７２列目のブロック
までのデータの読出しが行われるようにメモリ回路４を
制御する。

各フロック内の奇数列のデータを６ビノトスツ３４、−
　；’ｉ 読出す時、Ｐ／Ｓシフトレジスタ７での直列信号への変
換及びセレクタ８でのデータの選択を除いて％に縮小し
、左９０度回転して読出す場合と同様の動作を行なう。

データの出力は、例えば各ブロックの１列目のデータを
読出す時は１２１〜１、各ブロックの３列目のデータを
読出す時は１２３〜３の順となる。

−タが出力される。

第１６図は％に縮小、左９ｏ度回転及び右９０度回転し
て読出した場合のシフトレジスタ６に取込まれたデータ
、巡回シフトして並びを変換した後のデータ、データ変
換回路６でデータの並びを変換した後のデータ及び直列
信号の取出し方向を示している。

上記説明した各読出し動作により原データに対して縮小
（１，ｈ）及び回転（ｏｏ、±９００．１８００）した
データが得られる。

以上説明した実施例では書込みを行方向から指３６ 定しだが、列方向からの書込みも同様に行える。

イの縮小に関して奇数番目のデータをサンプリングして
取出しているが、データのサンプル位置に関して特に定
めはない。丑た、行列両方向にそれぞれ同じ縮小率で縮
小しているが、縮小率が例えば行方向縮小なし、列方向
にイであると言うように異なってもよい。

上記の説明は６ビツトずつ並列に動作出来るようにし縮
小がＫＶでであるが、縮小を１　、　！４　ｇ　！Ａ　
＋％と行ないたい時は、第１７図に示すように８６４Ｘ
１１５２ビツトのデータを行方向９列方向にそれぞれ３
６ビツトごとに分割し、３６Ｘ３６＝１’２９６ビツト
のデータをブロック単位として扱う。更に、ブロック内
の３６Ｘ３６ビツトのデータは１行１列目から行方向に
順に１〜１２９６までの番号付けを行う。第１８図は番
号付けを行ったブロック内の１２９６ビツトのデータを
示しだ図である。

この１２９６個の番号付けされたデータの記憶に際して
は行方向に６個ずつ並列に取扱い、この６ビツトのデー
タをデータ位置に対応させてシフトしてメモリｍ１〜ｍ
６に記憶する。第１９図は番号付けされた１２９６個の
データをメモリｍ１〜ｍ６に記憶した図を示す。

第１９図に示すように、ブロック内で行方向に６ビツト
ずつ順に区切ったデータ、２ビア）ごとにサンプリング
した結果を６ビツトずつ順に区切ったデータ、３ビツト
ごとにサンプリングした結果を６ビツトずつ順に区切っ
たデータ、６ビツトごとにサンプリングした結果の６ビ
ツトのデータ及び列方向に６ビツトずつ区切ったデータ
、２ビツトごとにサンプリングした結果を６ビツトずつ
順に区切ったデータ、３ビツトごとにサンプリングした
結果を６ビツトずつ順に区切ったデータ、６ビノトごと
にサンプリングした結果の６ビツトのデータが総て異な
ったメモリに記憶されていると、ブロック内においてサ
ンプリングをなし、２ビツトごとにサンプリング、３ビ
ツトごとにサンプリング、６ビツトごとにサンプリング
した場合のそれぞれにおいて、行方向に６ビツト並列に
、並方向に６ビツト並列にデータの読出しが可能で３７
・　− あることから、原データに対して縮小なしに回転（０°
、±９０’、１８０’）、原データに対してイに縮小し
て回転（Ｏｏ、±９００，１８ｏ０）、原データに対し
て％に縮小して回転（ｏＯｌ」：９ｏｏ、１８ｏＯ）、
原データに対して％に縮小して回転（Ｏｏ、＋９００゜
１８ｏＯ）したデータを同じ処理速度で高速に読出すこ
とが出来る。

一般に、並列に動作するメモリがＮ個、縮小の最大がＭ
（Ｍ＝ｎｘＮ’　；　ｎはＮの約数、ｉ≧００整数）の
場合において、Ｍ≦Ｎの時は、（ＮｘＭ）ｘ（ＮｘＭ）
ビットのブロックをＮｘＮビットのグループに区切り、
このグループ内でデータの記憶方法を定め、更にＮｘＮ
ビットのグループ毎にデータの記憶方法を定め、これら
を組合せてブロック内でのデータの記憶方法を定める。

Ｍ＞Ｎのｆｌ：、（ＮｘＭ）ｘ（ＮｘＭ）　ピ、、）　
の７’ロツクをＮ２×Ｎ２のグループに区切り、このグ
ループ内でＭ≦Ｎの時と同様にデータの記憶方法を定め
、更にＮ２×Ｎ２のグループ毎にデータの記憶方法を定
め、これらを組合せてブロック内でのデ３Ｂ、、、。

一夕の記憶方法を定める。

このように記憶することにより、１／ｍ　（ｍ＝ｎｘＮ
ｉで且つＭの約数）に縮小したデータを行方向からもＮ
ピットずつ同時に読出すことが出来る。

より高速にデータの書込み、読出しが出来るようにする
には独立したメモリの構成を例えば、８個、１２個と言
うように増加させればよい。

発明の効果 本発明によれば、次のような効果が得られる。

（１）メモリを構成するＲＡＭの必要個数及び容量を増
大させることなく一度に扱えるビット数を増やすことが
出来、高速に任意の方向から書込み、読出し可能となる
。

（２）縮小率が並列に動作するメモリ数に対して特定の
場合、縮小なしの場合と同じ処理速度で、任意の方向か
ら読出すことが出来る。

（３）画像データをＣＲＴディスプレイ装置に表示しよ
うとする場合、メモリからＣＲＴディスプレイ装置にデ
ータを高速に転送する必要があり、回転、縮小等の制御
があると、従来は画像３９・ データを蓄積するメモリ（画像メモリ）とＣＲＴディス
プレイ装置に表示するデータを蓄積するメモリ（リフレ
ッシュメモリ）との２種類のメモリを持つ方法が用いら
れているが、本発明のデータ記憶方法では独立に動作出
来るメモリの個数を増やすことにより、ＣＲＴディスプ
レイ装置が必要とする速度まで転送速度を容易に上げる
ことが出来るので画像メモリとリフレッシュメモリと共
用して一つのメモリのみとすることが出来る。

（４）　（３）で述べたように画像メモリとリフレッシ
ュメモリと共用して一つのメモリの構成とすることが出
来るので、ＣＲＴディスプレイ装置上でのスムーズなス
クロールの処理９回転処理。

縮小処理が容易に、且つ高速に行える。

【図面の簡単な説明】

第１図は入力原稿（文書）を示す図、第２図は入力原稿
（文書）を読取ったままの状態で表示しだ図、第３図は
入力原稿を見易い状態で表示しだ図、第４図は入力され
る原稿の走査方向を示す図、第６図は従来のメモリの構
成図、第６図は１ラインのデータをブロックに分割した
図、第７図は６個の独立したメモリでメモリ回路を構成
した図、第８図はデータを行方向９列方向にそれぞれ１
２ビツトごとに分割した図、第９図は番号付けを行った
ブロック内の１４４ビツトのデータを示す図、第１０図
は第７図の各メモリに記憶するデータを示す図、第１１
図は本発明の一実施例を行なう場合の構成図、第１２図
は第１１図のシフトレジスタ２に取込まれだデータと巡
回シフトして並びを変換した後のデータを示す図、第１
３図は行方向に読出しだ場合に第１１図のシフトレジス
タ５に取込寸れだデータ、巡回シフトして並びを変換し
た後のデータ、データ変換回路６でデータの並びを変換
した後のデータ及び直列信号の取出し方向を示す図、第
１４図は列方向に読出しだ場合に第１１図のシフトレジ
スタ６に取込寸れだデータ、巡回シフトシて並びを変換
した後のデータ、データ変換回路６でデータの並びを変
換した後のデータ、及び直列信号の取出し方向を示す図
、第１５図４１ノ＼ア は％に縮小して行方向に読出した場合に第１１図のシフ
トレジスタ５に取込まれたデータ、巡回シフトして並び
を変換した後のデータ、データ変換回路６でデータの並
びを変換した後のデータ及び直列信号の取出し方向を示
す図、第１６図はイに縮小して列方向に読出しだ場合に
第１１図のシフトレジスタ６に取込まれたデータ、巡回
シフトして並びを変換した後のデータ、データ変換回路
６でデータの並びを変換した後のデータ及び直列信号の
取出し方向を示す図、第１７図はデータを行方向９列方
向にそれぞれ３６ビツトごとに分割した図、第１８図は
番号付けを行ったブロック内の１２９６ビツトのデータ
を示した図、第１９図は第７図の各メモリに記憶するデ
ータを示す図である。 １・・・・・・Ｓ／Ｐシフトレジスタ、２・・・・・・
シフトレジスタ、３・・・・・・ラッチ、４・・・・・
・メモリ回路、５・・・・・・シフトレジスタ、６・・
・・・・データ変換回路、７・・・・・・Ｐ／Ｓシフト
レジスタ、８・・・・・・セレクタ、９・・・・・・コ
ントロール回路。 第２図 （ｃＬｌ　（ｂ＋ 第３図　ｔαＩ　（ｂ） （Ｃｌ　（ｄ） ＩＣ）　／力 筒４図 第５図 第８図 第９図 第１Ｏ図 第１２図 １り粍（１）Ｆ目１了Ｉ ｒｒ　（２Ｊ匡コＩコ］■ 漏デ１（１）口Ｆ口ロココ Ｉｌ　（２）　ｔ’ｌ　２６２／　２２２Ｊ　２４［１
３＠ＴＡ　（Ｉ）　ｚｓ　ｘｉ　２７　ＪＪＩ　ｚｙ　
ａｎｊノ　（２）　Ｊ／　ａｔ　ｓｒ　ａ　、ｉ、ｚ　
ａｔ］１４　介テｎｉ１ノ　［石コ＝＝丁５［「本（Ｉ
ＺＦ匹〕り　ｆ２）回ロロロ司辺 ５ネテｍ／／ルｉジ丁至」］奪■コｉ １．　（２）［≦ｄコ；ロｉコ≧；：１１Ａｆ’ｆＡＬ
ｔ）＠ｊ、Σ［？＝丁？甲■？；（７ｉ］７ｅコ＋７　
（２１国回亙ロロ田 １２ぐ１°目　ＩＩＩ　ｌＢ１３４ｔｊ　Ｂ　ｐ　Ｂコ
Ｉ・　ｔ２）／ｉｆ　／４６　／４１　／（＃［；：；
１上宏−区ｌ口 ／セ―匹ロ狂Ｅ Δ切入ロコ不肩巳 匹小ユロフ干扉） 第１３図 シフトレジノア５への２１な　、　シゝｌ付Ｕｔｒロ■
車■閾ｊＵ騙１ Ｉｌ（２１０■モ■日に±−口 ２ネテｌＩ［灰（Ｚ７［不Ｉ２ａ四「［う］−１川θ　
７２１　ｄ憂］］＝フ１：５）］：；；１−一□−−−
−２４−−−−・−ｌノ２−１．３４’ｆυｍ［テ［Ｚ
■Ｚ１巨７トラ■叩ｌ　−ご−一乏一　１４１１／　／
２７　Ｅワ■Ｚ１［ｉＴｉΣロ　□　［り■７７［７Ｉ
）匹ｆ２ｆＴ　ｕ　（１）　／ｊＪ　Ｄ　／　ＩＭ　ｌ
ｙ　ｍ　？・（２）胃ロ四ロ西彬吐区不正 国ロ　□−目耶工竹■ト ロ　□呵可匹干亜■ド ！　−一＃耳不羽にト 第１４図 シフトＵシス９ｊヘーλη　、 ｐ＋ＪＴＪＵＨｉｐ＜１ｐｔＨｔ　””−１７（２１３
不ロ古セー ２列Ｈ１ｊ）ロ匡ロ四区口　□ ９（２）［り畳１ΣΣ七［１逼２［１イ１コｉ［≧逼）
　Ｈ３列ｕｍ　ｔｔｉｓ　ａ　ｕｉ７　ａｙ　□１ノ　
（２）［；；；［；；］ＩＩ石；ＩＪｉｉｌ≦１２■）
ｊ≧１　□Ｉ２り１川（Ｉｌｆ−■グを召Ｆ口　□１／
　ｔ２）　／　’＆ＪＰ６／４１／／２　２　Ｌ！二と
二！ニー七ｉ二＝１□　−口「匿「口「ヒ 区図７コ　□ｉ正■石■ト Ｈ可不ｉ日　□ＨＨ］工正＝ト 第１５図 ７７１．。四彊］四区二一 ロ可不函回　□Ｈ可＝不本Ｆト 第１６図 ／ノ列ロ　［【１１茅Ｊ＝う■ロントｚづ［ン］　−［
４否［匹１］畳１丙う丁夏乏トコ１第１７図 一□Ｈ］■不「珂ト 第１９図 第１８図 ３６　（ｉ’−／ノリ （峰の１）

Claims (1)

1. 【特許請求の範囲】 データを行方向９列方向にそれぞれＮｘＭ（Ｎは２以上
   の正の整数、Ｍ＝ｎｘＮ’　；　ｎはＮの約数。 ｉ≧０の整数）ピントごとに分割し、（ＮｘＭ）ｘ（Ｎ
   ｘＭ）ビットのデータをブロック単位として扱い、各ブ
   ロック内における同一行内のデータ及び同一列内のデー
   タをｍ　（ｍ＝　ｎ　ｘＮ’−で目、つＭの約数）ビッ
   トごとにザンプリングした結果を順にＮビットごとにグ
   ループ分けした場合に、全てのサンプリング状態におい
   て各グループ内のＮ個のデータは並列に動作可能なＮ個
   の独立したメモリに分解して記憶されているように各ブ
   ロック内の（ＮｘＭ　）　ｘ　（ＮｘＭ　）個のデータ
   を前記Ｎ個のメモリに記憶することを特徴とするデータ
   記憶方法。