JP2000090256A - 記憶装置、並びに書き込み方法および読み出し方法 - Google Patents
記憶装置、並びに書き込み方法および読み出し方法Info
- Publication number
- JP2000090256A JP2000090256A JP25787798A JP25787798A JP2000090256A JP 2000090256 A JP2000090256 A JP 2000090256A JP 25787798 A JP25787798 A JP 25787798A JP 25787798 A JP25787798 A JP 25787798A JP 2000090256 A JP2000090256 A JP 2000090256A
- Authority
- JP
- Japan
- Prior art keywords
- pixel
- storage
- banks
- data
- pixels
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
- H04N19/423—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation characterised by memory arrangements
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
- H04N19/61—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding in combination with predictive coding
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Image Input (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】
【課題】 水平方向に連続して入力される画像データ
を、必要なライン数の画像データを一時記憶しておくた
めのラインメモリを用いずに、垂直方向に連続した画像
データに変換し、水平方向と垂直方向とが所望の画素数
で構成される２次元の画素のブロックを得る。 【解決手段】 バンクセレクタ１では、メモリ２が有す
る複数のバンクＢ１乃至Ｂ１８のうちの１個が選択さ
れ、水平方向に連続する画素データが書き込まれる。一
方、バンクセレクタ３では、複数のＢ１乃至Ｂ１８のう
ちの他の２個以上が選択され、垂直方向に連続する画素
データが読み出される。そして、ロード／シフト回路４
において、バンクセレクタ３によって読み出された画素
データのうちの必要なものだけが選択される。
を、必要なライン数の画像データを一時記憶しておくた
めのラインメモリを用いずに、垂直方向に連続した画像
データに変換し、水平方向と垂直方向とが所望の画素数
で構成される２次元の画素のブロックを得る。 【解決手段】 バンクセレクタ１では、メモリ２が有す
る複数のバンクＢ１乃至Ｂ１８のうちの１個が選択さ
れ、水平方向に連続する画素データが書き込まれる。一
方、バンクセレクタ３では、複数のＢ１乃至Ｂ１８のう
ちの他の２個以上が選択され、垂直方向に連続する画素
データが読み出される。そして、ロード／シフト回路４
において、バンクセレクタ３によって読み出された画素
データのうちの必要なものだけが選択される。
Description
【０００１】
【発明の属する技術分野】本発明は、記憶装置、並びに
書き込み方法および読み出し方法に関し、特に、例え
ば、必要なライン数の画像データを一時記憶しておくた
めのラインメモリを用いずに、水平方向と垂直方向とが
所望の画素数で構成される画像データを得ることができ
るようにする記憶装置、並びに書き込み方法および読み
出し方法に関する。
書き込み方法および読み出し方法に関し、特に、例え
ば、必要なライン数の画像データを一時記憶しておくた
めのラインメモリを用いずに、水平方向と垂直方向とが
所望の画素数で構成される画像データを得ることができ
るようにする記憶装置、並びに書き込み方法および読み
出し方法に関する。
【０００２】
【従来の技術】例えば、画像の符号化／復号等について
の規格であるＭＰＥＧ（Moving Picture Experts Grou
p）における動き検出等の画像処理においては、処理対
象となっている現フレームと、その現フレームに対して
時間的に先行（過去）または後行（未来）するフレーム
とを比較して処理が行われる。
の規格であるＭＰＥＧ（Moving Picture Experts Grou
p）における動き検出等の画像処理においては、処理対
象となっている現フレームと、その現フレームに対して
時間的に先行（過去）または後行（未来）するフレーム
とを比較して処理が行われる。
【０００３】図１２は、そのような、従来の画像処理装
置の一例の構成を示している。なお、この画像処理装置
においては、現フレームのある画素に注目した場合に、
その注目画素に対応する１フレーム前の画素を中心とす
る４８画素×４８ラインの範囲内の画素データを用い
て、動き検出等の所定の処理が行われるようになされて
いる。ここで、注目画素について所定の処理を行うため
に必要な画素の範囲（ここでは、４８画素×４８ライ
ン）を、以下、適宜、必要範囲という。
置の一例の構成を示している。なお、この画像処理装置
においては、現フレームのある画素に注目した場合に、
その注目画素に対応する１フレーム前の画素を中心とす
る４８画素×４８ラインの範囲内の画素データを用い
て、動き検出等の所定の処理が行われるようになされて
いる。ここで、注目画素について所定の処理を行うため
に必要な画素の範囲（ここでは、４８画素×４８ライ
ン）を、以下、適宜、必要範囲という。
【０００４】動画を構成するディジタル画像データを構
成する画素データは、例えば、１フレーム分の記憶容量
を有するフレームメモリ１０１に順次供給され、例え
ば、ラインスキャン順に記憶されていく。そして、フレ
ームメモリ１０１に記憶された画素データは、ラインス
キャン順に、順次読み出され、ラインメモリ部１０２に
供給される。
成する画素データは、例えば、１フレーム分の記憶容量
を有するフレームメモリ１０１に順次供給され、例え
ば、ラインスキャン順に記憶されていく。そして、フレ
ームメモリ１０１に記憶された画素データは、ラインス
キャン順に、順次読み出され、ラインメモリ部１０２に
供給される。
【０００５】ラインメモリ部１０２は、必要範囲のライ
ン数（ここでは、４８ライン）の画素データを得るため
に、必要範囲のライン−１の数のラインメモリ、即ち、
４７個のラインメモリ１０２1乃至１０２47で構成され
ており、フレームメモリ１０１からの画素データは、ラ
インメモリ１０２1に供給されて記憶される。ラインメ
モリ１０２1に記憶された画素データは、フレームメモ
リ１０１から、新たに画素データが供給されるごとに、
右にシフトされていき、ある画素データに注目した場合
に、その注目画素データが、ラインメモリ１０２1に供
給されてから、１ライン分の画素データが供給される
と、注目画素データは、ラインメモリ１０２1から出力
され、後段のラインメモリ１０２2に供給される。
ン数（ここでは、４８ライン）の画素データを得るため
に、必要範囲のライン−１の数のラインメモリ、即ち、
４７個のラインメモリ１０２1乃至１０２47で構成され
ており、フレームメモリ１０１からの画素データは、ラ
インメモリ１０２1に供給されて記憶される。ラインメ
モリ１０２1に記憶された画素データは、フレームメモ
リ１０１から、新たに画素データが供給されるごとに、
右にシフトされていき、ある画素データに注目した場合
に、その注目画素データが、ラインメモリ１０２1に供
給されてから、１ライン分の画素データが供給される
と、注目画素データは、ラインメモリ１０２1から出力
され、後段のラインメモリ１０２2に供給される。
【０００６】ラインメモリ１０２2においても、ライン
メモリ１０２1における場合と同様に、ラインメモリ１
０２2から供給された画素データが１ライン分だけ遅延
され、後段のラインメモリ１０２3に供給される。以
下、同様にして、ラインメモリ１０２3乃至１０２47そ
れぞれにおいて、画素データは、１ライン分ずつ遅延さ
れていく。
メモリ１０２1における場合と同様に、ラインメモリ１
０２2から供給された画素データが１ライン分だけ遅延
され、後段のラインメモリ１０２3に供給される。以
下、同様にして、ラインメモリ１０２3乃至１０２47そ
れぞれにおいて、画素データは、１ライン分ずつ遅延さ
れていく。
【０００７】フレームメモリ１０１が出力する画素デー
タは、ラインメモリ部１０２に供給される他、２次元パ
ラレルアレイ（2 dimension parallel array）１０３に
も供給されるようになされている。２次元パラレルアレ
イ１０３は、必要範囲を構成する縦または横の画素数と
同一数のレジスタが、垂直方向または水平方向にそれぞ
れ配置されて構成されており、即ち、ここでは、垂直方
向および水平方向とも、４８のレジスタが配置されて構
成されており、フレームメモリ１０１が出力する画素デ
ータは、２次元パラレルアレイ１０３の第１行第１列の
レジスタに供給されて記憶される。そして、２次元パラ
レルアレイ１０３では、第１行第１列のレジスタに記憶
された画素データが、フレームメモリ１０１から新たに
画素データが供給されるごとに、右のレジスタにシフト
されていき、第４８列のレジスタに記憶された後は、捨
てられる（第４７列のレジスタに記憶されている画素デ
ータが、第４８列のレジスタにシフトされることで、第
４８列のレジスタに記憶されていたデータは消去され
る）。
タは、ラインメモリ部１０２に供給される他、２次元パ
ラレルアレイ（2 dimension parallel array）１０３に
も供給されるようになされている。２次元パラレルアレ
イ１０３は、必要範囲を構成する縦または横の画素数と
同一数のレジスタが、垂直方向または水平方向にそれぞ
れ配置されて構成されており、即ち、ここでは、垂直方
向および水平方向とも、４８のレジスタが配置されて構
成されており、フレームメモリ１０１が出力する画素デ
ータは、２次元パラレルアレイ１０３の第１行第１列の
レジスタに供給されて記憶される。そして、２次元パラ
レルアレイ１０３では、第１行第１列のレジスタに記憶
された画素データが、フレームメモリ１０１から新たに
画素データが供給されるごとに、右のレジスタにシフト
されていき、第４８列のレジスタに記憶された後は、捨
てられる（第４７列のレジスタに記憶されている画素デ
ータが、第４８列のレジスタにシフトされることで、第
４８列のレジスタに記憶されていたデータは消去され
る）。
【０００８】ラインメモリ１０２1が出力する画素デー
タも、後段のラインメモリ１０２2に供給される他、２
次元パラレルアレイ１０３に供給される。２次元パラレ
ルアレイ１０３では、ラインメモリ１０２1からの画素
データが、第２行第１列のレジスタに供給されて記憶さ
れる。そして、第２行第１列のレジスタに記憶された画
素データは、ラインメモリ１０２1から新たに画素デー
タが供給されるごとに、右のレジスタにシフトされてい
き、第４８列のレジスタに記憶された後、捨てられる。
タも、後段のラインメモリ１０２2に供給される他、２
次元パラレルアレイ１０３に供給される。２次元パラレ
ルアレイ１０３では、ラインメモリ１０２1からの画素
データが、第２行第１列のレジスタに供給されて記憶さ
れる。そして、第２行第１列のレジスタに記憶された画
素データは、ラインメモリ１０２1から新たに画素デー
タが供給されるごとに、右のレジスタにシフトされてい
き、第４８列のレジスタに記憶された後、捨てられる。
【０００９】ラインメモリ１０２2乃至１０２47が出力
する画素データも、２次元パラレルアレイ１０３に供給
され、２次元パラレルアレイ１０３では、ラインメモリ
１０２2乃至１０２47からの画素データが、それぞれ、
第３行第１列乃至第４８行第１列のレジスタに供給され
て記憶される。そして、第３行第１列乃至第４８行第１
列のレジスタに記憶された画素データは、それぞれ、ラ
インメモリ１０２2乃至１０２47から新たに画素データ
が供給されるごとに、右のレジスタにシフトされてい
き、第４８列のレジスタに記憶された後、捨てられる。
する画素データも、２次元パラレルアレイ１０３に供給
され、２次元パラレルアレイ１０３では、ラインメモリ
１０２2乃至１０２47からの画素データが、それぞれ、
第３行第１列乃至第４８行第１列のレジスタに供給され
て記憶される。そして、第３行第１列乃至第４８行第１
列のレジスタに記憶された画素データは、それぞれ、ラ
インメモリ１０２2乃至１０２47から新たに画素データ
が供給されるごとに、右のレジスタにシフトされてい
き、第４８列のレジスタに記憶された後、捨てられる。
【００１０】一方、フレームメモリ１０１に供給される
画素データは、ラインメモリ１０６にも供給される。ラ
インメモリ１０６では、そこに入力される画素データ
が、１ライン分だけ遅延され、画像演算処理回路１０５
に供給される。
画素データは、ラインメモリ１０６にも供給される。ラ
インメモリ１０６では、そこに入力される画素データ
が、１ライン分だけ遅延され、画像演算処理回路１０５
に供給される。
【００１１】図１２の画像処理装置では、このようにし
て、現フレームの画素データが、画像演算処理回路１０
５に供給されるタイミングにおいて、その現フレームの
画素データに対応する１フレーム前の画素を中心とする
４８画素×４８ラインの画素データが、２次元パラレル
アレイ１０３の４８×４８のレジスタに記憶された状態
となるように、フレームメモリ１０１からの画素データ
の読み出しが開始されるようになされており、従って、
画像演算処理回路１０５に、ある画素データが供給され
たとき、２次元パラレルアレイ１０３には、その画素デ
ータについての必要範囲内の画素データが記憶されてい
る。
て、現フレームの画素データが、画像演算処理回路１０
５に供給されるタイミングにおいて、その現フレームの
画素データに対応する１フレーム前の画素を中心とする
４８画素×４８ラインの画素データが、２次元パラレル
アレイ１０３の４８×４８のレジスタに記憶された状態
となるように、フレームメモリ１０１からの画素データ
の読み出しが開始されるようになされており、従って、
画像演算処理回路１０５に、ある画素データが供給され
たとき、２次元パラレルアレイ１０３には、その画素デ
ータについての必要範囲内の画素データが記憶されてい
る。
【００１２】画素セレクタ１０４は、２次元パラレルア
レイ１０３に記憶されている必要範囲内の画素データの
うち、画像演算処理回路１０５が、そこに供給された画
素データの処理に用いるものを必要に応じて選択し、画
素演算処理回路１０５に供給する。
レイ１０３に記憶されている必要範囲内の画素データの
うち、画像演算処理回路１０５が、そこに供給された画
素データの処理に用いるものを必要に応じて選択し、画
素演算処理回路１０５に供給する。
【００１３】そして、画像演算処理回路１０５では、ラ
インメモリ１０６からの画素データと、画素セレクタ１
０４からの画素データとを用いて、動き検出のための演
算処理等の所定の処理が行われ、その処理結果が出力さ
れる。
インメモリ１０６からの画素データと、画素セレクタ１
０４からの画素データとを用いて、動き検出のための演
算処理等の所定の処理が行われ、その処理結果が出力さ
れる。
【００１４】
【発明が解決しようとする課題】図１２の画像処理装置
では、現フレームの各画素データが、その前のフレーム
の画素データを用いて処理されるから、現フレームの処
理の終了後は、次のフレームの各画素データが、現フレ
ームの画素データを用いて処理される。従って、現フレ
ームの画素データは、フレームメモリ１０１に、前のフ
レームの画素データが記憶された後に供給されるが、そ
の現フレームの画素データは、次のフレームの画素デー
タを処理するために、フレームメモリ１０１に記憶する
必要がある。
では、現フレームの各画素データが、その前のフレーム
の画素データを用いて処理されるから、現フレームの処
理の終了後は、次のフレームの各画素データが、現フレ
ームの画素データを用いて処理される。従って、現フレ
ームの画素データは、フレームメモリ１０１に、前のフ
レームの画素データが記憶された後に供給されるが、そ
の現フレームの画素データは、次のフレームの画素デー
タを処理するために、フレームメモリ１０１に記憶する
必要がある。
【００１５】しかしながら、現フレームの画素データ
を、フレームメモリ１０１に記憶させると、その現フレ
ームの画素データが記憶されたアドレスに記憶されてい
た前のフレームの画素データが消去されてしまうため、
何らの手当も施さないと、現フレームの画素データの処
理に、前のフレームの画素データを用いることができな
くなる。
を、フレームメモリ１０１に記憶させると、その現フレ
ームの画素データが記憶されたアドレスに記憶されてい
た前のフレームの画素データが消去されてしまうため、
何らの手当も施さないと、現フレームの画素データの処
理に、前のフレームの画素データを用いることができな
くなる。
【００１６】そこで、図１２の画像処理装置には、ライ
ンメモリ部１０２が設けられており、このラインメモリ
部１０２において、必要範囲のライン数−１だけのライ
ンを保持しておくことで、画像のリアルタイム処理を可
能としている。
ンメモリ部１０２が設けられており、このラインメモリ
部１０２において、必要範囲のライン数−１だけのライ
ンを保持しておくことで、画像のリアルタイム処理を可
能としている。
【００１７】しかしながら、図１２の画像処理装置を１
チップ化（ＬＳＩ（Large Scale Integration）化）す
ることを考えた場合には、リアルタイム処理を行わない
なら必要のないラインメモリ部１０２を設ける必要があ
り、その結果、チップサイズが大になる。即ち、図１２
においては、必要範囲のライン数が４８ラインであるか
ら、必要範囲のライン数の画素データを保持するため
に、４７（＝４８−１）ものラインメモリを、チップに
内蔵させる必要がある。
チップ化（ＬＳＩ（Large Scale Integration）化）す
ることを考えた場合には、リアルタイム処理を行わない
なら必要のないラインメモリ部１０２を設ける必要があ
り、その結果、チップサイズが大になる。即ち、図１２
においては、必要範囲のライン数が４８ラインであるか
ら、必要範囲のライン数の画素データを保持するため
に、４７（＝４８−１）ものラインメモリを、チップに
内蔵させる必要がある。
【００１８】また、チップサイズが制限されている場合
等においては、チップに内蔵させることのできるライン
メモリが制限される。さらに、チップのレイアウト等に
起因して、チップに内蔵させることのできるラインメモ
リの数が制限される場合もある。このように、チップに
内蔵させることのできるラインメモリの数が制限される
場合においては、必要範囲も制限され、その結果、例え
ば、図１２の画像処理装置を、ＭＰＥＧ等の動き検出や
動き補償のためのブロックマッチングに適用したとき
に、いわゆるサーチ範囲も制限されることになる。
等においては、チップに内蔵させることのできるライン
メモリが制限される。さらに、チップのレイアウト等に
起因して、チップに内蔵させることのできるラインメモ
リの数が制限される場合もある。このように、チップに
内蔵させることのできるラインメモリの数が制限される
場合においては、必要範囲も制限され、その結果、例え
ば、図１２の画像処理装置を、ＭＰＥＧ等の動き検出や
動き補償のためのブロックマッチングに適用したとき
に、いわゆるサーチ範囲も制限されることになる。
【００１９】さらに、１フレーム分の画素データを記憶
可能なフレームメモリ１０１が設けられているのにもか
かわらず、さらに、必要範囲のライン数−１のラインの
画素データを記憶するラインメモリを設けることは、い
わば余分なメモリを持つこととなるから、消費電力の観
点からも好ましくない。
可能なフレームメモリ１０１が設けられているのにもか
かわらず、さらに、必要範囲のライン数−１のラインの
画素データを記憶するラインメモリを設けることは、い
わば余分なメモリを持つこととなるから、消費電力の観
点からも好ましくない。
【００２０】本発明は、このような状況に鑑みてなされ
たものであり、例えば、必要なライン数の画像データを
一時記憶しておくためのラインメモリを用いずに、水平
方向と垂直方向とが所望の画素数で構成される画像デー
タを得ることができるようにするものである。
たものであり、例えば、必要なライン数の画像データを
一時記憶しておくためのラインメモリを用いずに、水平
方向と垂直方向とが所望の画素数で構成される画像デー
タを得ることができるようにするものである。
【００２１】
【課題を解決するための手段】請求項１に記載の記憶装
置は、複数の記憶バンクを有する記憶手段と、複数の記
憶バンクのうちの１個を選択し、データを書き込む書き
込み用選択手段と、複数の記憶バンクのうちの他の２個
以上を選択し、データを読み出す読み出し用選択手段
と、読み出し用選択手段が出力したデータの選択を行う
データ選択手段とを備えることを特徴とする。
置は、複数の記憶バンクを有する記憶手段と、複数の記
憶バンクのうちの１個を選択し、データを書き込む書き
込み用選択手段と、複数の記憶バンクのうちの他の２個
以上を選択し、データを読み出す読み出し用選択手段
と、読み出し用選択手段が出力したデータの選択を行う
データ選択手段とを備えることを特徴とする。
【００２２】請求項１１に記載の書き込み方法は、画像
データを構成する水平方向の画素データを書き込む書き
込み用選択手段に、画素データが、所定の画素ブロック
単位で、複数のメモリバンクそれぞれに記憶されるよう
に、複数のメモリバンクのうちの１個を選択させ、その
メモリバンクに、画素ブロックを構成する画素データ
を、１本のワード線上のメモリセルに記憶させることを
特徴とする。
データを構成する水平方向の画素データを書き込む書き
込み用選択手段に、画素データが、所定の画素ブロック
単位で、複数のメモリバンクそれぞれに記憶されるよう
に、複数のメモリバンクのうちの１個を選択させ、その
メモリバンクに、画素ブロックを構成する画素データ
を、１本のワード線上のメモリセルに記憶させることを
特徴とする。
【００２３】請求項１７に記載の読み出し方法は、複数
の記憶バンクのうちの２個以上を選択して、データを読
み出し、その読み出したデータの選択を行って出力する
ことを特徴とする。
の記憶バンクのうちの２個以上を選択して、データを読
み出し、その読み出したデータの選択を行って出力する
ことを特徴とする。
【００２４】請求項１に記載の記憶装置においては、記
憶手段は、複数の記憶バンクを有している。書き込み用
選択手段は、複数の記憶バンクのうちの１個を選択し、
データを書き込むようになされている。読み出し用選択
手段は、複数の記憶バンクのうちの他の２個以上を選択
し、データを読み出すようになされている。データ選択
手段は、読み出し用選択手段が出力したデータの選択を
行うようになされている。
憶手段は、複数の記憶バンクを有している。書き込み用
選択手段は、複数の記憶バンクのうちの１個を選択し、
データを書き込むようになされている。読み出し用選択
手段は、複数の記憶バンクのうちの他の２個以上を選択
し、データを読み出すようになされている。データ選択
手段は、読み出し用選択手段が出力したデータの選択を
行うようになされている。
【００２５】請求項１１に記載の書き込み方法において
は、画像データを構成する水平方向の画素データを書き
込む書き込み用選択手段に、画素データが、所定の画素
ブロック単位で、複数のメモリバンクそれぞれに記憶さ
れるように、複数のメモリバンクのうちの１個を選択さ
せ、そのメモリバンクに、画素ブロックを構成する画素
データを、１本のワード線上のメモリセルに記憶させる
ようになされている。
は、画像データを構成する水平方向の画素データを書き
込む書き込み用選択手段に、画素データが、所定の画素
ブロック単位で、複数のメモリバンクそれぞれに記憶さ
れるように、複数のメモリバンクのうちの１個を選択さ
せ、そのメモリバンクに、画素ブロックを構成する画素
データを、１本のワード線上のメモリセルに記憶させる
ようになされている。
【００２６】請求項１７に記載の読み出し方法において
は、複数の記憶バンクのうちの２個以上を選択して、デ
ータを読み出し、その読み出したデータの選択を行って
出力するようになされている。
は、複数の記憶バンクのうちの２個以上を選択して、デ
ータを読み出し、その読み出したデータの選択を行って
出力するようになされている。
【００２７】
【発明の実施の形態】図１は、本発明を適用した画像処
理装置の一実施の形態の構成例を示している。
理装置の一実施の形態の構成例を示している。
【００２８】この画像処理装置においては、現フレーム
のある画素に注目した場合に、その注目画素に対応する
１フレーム前の画素を中心とする、例えば、４８画素×
４８ラインの範囲を必要範囲として検出し、その必要範
囲内の画素データを用いて処理を行うようになされてい
る。
のある画素に注目した場合に、その注目画素に対応する
１フレーム前の画素を中心とする、例えば、４８画素×
４８ラインの範囲を必要範囲として検出し、その必要範
囲内の画素データを用いて処理を行うようになされてい
る。
【００２９】動画を構成するディジタル画像データを構
成する画素データとしての、例えば、シリアルの８ビッ
トのデータは、ラインスキャン順に、バンクセレクタ１
（書き込み用選択手段）および演算処理回路７に供給さ
れるようになされている。ここで、画像データは、例え
ば、ＨＤ（High Density）画像のデータで、横または縦
の画素数が、それぞれ１９２０画素または１０８０画素
で構成されている。
成する画素データとしての、例えば、シリアルの８ビッ
トのデータは、ラインスキャン順に、バンクセレクタ１
（書き込み用選択手段）および演算処理回路７に供給さ
れるようになされている。ここで、画像データは、例え
ば、ＨＤ（High Density）画像のデータで、横または縦
の画素数が、それぞれ１９２０画素または１０８０画素
で構成されている。
【００３０】バンクセレクタ１は、メモリ２を構成する
バンク（メモリバンク）Ｂ１乃至Ｂ１８のうちの１個を
順次選択し、その選択した１個のバンクに、そこに供給
されるＨＤ画像を構成する水平方向の画素データを書き
込むようになされている。
バンク（メモリバンク）Ｂ１乃至Ｂ１８のうちの１個を
順次選択し、その選択した１個のバンクに、そこに供給
されるＨＤ画像を構成する水平方向の画素データを書き
込むようになされている。
【００３１】メモリ２（記憶手段）は、例えば、１８Ｍ
（メガ）ビットの記憶容量を有し、バンク切り替え機能
を備えている。即ち、ここでは、メモリ２は、例えば、
１８個の１ＭビットのバンクＢ１乃至Ｂ１８（複数の記
憶バンク）を有している。なお、本実施の形態では、１
フレームのＨＤ画像が１９２０×１０８０画素で構成さ
れ、画素データは８ビットであるから、その容量は、１
６５８８８００（＝１９２０×１０８０×８）ビットと
なる。一方、メモリ２の容量は、１８Ｍビット（＝１８
８７４３６８ビット）であるから、１フレームのＨＤ画
像の容量に対して、２Ｍビット程度多い。
（メガ）ビットの記憶容量を有し、バンク切り替え機能
を備えている。即ち、ここでは、メモリ２は、例えば、
１８個の１ＭビットのバンクＢ１乃至Ｂ１８（複数の記
憶バンク）を有している。なお、本実施の形態では、１
フレームのＨＤ画像が１９２０×１０８０画素で構成さ
れ、画素データは８ビットであるから、その容量は、１
６５８８８００（＝１９２０×１０８０×８）ビットと
なる。一方、メモリ２の容量は、１８Ｍビット（＝１８
８７４３６８ビット）であるから、１フレームのＨＤ画
像の容量に対して、２Ｍビット程度多い。
【００３２】ここで、図１の画像処理装置では、図１２
の画像処理装置と同様に、横×縦が４８画素×４８画素
を必要範囲として検出するようになされている。そし
て、この場合、図１２の画像処理装置では、ラインメモ
リ部１０２において、上述したように、４７個のライン
メモリ１０２1乃至１０２47を必要とする。いま、図１
および図１２の画像処理装置において、上述したような
横×縦が１９２０画素×１０８０画素のＨＤ画像を処理
するものとすると、ラインメモリ部１０２における１の
ラインメモリの容量は、ＨＤ画像の１ラインの容量であ
る１９２０×８ビット（８は、画素データへの割り当て
ビット数）となるから、４７のラインメモリでは、１９
２０×８×４７ビット、即ち、概算で、８００Ｋビット
程度となる。従って、１フレームのＨＤ画像を記憶する
ためのメモリ容量に対して、図１の画像処理装置のメモ
リ容量は２Ｍビット程度多く、図１２の画像処理装置の
メモリ容量は８００Ｋビット程度多い。即ち、図１の画
像処理装置は、１フレーム分のメモリ容量の他に、図１
２の画像処理装置に比較して、約２．５倍のメモリ容量
を余分に有している。
の画像処理装置と同様に、横×縦が４８画素×４８画素
を必要範囲として検出するようになされている。そし
て、この場合、図１２の画像処理装置では、ラインメモ
リ部１０２において、上述したように、４７個のライン
メモリ１０２1乃至１０２47を必要とする。いま、図１
および図１２の画像処理装置において、上述したような
横×縦が１９２０画素×１０８０画素のＨＤ画像を処理
するものとすると、ラインメモリ部１０２における１の
ラインメモリの容量は、ＨＤ画像の１ラインの容量であ
る１９２０×８ビット（８は、画素データへの割り当て
ビット数）となるから、４７のラインメモリでは、１９
２０×８×４７ビット、即ち、概算で、８００Ｋビット
程度となる。従って、１フレームのＨＤ画像を記憶する
ためのメモリ容量に対して、図１の画像処理装置のメモ
リ容量は２Ｍビット程度多く、図１２の画像処理装置の
メモリ容量は８００Ｋビット程度多い。即ち、図１の画
像処理装置は、１フレーム分のメモリ容量の他に、図１
２の画像処理装置に比較して、約２．５倍のメモリ容量
を余分に有している。
【００３３】しかしながら、図１の画像処理装置におけ
るメモリ２を構成するバンクＢ１乃至Ｂ１８は、後述す
るように、ＤＲＡＭで構成することができる。一方、図
１２の画像処理装置におけるラインメモリ１０２1乃至
１０２47は、一般に、ＳＲＡＭ（Static RAM）で構成さ
れる。そして、同一容量のＤＲＡＭとＳＲＡＭを構成し
た場合、ＳＲＡＭのチップサイズは、ＤＲＡＭの約１０
乃至２０倍になることが知られている。従って、図１の
画像処理装置が余分に有するメモリ容量は、図１２の画
像処理装置が余分に有するメモリ容量の約２．５倍であ
るが、その余分なメモリ容量によるチップサイズの増加
は、図１２の画像処理装置における場合の約１／４乃至
１／８程度となる。その結果、図１の画像処理装置にお
いては、図１２の画像処理装置に比較して、チップサイ
ズを小さくすることができる（余分なメモリ容量による
チップサイズの増加が少ない）。
るメモリ２を構成するバンクＢ１乃至Ｂ１８は、後述す
るように、ＤＲＡＭで構成することができる。一方、図
１２の画像処理装置におけるラインメモリ１０２1乃至
１０２47は、一般に、ＳＲＡＭ（Static RAM）で構成さ
れる。そして、同一容量のＤＲＡＭとＳＲＡＭを構成し
た場合、ＳＲＡＭのチップサイズは、ＤＲＡＭの約１０
乃至２０倍になることが知られている。従って、図１の
画像処理装置が余分に有するメモリ容量は、図１２の画
像処理装置が余分に有するメモリ容量の約２．５倍であ
るが、その余分なメモリ容量によるチップサイズの増加
は、図１２の画像処理装置における場合の約１／４乃至
１／８程度となる。その結果、図１の画像処理装置にお
いては、図１２の画像処理装置に比較して、チップサイ
ズを小さくすることができる（余分なメモリ容量による
チップサイズの増加が少ない）。
【００３４】バンクセレクタ３（読み出し用選択手段）
は、メモリ２を構成するバンクＢ１乃至Ｂ１８のうち
の、例えば７個を順次選択し、その選択した７個のバン
クから、ＨＤ画像を構成する垂直方向の画素データを読
み出すようになされている。ここで、バンクＢ１乃至Ｂ
１８それぞれにおいては、後述するように、一度に、６
４ビットのデータの入出力が可能となっている。従っ
て、本実施の形態では、上述したように、１の画素デー
タが８ビットで構成されるから、バンクＢ１乃至Ｂ１８
それぞれからは、８画素（＝６４／８）分の画素データ
を一度に読み出すことができ、さらに、バンクセレクタ
３では、７個のバンクから、画素データが読み出される
から、結局、バンクセレクタ３からは、５６画素（＝７
×８）分の画素データ（７×８×８ビットのデータ）
が、一度に出力される。
は、メモリ２を構成するバンクＢ１乃至Ｂ１８のうち
の、例えば７個を順次選択し、その選択した７個のバン
クから、ＨＤ画像を構成する垂直方向の画素データを読
み出すようになされている。ここで、バンクＢ１乃至Ｂ
１８それぞれにおいては、後述するように、一度に、６
４ビットのデータの入出力が可能となっている。従っ
て、本実施の形態では、上述したように、１の画素デー
タが８ビットで構成されるから、バンクＢ１乃至Ｂ１８
それぞれからは、８画素（＝６４／８）分の画素データ
を一度に読み出すことができ、さらに、バンクセレクタ
３では、７個のバンクから、画素データが読み出される
から、結局、バンクセレクタ３からは、５６画素（＝７
×８）分の画素データ（７×８×８ビットのデータ）
が、一度に出力される。
【００３５】バンクセレクタ３が出力する５６画素の画
素データは、ロード／シフト回路４に供給されるように
なされている。ロード／シフト回路４（データ選択手
段）は、バンクセレクタ３が出力する５６画素の画素デ
ータから、必要範囲のライン数と同一の数だけの画素デ
ータを選択し、即ち、ここでは、４８画素の画素データ
を選択し、２次元パラレルアレイ５に供給するようにな
されている。
素データは、ロード／シフト回路４に供給されるように
なされている。ロード／シフト回路４（データ選択手
段）は、バンクセレクタ３が出力する５６画素の画素デ
ータから、必要範囲のライン数と同一の数だけの画素デ
ータを選択し、即ち、ここでは、４８画素の画素データ
を選択し、２次元パラレルアレイ５に供給するようにな
されている。
【００３６】２次元パラレルアレイ５は、図１２の２次
元パラレルアレイ１０３と同様に、必要範囲を構成する
画素と同様にレジスタが配置されて構成されている。即
ち、即ち、２次元パラレルアレイ５は、横と縦に４８ず
つのレジスタが配置されて構成されている。そして、２
次元パラレルアレイ５は、ロード／シフト回路４からの
４８の画素データを、第１行第１列乃至第４８行第１列
のレジスタにそれぞれ記憶し、以下、ロード／シフト回
路４から、新たに４８の画素データが供給されるごと
に、各レジスタに記憶されている画素データを、その右
隣のレジスタにシフトするようになされている。
元パラレルアレイ１０３と同様に、必要範囲を構成する
画素と同様にレジスタが配置されて構成されている。即
ち、即ち、２次元パラレルアレイ５は、横と縦に４８ず
つのレジスタが配置されて構成されている。そして、２
次元パラレルアレイ５は、ロード／シフト回路４からの
４８の画素データを、第１行第１列乃至第４８行第１列
のレジスタにそれぞれ記憶し、以下、ロード／シフト回
路４から、新たに４８の画素データが供給されるごと
に、各レジスタに記憶されている画素データを、その右
隣のレジスタにシフトするようになされている。
【００３７】画素セレクタ６は、図１２の画素セレクタ
６と同様に、２次元パラレルアレイ５に記憶されている
必要範囲内の画素データのうち、演算処理回路７が、そ
こに供給された画素データの処理に用いるものを必要に
応じて選択し、演算処理回路７に供給するようになされ
ている。演算処理回路７は、バンクセレクタ１に供給さ
れる画素データと、画素セレクタ６からの画素データと
を用いて、所定の演算処理等を行い、その処理結果を出
力するようになされている。
６と同様に、２次元パラレルアレイ５に記憶されている
必要範囲内の画素データのうち、演算処理回路７が、そ
こに供給された画素データの処理に用いるものを必要に
応じて選択し、演算処理回路７に供給するようになされ
ている。演算処理回路７は、バンクセレクタ１に供給さ
れる画素データと、画素セレクタ６からの画素データと
を用いて、所定の演算処理等を行い、その処理結果を出
力するようになされている。
【００３８】次に、図２は、図１のメモリ２を構成する
バンクＢ＃ｉ（ｉ＝１，２，・・・，１８）の構成例を
示している。
バンクＢ＃ｉ（ｉ＝１，２，・・・，１８）の構成例を
示している。
【００３９】バンクＢ＃ｉは、例えば、１６Ｋ（キロ）
×６４ビットのＤＲＡＭ（DynamicRandom Access Memor
y）で構成され、従って、６４ビット単位、即ち、本実
施の形態では、８（＝６４／８）画素単位でのデータの
読み書き（入出力（Ｉ／Ｏ（Input/Output）））が可能
となっている。さらに、バンクＢ＃ｉは、行アドレスま
たは列アドレスが、それぞれ８ビットまたは６ビットで
指定されるようになされており、また、いわゆるページ
モード機能を有している。
×６４ビットのＤＲＡＭ（DynamicRandom Access Memor
y）で構成され、従って、６４ビット単位、即ち、本実
施の形態では、８（＝６４／８）画素単位でのデータの
読み書き（入出力（Ｉ／Ｏ（Input/Output）））が可能
となっている。さらに、バンクＢ＃ｉは、行アドレスま
たは列アドレスが、それぞれ８ビットまたは６ビットで
指定されるようになされており、また、いわゆるページ
モード機能を有している。
【００４０】バンクＢ＃ｉは、行アドレスが８ビットで
指定されることから、図２に示すように、２５６本のワ
ード線を有している。そして、各ワード線には、４０９
６（＝１６Ｋ×６４ビット／２５６）個のメモリセル
（図２において、二重線の四角形で示す）が配置されて
いる。ここで、上述したように、画素データは８ビット
で構成されるから、１ワード線上のメモリセルには、５
１２（＝４０９６／８）画素の画素データを記憶するこ
とができる。
指定されることから、図２に示すように、２５６本のワ
ード線を有している。そして、各ワード線には、４０９
６（＝１６Ｋ×６４ビット／２５６）個のメモリセル
（図２において、二重線の四角形で示す）が配置されて
いる。ここで、上述したように、画素データは８ビット
で構成されるから、１ワード線上のメモリセルには、５
１２（＝４０９６／８）画素の画素データを記憶するこ
とができる。
【００４１】次に、図１の画像処理装置の動作について
説明する。
説明する。
【００４２】処理すべき画像データは、例えば、いわゆ
るラインスキャン順に、バンクセレクタ１および演算処
理回路７に供給され、バンクセレクタ１は、メモリ２を
構成するバンクＢ１乃至Ｂ１８のうちの１個を順次選択
し、その選択した１個のバンクに、そこに供給されるＨ
Ｄ画像を構成する水平方向の画素データを書き込む。
るラインスキャン順に、バンクセレクタ１および演算処
理回路７に供給され、バンクセレクタ１は、メモリ２を
構成するバンクＢ１乃至Ｂ１８のうちの１個を順次選択
し、その選択した１個のバンクに、そこに供給されるＨ
Ｄ画像を構成する水平方向の画素データを書き込む。
【００４３】即ち、バンクセレクタ１は、ＨＤ画像を構
成する画素データが、所定の画素ブロック単位で、バン
クＢ１乃至Ｂ１８それぞれに記憶されるように、バンク
Ｂ１乃至Ｂ１８を、１個ずつ順次選択する。
成する画素データが、所定の画素ブロック単位で、バン
クＢ１乃至Ｂ１８それぞれに記憶されるように、バンク
Ｂ１乃至Ｂ１８を、１個ずつ順次選択する。
【００４４】ここで、画素ブロックは、バンクＢ＃ｉの
１ワード線上のメモリセルに記憶することのできる画素
数（本実施の形態では、図２で説明したように５１２画
素）と同一の画素数で構成される。さらに、画素ブロッ
クの縦（垂直方向）の画素数は、バンクＢ＃ｉに一度で
読み書きすることのできる画素数（本実施の形態では、
図２で説明したように８画素）と同一の画素数とされ
る。従って、本実施の形態では、図３に示すように、画
素ブロックは５１２画素で構成され、その縦の画素数は
８画素となる。なお、画素ブロックの横（水平方向）の
画素数は、６４（＝５１２／８）画素となる。
１ワード線上のメモリセルに記憶することのできる画素
数（本実施の形態では、図２で説明したように５１２画
素）と同一の画素数で構成される。さらに、画素ブロッ
クの縦（垂直方向）の画素数は、バンクＢ＃ｉに一度で
読み書きすることのできる画素数（本実施の形態では、
図２で説明したように８画素）と同一の画素数とされ
る。従って、本実施の形態では、図３に示すように、画
素ブロックは５１２画素で構成され、その縦の画素数は
８画素となる。なお、画素ブロックの横（水平方向）の
画素数は、６４（＝５１２／８）画素となる。
【００４５】バンクセレクタ１において選択されたバン
クＢ＃ｉでは、１本のワード線上のメモリセルに、１の
画素ブロックを構成する５１２画素の画素データが記憶
される。さらに、そのとき、画素データは、画素ブロッ
ク（図３）における垂直方向の画素すべて、即ち、ここ
では、垂直方向に並ぶ８画素の画素データすべてを同時
に読み出すことができるように記憶される。
クＢ＃ｉでは、１本のワード線上のメモリセルに、１の
画素ブロックを構成する５１２画素の画素データが記憶
される。さらに、そのとき、画素データは、画素ブロッ
ク（図３）における垂直方向の画素すべて、即ち、ここ
では、垂直方向に並ぶ８画素の画素データすべてを同時
に読み出すことができるように記憶される。
【００４６】また、バンクセレクタ１では、ＨＤ画像に
おいて隣接する画素ブロックが、異なるバンクに記憶さ
れるように、複数のバンクＢ１乃至Ｂ１８からのバンク
の選択が行われる。即ち、バンクセレクタ１では、例え
ば、ＨＤ画像において水平方向に隣接する画素ブロック
が、２個のバンクに交互に記憶されるように、かつ、Ｈ
Ｄ画像において垂直方向に隣接する画素ブロックが、９
個のバンクに周期的に記憶されるように、複数のバンク
Ｂ１乃至Ｂ１８からのバンクの選択が行われる。
おいて隣接する画素ブロックが、異なるバンクに記憶さ
れるように、複数のバンクＢ１乃至Ｂ１８からのバンク
の選択が行われる。即ち、バンクセレクタ１では、例え
ば、ＨＤ画像において水平方向に隣接する画素ブロック
が、２個のバンクに交互に記憶されるように、かつ、Ｈ
Ｄ画像において垂直方向に隣接する画素ブロックが、９
個のバンクに周期的に記憶されるように、複数のバンク
Ｂ１乃至Ｂ１８からのバンクの選択が行われる。
【００４７】その結果、横×縦が、１９２０画素×１０
８０画素のＨＤ画像は、例えば、図４に示すように、バ
ンクＢ１乃至Ｂ１８それぞれにマッピングされる。
８０画素のＨＤ画像は、例えば、図４に示すように、バ
ンクＢ１乃至Ｂ１８それぞれにマッピングされる。
【００４８】即ち、ＨＤ画像の最も左上の第１行第１列
の画素ブロックは、バンクＢ１に記憶され、その下に隣
接する第２行第１列の画素ブロックは、バンクＢ２に記
憶される。さらに、その下に隣接する第３行第１列の画
素ブロックは、バンクＢ３に記憶され、以下、同様にし
て、上から７２画素目までにある、残りの第４行第１列
乃至第９行第１列の画素ブロックは、バンクＢ４乃至Ｂ
９にそれぞれ記憶される。
の画素ブロックは、バンクＢ１に記憶され、その下に隣
接する第２行第１列の画素ブロックは、バンクＢ２に記
憶される。さらに、その下に隣接する第３行第１列の画
素ブロックは、バンクＢ３に記憶され、以下、同様にし
て、上から７２画素目までにある、残りの第４行第１列
乃至第９行第１列の画素ブロックは、バンクＢ４乃至Ｂ
９にそれぞれ記憶される。
【００４９】また、ＨＤ画像の第１行第１列の画素ブロ
ックの左に隣接する、左から６５乃至１２８画素目と、
上から１乃至８画素目で構成される第１行第２列の画素
ブロックは、バンクＢ１０に記憶され、その下に隣接す
る第２行第２列の画素ブロックは、バンクＢ１１に記憶
される。さらに、その下に隣接する第３行第２列の画素
ブロックは、バンクＢ１２に記憶され、以下、同様にし
て、上から７２画素目までにある、残りの第４行第２列
乃至第９行第２列の画素ブロックは、バンクＢ１３乃至
Ｂ１８にそれぞれ記憶される。
ックの左に隣接する、左から６５乃至１２８画素目と、
上から１乃至８画素目で構成される第１行第２列の画素
ブロックは、バンクＢ１０に記憶され、その下に隣接す
る第２行第２列の画素ブロックは、バンクＢ１１に記憶
される。さらに、その下に隣接する第３行第２列の画素
ブロックは、バンクＢ１２に記憶され、以下、同様にし
て、上から７２画素目までにある、残りの第４行第２列
乃至第９行第２列の画素ブロックは、バンクＢ１３乃至
Ｂ１８にそれぞれ記憶される。
【００５０】そして、第１列の第１０行以下の画素ブロ
ックは、第１行第１列乃至第９行第１列の画素ブロック
と同様に、バンク１乃至Ｂ９に同期的に記憶され、第２
列の第１０行以下の画素ブロックも、第１行第２列乃至
第９行第２列の画素ブロックと同様に、バンクＢ１０乃
至Ｂ１８に同期的に記憶される。さらに、第３列の画素
ブロックは、第１列の画素ブロックと同様に、バンクＢ
１乃至Ｂ９に記憶され、第４列のブロックは、第２列の
画素ブロックと同様に、バンクＢ１０乃至Ｂ１８に記憶
される。以下、同様にして、各列の画素ブロックは、バ
ンクＢ１乃至Ｂ１８に記憶される。
ックは、第１行第１列乃至第９行第１列の画素ブロック
と同様に、バンク１乃至Ｂ９に同期的に記憶され、第２
列の第１０行以下の画素ブロックも、第１行第２列乃至
第９行第２列の画素ブロックと同様に、バンクＢ１０乃
至Ｂ１８に同期的に記憶される。さらに、第３列の画素
ブロックは、第１列の画素ブロックと同様に、バンクＢ
１乃至Ｂ９に記憶され、第４列のブロックは、第２列の
画素ブロックと同様に、バンクＢ１０乃至Ｂ１８に記憶
される。以下、同様にして、各列の画素ブロックは、バ
ンクＢ１乃至Ｂ１８に記憶される。
【００５１】即ち、ＨＤ画像における、最も左上の画素
を頂点とする横×縦が１２８画素×７２画素の範囲の画
素データの、バンクＢ１乃至Ｂ１８それぞれへのマッピ
ングのパターンを、いわば基準のマッピングパターンと
して、ＨＤ画像の、他の画素データの、バンクＢ１乃至
Ｂ１８それぞれへのマッピングが行われる。
を頂点とする横×縦が１２８画素×７２画素の範囲の画
素データの、バンクＢ１乃至Ｂ１８それぞれへのマッピ
ングのパターンを、いわば基準のマッピングパターンと
して、ＨＤ画像の、他の画素データの、バンクＢ１乃至
Ｂ１８それぞれへのマッピングが行われる。
【００５２】その結果、ＨＤ画像における水平方向の画
素ブロックに注目すれば、いずれの行の画素ブロック
も、２個のバンクに交互に記憶され、また、ＨＤ画像に
おける垂直方向の画素ブロックに注目すれば、いずれの
列の画素ブロックも、９個のバンクに周期的に記憶され
る。
素ブロックに注目すれば、いずれの行の画素ブロック
も、２個のバンクに交互に記憶され、また、ＨＤ画像に
おける垂直方向の画素ブロックに注目すれば、いずれの
列の画素ブロックも、９個のバンクに周期的に記憶され
る。
【００５３】例えば、いま、第１フレームのＨＤ画像
が、図４に示すように、メモリ部２にマッピングされた
とすると、第２フレームのＨＤ画像は、例えば、図５に
示すようにマッピングされる。
が、図４に示すように、メモリ部２にマッピングされた
とすると、第２フレームのＨＤ画像は、例えば、図５に
示すようにマッピングされる。
【００５４】即ち、第２フレームの最も左上の第１行第
１列の画素ブロックは、バンクＢ５に記憶され、その下
に隣接する第２行第１列の画素ブロックは、バンクＢ６
に記憶される。さらに、その下に隣接する第３行第１列
の画素ブロックは、バンクＢ７に記憶され、以下、同様
にして、上から７２画素目までにある、残りの第４行第
１列乃至第９行第１列の画素ブロックは、バンクＢ８，
Ｂ９，Ｂ１，Ｂ２，Ｂ３，Ｂ４にそれぞれ記憶される。
１列の画素ブロックは、バンクＢ５に記憶され、その下
に隣接する第２行第１列の画素ブロックは、バンクＢ６
に記憶される。さらに、その下に隣接する第３行第１列
の画素ブロックは、バンクＢ７に記憶され、以下、同様
にして、上から７２画素目までにある、残りの第４行第
１列乃至第９行第１列の画素ブロックは、バンクＢ８，
Ｂ９，Ｂ１，Ｂ２，Ｂ３，Ｂ４にそれぞれ記憶される。
【００５５】また、ＨＤ画像の第１行第１列の画素ブロ
ックの左に隣接する、左から６５乃至１２８画素目と、
上から１乃至８画素目で構成される第１行第２列の画素
ブロックは、バンクＢ１４に記憶され、その下に隣接す
る第２行第２列の画素ブロックは、バンクＢ１５に記憶
される。さらに、その下に隣接する第３行第２列の画素
ブロックは、バンクＢ１６に記憶され、以下、同様にし
て、上から７２画素目までにある、残りの第４行第２列
乃至第９行第２列の画素ブロックは、バンクＢ１７，Ｂ
１８，Ｂ１０，Ｂ１１，Ｂ１２，Ｂ１３にそれぞれ記憶
される。
ックの左に隣接する、左から６５乃至１２８画素目と、
上から１乃至８画素目で構成される第１行第２列の画素
ブロックは、バンクＢ１４に記憶され、その下に隣接す
る第２行第２列の画素ブロックは、バンクＢ１５に記憶
される。さらに、その下に隣接する第３行第２列の画素
ブロックは、バンクＢ１６に記憶され、以下、同様にし
て、上から７２画素目までにある、残りの第４行第２列
乃至第９行第２列の画素ブロックは、バンクＢ１７，Ｂ
１８，Ｂ１０，Ｂ１１，Ｂ１２，Ｂ１３にそれぞれ記憶
される。
【００５６】そして、第１列の第１０行以下の画素ブロ
ックは、第１行第１列乃至第９行第１列の画素ブロック
と同様に、バンクＢ５乃至Ｂ９，Ｂ１乃至Ｂ４に同期的
に記憶され、第２列の第１０行以下の画素ブロックも、
第１行第２列乃至第９行第２列の画素ブロックと同様
に、バンクＢ１４乃至Ｂ１８，Ｂ１０乃至Ｂ１３に同期
的に記憶される。さらに、第３列の画素ブロックは、第
１列の画素ブロックと同様に、バンクＢ５乃至Ｂ９，Ｂ
１乃至Ｂ４に記憶され、第４列のブロックは、第２列の
画素ブロックと同様に、バンクＢ１０乃至Ｂ１８に記憶
される。以下、同様にして、各列の画素ブロックは、バ
ンクＢ１４乃至Ｂ１８，Ｂ１０乃至Ｂ１３に記憶され
る。
ックは、第１行第１列乃至第９行第１列の画素ブロック
と同様に、バンクＢ５乃至Ｂ９，Ｂ１乃至Ｂ４に同期的
に記憶され、第２列の第１０行以下の画素ブロックも、
第１行第２列乃至第９行第２列の画素ブロックと同様
に、バンクＢ１４乃至Ｂ１８，Ｂ１０乃至Ｂ１３に同期
的に記憶される。さらに、第３列の画素ブロックは、第
１列の画素ブロックと同様に、バンクＢ５乃至Ｂ９，Ｂ
１乃至Ｂ４に記憶され、第４列のブロックは、第２列の
画素ブロックと同様に、バンクＢ１０乃至Ｂ１８に記憶
される。以下、同様にして、各列の画素ブロックは、バ
ンクＢ１４乃至Ｂ１８，Ｂ１０乃至Ｂ１３に記憶され
る。
【００５７】即ち、第２フレームは、第１フレームにお
けるマッピングのパターンに比較して、４画素ブロック
だけ列方向（下方向）にずれた状態にマッピングされ
る。
けるマッピングのパターンに比較して、４画素ブロック
だけ列方向（下方向）にずれた状態にマッピングされ
る。
【００５８】第３フレームも、第２フレームにおけるマ
ッピングのパターンに比較して、４画素ブロックだけ列
方向にずれた状態にマッピングされ、従って、図６に示
すようにマッピングされる。以下、同様に、第４フレー
ム以降も、その１フレーム前におけるマッピングパター
ンに比較して、４画素ブロックだけ列方向にずれた状態
にマッピングされていく。
ッピングのパターンに比較して、４画素ブロックだけ列
方向にずれた状態にマッピングされ、従って、図６に示
すようにマッピングされる。以下、同様に、第４フレー
ム以降も、その１フレーム前におけるマッピングパター
ンに比較して、４画素ブロックだけ列方向にずれた状態
にマッピングされていく。
【００５９】一方、バンクセレクタ３（図１）では、メ
モリ２を構成するバンクＢ１乃至Ｂ１８のうちの７個が
順次選択され、その選択された７個のバンクから、ＨＤ
画像を構成する垂直方向の画素データが読み出される。
モリ２を構成するバンクＢ１乃至Ｂ１８のうちの７個が
順次選択され、その選択された７個のバンクから、ＨＤ
画像を構成する垂直方向の画素データが読み出される。
【００６０】即ち、バンクセレクタ３は、バンクセレク
タ１が書き込もうとしている現フレームの画素データを
有する画素ブロックに対応する前のフレームの画素ブロ
ックを含む、その画素ブロックの上下それぞれ３個の画
素ブロックの、合計７個の画素ブロックが書き込まれた
バンクを選択する。そして、その選択された７個のバン
クから、ＨＤ画像を構成する同一の列の画素データが読
み出される。
タ１が書き込もうとしている現フレームの画素データを
有する画素ブロックに対応する前のフレームの画素ブロ
ックを含む、その画素ブロックの上下それぞれ３個の画
素ブロックの、合計７個の画素ブロックが書き込まれた
バンクを選択する。そして、その選択された７個のバン
クから、ＨＤ画像を構成する同一の列の画素データが読
み出される。
【００６１】具体的には、例えば、いま、第１フレーム
のＨＤ画像が、図４に示したように、メモリ２に記憶さ
れ、第２フレームのＨＤ画像の供給が開始されたとす
る。そして、第２フレームの、例えば、第２５行第３０
列の画素データに注目すると、この画素データは、図５
に示したことから、第４行第１列の画素ブロックに属す
るので、バンクセレクタ１において、バンクＢ８が選択
されて書き込まれる。
のＨＤ画像が、図４に示したように、メモリ２に記憶さ
れ、第２フレームのＨＤ画像の供給が開始されたとす
る。そして、第２フレームの、例えば、第２５行第３０
列の画素データに注目すると、この画素データは、図５
に示したことから、第４行第１列の画素ブロックに属す
るので、バンクセレクタ１において、バンクＢ８が選択
されて書き込まれる。
【００６２】一方、バンクセレクタ３では、第２フレー
ムの第２５行第３０列の画素データを有する画素ブロッ
クに対応する第１フレームの画素ブロックを含む、その
画素ブロックの上下それぞれ３個の画素ブロックの、合
計７個の画素ブロック、即ち、図４に示したように、第
１フレームの第１行第１列乃至第７行第１列の画素ブロ
ックそれぞれが書き込まれたバンクＢ１乃至Ｂ７が選択
される。そして、バンクセレクタ３では、そのバンクＢ
１乃至Ｂ７それぞれから、第１フレームにおける第１行
第１列乃至第７行第１列の画素ブロックそれぞれの垂直
方向の画素データが読み出される。
ムの第２５行第３０列の画素データを有する画素ブロッ
クに対応する第１フレームの画素ブロックを含む、その
画素ブロックの上下それぞれ３個の画素ブロックの、合
計７個の画素ブロック、即ち、図４に示したように、第
１フレームの第１行第１列乃至第７行第１列の画素ブロ
ックそれぞれが書き込まれたバンクＢ１乃至Ｂ７が選択
される。そして、バンクセレクタ３では、そのバンクＢ
１乃至Ｂ７それぞれから、第１フレームにおける第１行
第１列乃至第７行第１列の画素ブロックそれぞれの垂直
方向の画素データが読み出される。
【００６３】即ち、上述したように、バンクＢ１乃至Ｂ
１８それぞれからは、１本のワード線上の８画素の画素
データを一度に読み出すことができるようになされてお
り、バンクセレクタ３は、バンクＢ１乃至Ｂ７から、第
１フレームにおける第１行第１列乃至第７行第１列の画
素ブロックそれぞれの同一列の８画素が読み出される。
従って、バンクセレクタ３においては、メモリ２から、
そこに記憶されたＨＤ画像の垂直方向に連続する５６画
素（＝８画素×７バンク）が読み出される。
１８それぞれからは、１本のワード線上の８画素の画素
データを一度に読み出すことができるようになされてお
り、バンクセレクタ３は、バンクＢ１乃至Ｂ７から、第
１フレームにおける第１行第１列乃至第７行第１列の画
素ブロックそれぞれの同一列の８画素が読み出される。
従って、バンクセレクタ３においては、メモリ２から、
そこに記憶されたＨＤ画像の垂直方向に連続する５６画
素（＝８画素×７バンク）が読み出される。
【００６４】ここで、本実施の形態では、画素データの
書き込み時に、ＨＤ画像において垂直方向に隣接する画
素ブロックが、９個のバンクに周期的に記憶されるよう
に、バンクの選択が行われる。従って、メモリ２に記憶
されたＨＤ画像において垂直方向に隣接する、任意の７
個の画素ブロックそれぞれは、必ず、相互に異なるバン
クに記憶されているから、バンク切り替えにより、その
ような７個の画素ブロックの任意の同一列の５６画素
を、迅速に読み出すことができる。
書き込み時に、ＨＤ画像において垂直方向に隣接する画
素ブロックが、９個のバンクに周期的に記憶されるよう
に、バンクの選択が行われる。従って、メモリ２に記憶
されたＨＤ画像において垂直方向に隣接する、任意の７
個の画素ブロックそれぞれは、必ず、相互に異なるバン
クに記憶されているから、バンク切り替えにより、その
ような７個の画素ブロックの任意の同一列の５６画素
を、迅速に読み出すことができる。
【００６５】なお、バンクセレクタ３では、バンクセレ
クタ１が書き込んでいる画素データについての必要範囲
を構成するための画素データが、メモリ２から、上述し
たような５６画素単位で読み出される。
クタ１が書き込んでいる画素データについての必要範囲
を構成するための画素データが、メモリ２から、上述し
たような５６画素単位で読み出される。
【００６６】即ち、いまの場合、第２フレームの第２５
行第３０列の画素データが書き込まれている状態である
から、この画素データの必要範囲は、第１フレームの第
２５行第３０列の画素データを中心とする横×縦が４８
画素×４８画素の範囲である。バンクセレクタ３では、
上述したように、第１フレームにおける第２５行第３０
列の画素データを有する画素ブロックを含む、上下それ
ぞれ３個の画素ブロックの、合計７個の画素ブロックか
ら、同一列に配置された５６画素が読みされるから、列
方向については、バンクセレクタ３が出力する画素デー
タには、必要範囲を構成するための画素データが含まれ
る。
行第３０列の画素データが書き込まれている状態である
から、この画素データの必要範囲は、第１フレームの第
２５行第３０列の画素データを中心とする横×縦が４８
画素×４８画素の範囲である。バンクセレクタ３では、
上述したように、第１フレームにおける第２５行第３０
列の画素データを有する画素ブロックを含む、上下それ
ぞれ３個の画素ブロックの、合計７個の画素ブロックか
ら、同一列に配置された５６画素が読みされるから、列
方向については、バンクセレクタ３が出力する画素デー
タには、必要範囲を構成するための画素データが含まれ
る。
【００６７】従って、行方向が問題となるが、バンクセ
レクタ３は、上述の同一列に配置された５６画素を、第
１フレームの第２５行第３０列の画素データを中心とす
る４８列だけ順次読み出すようになされている。その結
果、バンクセレクタ３では、第１フレームにおける第２
５行第３０列の画素データを有する画素ブロックを含
む、上下それぞれ３個の画素ブロックの、合計７個の画
素ブロックに亘る５６行と、第１フレームの第２５行第
３０列の画素データを中心とする４８列とによって規定
される５６行×４８列の範囲の第１フレームの画素デー
タが読み出されるから、これは、第２フレームの、第２
５行第３０列の画素データについての必要範囲を含んで
いる。
レクタ３は、上述の同一列に配置された５６画素を、第
１フレームの第２５行第３０列の画素データを中心とす
る４８列だけ順次読み出すようになされている。その結
果、バンクセレクタ３では、第１フレームにおける第２
５行第３０列の画素データを有する画素ブロックを含
む、上下それぞれ３個の画素ブロックの、合計７個の画
素ブロックに亘る５６行と、第１フレームの第２５行第
３０列の画素データを中心とする４８列とによって規定
される５６行×４８列の範囲の第１フレームの画素デー
タが読み出されるから、これは、第２フレームの、第２
５行第３０列の画素データについての必要範囲を含んで
いる。
【００６８】ところで、第１フレームの第２５行第３０
列の画素データを中心とする４８列は、第６列乃至第５
３列（または第７列乃至第５４列）であるから、第１フ
レームにおける第２５行第３０列の画素データを有する
画素ブロックを含む、上下それぞれ３個の画素ブロック
の、合計７個の画素ブロック、即ち、第１フレームの第
１行第１列乃至第７行第１列の画素ブロックの中に含ま
れる。
列の画素データを中心とする４８列は、第６列乃至第５
３列（または第７列乃至第５４列）であるから、第１フ
レームにおける第２５行第３０列の画素データを有する
画素ブロックを含む、上下それぞれ３個の画素ブロック
の、合計７個の画素ブロック、即ち、第１フレームの第
１行第１列乃至第７行第１列の画素ブロックの中に含ま
れる。
【００６９】しかしながら、例えば、第２フレームの第
２５行第６４列の画素データが書き込まれる場合におい
ては、この画素データの必要範囲は、第１フレームの第
２５行第６４列の画素データを中心とする横×縦が４８
画素×４８画素の範囲であるから、第１フレームにおけ
る第２５行第６４列の画素データを有する画素ブロック
を含む、上下それぞれ３個の画素ブロックの、合計７個
の画素ブロックである、第１フレームの第１行第１列乃
至第７行第１列の画素ブロックから、右にはみ出すこと
になる。即ち、第２フレームの第２５行第６４列の画素
データについての必要範囲は、第１フレームの第１行第
１列乃至第７行第１列の画素ブロックそれぞれの右隣の
第１行第２列乃至第７行第２列の画素ブロックにも及
ぶ。
２５行第６４列の画素データが書き込まれる場合におい
ては、この画素データの必要範囲は、第１フレームの第
２５行第６４列の画素データを中心とする横×縦が４８
画素×４８画素の範囲であるから、第１フレームにおけ
る第２５行第６４列の画素データを有する画素ブロック
を含む、上下それぞれ３個の画素ブロックの、合計７個
の画素ブロックである、第１フレームの第１行第１列乃
至第７行第１列の画素ブロックから、右にはみ出すこと
になる。即ち、第２フレームの第２５行第６４列の画素
データについての必要範囲は、第１フレームの第１行第
１列乃至第７行第１列の画素ブロックそれぞれの右隣の
第１行第２列乃至第７行第２列の画素ブロックにも及
ぶ。
【００７０】このような場合、バンクセレクタ３は、第
１フレームの第１行第１列乃至第７行第１列の画素ブロ
ックそれぞれが記憶されたバンクＢ１乃至Ｂ７（図４）
を選択して、第２フレームの第２５行第６４列の画素デ
ータについての必要範囲を構成する画素データを読み出
した後、その右隣の第１フレームにおける第１行第２列
乃至第７行第２列の画素ブロックそれぞれが記憶された
バンクＢ１０乃至Ｂ１６（図４）を選択して、第２フレ
ームの第２５行第６４列の画素データについての必要範
囲を構成する画素データを読み出すようになされてい
る。
１フレームの第１行第１列乃至第７行第１列の画素ブロ
ックそれぞれが記憶されたバンクＢ１乃至Ｂ７（図４）
を選択して、第２フレームの第２５行第６４列の画素デ
ータについての必要範囲を構成する画素データを読み出
した後、その右隣の第１フレームにおける第１行第２列
乃至第７行第２列の画素ブロックそれぞれが記憶された
バンクＢ１０乃至Ｂ１６（図４）を選択して、第２フレ
ームの第２５行第６４列の画素データについての必要範
囲を構成する画素データを読み出すようになされてい
る。
【００７１】ここで、画素データの書き込み時に、ＨＤ
画像において水平方向に隣接する画素ブロックが、２個
のバンクに交互に記憶されるように、バンクの選択が行
われているから、上述したように、水平方向に隣接する
２つの画素ブロックの画素データを読み出す場合でも、
その読み出しを迅速に行うことができる。
画像において水平方向に隣接する画素ブロックが、２個
のバンクに交互に記憶されるように、バンクの選択が行
われているから、上述したように、水平方向に隣接する
２つの画素ブロックの画素データを読み出す場合でも、
その読み出しを迅速に行うことができる。
【００７２】即ち、あるバンクを対象としたデータの連
続した読み書きは、その読み書きする対象のメモリセル
のワード線が異なると、そのワード線の切り替えに時間
がかかることから、データを読み書きする時間が、同一
のワード線上のメモリセルを対象とする場合に比較して
増加する。このため、本実施の形態では、図２および図
３で説明したように、１の画素ブロックを構成する画素
データを、バンクの１本のワード線上のメモリセルに記
憶させることにより、データを読み書きする時間の短縮
化を図っている。
続した読み書きは、その読み書きする対象のメモリセル
のワード線が異なると、そのワード線の切り替えに時間
がかかることから、データを読み書きする時間が、同一
のワード線上のメモリセルを対象とする場合に比較して
増加する。このため、本実施の形態では、図２および図
３で説明したように、１の画素ブロックを構成する画素
データを、バンクの１本のワード線上のメモリセルに記
憶させることにより、データを読み書きする時間の短縮
化を図っている。
【００７３】具体的には、例えば、メモリ２から、第１
行第１列の画素ブロックに続いて、その右隣の第１行第
２列の画素ブロックの読み出しを行う場合に、これらの
連続して読み出しを行おうとする２つの画素ブロック
が、同一のバンクに記憶されている場合には、ワード線
の切り替えに起因する読み出し時間の遅延が生じる。
行第１列の画素ブロックに続いて、その右隣の第１行第
２列の画素ブロックの読み出しを行う場合に、これらの
連続して読み出しを行おうとする２つの画素ブロック
が、同一のバンクに記憶されている場合には、ワード線
の切り替えに起因する読み出し時間の遅延が生じる。
【００７４】一方、図４では、第１行第１列の画素ブロ
ックはバンクＢ１に、その右隣の第１行第２列の画素ブ
ロックはバンクＢ２に、それぞれ記憶されている。従っ
て、第１行第１列の画素ブロックに続いて、第１行第２
列の画素ブロックの読み出しを行う場合には、それらの
２つの画素ブロックが記憶されているバンクが異なるこ
とから、第１行第１列の画素ブロックの読み出し終了前
に、その画素ブロックが記憶されたバンクＢ１とは異な
るバンクＢ２の、第１行第２列の画素ブロックが記憶さ
れたメモリセル上のワード線をアクティブにしておくこ
とができ、その結果、上述したようなワード線の切り替
えに起因する読み出し時間の遅延が生じることを防止す
ることができる。
ックはバンクＢ１に、その右隣の第１行第２列の画素ブ
ロックはバンクＢ２に、それぞれ記憶されている。従っ
て、第１行第１列の画素ブロックに続いて、第１行第２
列の画素ブロックの読み出しを行う場合には、それらの
２つの画素ブロックが記憶されているバンクが異なるこ
とから、第１行第１列の画素ブロックの読み出し終了前
に、その画素ブロックが記憶されたバンクＢ１とは異な
るバンクＢ２の、第１行第２列の画素ブロックが記憶さ
れたメモリセル上のワード線をアクティブにしておくこ
とができ、その結果、上述したようなワード線の切り替
えに起因する読み出し時間の遅延が生じることを防止す
ることができる。
【００７５】次に、例えば、上述したように、第２フレ
ームの第２５行第３０列の画素データに注目した場合に
は、バンクセレクタ１において、バンクＢ８が選択され
て書き込まれる。さらに、このとき、バンクセレクタ３
において、第２フレームの第２５行第３０列の画素デー
タについての必要範囲を得るための画素データが、バン
クＢ１乃至Ｂ７から読み出される。
ームの第２５行第３０列の画素データに注目した場合に
は、バンクセレクタ１において、バンクＢ８が選択され
て書き込まれる。さらに、このとき、バンクセレクタ３
において、第２フレームの第２５行第３０列の画素デー
タについての必要範囲を得るための画素データが、バン
クＢ１乃至Ｂ７から読み出される。
【００７６】処理のリアルタイム性を確保するには、画
素データの読み書きを同時に行う必要があるが、第２フ
レームの第２５行第３０列の画素データの書き込みは、
バンクＢ８を対象とし、その必要範囲を得るための画素
データの読み出しは、バンクＢ１乃至Ｂ７を対象として
行われるから、即ち、画素データの書き込みと読み出し
とが、異なるバンクを対象として行われるから、その書
き込みと読み出しとを同時に行うことができる。
素データの読み書きを同時に行う必要があるが、第２フ
レームの第２５行第３０列の画素データの書き込みは、
バンクＢ８を対象とし、その必要範囲を得るための画素
データの読み出しは、バンクＢ１乃至Ｂ７を対象として
行われるから、即ち、画素データの書き込みと読み出し
とが、異なるバンクを対象として行われるから、その書
き込みと読み出しとを同時に行うことができる。
【００７７】次に、例えば、第２フレームの最も左上に
ある第１行第１列の画素データが書き込まれるバンクＢ
５（図４）には、第２フレームの他の画素データについ
ての必要範囲を構成する第１フレームの画素データが記
憶されているから、その第１フレームの画素データを、
その第１フレームの画素データを用いて必要範囲が構成
される第２フレームの画素の書き込みが終了するまで保
持しておかないと、処理が破綻することになる。
ある第１行第１列の画素データが書き込まれるバンクＢ
５（図４）には、第２フレームの他の画素データについ
ての必要範囲を構成する第１フレームの画素データが記
憶されているから、その第１フレームの画素データを、
その第１フレームの画素データを用いて必要範囲が構成
される第２フレームの画素の書き込みが終了するまで保
持しておかないと、処理が破綻することになる。
【００７８】即ち、バンクＢ５には、図４に示したよう
に、第１フレームの第５行第１列の画素ブロックが最も
早く記憶されており、従って、処理の順番からすれば、
この画素ブロックが最も早く不要になる。そして、図４
に示した第１フレームの第５行第１列の画素ブロック
は、図５に示した第２フレームの第８行第１列の画素ブ
ロックの３画素ブロックだけ上にあるから、その第２フ
レームの第８行第１列の画素ブロックを構成する画素デ
ータについての必要範囲を構成する画素データを有して
おり、従って、第２フレームの第８行第１列の画素ブロ
ックを構成する画素データの書き込みが終了するまで
は、第１フレームの第５行第１列の画素ブロックは、メ
モリ２に保持しておく必要がある。
に、第１フレームの第５行第１列の画素ブロックが最も
早く記憶されており、従って、処理の順番からすれば、
この画素ブロックが最も早く不要になる。そして、図４
に示した第１フレームの第５行第１列の画素ブロック
は、図５に示した第２フレームの第８行第１列の画素ブ
ロックの３画素ブロックだけ上にあるから、その第２フ
レームの第８行第１列の画素ブロックを構成する画素デ
ータについての必要範囲を構成する画素データを有して
おり、従って、第２フレームの第８行第１列の画素ブロ
ックを構成する画素データの書き込みが終了するまで
は、第１フレームの第５行第１列の画素ブロックは、メ
モリ２に保持しておく必要がある。
【００７９】そこで、例えば、第１フレームの第５行第
１列の画素ブロックを、ラインスキャン順に供給される
第２フレームの第８行の画素ブロックの書き込みが終了
するまで保持しておくものとすると、それまでに、第１
フレームの第５行第１列の画素ブロックが記憶されたバ
ンクＢ５（図４）には、図５に示したように、第２フレ
ームの画素ブロックの第１行の画素ブロックを１つおき
に書き込む必要がある。
１列の画素ブロックを、ラインスキャン順に供給される
第２フレームの第８行の画素ブロックの書き込みが終了
するまで保持しておくものとすると、それまでに、第１
フレームの第５行第１列の画素ブロックが記憶されたバ
ンクＢ５（図４）には、図５に示したように、第２フレ
ームの画素ブロックの第１行の画素ブロックを１つおき
に書き込む必要がある。
【００８０】ここで、１フレームのＨＤ画像は、本実施
の形態では、横×縦が１９２０画素×１０８０画素で構
成されており、画素ブロックは、横×縦が６４×８画素
で構成されるから、１フレームのＨＤ画像を記憶するに
は、横が３０（＝１９２０／６４）画素ブロック分で、
縦が１３５（＝１０８０／８）画素ブロック分の記憶容
量を必要とする。
の形態では、横×縦が１９２０画素×１０８０画素で構
成されており、画素ブロックは、横×縦が６４×８画素
で構成されるから、１フレームのＨＤ画像を記憶するに
は、横が３０（＝１９２０／６４）画素ブロック分で、
縦が１３５（＝１０８０／８）画素ブロック分の記憶容
量を必要とする。
【００８１】また、第２フレームの画素ブロックの第１
行を構成する画素ブロックは３０個であり、バンクＢ５
に書き込まれるのは、その半分の１５画素ブロックとい
うことになる。
行を構成する画素ブロックは３０個であり、バンクＢ５
に書き込まれるのは、その半分の１５画素ブロックとい
うことになる。
【００８２】以上から、第１フレームを書き込んだ後
に、バンクＢ５に、１５画素ブロック分の空き容量があ
れば、そこに、第２フレームの画素データを書き込むこ
とで、第２フレームの第８行の画素ブロックの書き込み
が終了するまで、第１フレームの第５行第１列の画素ブ
ロックを保持しておくことが可能となる。
に、バンクＢ５に、１５画素ブロック分の空き容量があ
れば、そこに、第２フレームの画素データを書き込むこ
とで、第２フレームの第８行の画素ブロックの書き込み
が終了するまで、第１フレームの第５行第１列の画素ブ
ロックを保持しておくことが可能となる。
【００８３】そこで、上述したことから、１フレームの
ＨＤ画像を記憶するには、３０×１３５画素ブロック分
の記憶容量を必要とする。本実施の形態では、メモリ２
は１８バンクで構成されているから、メモリ２を構成す
る各バンクに、１フレームのＨＤ画像を、均一のデータ
量ずつ記憶させると、各バンクに記憶されるデータ量
は、３０×１３５／１８＝２２５画素ブロック分にな
る。
ＨＤ画像を記憶するには、３０×１３５画素ブロック分
の記憶容量を必要とする。本実施の形態では、メモリ２
は１８バンクで構成されているから、メモリ２を構成す
る各バンクに、１フレームのＨＤ画像を、均一のデータ
量ずつ記憶させると、各バンクに記憶されるデータ量
は、３０×１３５／１８＝２２５画素ブロック分にな
る。
【００８４】一方、メモリ２を構成する各バンクは、図
２に示したように、２５６本のワード線を有し、各ワー
ド線が１画素ブロックに対応するから、２５６画素ブロ
ック分の容量を有する。従って、１フレームのＨＤ画像
をメモリ２に記憶させた場合、各バンクには、２５６−
２２５＝３１ブロック分の空き容量がある。
２に示したように、２５６本のワード線を有し、各ワー
ド線が１画素ブロックに対応するから、２５６画素ブロ
ック分の容量を有する。従って、１フレームのＨＤ画像
をメモリ２に記憶させた場合、各バンクには、２５６−
２２５＝３１ブロック分の空き容量がある。
【００８５】以上から、バンクＢ５は、第２フレームの
１５画素ブロック分を書き込む空き容量を十分有するか
ら、そこに、第２フレームの画素データを書き込むこと
で、第２フレームの第８行の画素ブロックの書き込みが
終了するまで、第１フレームの第５行第１列の画素ブロ
ックを保持しておくことが可能となる。その結果、処理
を破綻させることなく、画素データの書き込みと読み出
しとを同時に行うことができる。
１５画素ブロック分を書き込む空き容量を十分有するか
ら、そこに、第２フレームの画素データを書き込むこと
で、第２フレームの第８行の画素ブロックの書き込みが
終了するまで、第１フレームの第５行第１列の画素ブロ
ックを保持しておくことが可能となる。その結果、処理
を破綻させることなく、画素データの書き込みと読み出
しとを同時に行うことができる。
【００８６】なお、他のバンクについても同様のことが
いえる。また、例えば、上述の場合において、バンクＢ
５に記憶されている第１フレームの第５行第１列の画素
ブロックは、第２フレームの第８行の画素ブロックの書
き込みの終了後は必要なくなるから、その後は、バンク
Ｂ５の、第１フレームの第５行第１列の画素ブロックが
記憶されていたメモリセルに、第２フレームの画素デー
タを書き込むことが可能となる。
いえる。また、例えば、上述の場合において、バンクＢ
５に記憶されている第１フレームの第５行第１列の画素
ブロックは、第２フレームの第８行の画素ブロックの書
き込みの終了後は必要なくなるから、その後は、バンク
Ｂ５の、第１フレームの第５行第１列の画素ブロックが
記憶されていたメモリセルに、第２フレームの画素デー
タを書き込むことが可能となる。
【００８７】ここで、以上のように処理を破綻させるこ
となく、画素データの書き込みと読み出しとを同時に行
う場合の、メモリ２へのアドレスの与え方については、
本件出願人が先に出願した特願平１０−３２９１３号
に、その詳細が開示されている。
となく、画素データの書き込みと読み出しとを同時に行
う場合の、メモリ２へのアドレスの与え方については、
本件出願人が先に出願した特願平１０−３２９１３号
に、その詳細が開示されている。
【００８８】上述したようにして、バンクセレクタ３
（図１）が出力する５６画素の画素データは、ロード／
シフト回路４に供給される。ロード／シフト回路４で
は、バンクセレクタ３が出力する５６画素の画素データ
のうちの、必要範囲の縦方向を構成するものだけが選択
され、即ち、ここでは、４８画素の画素データが選択さ
れ、２次元パラレルアレイ５に供給される。
（図１）が出力する５６画素の画素データは、ロード／
シフト回路４に供給される。ロード／シフト回路４で
は、バンクセレクタ３が出力する５６画素の画素データ
のうちの、必要範囲の縦方向を構成するものだけが選択
され、即ち、ここでは、４８画素の画素データが選択さ
れ、２次元パラレルアレイ５に供給される。
【００８９】ここで、現フレームのある画素データが、
図１の画像処理装置に供給された場合、その画素データ
に対応する、既にメモリ２に記憶された画素データを有
する画素ブロックを含む、上下それぞれ３個の画素ブロ
ックの、合計７個の画素ブロックから、同一列に配置さ
れた５６画素が読みされるから、上述したように、列方
向については、バンクセレクタ３が出力する画素データ
には、現フレームの画素データについての必要範囲を構
成するための画素データが、必ず含まれる。従って、ロ
ード／シフト回路４においては、バンクセレクタ３が出
力する５６画素の画素データの中から、必要範囲の縦方
向を構成するものだけを選択することができる。
図１の画像処理装置に供給された場合、その画素データ
に対応する、既にメモリ２に記憶された画素データを有
する画素ブロックを含む、上下それぞれ３個の画素ブロ
ックの、合計７個の画素ブロックから、同一列に配置さ
れた５６画素が読みされるから、上述したように、列方
向については、バンクセレクタ３が出力する画素データ
には、現フレームの画素データについての必要範囲を構
成するための画素データが、必ず含まれる。従って、ロ
ード／シフト回路４においては、バンクセレクタ３が出
力する５６画素の画素データの中から、必要範囲の縦方
向を構成するものだけを選択することができる。
【００９０】２次元パラレルアレイ５では、図１２の２
次元パラレルアレイ１０３と同様に、ロード／シフト回
路４からの４８の画素データが、第１行第１列乃至第４
８行第１列のレジスタにそれぞれ記憶され、以下、ロー
ド／シフト回路４から、新たに４８の画素データが供給
されるごとに、各レジスタに記憶されている画素データ
が、その右隣のレジスタにシフトされていく。これによ
り、２次元パラレルアレイ５においては、バンクセレク
タ１に供給された画素データについての必要範囲を構成
する画素データが記憶される。
次元パラレルアレイ１０３と同様に、ロード／シフト回
路４からの４８の画素データが、第１行第１列乃至第４
８行第１列のレジスタにそれぞれ記憶され、以下、ロー
ド／シフト回路４から、新たに４８の画素データが供給
されるごとに、各レジスタに記憶されている画素データ
が、その右隣のレジスタにシフトされていく。これによ
り、２次元パラレルアレイ５においては、バンクセレク
タ１に供給された画素データについての必要範囲を構成
する画素データが記憶される。
【００９１】そして、画素セレクタ６において、図１２
の画素セレクタ６と同様に、２次元パラレルアレイ５に
記憶されている必要範囲内の画素データのうち、演算処
理回路７が、そこに供給された画素データの処理に用い
るものが適宜選択され、演算処理回路７に供給される。
演算処理回路７は、バンクセレクタ１に供給される画素
データと、画素セレクタ６からの画素データとを用い
て、所定の演算処理等を行い、その処理結果を出力す
る。
の画素セレクタ６と同様に、２次元パラレルアレイ５に
記憶されている必要範囲内の画素データのうち、演算処
理回路７が、そこに供給された画素データの処理に用い
るものが適宜選択され、演算処理回路７に供給される。
演算処理回路７は、バンクセレクタ１に供給される画素
データと、画素セレクタ６からの画素データとを用い
て、所定の演算処理等を行い、その処理結果を出力す
る。
【００９２】次に、図７および図８を参照して、メモリ
２を構成するバンクへの、画像のマッピングの方法につ
いて、さらに説明する。
２を構成するバンクへの、画像のマッピングの方法につ
いて、さらに説明する。
【００９３】いま、図７（Ａ）に示すように、処理対象
の１フレームの画像データを構成する垂直方向または水
平方向の画素数それぞれをａまたはｂと表す。さらに、
図７（Ｂ）に示すように、１個のバンクが記憶すること
のできる画素数をｃと、バンクの１本のワード線上のメ
モリセルが記憶することができる画素数をｄと、バンク
が同時に読み出すことのできる画素数をｅと、それぞれ
表す。また、図７（Ｃ）に示すように、必要範囲の縦ま
たは横の画素数を、それぞれｆまたはｇと表す。
の１フレームの画像データを構成する垂直方向または水
平方向の画素数それぞれをａまたはｂと表す。さらに、
図７（Ｂ）に示すように、１個のバンクが記憶すること
のできる画素数をｃと、バンクの１本のワード線上のメ
モリセルが記憶することができる画素数をｄと、バンク
が同時に読み出すことのできる画素数をｅと、それぞれ
表す。また、図７（Ｃ）に示すように、必要範囲の縦ま
たは横の画素数を、それぞれｆまたはｇと表す。
【００９４】この場合、図８（Ａ）に示すように、メモ
リ２は、図７（Ｂ）のように構成されるバンクを、次式
で表されるｈ個以上用いて構成する必要がある。
リ２は、図７（Ｂ）のように構成されるバンクを、次式
で表されるｈ個以上用いて構成する必要がある。
【００９５】ｈ＝Ｆ（ａ×ｂ／ｃ）＋２ 但し、Ｆ（ｘ）は、ｘ以上の最小の偶数を表す。
【００９６】また、画素ブロックは、図８（Ｂ）に示す
ように、垂直方向がｅ画素、水平方向がｄ／ｅ画素で構
成される。但し、ｄ／ｅが整数でない場合には、水平方
向の画素数はｄ／ｅの小数点以下を切り捨てた値とされ
る。
ように、垂直方向がｅ画素、水平方向がｄ／ｅ画素で構
成される。但し、ｄ／ｅが整数でない場合には、水平方
向の画素数はｄ／ｅの小数点以下を切り捨てた値とされ
る。
【００９７】そして、ｈ個のバンクを、いま、バンク＃
１，＃２，・・・，＃ｈ／２，・・・,＃ｈと表すと、
例えば、図８（Ｃ）に示すように、図７（Ａ）に示した
処理対象の画像の最も左上の第１行第１列の画素ブロッ
ク（上述したように、縦×横がｅ画素×ｄ／ｅ画素のブ
ロック）は、バンク＃１に記憶され、その下に隣接する
第２行第１列の画素ブロックは、バンク＃２に記憶され
る。さらに、その下に隣接する第３行第１列の画素ブロ
ックは、バンク＃３に記憶され、以下、同様にして、上
からｈ／２個目までにある、残りの第４行第１列乃至第
ｈ／２行第１列の画素ブロックは、バンク＃４乃至＃ｈ
／２にそれぞれ記憶される。
１，＃２，・・・，＃ｈ／２，・・・,＃ｈと表すと、
例えば、図８（Ｃ）に示すように、図７（Ａ）に示した
処理対象の画像の最も左上の第１行第１列の画素ブロッ
ク（上述したように、縦×横がｅ画素×ｄ／ｅ画素のブ
ロック）は、バンク＃１に記憶され、その下に隣接する
第２行第１列の画素ブロックは、バンク＃２に記憶され
る。さらに、その下に隣接する第３行第１列の画素ブロ
ックは、バンク＃３に記憶され、以下、同様にして、上
からｈ／２個目までにある、残りの第４行第１列乃至第
ｈ／２行第１列の画素ブロックは、バンク＃４乃至＃ｈ
／２にそれぞれ記憶される。
【００９８】また、処理対象の第１行第１列の画素ブロ
ックの左に隣接する第１行第２列の画素ブロックは、バ
ンク＃（ｈ／２＋１）に記憶され、その下に隣接する第
２行第２列の画素ブロックは、バンク＃（ｈ／２＋２）
に記憶される。さらに、その下に隣接する第３行第２列
の画素ブロックは、バンク＃（ｈ／２＋３）に記憶さ
れ、以下、同様にして、上からｈ／２個目までにある、
残りの第４行第２列乃至第ｈ／２行第２列の画素ブロッ
クは、バンク＃（ｈ／２＋４）乃至＃ｈにそれぞれ記憶
される。
ックの左に隣接する第１行第２列の画素ブロックは、バ
ンク＃（ｈ／２＋１）に記憶され、その下に隣接する第
２行第２列の画素ブロックは、バンク＃（ｈ／２＋２）
に記憶される。さらに、その下に隣接する第３行第２列
の画素ブロックは、バンク＃（ｈ／２＋３）に記憶さ
れ、以下、同様にして、上からｈ／２個目までにある、
残りの第４行第２列乃至第ｈ／２行第２列の画素ブロッ
クは、バンク＃（ｈ／２＋４）乃至＃ｈにそれぞれ記憶
される。
【００９９】そして、第１列の第ｈ／２＋１行以下の画
素ブロックは、再び、バンク＃１乃至＃ｈ／２に同期的
に記憶され、第２列の第ｈ／２＋１行以下の画素ブロッ
クも、バンク＃（ｈ／２＋１）乃至＃ｈに同期的に記憶
される。さらに、第３列の画素ブロックは、第１列の画
素ブロックと同様に、バンク＃１乃至＃ｈ／２に記憶さ
れ、第４列のブロックは、第２列の画素ブロックと同様
に、バンク＃（ｈ／２＋１）乃至＃ｈに記憶される。以
下、同様にして、各列の画素ブロックは、バンク＃１乃
至＃ｈに記憶される。
素ブロックは、再び、バンク＃１乃至＃ｈ／２に同期的
に記憶され、第２列の第ｈ／２＋１行以下の画素ブロッ
クも、バンク＃（ｈ／２＋１）乃至＃ｈに同期的に記憶
される。さらに、第３列の画素ブロックは、第１列の画
素ブロックと同様に、バンク＃１乃至＃ｈ／２に記憶さ
れ、第４列のブロックは、第２列の画素ブロックと同様
に、バンク＃（ｈ／２＋１）乃至＃ｈに記憶される。以
下、同様にして、各列の画素ブロックは、バンク＃１乃
至＃ｈに記憶される。
【０１００】即ち、ＨＤ画像における、最も左上の画素
を頂点とする横×縦が２画素ブロック×ｈ／２画素ブロ
ックの範囲の画素データの、バンク＃１乃至＃ｈそれぞ
れへのマッピングのパターンを基準のマッピングパター
ンとして、処理対象の画像の、他の画素データの、バン
ク＃１乃至＃ｈそれぞれへのマッピングが行われる。
を頂点とする横×縦が２画素ブロック×ｈ／２画素ブロ
ックの範囲の画素データの、バンク＃１乃至＃ｈそれぞ
れへのマッピングのパターンを基準のマッピングパター
ンとして、処理対象の画像の、他の画素データの、バン
ク＃１乃至＃ｈそれぞれへのマッピングが行われる。
【０１０１】その結果、処理対象の画像における水平方
向の画素ブロックに注目すれば、いずれの行の画素ブロ
ックも、２個のバンクに交互に記憶され、また、垂直方
向の画素ブロックに注目すれば、いずれの列の画素ブロ
ックも、ｈ／２個のバンクに周期的に記憶される。
向の画素ブロックに注目すれば、いずれの行の画素ブロ
ックも、２個のバンクに交互に記憶され、また、垂直方
向の画素ブロックに注目すれば、いずれの列の画素ブロ
ックも、ｈ／２個のバンクに周期的に記憶される。
【０１０２】なお、その他、例えば、第１行第１列の画
素ブロックをバンク＃１に、第１行第２列の画素ブロッ
クをバンク＃２に、第２行第１列の画素ブロックをバン
ク＃３に、・・・というようにマッピングしてもよい。
素ブロックをバンク＃１に、第１行第２列の画素ブロッ
クをバンク＃２に、第２行第１列の画素ブロックをバン
ク＃３に、・・・というようにマッピングしてもよい。
【０１０３】そして、読み出し時においては、バンクセ
レクタ３において、バンクセレクタ１に入力された画素
データを有する画素ブロックに対応する、既にメモリ２
に記憶された前のフレームの画素ブロックを含む、その
上下それぞれに隣接する所定数個の画素ブロックの、合
計でｆ／ｅ＋１個（但し、ｆ／ｅ＋１が小数点以下の値
を有する場合には、小数点以下を切り上げた値）の画素
ブロックをそれぞれ記憶しているバンクが選択され、各
バンクから、そこに記憶されている画素ブロックの同一
列の画素データが読み出される。
レクタ３において、バンクセレクタ１に入力された画素
データを有する画素ブロックに対応する、既にメモリ２
に記憶された前のフレームの画素ブロックを含む、その
上下それぞれに隣接する所定数個の画素ブロックの、合
計でｆ／ｅ＋１個（但し、ｆ／ｅ＋１が小数点以下の値
を有する場合には、小数点以下を切り上げた値）の画素
ブロックをそれぞれ記憶しているバンクが選択され、各
バンクから、そこに記憶されている画素ブロックの同一
列の画素データが読み出される。
【０１０４】なお、リアルタイム性を確保するには、即
ち、データの読み書きを同時に行うためには、バンクセ
レクタ３において選択されるバンク数がｈ／２−１以下
である必要がある。
ち、データの読み書きを同時に行うためには、バンクセ
レクタ３において選択されるバンク数がｈ／２−１以下
である必要がある。
【０１０５】以上のように、複数のバンクＢ１乃至Ｂ１
８のうちの１個を選択して、画素データを書き込むとと
もに、その複数のＢ１乃至Ｂ１８のうちの他の２個以上
を選択して、画素データを読み出し、そのうちの必要な
ものだけを選択するようにしたので、ラインスキャン
順、即ち、水平方向に連続して入力される画像データ
を、必要なライン数の画像データを一時記憶しておくた
めのラインメモリを用いずに、垂直方向に連続した画像
データに変換し、水平方向と垂直方向とが所望の画素数
で構成される２次元の画素のブロックを得ることが可能
となる。
８のうちの１個を選択して、画素データを書き込むとと
もに、その複数のＢ１乃至Ｂ１８のうちの他の２個以上
を選択して、画素データを読み出し、そのうちの必要な
ものだけを選択するようにしたので、ラインスキャン
順、即ち、水平方向に連続して入力される画像データ
を、必要なライン数の画像データを一時記憶しておくた
めのラインメモリを用いずに、垂直方向に連続した画像
データに変換し、水平方向と垂直方向とが所望の画素数
で構成される２次元の画素のブロックを得ることが可能
となる。
【０１０６】その結果、例えば、ＭＰＥＧにおける動き
検出を行う動き検出回路や、解像度想像を行うクラス分
類適用処理回路、その他、画像から、２次元の画素のブ
ロックを抽出して処理の対象とする回路等の小型化を図
ることが可能となる。
検出を行う動き検出回路や、解像度想像を行うクラス分
類適用処理回路、その他、画像から、２次元の画素のブ
ロックを抽出して処理の対象とする回路等の小型化を図
ることが可能となる。
【０１０７】ここで、クラス分類適応処理について説明
する。
する。
【０１０８】クラス分類適応処理では、例えば、ＳＤ
（Standard Desity）画像と、所定の予測係数との線形
結合により、ＨＤ（High Density）画像の画素の予測値
を求める適応処理を行うことで、ＳＤ画像には含まれて
いない高周波成分が復元されるようになされている。
（Standard Desity）画像と、所定の予測係数との線形
結合により、ＨＤ（High Density）画像の画素の予測値
を求める適応処理を行うことで、ＳＤ画像には含まれて
いない高周波成分が復元されるようになされている。
【０１０９】即ち、例えば、いま、ＨＤ画像を構成する
画素（以下、適宜、ＨＤ画素という）の画素値ｙの予測
値Ｅ［ｙ］を、幾つかのＳＤ画素（ＳＤ画像を構成する
画素）の画素値（以下、適宜、学習データという）
ｘ1，ｘ2，・・・と、所定の予測係数ｗ1，ｗ2，・・・
の線形結合により規定される線形１次結合モデルにより
求めることを考える。この場合、予測値Ｅ［ｙ］は、次
式で表すことができる。
画素（以下、適宜、ＨＤ画素という）の画素値ｙの予測
値Ｅ［ｙ］を、幾つかのＳＤ画素（ＳＤ画像を構成する
画素）の画素値（以下、適宜、学習データという）
ｘ1，ｘ2，・・・と、所定の予測係数ｗ1，ｗ2，・・・
の線形結合により規定される線形１次結合モデルにより
求めることを考える。この場合、予測値Ｅ［ｙ］は、次
式で表すことができる。
【０１１０】 Ｅ［ｙ］＝ｗ1ｘ1＋ｗ2ｘ2＋・・・ ・・・（１）
【０１１１】そこで、一般化するために、予測係数ｗの
集合でなる行列Ｗ、学習データの集合でなる行列Ｘ、お
よび予測値Ｅ［ｙ］の集合でなる行列Ｙ’を、
集合でなる行列Ｗ、学習データの集合でなる行列Ｘ、お
よび予測値Ｅ［ｙ］の集合でなる行列Ｙ’を、
【数１】 で定義すると、次のような観測方程式が成立する。
【０１１２】 ＸＷ＝Ｙ’ ・・・（２）
【０１１３】そして、この観測方程式に最小自乗法を適
用して、ＨＤ画素の画素値ｙに近い予測値Ｅ［ｙ］を求
めることを考える。この場合、教師データとなるＨＤ画
素の真の画素値ｙの集合でなる行列Ｙ、およびＨＤ画素
の画素値ｙに対する予測値Ｅ［ｙ］の残差ｅの集合でな
る行列Ｅを、
用して、ＨＤ画素の画素値ｙに近い予測値Ｅ［ｙ］を求
めることを考える。この場合、教師データとなるＨＤ画
素の真の画素値ｙの集合でなる行列Ｙ、およびＨＤ画素
の画素値ｙに対する予測値Ｅ［ｙ］の残差ｅの集合でな
る行列Ｅを、
【数２】 で定義すると、式（２）から、次のような残差方程式が
成立する。
成立する。
【０１１４】 ＸＷ＝Ｙ＋Ｅ ・・・（３）
【０１１５】この場合、ＨＤ画素の画素値ｙに近い予測
値Ｅ［ｙ］を求めるための予測係数ｗiは、自乗誤差
値Ｅ［ｙ］を求めるための予測係数ｗiは、自乗誤差
【数３】 を最小にすることで求めることができる。
【０１１６】従って、上述の自乗誤差を予測係数ｗiで
微分したものが０になる場合、即ち、次式を満たす予測
係数ｗiが、ＨＤ画素の画素値ｙに近い予測値Ｅ［ｙ］
を求めるため最適値ということになる。
微分したものが０になる場合、即ち、次式を満たす予測
係数ｗiが、ＨＤ画素の画素値ｙに近い予測値Ｅ［ｙ］
を求めるため最適値ということになる。
【０１１７】
【数４】 ・・・（４）
【０１１８】そこで、まず、式（３）を、予測係数ｗi
で微分することにより、次式が成立する。
で微分することにより、次式が成立する。
【０１１９】
【数５】 ・・・（５）
【０１２０】式（４）および（５）より、式（６）が得
られる。
られる。
【０１２１】
【数６】 ・・・（６）
【０１２２】さらに、式（３）の残差方程式における学
習データｘ、予測係数ｗ、教師データｙ、および残差ｅ
の関係を考慮すると、式（６）から、次のような正規方
程式を得ることができる。
習データｘ、予測係数ｗ、教師データｙ、および残差ｅ
の関係を考慮すると、式（６）から、次のような正規方
程式を得ることができる。
【０１２３】
【数７】 ・・・（７）
【０１２４】式（７）の正規方程式は、求めるべき予測
係数ｗの数と同じ数だけたてることができ、従って、式
（７）を解くことで（但し、式（７）を解くには、式
（７）において、予測係数ｗにかかる係数で構成される
行列が正則である必要がある）、最適な予測係数ｗを求
めることができる。なお、式（７）を解くにあたって
は、例えば、掃き出し法（Gauss-Jordanの消去法）など
を適用することが可能である。
係数ｗの数と同じ数だけたてることができ、従って、式
（７）を解くことで（但し、式（７）を解くには、式
（７）において、予測係数ｗにかかる係数で構成される
行列が正則である必要がある）、最適な予測係数ｗを求
めることができる。なお、式（７）を解くにあたって
は、例えば、掃き出し法（Gauss-Jordanの消去法）など
を適用することが可能である。
【０１２５】以上のようにして、最適な予測係数ｗを求
めておき、さらに、その予測係数ｗを用い、式（１）に
より、ＨＤ画素の画素値ｙに近い予測値Ｅ［ｙ］を求め
るのが適応処理である。
めておき、さらに、その予測係数ｗを用い、式（１）に
より、ＨＤ画素の画素値ｙに近い予測値Ｅ［ｙ］を求め
るのが適応処理である。
【０１２６】なお、適応処理は、ＳＤ画像には含まれて
いない、ＨＤ画像に含まれる成分が再現される点で、補
間処理とは異なる。即ち、適応処理では、式（１）だけ
を見る限りは、いわゆる補間フィルタを用いての補間処
理と同一であるが、その補間フィルタのタップ係数に相
当する予測係数ｗが、教師データｙを用いての、いわば
学習により求められるため、ＨＤ画像に含まれる成分を
再現することができる。即ち、容易に、高解像度の画像
を得ることができる。このことから、適応処理は、いわ
ば画像の創造（解像度想像）作用がある処理ということ
ができる。
いない、ＨＤ画像に含まれる成分が再現される点で、補
間処理とは異なる。即ち、適応処理では、式（１）だけ
を見る限りは、いわゆる補間フィルタを用いての補間処
理と同一であるが、その補間フィルタのタップ係数に相
当する予測係数ｗが、教師データｙを用いての、いわば
学習により求められるため、ＨＤ画像に含まれる成分を
再現することができる。即ち、容易に、高解像度の画像
を得ることができる。このことから、適応処理は、いわ
ば画像の創造（解像度想像）作用がある処理ということ
ができる。
【０１２７】図９は、以上のような適応処理により、Ｓ
Ｄ画像をＨＤ画像に変換するクラス分類適応処理回路の
構成例を示している。
Ｄ画像をＨＤ画像に変換するクラス分類適応処理回路の
構成例を示している。
【０１２８】ＳＤ画像は、クラス分類回路１４および遅
延回路１８に供給されるようになされており、クラス分
類回路１４では、適応処理により予測値を求めようとす
るＨＤ画素（以下、適宜、注目画素という）が、ＳＤ画
像に基づいて、所定のクラスにクラス分類される。
延回路１８に供給されるようになされており、クラス分
類回路１４では、適応処理により予測値を求めようとす
るＨＤ画素（以下、適宜、注目画素という）が、ＳＤ画
像に基づいて、所定のクラスにクラス分類される。
【０１２９】即ち、クラス分類回路１４は、まず最初
に、注目画素の周辺にあるＳＤ画素として、例えば、注
目画素からの距離が所定値以下のＳＤ画素でなるブロッ
ク（以下、適宜、処理ブロックという）を、ＳＤ画像か
ら抽出し、その処理ブロックを構成する、例えばすべて
のＳＤ画素の画素値のパターンにあらかじめ割り当てら
れた値を、注目画素のクラスとして、係数ＲＯＭ１９の
アドレス端子（ＡＤ）に供給する。
に、注目画素の周辺にあるＳＤ画素として、例えば、注
目画素からの距離が所定値以下のＳＤ画素でなるブロッ
ク（以下、適宜、処理ブロックという）を、ＳＤ画像か
ら抽出し、その処理ブロックを構成する、例えばすべて
のＳＤ画素の画素値のパターンにあらかじめ割り当てら
れた値を、注目画素のクラスとして、係数ＲＯＭ１９の
アドレス端子（ＡＤ）に供給する。
【０１３０】具体的には、クラス分類回路１４は、例え
ば、図１０に示すように、注目画素を中心とする４×４
のＳＤ画素（同図において○印で示す）でなるクラスタ
ップを、ＳＤ画像から抽出し、これらの１６のＳＤ画素
の画素値のパターンに対応する値を、注目画素のクラス
として出力する。
ば、図１０に示すように、注目画素を中心とする４×４
のＳＤ画素（同図において○印で示す）でなるクラスタ
ップを、ＳＤ画像から抽出し、これらの１６のＳＤ画素
の画素値のパターンに対応する値を、注目画素のクラス
として出力する。
【０１３１】ここで、各ＳＤ画素の画素値を表すのに、
例えば、８ビットなどの多くのビット数が割り当てられ
ている場合、１６のＳＤ画素の画素値のパターン数は、
（２8）16通りという莫大な数となり、その後の処理の
迅速化が困難となる。
例えば、８ビットなどの多くのビット数が割り当てられ
ている場合、１６のＳＤ画素の画素値のパターン数は、
（２8）16通りという莫大な数となり、その後の処理の
迅速化が困難となる。
【０１３２】そこで、クラス分類を行う前の前処理とし
て、クラスタップには、それを構成するＳＤ画素のビッ
ト数を低減するための処理である、例えばＡＤＲＣ（Ad
aptiv Dynamic Range Coding）処理などが施される。
て、クラスタップには、それを構成するＳＤ画素のビッ
ト数を低減するための処理である、例えばＡＤＲＣ（Ad
aptiv Dynamic Range Coding）処理などが施される。
【０１３３】即ち、ＡＤＲＣ処理では、まず、クラスタ
ップを構成する１６のＳＤ画素から、その画素値の最大
のもの（以下、適宜、最大画素という）と最小のもの
（以下、適宜、最小画素という）とが検出される。そし
て、最大画素の画素値ＭＡＸと最小画素の画素値ＭＩＮ
との差分ＤＲ（＝ＭＡＸ−ＭＩＮ）が演算され、このＤ
Ｒをクラスタップの局所的なダイナミックレンジとし、
このダイナミックレンジＤＲに基づいて、クラスタップ
を構成する各画素値が、元の割当ビット数より少ないＫ
ビットに再量子化される。つまり、クラスタップを構成
する各画素値から最小画素の画素値ＭＩＮが減算され、
各減算値が、ＤＲ／２Kで除算される。
ップを構成する１６のＳＤ画素から、その画素値の最大
のもの（以下、適宜、最大画素という）と最小のもの
（以下、適宜、最小画素という）とが検出される。そし
て、最大画素の画素値ＭＡＸと最小画素の画素値ＭＩＮ
との差分ＤＲ（＝ＭＡＸ−ＭＩＮ）が演算され、このＤ
Ｒをクラスタップの局所的なダイナミックレンジとし、
このダイナミックレンジＤＲに基づいて、クラスタップ
を構成する各画素値が、元の割当ビット数より少ないＫ
ビットに再量子化される。つまり、クラスタップを構成
する各画素値から最小画素の画素値ＭＩＮが減算され、
各減算値が、ＤＲ／２Kで除算される。
【０１３４】その結果、クラスタップを構成する各画素
値はＫビットで表現されるようになる。従って、例えば
Ｋ＝１とした場合、１６のＳＤ画素の画素値のパターン
数は、（２1）16通りになり、ＡＤＲＣ処理を行わない
場合に比較して、パターン数を非常に少ないものとする
ことができる。
値はＫビットで表現されるようになる。従って、例えば
Ｋ＝１とした場合、１６のＳＤ画素の画素値のパターン
数は、（２1）16通りになり、ＡＤＲＣ処理を行わない
場合に比較して、パターン数を非常に少ないものとする
ことができる。
【０１３５】係数ＲＯＭ１９は、あらかじめ学習が行わ
れることにより求められた予測係数を、クラスごとに記
憶しており、クラス分類回路１４からクラスが供給され
ると、そのクラスに対応するアドレスに記憶されている
予測係数を読み出し、予測演算回路２０に供給する。
れることにより求められた予測係数を、クラスごとに記
憶しており、クラス分類回路１４からクラスが供給され
ると、そのクラスに対応するアドレスに記憶されている
予測係数を読み出し、予測演算回路２０に供給する。
【０１３６】一方、遅延回路１８では、予測演算回路２
０に対して、係数ＲＯＭ１９から予測係数が供給される
タイミングと、後述する予測タップ生成回路１６から予
測タップが供給されるタイミングとを一致させるために
必要な時間だけ、ＳＤ画像が遅延され、予測タップ生成
回路１６に供給される。
０に対して、係数ＲＯＭ１９から予測係数が供給される
タイミングと、後述する予測タップ生成回路１６から予
測タップが供給されるタイミングとを一致させるために
必要な時間だけ、ＳＤ画像が遅延され、予測タップ生成
回路１６に供給される。
【０１３７】予測タップ生成回路１６では、そこに供給
されるＳＤ画像から、予測演算回路２０において注目画
素の予測値を求めるのに用いるＳＤ画素が抽出され、こ
れが予測タップとして、予測演算回路２０に供給され
る。即ち、予測タップ生成回路１６では、ＳＤ画像か
ら、例えば、クラス分類回路１４で抽出されたとの同一
のクラスタップが抽出され、そのクラスタップを構成す
るＳＤ画素が、予測タップとして、予測演算回路２０に
供給される。
されるＳＤ画像から、予測演算回路２０において注目画
素の予測値を求めるのに用いるＳＤ画素が抽出され、こ
れが予測タップとして、予測演算回路２０に供給され
る。即ち、予測タップ生成回路１６では、ＳＤ画像か
ら、例えば、クラス分類回路１４で抽出されたとの同一
のクラスタップが抽出され、そのクラスタップを構成す
るＳＤ画素が、予測タップとして、予測演算回路２０に
供給される。
【０１３８】予測演算回路２０では、係数ＲＯＭ１９か
らの予測係数ｗ，ｗ2，・・・と、予測タップ生成回路
１６からの予測タップｘ1，ｘ2，・・・とを用いて、式
（１）に示した演算が行われることにより、注目画素ｙ
の予測値Ｅ［ｙ］が求められ、これが、ＨＤ画素の画素
値として出力される。
らの予測係数ｗ，ｗ2，・・・と、予測タップ生成回路
１６からの予測タップｘ1，ｘ2，・・・とを用いて、式
（１）に示した演算が行われることにより、注目画素ｙ
の予測値Ｅ［ｙ］が求められ、これが、ＨＤ画素の画素
値として出力される。
【０１３９】以下同様の処理が、その他のＨＤ画素を注
目画素として行われ、これにより、ＳＤ画像がＨＤ画像
に変換される。
目画素として行われ、これにより、ＳＤ画像がＨＤ画像
に変換される。
【０１４０】次に、図１１は、図９の係数ＲＯＭ１９に
記憶させる予測係数を算出する学習処理を行う学習装置
の構成例を示している。
記憶させる予測係数を算出する学習処理を行う学習装置
の構成例を示している。
【０１４１】学習における教師データｙとなるべきＨＤ
画像が、間引き回路２１および遅延回路２８に供給され
るようになされており、間引き回路２１では、ＨＤ画像
が、例えば、その画素数が間引かれることにより少なく
され、これによりＳＤ画像とされる。このＳＤ画像は、
クラス分類回路２６および予測タップ生成回路２７に供
給される。
画像が、間引き回路２１および遅延回路２８に供給され
るようになされており、間引き回路２１では、ＨＤ画像
が、例えば、その画素数が間引かれることにより少なく
され、これによりＳＤ画像とされる。このＳＤ画像は、
クラス分類回路２６および予測タップ生成回路２７に供
給される。
【０１４２】クラス分類回路２６または予測タップ生成
回路２７では、図９のクラス分類回路１４または予測タ
ップ生成回路１６における場合と同様の処理が行われ、
これにより注目画素のクラスまたは予測タップがそれぞ
れ出力される。クラス分類回路２６が出力するクラス
は、予測タップメモリ２９および教師データメモリ３０
のアドレス端子（ＡＤ）に供給され、予測タップ生成回
路２７が出力する予測タップは、予測タップメモリ２９
に供給される。
回路２７では、図９のクラス分類回路１４または予測タ
ップ生成回路１６における場合と同様の処理が行われ、
これにより注目画素のクラスまたは予測タップがそれぞ
れ出力される。クラス分類回路２６が出力するクラス
は、予測タップメモリ２９および教師データメモリ３０
のアドレス端子（ＡＤ）に供給され、予測タップ生成回
路２７が出力する予測タップは、予測タップメモリ２９
に供給される。
【０１４３】予測タップメモリ２９では、クラス分類回
路２６から供給されるクラスに対応するアドレスに、予
測タップ生成回路２７から供給される予測タップが記憶
される。
路２６から供給されるクラスに対応するアドレスに、予
測タップ生成回路２７から供給される予測タップが記憶
される。
【０１４４】一方、遅延回路２８では、注目画素に対応
するクラスが、クラス分類回路２６から教師データメモ
リ３０に供給される時間だけ、ＨＤ画像が遅延され、そ
のうちの、注目画素であるＨＤ画素の画素値だけが、教
師データとして、教師データメモリ３０に供給される。
するクラスが、クラス分類回路２６から教師データメモ
リ３０に供給される時間だけ、ＨＤ画像が遅延され、そ
のうちの、注目画素であるＨＤ画素の画素値だけが、教
師データとして、教師データメモリ３０に供給される。
【０１４５】そして、教師データメモリ３０では、クラ
ス分類回路２６から供給されるクラスに対応するアドレ
スに、遅延回路２８から供給される教師データが記憶さ
れる。
ス分類回路２６から供給されるクラスに対応するアドレ
スに、遅延回路２８から供給される教師データが記憶さ
れる。
【０１４６】以下同様の処理が、あらかじめ学習用に用
意されたすべてのＨＤ画像を構成するすべてのＨＤ画素
が注目画素とされるまで繰り返される。
意されたすべてのＨＤ画像を構成するすべてのＨＤ画素
が注目画素とされるまで繰り返される。
【０１４７】以上のようにして、予測タップメモリ２９
または教師データメモリ３０の同一のアドレスには、図
１０において○印で示したＳＤ画素または図１０におい
て×印で示したＨＤ画素とそれぞれ同一の位置関係にあ
るＳＤ画素またはＨＤ画素が、学習データｘまたは教師
データｙとして記憶される。
または教師データメモリ３０の同一のアドレスには、図
１０において○印で示したＳＤ画素または図１０におい
て×印で示したＨＤ画素とそれぞれ同一の位置関係にあ
るＳＤ画素またはＨＤ画素が、学習データｘまたは教師
データｙとして記憶される。
【０１４８】なお、予測タップメモリ２９と教師データ
メモリ３０においては、同一アドレスに複数の情報を記
憶することができるようになされており、これにより、
同一アドレスには、同一のクラスに分類される複数の学
習データｘと教師データｙを記憶することができるよう
になされている。
メモリ３０においては、同一アドレスに複数の情報を記
憶することができるようになされており、これにより、
同一アドレスには、同一のクラスに分類される複数の学
習データｘと教師データｙを記憶することができるよう
になされている。
【０１４９】その後、演算回路３１は、予測タップメモ
リ２９または教師データメモリ３０から、同一アドレス
に記憶されている学習データとしての予測タップまたは
教師データとしてのＨＤ画素の画素値を読み出し、それ
らを用いて、最小自乗法によって、予測値と教師データ
との間の誤差を最小にする予測係数を算出する。即ち、
演算回路３１では、クラスごとに、式（７）に示した正
規方程式がたてられ、これを解くことにより予測係数が
求められる。
リ２９または教師データメモリ３０から、同一アドレス
に記憶されている学習データとしての予測タップまたは
教師データとしてのＨＤ画素の画素値を読み出し、それ
らを用いて、最小自乗法によって、予測値と教師データ
との間の誤差を最小にする予測係数を算出する。即ち、
演算回路３１では、クラスごとに、式（７）に示した正
規方程式がたてられ、これを解くことにより予測係数が
求められる。
【０１５０】以上のようにして、演算回路３１で求めら
れたクラスごとの予測係数が、図９の係数ＲＯＭ１９に
おける、そのクラスに対応するアドレスに記憶されてい
る。
れたクラスごとの予測係数が、図９の係数ＲＯＭ１９に
おける、そのクラスに対応するアドレスに記憶されてい
る。
【０１５１】なお、以上のような学習処理において、予
測係数を求めるのに必要な数の正規方程式が得られない
クラスが生じる場合があるが、そのようなクラスについ
ては、例えば、クラスを無視して正規方程式をたてて解
くことにより得られる予測係数などが、いわばデフォル
トの予測係数として用いられる。
測係数を求めるのに必要な数の正規方程式が得られない
クラスが生じる場合があるが、そのようなクラスについ
ては、例えば、クラスを無視して正規方程式をたてて解
くことにより得られる予測係数などが、いわばデフォル
トの予測係数として用いられる。
【０１５２】図１に示した、画像から必要範囲を検出し
て処理を行う画像処理装置は、画像からクラスタップお
よび予測タップを検出して処理を行うクラス分類適応処
理回路（図９）や、学習装置（図１１）に適用すること
ができる。
て処理を行う画像処理装置は、画像からクラスタップお
よび予測タップを検出して処理を行うクラス分類適応処
理回路（図９）や、学習装置（図１１）に適用すること
ができる。
【０１５３】なお、本実施の形態においては、画像か
ら、空間方向に分布する画素を検出するようにしたが、
時間方向に分布する画素を検出するようにすることも可
能である。また、空間方向と時間方向の両方に分布する
画素を検出する、即ち、３次元の必要範囲を検出するよ
うにすることも可能である。
ら、空間方向に分布する画素を検出するようにしたが、
時間方向に分布する画素を検出するようにすることも可
能である。また、空間方向と時間方向の両方に分布する
画素を検出する、即ち、３次元の必要範囲を検出するよ
うにすることも可能である。
【０１５４】
【発明の効果】請求項１に記載の記憶装置によれば、記
憶手段が有する複数の記憶バンクのうちの１個が選択さ
れて、データが書き込まれるとともに、その複数の記憶
バンクのうちの他の２個以上が選択されて、データが読
み出される。そして、その読み出されたデータの選択が
行われる。
憶手段が有する複数の記憶バンクのうちの１個が選択さ
れて、データが書き込まれるとともに、その複数の記憶
バンクのうちの他の２個以上が選択されて、データが読
み出される。そして、その読み出されたデータの選択が
行われる。
【０１５５】また、請求項１１に記載の書き込み方法に
よれば、画素データが、所定の画素ブロック単位で、複
数のメモリバンクそれぞれに記憶されるように、複数の
メモリバンクのうちの１個が選択され、メモリバンク
に、画素ブロックを構成する画素データが、１本のワー
ド線上のメモリセルに記憶される。
よれば、画素データが、所定の画素ブロック単位で、複
数のメモリバンクそれぞれに記憶されるように、複数の
メモリバンクのうちの１個が選択され、メモリバンク
に、画素ブロックを構成する画素データが、１本のワー
ド線上のメモリセルに記憶される。
【０１５６】さらに、請求項１７に記載の読み出し方法
によれば、複数の記憶バンクのうちの２個以上が選択さ
れて、データが読み出され、その読み出されたデータの
選択が行われる。
によれば、複数の記憶バンクのうちの２個以上が選択さ
れて、データが読み出され、その読み出されたデータの
選択が行われる。
【０１５７】従って、例えば、ラインスキャン順、即
ち、水平方向に連続して入力される画像データを、必要
なライン数の画像データを一時記憶しておくためのライ
ンメモリを用いずに、垂直方向に連続した画像データに
変換し、水平方向と垂直方向とが所望の画素数で構成さ
れる２次元の画素のブロックを得ることが可能となる。
ち、水平方向に連続して入力される画像データを、必要
なライン数の画像データを一時記憶しておくためのライ
ンメモリを用いずに、垂直方向に連続した画像データに
変換し、水平方向と垂直方向とが所望の画素数で構成さ
れる２次元の画素のブロックを得ることが可能となる。
【図１】本発明を適用した画像処理装置の一実施の形態
の構成例を示すブロック図である。
の構成例を示すブロック図である。
【図２】図１のメモリ２を構成するバンクＢ１乃至Ｂ１
８の構成例を示す図である。
８の構成例を示す図である。
【図３】画素ブロックの構成例を示す図である。
【図４】メモリ２への、画素データのマッピングを説明
するための図である。
するための図である。
【図５】メモリ２への、画素データのマッピングを説明
するための図である。
するための図である。
【図６】メモリ２への、画素データのマッピングを説明
するための図である。
するための図である。
【図７】メモリ２を構成するバンクへの、画像のマッピ
ングの方法を説明するための図である。
ングの方法を説明するための図である。
【図８】メモリ２を構成するバンクへの、画像のマッピ
ングの方法を説明するための図である。
ングの方法を説明するための図である。
【図９】クラス分類適応処理回路の構成例を示すブロッ
ク図である。
ク図である。
【図１０】図９のクラス分類回路１４の処理を説明する
ための図である。
ための図である。
【図１１】学習装置の構成例を示すブロック図である。
【図１２】従来の画像処理装置の一例の構成を示すブロ
ック図である。
ック図である。
１ バンクセレクタ（書き込み用選択手段）， ２ メ
モリ（記憶手段），３ バンクセレクタ（読み出し用選
択手段）， ４ ロード／シフト回路（データ選択手
段）， ５ ２次元パラレルアレイ， ６ 画素セレク
タ， ７ 演算処理回路
モリ（記憶手段），３ バンクセレクタ（読み出し用選
択手段）， ４ ロード／シフト回路（データ選択手
段）， ５ ２次元パラレルアレイ， ６ 画素セレク
タ， ７ 演算処理回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤原 孝芳 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5B015 HH01 HH03 KA13 KB09 KB41 KB92 MM02 PP07 5B047 AA30 AB04 EA01 EA05 EA09 EB02 EB05 EB06 EB15
Claims (22)
- 【請求項１】 データを記憶する記憶装置であって、 複数の記憶バンクを有する記憶手段と、 前記複数の記憶バンクのうちの１個を選択し、前記デー
タを書き込む書き込み用選択手段と、 前記複数の記憶バンクのうちの他の２個以上を選択し、
前記データを読み出す読み出し用選択手段と、 前記読み出し用選択手段が出力した前記データの選択を
行うデータ選択手段とを備えることを特徴とする記憶装
置。 - 【請求項２】 前記データは、画像データであり、 前記書き込み用選択手段は、選択した１個の前記記憶バ
ンクに、前記画像データを構成する水平方向の画素デー
タを書き込み、 前記読み出し用選択手段は、選択した２個以上の前記記
憶バンクから、前記画像データを構成する垂直方向の画
素データを読み出すことを特徴とする請求項１に記載の
記憶装置。 - 【請求項３】 前記記憶バンクは、半導体メモリである
ことを特徴とする請求項２に記載の記憶装置。 - 【請求項４】 前記書き込み用選択手段は、前記画像デ
ータを構成する画素データが、所定の画素ブロック単位
で、前記複数の記憶バンクそれぞれに記憶されるよう
に、前記複数の記憶バンクのうちの１個を順次選択し、 前記記憶バンクは、前記画素ブロックを構成する前記画
素データを、１本のワード線上のメモリセルに記憶する
ことを特徴とする請求項３に記載の記憶装置。 - 【請求項５】 前記記憶バンクは、前記画素ブロックを
構成する垂直方向に並ぶ前記画素データすべてを同時に
読み出すことができる半導体メモリであることを特徴と
する請求項４に記載の記憶装置。 - 【請求項６】 １画面の前記画像データを構成する垂直
方向または水平方向の画素数それぞれをａまたはｂと、 １個の前記記憶バンクが記憶することのできる画素数を
ｃと、 前記記憶バンクの１本のワード線上のメモリセルが記憶
することができる画素数をｄと、 前記記憶バンクが同時に読み出すことのできる画素数を
ｅと、 前記データ選択手段において選択される画素数をｆとそ
れぞれするとき、 前記記憶手段は、式ｈ＝Ｆ（ａ×ｂ／ｃ）＋２、但し、
Ｆ（ｘ）は、ｘ以上の最小の偶数を表すで表される数ｈ
の前記記憶バンクを有し、 前記画素ブロックは、垂直方向がｅ画素、水平方向がｄ
／ｅ以下の最大の整数に等しい画素で構成され、 前記読み出し用選択手段は、前記複数の記憶バンクか
ら、ｆ／ｅ＋１以上の最小の整数ｉに等しい数だけ選択
し、前記画素データを読み出すことを特徴とする請求項
４に記載の記憶装置。 - 【請求項７】 前記書き込み用選択手段は、前記画像デ
ータにおいて隣接する前記画素ブロックが、異なる前記
記憶バンクに記憶されるように、前記複数の記憶バンク
のうちの１つを選択することを特徴とする請求項６に記
載の記憶装置。 - 【請求項８】 前記書き込み用選択手段は、前記画像デ
ータにおいて水平方向に隣接する前記画素ブロックが、
２個の前記記憶バンクに交互に記憶されるように、前記
複数の記憶バンクのうちの１個を選択することを特徴と
する請求項７に記載の記憶装置。 - 【請求項９】 前記書き込み用選択手段は、前記画像デ
ータにおいて垂直方向に隣接する前記画素ブロックが、
ｈ／２個の前記記憶バンクに周期的に記憶されるよう
に、前記複数の記憶バンクのうちの１個を選択すること
を特徴とする請求項７に記載の記憶装置。 - 【請求項１０】 前記読み出し用選択手段が選択する前
記記憶バンクの個数ｉは、ｈ／２−１以下であることを
特徴とする請求項９に記載の記憶装置。 - 【請求項１１】 画像データを記憶する記憶装置に、前
記画像データを書き込む書き込み方法であって、 前記記憶装置は、 複数のメモリバンクを有する記憶手段と、 前記複数のメモリバンクのうちの１個を選択し、前記画
像データを構成する水平方向の画素データを書き込む書
き込み用選択手段とを備え、 前記書き込み用選択手段に、前記画素データが、所定の
画素ブロック単位で、前記複数のメモリバンクそれぞれ
に記憶されるように、前記複数のメモリバンクのうちの
１個を順次選択させ、 前記メモリバンクに、前記画素ブロックを構成する前記
画素データを、１本のワード線上のメモリセルに記憶さ
せることを特徴とする書き込み方法。 - 【請求項１２】 前記メモリバンクは、前記画素ブロッ
クを構成する垂直方向に並ぶ前記画素データすべてを同
時に読み出すことができる半導体メモリであることを特
徴とする請求項１１に記載の書き込み方法。 - 【請求項１３】 １画面の前記画像データを構成する垂
直方向または水平方向の画素数それぞれをａまたはｂ
と、 １個の前記メモリバンクが記憶することのできる画素数
をｃと、 前記メモリバンクの１本のワード線上のメモリセルが記
憶することができる画素数をｄと、 前記メモリバンクが同時に読み出すことのできる画素数
をｅと、 それぞれするとき、 前記記憶手段は、式ｈ＝Ｆ（ａ×ｂ／ｃ）＋２、 但
し、Ｆ（ｘ）は、ｘ以上の最小の偶数を表すで表される
数ｈの前記メモリバンクを有し、 前記画素ブロックは、垂直方向がｅ画素、水平方向がｄ
／ｅ以下の最大の整数に等しい画素で構成されることを
特徴とする請求項１１に記載の書き込み方法。 - 【請求項１４】 前記書き込み用選択手段に、前記画像
データにおいて隣接する前記画素ブロックが、異なる前
記メモリバンクに記憶されるように、前記複数のメモリ
バンクのうちの１つを選択させることを特徴とする請求
項１３に記載の書き込み方法。 - 【請求項１５】 前記書き込み用選択手段に、前記画像
データにおいて水平方向に隣接する前記画素ブロック
が、２個の前記メモリバンクに交互に記憶されるよう
に、前記複数のメモリバンクのうちの１個を選択させる
ことを特徴とする請求項１４に記載の書き込み方法。 - 【請求項１６】 前記書き込み用選択手段に、前記画像
データにおいて垂直方向に隣接する前記画素ブロック
が、ｈ／２個の前記メモリバンクに周期的に記憶される
ように、前記複数のメモリバンクのうちの１個を選択さ
せることを特徴とする請求項１４に記載の書き込み方
法。 - 【請求項１７】 データを記憶する記憶装置から、前記
データを読み出す読み出し方法であって、 前記記憶装置は、複数の記憶バンクを有する記憶手段を
備え、 前記複数の記憶バンクのうちの２個以上を選択して、前
記データを読み出し、その読み出したデータの選択を行
って出力することを特徴とする読み出し方法。 - 【請求項１８】 前記データは、画像データであり、 前記複数の記憶バンクのうちの１個が順次選択され、前
記画像データを構成する水平方向の画素データが書き込
まれていく場合において、 前記複数の記憶バンクのうちの２個以上を選択し、前記
画像データを構成する垂直方向の画素データを読み出す
ことを特徴とする請求項１７に記載の読み出し方法。 - 【請求項１９】 前記記憶バンクは、半導体メモリであ
ることを特徴とする請求項１８に記載の読み出し方法。 - 【請求項２０】 前記画像データを構成する画素データ
が、所定の画素ブロック単位で、前記複数の記憶バンク
それぞれに記憶されるように、前記複数の記憶バンクの
うちの１個が順次選択され、 前記画素ブロックを構成する前記画素データが、選択さ
れた前記記憶バンクの１本のワード線上のメモリセルに
記憶される場合において、 前記記憶バンクから、前記画素ブロックを構成する垂直
方向に並ぶ前記画素データすべてを同時に読み出すこと
を特徴とする請求項１９に記載の読み出し方法。 - 【請求項２１】 １画面の前記画像データを構成する垂
直方向または水平方向の画素数それぞれをａまたはｂ
と、 １個の前記記憶バンクが記憶することのできる画素数を
ｃと、 前記記憶バンクの１本のワード線上のメモリセルが記憶
することができる画素数をｄと、 前記記憶バンクから同時に読み出すことのできる画素数
をｅと、 前記複数の記憶バンクのうちの２個以上から読み出され
た画像データから選択される画素数をｆとそれぞれする
とき、 前記記憶手段は、式ｈ＝Ｆ（ａ×ｂ／ｃ）＋２、 但
し、Ｆ（ｘ）は、ｘ以上の最小の偶数を表すで表される
数ｈの前記記憶バンクを有し、 前記画素ブロックは、垂直方向がｅ画素、水平方向がｄ
／ｅ以下の最大の整数に等しい画素で構成され、 前記複数の記憶バンクから、ｆ／ｅ＋１以上の最小の整
数ｉに等しい数だけ選択し、前記画素データを読み出す
ことを特徴とする請求項２０に記載の読み出し方法。 - 【請求項２２】 前記画像データにおいて水平方向に隣
接する前記画素ブロックが、２個の前記記憶バンクに交
互に記憶され、かつ前記画像データにおいて垂直方向に
隣接する前記画素ブロックが、ｈ／２個の前記記憶バン
クに周期的に記憶されるように、前記複数の記憶バンク
のうちの１個が選択されて、前記画像データが記憶され
る場合において、 前記複数の記憶バンクから選択される前記記憶バンクの
個数ｉは、ｈ／２−１以下であることを特徴とする請求
項２１に記載の読み出し方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25787798A JP4224876B2 (ja) | 1998-09-11 | 1998-09-11 | 記憶装置、並びに書き込み方法および読み出し方法 |
| US09/394,439 US6181632B1 (en) | 1998-09-11 | 1999-09-09 | Multiple memory bank device and method for image processing |
| KR19990038608A KR100653562B1 (ko) | 1998-09-11 | 1999-09-10 | 메모리 디바이스와, 기록 방법 및 판독 방법 |
| EP19990307211 EP0986266A3 (en) | 1998-09-11 | 1999-09-13 | Image memory device and writing/reading out method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25787798A JP4224876B2 (ja) | 1998-09-11 | 1998-09-11 | 記憶装置、並びに書き込み方法および読み出し方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000090256A true JP2000090256A (ja) | 2000-03-31 |
| JP4224876B2 JP4224876B2 (ja) | 2009-02-18 |
Family
ID=17312431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25787798A Expired - Fee Related JP4224876B2 (ja) | 1998-09-11 | 1998-09-11 | 記憶装置、並びに書き込み方法および読み出し方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6181632B1 (ja) |
| EP (1) | EP0986266A3 (ja) |
| JP (1) | JP4224876B2 (ja) |
| KR (1) | KR100653562B1 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005196361A (ja) * | 2004-01-05 | 2005-07-21 | Sony Corp | データ格納装置、データ格納制御装置、データ格納制御方法及びデータ格納制御プログラム |
| JP2005332369A (ja) * | 2004-04-19 | 2005-12-02 | Sony Corp | データ格納装置、データ格納制御装置、データ格納制御方法及びデータ格納制御プログラム |
| JP2006323604A (ja) * | 2005-05-18 | 2006-11-30 | Sony Corp | データアクセス装置、データアクセス方法、プログラムおよび記録媒体 |
| JP2009087252A (ja) * | 2007-10-02 | 2009-04-23 | Canon Inc | 画像処理装置、画像処理方法及びプログラム |
| JP2009163660A (ja) * | 2008-01-10 | 2009-07-23 | Seiko Epson Corp | 画像処理回路、画像処理装置 |
| JP2009199491A (ja) * | 2008-02-25 | 2009-09-03 | Seiko Epson Corp | 画像処理装置、画像処理方法 |
| JP2013061737A (ja) * | 2011-09-12 | 2013-04-04 | Canon Inc | パターン識別装置、パターン識別方法及びプログラム |
| US8441884B2 (en) | 2008-03-27 | 2013-05-14 | Fujitsu Semiconductor Limited | Semiconductor memory device, image processing system, and image processing method |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2826226A1 (fr) * | 2001-06-19 | 2002-12-20 | Koninkl Philips Electronics Nv | Circuit memoire concu pour un acces parallele en lecture ou en ecriture de donnees a plusieurs composantes |
| US6901027B2 (en) * | 2002-04-30 | 2005-05-31 | Sony Corporation | Apparatus for processing data, memory bank used therefor, semiconductor device, and method for reading out pixel data |
| US7386651B2 (en) * | 2003-07-03 | 2008-06-10 | Broadcom Corporation | System, method, and apparatus for efficiently storing macroblocks |
| TWI289750B (en) * | 2004-01-05 | 2007-11-11 | Sony Corp | Data storage apparatus, and data storage controlling apparatus and method |
| US7401177B2 (en) * | 2004-04-19 | 2008-07-15 | Sony Corporation | Data storage device, data storage control apparatus, data storage control method, and data storage control program |
| US8189408B2 (en) * | 2009-11-17 | 2012-05-29 | Freescale Semiconductor, Inc. | Memory device having shifting capability and method thereof |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04354287A (ja) * | 1991-05-30 | 1992-12-08 | Sony Corp | 画像補間回路 |
| JP3040275B2 (ja) * | 1993-02-15 | 2000-05-15 | 沖電気工業株式会社 | フォーマット変換回路 |
| US5598514A (en) * | 1993-08-09 | 1997-01-28 | C-Cube Microsystems | Structure and method for a multistandard video encoder/decoder |
| JP3058795B2 (ja) * | 1994-03-30 | 2000-07-04 | 東芝テック株式会社 | 画情報転送装置 |
| JP3803122B2 (ja) * | 1995-05-02 | 2006-08-02 | 松下電器産業株式会社 | 画像メモリ装置および動きベクトル検出回路 |
| JPH0970053A (ja) * | 1995-08-30 | 1997-03-11 | Sony Corp | 信号処理装置 |
| JPH1011009A (ja) * | 1996-04-23 | 1998-01-16 | Hitachi Ltd | 映像信号の処理装置及びこれを用いた表示装置 |
| KR100413409B1 (ko) | 1996-06-03 | 2004-04-17 | 엘지전자 주식회사 | 에이치디티브이의수직영상포맷변환장치 |
| JP4251675B2 (ja) * | 1997-07-30 | 2009-04-08 | ソニー株式会社 | 記憶装置およびアクセス方法 |
-
1998
- 1998-09-11 JP JP25787798A patent/JP4224876B2/ja not_active Expired - Fee Related
-
1999
- 1999-09-09 US US09/394,439 patent/US6181632B1/en not_active Expired - Lifetime
- 1999-09-10 KR KR19990038608A patent/KR100653562B1/ko not_active IP Right Cessation
- 1999-09-13 EP EP19990307211 patent/EP0986266A3/en not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005196361A (ja) * | 2004-01-05 | 2005-07-21 | Sony Corp | データ格納装置、データ格納制御装置、データ格納制御方法及びデータ格納制御プログラム |
| JP4534488B2 (ja) * | 2004-01-05 | 2010-09-01 | ソニー株式会社 | データ格納装置、データ格納制御装置、データ格納制御方法及びデータ格納制御プログラム |
| JP2005332369A (ja) * | 2004-04-19 | 2005-12-02 | Sony Corp | データ格納装置、データ格納制御装置、データ格納制御方法及びデータ格納制御プログラム |
| JP2006323604A (ja) * | 2005-05-18 | 2006-11-30 | Sony Corp | データアクセス装置、データアクセス方法、プログラムおよび記録媒体 |
| JP4586627B2 (ja) * | 2005-05-18 | 2010-11-24 | ソニー株式会社 | データアクセス装置、データアクセス方法、プログラムおよび記録媒体 |
| US8305383B2 (en) | 2005-05-18 | 2012-11-06 | Sony Corporation | Data access apparatus and method |
| JP2009087252A (ja) * | 2007-10-02 | 2009-04-23 | Canon Inc | 画像処理装置、画像処理方法及びプログラム |
| JP2009163660A (ja) * | 2008-01-10 | 2009-07-23 | Seiko Epson Corp | 画像処理回路、画像処理装置 |
| JP2009199491A (ja) * | 2008-02-25 | 2009-09-03 | Seiko Epson Corp | 画像処理装置、画像処理方法 |
| US8441884B2 (en) | 2008-03-27 | 2013-05-14 | Fujitsu Semiconductor Limited | Semiconductor memory device, image processing system, and image processing method |
| JP2013061737A (ja) * | 2011-09-12 | 2013-04-04 | Canon Inc | パターン識別装置、パターン識別方法及びプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0986266A2 (en) | 2000-03-15 |
| KR20000023062A (ko) | 2000-04-25 |
| KR100653562B1 (ko) | 2006-12-05 |
| JP4224876B2 (ja) | 2009-02-18 |
| US6181632B1 (en) | 2001-01-30 |
| EP0986266A3 (en) | 2004-09-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101226394B1 (ko) | 메모리 장치 | |
| US6252611B1 (en) | Storage device having plural memory banks concurrently accessible, and access method therefor | |
| JP4224876B2 (ja) | 記憶装置、並びに書き込み方法および読み出し方法 | |
| JP3278756B2 (ja) | 画像処理方法及び装置 | |
| JP3787823B2 (ja) | 画像処理装置および画像処理方法 | |
| KR100528560B1 (ko) | 계층적 코딩에 이용하기 위한 저장 장치 및 기록 및 판독 방법 | |
| US20080044107A1 (en) | Storage device for storing image data and method of storing image data | |
| KR101106080B1 (ko) | 데이터 저장 제어 장치, 데이터 저장 제어 방법 및 데이터 저장 제어 프로그램이 기록된 기록 매체 | |
| JP4105257B2 (ja) | 記憶装置および記憶方法 | |
| US20070217714A1 (en) | Image processing apparatus and image processing method | |
| JP4395677B2 (ja) | 学習装置および学習方法、並びに記録媒体 | |
| JP4210950B2 (ja) | 画像処理装置および画像処理方法 | |
| JP3702508B2 (ja) | ディジタル画像信号用のメモリ装置 | |
| JP4058671B2 (ja) | 記憶制御装置および記憶制御方法、並びにプログラムおよび記録媒体 | |
| JP4650459B2 (ja) | 半導体装置およびデータ処理装置 | |
| JPH09212639A (ja) | 画像回転処理方法及びその装置 | |
| JP2006352798A (ja) | 映像信号処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050803 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080729 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080919 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081104 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081117 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111205 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111205 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111205 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121205 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121205 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131205 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |