JP4395677B2 - 学習装置および学習方法、並びに記録媒体 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、学習装置および学習方法、並びに記録媒体に関し、特に、例えば、標準解像度や低解像度の画像であるSD(Standard Density)画像から、高解像度の画像であるHD(High Density)画像を線形予測するときに用いる予測係数を、高速に求めることができるようにする学習装置および学習方法、並びに記録媒体に関する。
【0002】
【従来の技術】
本件出願人は、例えば、画像の解像度の向上その他の画像の改善を行うための処理として、クラス分類適応処理を、先に提案している。
【0003】
クラス分類適応処理は、クラス分類処理と適応処理とからなり、クラス分類処理によって、データを、その性質に基づいてクラス分けし、各クラスごとに適応処理を施すものであり、適応処理は、以下のような手法のものである。
【0004】
即ち、適応処理では、例えば、SD画像を構成する画素(以下、適宜、SD画素という)と、所定の予測係数との線形結合により、そのSD画像の解像度を向上させたHD画像の画素の予測値を求めることで、そのSD画像の解像度を向上させた画像が得られる。
【0005】
具体的には、例えば、いま、あるHD画像を教師データとするとともに、そのHD画像の画素数を少なくして解像度を劣化させたSD画像を生徒データとして、HD画像を構成する画素(以下、適宜、HD画素という)の画素値yの予測値E[y]を、幾つかのSD画素(SD画像を構成する画素)の画素値x1,x2,・・・の集合と、所定の予測係数w1,w2,・・・の線形結合により規定される線形1次結合モデルにより求めることを考える。この場合、予測値E[y]は、次式で表すことができる。
【0006】
E[y]=w11+w22+・・・
・・・(1)
【0007】
式(1)を一般化するために、予測係数wjの集合でなる行列W、生徒データxijの集合でなる行列X、および予測値E[yj]の集合でなる行列Y’を、
【数1】
Figure 0004395677
で定義すると、次のような観測方程式が成立する。
【0008】
XW=Y’
・・・(2)
ここで、行列Xの成分xijは、i件目の生徒データの集合(i件目の教師データyiの予測に用いる生徒データの集合)の中のj番目の生徒データを意味し、行列Wの成分wjは、生徒データの集合の中のj番目の生徒データとの積が演算される予測係数を表す。また、yiは、i件目の教師データを表し、従って、E[yi]は、i件目の教師データの予測値を表す。なお、式(1)の左辺におけるyは、行列Yの成分yiのサフィックスiを省略したものであり、また、式(1)の右辺におけるx1,x2,・・・も、行列Xの成分xijのサフィックスiを省略したものである。
【0009】
そして、この観測方程式に最小自乗法を適用して、HD画素の画素値yに近い予測値E[y]を求めることを考える。この場合、教師データとなるHD画素の真の画素値yの集合でなる行列Y、およびHD画素の画素値yに対する予測値E[y]の残差eの集合でなる行列Eを、
【数2】
Figure 0004395677
で定義すると、式(2)から、次のような残差方程式が成立する。
【0010】
XW=Y+E
・・・(3)
【0011】
この場合、HD画素の画素値yに近い予測値E[y]を求めるための予測係数wjは、自乗誤差
【数3】
Figure 0004395677
を最小にすることで求めることができる。
【0012】
従って、上述の自乗誤差を予測係数wjで微分したものが0になる場合、即ち、次式を満たす予測係数wjが、HD画素の画素値yに近い予測値E[y]を求めるため最適値ということになる。
【0013】
【数4】
Figure 0004395677
・・・(4)
【0014】
そこで、まず、式(3)を、予測係数wjで微分することにより、次式が成立する。
【0015】
【数5】
Figure 0004395677
・・・(5)
【0016】
式(4)および(5)より、式(6)が得られる。
【0017】
【数6】
Figure 0004395677
・・・(6)
【0018】
さらに、式(3)の残差方程式における生徒データxij、予測係数wj、教師データyi、および残差eiの関係を考慮すると、式(6)から、次のような正規方程式を得ることができる。
【0019】
【数7】
Figure 0004395677
・・・(7)
【0020】
式(7)の正規方程式を構成する各式は、生徒データxijおよび教師データyiのセットを、ある程度の数だけ用意することで、求めるべき予測係数wjの数Jと同じ数だけたてることができ、従って、式(7)を解くことで(但し、式(7)を解くには、式(7)において、予測係数wjにかかる係数で構成される行列が正則である必要がある)、最適な予測係数wjを求めることができる。なお、式(7)を解くにあたっては、例えば、掃き出し法(Gauss-Jordanの消去法)などを用いることが可能である。
【0021】
以上のようにして、最適な予測係数wjを求めておき、さらに、その予測係数wjを用い、式(1)により、HD画素の画素値yに近い予測値E[y]を求めるのが適応処理である。
【0022】
なお、適応処理は、SD画像には含まれていないが、HD画像に含まれる成分が再現される点で、例えば、単なる補間処理とは異なる。即ち、適応処理では、式(1)だけを見る限りは、いわゆる補間フィルタを用いての補間処理と同一であるが、その補間フィルタのタップ係数に相当する予測係数wが、教師データyを用いての、いわば学習により求められるため、HD画像に含まれる成分を再現することができる。このことから、適応処理は、いわば画像の創造(解像度想像)作用がある処理ということができる。
【0023】
また、ここでは、適応処理について、解像度を向上させる場合を例にして説明したが、適応処理は、その他、例えば、画像からノイズやぼけを除去した画像の予測値を求めること等に用いることができ、この場合、ノイズの除去や、ぼけの改善等を行うことが可能である。
【0024】
図1は、上述した予測係数を、クラスごとに求める学習を行う、従来の学習装置の一例の構成を示している。
【0025】
学習装置には、教師データとしてのHD画像が、フレーム単位で供給されるようになっており、そのHD画像は、フレームメモリ1において順次記憶されていく。なお、フレームメモリ1は、複数フレームのHD画像を、バンク切換等によって記憶することができるようになっており、これにより、そこに入力されるHD画像が動画であっても、その処理をリアルタイムで行うことができるようになっている。
【0026】
フレームメモリ1に記憶された教師データとしてのHD画像は、垂直間引きフィルタ2または水平間引きフィルタ3それぞれにおいて、垂直方向または水平方向の画素数が間引かれ、SD画像とされる。即ち、垂直間引きフィルタ2では、HD画像の垂直方向の画素数が、例えば1/2に間引かれ、水平間引きフィルタ3に出力される。水平間引きフィルタ3では、垂直間引きフィルタ2の出力の水平方向の画素数が、例えば1/2に間引かれ、これにより、HD画像は、図2に示すように、水平および垂直のいずれの方向の画素数も1/2となったSD画像とされる。このSD画像は、フレームメモリ1と同様に構成されるフレームメモリ4に供給されて記憶される。
【0027】
フレームメモリ4にSD画像が記憶されると、クラスタップ構成回路5は、クラス分類適応処理により、予測値を求めようとする所定のHD画素を、注目画素とし、さらに、その注目画素を、幾つかのクラスのうちのいずれかに分類するためのクラス分類に用いるSD画素を、フレームメモリ4に記憶されたSD画像から抽出する。即ち、クラスタップ構成回路5は、注目画素の位置に対応するSD画像の位置から空間的または時間的に近い位置にある幾つかのSD画素を、フレームメモリ4から読み出し、クラス分類に用いるタップ(以下、適宜、クラスタップという)として、クラス分類回路6に供給する。
【0028】
クラス分類回路6は、クラスタップ構成回路5からのクラスタップに基づいて、注目画素をクラス分類し、その結果得られるクラスに対応するクラスコードを、正規方程式加算回路7に供給する。即ち、クラス分類回路6には、クラスタップ構成回路5からのクラスタップを、例えば、1ビットADRC(Adaptive Dynamic Range Coding)処理し、その結果得られるADRCコードを、クラスコードとして、正規方程式加算回路7に出力する。
【0029】
ここで、KビットADRC処理においては、例えば、クラスタップを構成するSD画素の画素値の最大値MAXと最小値MINが検出され、DR=MAX-MINを、集合の局所的なダイナミックレンジとし、このダイナミックレンジDRに基づいて、クラスタップを構成するSD画素がKビットに再量子化される。即ち、クラスタップを構成する画素の画素値の中から、最小値MINが減算され、その減算値がDR/2Kで除算(量子化)される。従って、クラスタップが、1ビットADRC処理された場合には、そのクラスタップを構成する各SD画素の画素値は1ビットとされることになる。そして、この場合、以上のようにして得られる、クラスタップを構成する各画素についての1ビットの画素値を、所定の順番で並べたビット列が、ADRCコードとして出力される。
【0030】
なお、クラスタップが、N個のSD画素で構成され、そのクラスタップのKビットADRC処理結果がクラスコードとされる場合には、注目画素は、(2NKクラスの内のいずれかにクラス分類されることになる。
【0031】
正規方程式加算回路7は、クラス分類回路6から注目画素のクラスコードを受信すると、注目画素を線形予測するのに、予測係数と乗算する幾つかのSD画素を、予測タップとして、フレームメモリ4から読み出す。即ち、正規方程式加算回路7は、注目画素の位置に対応するSD画像の位置から空間的または時間的に近い位置にある幾つかのSD画素を、予測タップとして、フレームメモリ4から読み出す。
【0032】
ここで、予測タップは、クラスタップと同一のSD画素で構成することもできるし、異なるSD画素で構成することもできる。
【0033】
さらに、正規方程式加算回路7は、フレームメモリ1から、注目画素となっているHD画素を読み出し、予測タップ(生徒データ)、注目画素(教師データ)を対象とした足し込みを行う。
【0034】
即ち、正規方程式加算回路7は、クラス分類回路6から供給されるクラスコードに対応するクラスごとに、予測タップ(SD画素)を用い、式(7)の正規方程式の左辺における、予測係数の乗数となっている、SD画素(生徒データ)どうしの乗算(xinim)と、サメーション(Σ)に相当する演算を行う。
【0035】
さらに、正規方程式加算回路7は、やはり、クラス分類回路6から供給されるクラスコードに対応するクラスごとに、予測タップ(SD画素)および注目画素(HD画素)を用い、式(7)の正規方程式の右辺における、SD画素(生徒データ)とHD画素(教師データ)の乗算(xini)と、サメーション(Σ)に相当する演算を行う。
【0036】
正規方程式加算回路7では、以上の処理が、フレームメモリ1に記憶されたHD画素すべてを、注目画素として行われ、これにより、クラスごとに、式(7)に示した正規方程式がたてられる。
【0037】
そして、その後、予測係数決定回路8は、正規方程式加算回路7においてクラスごとに生成された正規方程式を解くことにより、クラスごとの予測係数を求め、メモリ9の、各クラスに対応するアドレスに供給して記憶させる。
【0038】
なお、以上のような予測係数の学習処理において、予測係数を求めるのに必要な数の正規方程式が得られないクラスが生じる場合があり得るが、そのようなクラスについては、例えば、デフォルトの予測係数を出力するようにすること等が可能である。
【0039】
次に、図3は、図1の正規方程式加算回路7の構成例を示している。
【0040】
正規方程式加算回路7は、読み出し回路11と、HD画素をクラス分類するのにあらかじめ設定されたクラス数Hに等しい数の正規方程式構成部121乃至12Hとから構成されている。
【0041】
そして、読み出し回路11には、クラス分類回路6が出力するクラスコードが供給されるようになっており、読み出し回路11は、注目画素のクラスコードを受信すると、その注目画素であるHD画素を、フレームメモリ1から読み出すとともに、その注目画素についての予測タップとなるSD画素を、フレームメモリ4から読み出し、注目画素のクラスコードhに対応する正規方程式構成部12hに供給する(h=1,2,・・・,H)。
【0042】
正規方程式構成部12hは、予測タップであるSD画素を用い、式(7)の正規方程式の左辺における、予測係数の乗数となっている、SD画素(生徒データ)どうしの乗算(xinim)と、サメーション(Σ)に相当する演算を行うとともに、予測タップであるSD画素および注目画素(HD画素)を用い、式(7)の正規方程式の右辺における、SD画素(生徒データ)とHD画素(教師データ)の乗算(xini)と、サメーション(Σ)に相当する演算を行う。
【0043】
正規方程式構成部12hでは、クラス#hに分類されるHD画素すべてについて、上述のような乗算と足し込み(サメーション(Σ)に相当する演算)が行われ、これにより、クラス#hについての式(7)に示した正規方程式がたてられる。
【0044】
そして、この正規方程式は、予測係数決定回路8に供給され、上述したように、予測係数が求められる。
【0045】
次に、図2に示したように、教師データとしてのHD画像から、生徒データとしてのSD画像が生成される場合に、ある注目画素yiについて、図4に示すように、その位置から空間的に近い順に4つのSD画素が予測タップを構成するものとして選択されるとする。なお、この場合、横×縦が2×2画素の予測タップが構成されるが、このような予測タップを構成するSD画素を、左から右、そして上から下へ数えていって、j番目のものを、xijと表すと、予測タップの左上、右上、左下、右下のSD画素は、それぞれ、xi1,xi2,xi3,xi4と表されることになる。
【0046】
以上のような予測タップが構成される場合、図3の正規方程式構成部12hは、例えば、図5に示すように構成される。
【0047】
即ち、式(7)に示した正規方程式は、行列(共分散行列)Aおよびベクトルvを、
【数8】
Figure 0004395677
で定義するとともに、ベクトルWを、数1で示したように定義すると、式
AW=v
・・・(8)
で表すことができる。
【0048】
このため、正規方程式構成部12hは、式(8)における左辺の行列Aの各成分を求めるための要素からなる左辺メモリ21と、式(8)における右辺のベクトルvの各成分を求めるための要素からなる右辺メモリ22とから構成される。
【0049】
左辺メモリ21および右辺メモリ22を構成する要素は、SD画素やHD画素を対象とした乗算を行う乗算器、乗算器が出力する乗算値を足し込む(積算する)加算器、加算器が出力する積算値を記録するレジスタから構成される。
【0050】
そして、予測タップを構成するSD画素の数をJとすれば、左辺メモリ21は、J(J+1)/2個の要素を有しており、右辺メモリ22は、ベクトルvの次元に等しいJ個の要素を有している。即ち、図4に示したように、予測タップが4個のSD画素で構成される場合は、左辺メモリ21は、10個の要素で構成され、右辺メモリ22は、4個の要素で構成される。
【0051】
ここで、行列Aは、J×J行列であるから、左辺メモリ21は、単純には、J×J個の要素で構成されることとなる。しかしながら、行列Aは、数8に示したように、対称行列であり、下三角の成分と、上三角の成分とは、対角成分を挟んで対称になっている。従って、下三角または上三角の成分のうちのいずれか一方と、対角成分を求めれば、行列Aのすべての成分を求めたことになるから、左辺メモリ21の要素の数は、J(J+1)/2個で済むことになる。図5では、左辺メモリ21は、行列Aの上三角の成分と、対角成分を求めるための10個の要素で構成されている。
【0052】
左辺メモリ21においては、行列Aの第n行第m列の成分に相当する演算を行う要素に対して、予測タップとしてのSD画素xinとximの2つが、フレームメモリ4(図1)から読み出されて供給されるようになっており、その要素では、そこに供給されるxinとximが乗算され、その乗算値(xinim)が、そこに既に記憶されている記憶値と積算されて記憶される。なお、図5において、左辺メモリ21の要素を表す長方形の中に示したn×mは、SD画素xinとximの乗算が行われることを示している。
【0053】
また、右辺メモリ22においては、ベクトルvの第n行の成分に相当する要素に対して、予測タップとしてのSD画素xinと、注目画素であるHD画素yiが、フレームメモリ4と1からそれぞれ読み出されて供給されるようになっており、その要素では、そこに供給されるxinとyiが乗算され、その乗算値(xini)が、そこに既に記憶されている記憶値と積算されて記憶される。
【0054】
そして、すべての教師データとしてのHD画素を注目画素として、上述の処理が行われることで、クラス#hについての正規方程式を規定する行列Aおよびvが求められる。その後、左辺メモリ21の各要素の記憶値を成分とする行列A、および右辺メモリ22の各要素の記憶値を成分とするベクトルvが読み出され、予測係数決定回路8に供給される。予測決定回路8では、この行列Aおよびベクトルvに基づいて、クラス#hの予測係数wj(ここでは、j=1,2,3,4)が求められる。
【0055】
次に、図6のフローチャートを参照して、図5に示したような正規方程式構成部12hで構成される正規方程式加算回路7において行われる、クラスごとの行列Aおよびベクトルvを求める正規方程式構成処理について説明する。
【0056】
正規方程式構成処理では、まず最初に、ステップS1において、クラスごとの行列Aに相当する配列変数A[c][n][m]と、ベクトルvに相当する配列変数v[c][n]が初期化される。ここで、インデックスcは、クラスを表し、インデックスnまたはmは、行列Aの第n行または第m列をそれぞれ表す。従って、配列変数A[c][n][m]は、クラス#cについての行列Aの第n行第m列の成分を表し、配列変数v[c][n]は、クラス#cについてのベクトルvの第n行の成分を表す。
【0057】
その後、ステップS2において、注目画素であるHD画素のy座標を表す変数yが、例えば0に初期化され、ステップS3に進み、注目画素であるHD画素のx座標を表す変数xが、例えば0に初期化される。なお、ここでは、説明を簡単にするために、教師データは1フレームとし、また、その1フレームは、横×縦がxmax×ymax個のHD画素で構成されるものとする。さらに、そのような教師データの左からx番目の、上からy番目のHD画素の座標を(x,y)で表す。
【0058】
x,yの初期化後は、ステップS4に進み、変数yが1だけインクリメントされ、ステップS5に進む。ステップS5では、変数yが、教師データの縦方向の画素数であるymax以下であるかどうかが判定される。ステップS5において、変数yがymax以下であると判定された場合、ステップS6に進み、変数xが1だけインクリメントされ、ステップS7に進む。ステップS7では、変数xが、教師データの横方向の画素数であるxmax以下であるか否かが判定される。ステップS7において、変数xがxmax以下でないと判定された場合、ステップS3に戻り、以下、同様の処理が繰り返される。
【0059】
また、ステップS7において、変数xがxmax以下であると判定された場合、座標(x,y)にあるHD画素が注目画素とされ、ステップS8に進み、その注目画素についてのクラスのクラスコード(クラス分類回路6から供給される。座標(x,y)にあるHD画素のクラス分類結果としてのクラスコード)が、変数cにセットされる。
【0060】
そして、ステップS9に進み、行列Aの行を表す変数nが、例えば0に初期化され、ステップS10に進む。ステップS10では、変数nが1だけインクリメントされ、ステップS11に進み、変数nが、行列Aの行数であるN以下であるかどうかが判定される。ステップS11において、変数nがN以下でないと判定された場合、ステップS6に戻り、以下、同様の処理が繰り返される。
【0061】
また、ステップS11において、変数nが、行列Aの行数であるN以下であると判定された場合、ステップS12に進み、行列Aの列を表す変数mが、例えば0に初期化され、ステップS13に進む。ステップS13では、変数mが1だけインクリメントされ、ステップS14に進み、変数mが、行列Aの列数であるM以下であるかどうかが判定される。ステップS14において、変数mがM以下でないと判定された場合、ステップS10に戻り、以下、同様の処理が繰り返される。
【0062】
ここで、行列Aの行数および列数は、いずれも、予測タップを構成するSD画素の数に等しく、従って、上述のMおよびNは、同一の値である。
【0063】
一方、ステップS14において、変数mがM以下であると判定された場合、ステップS15に進み、変数mが、変数n以上であるかどうかが判定される。ステップS15において、変数mが、変数n以上でないと判定された場合、ステップS16をスキップして、ステップS13に戻る。
【0064】
即ち、変数mおよびnが表す行列Aの第n行第m列の成分が、下三角の成分である場合には、その成分は、上述したように求める必要がないから、特に処理を行わすに、ステップS13に戻る。
【0065】
また、ステップS15において、変数mが、変数n以上であると判定された場合、即ち、変数mおよびnが表す行列Aの第n行第m列の成分が、対角成分であるか、または上三角の成分である場合、ステップS16に進み、クラス#cについての行列Aの第n行第m列の成分A[c][n][m]と、クラス#cについてのベクトルvの第n行の成分v[c][n]が、次式にしたがって演算される。
【0066】
A[c][n][m] += L[x+Dx[n]][y+Dy[n]]×L[x+Dx[m]][y+Dy[m]]
v[c][n] += L[x+Dx[n]][y+Dy[n]]×L'[x][y]
・・・(9)
【0067】
そして、ステップS13に戻り、以下、同様の処理が繰り返される。
【0068】
一方、ステップS5において、変数yがymax以下でないと判定された場合、即ち、教師データとして用意されたHD画素すべてを注目画素として処理を行った場合、正規方程式構成処理を終了する。
【0069】
なお、式(9)において、α += βは、αとβとを加算したものを、αにセットすること、即ち、αへの、βの足し込み演算を意味する。また、L[α][β]は、座標(α,β)に位置するSD画素の画素値を表し、L'[x][y]は、座標(x,y)に位置するHD画素の画素値(ここでは、注目画素の画素値)を意味する。
【0070】
また、Dx[t]またはDy[t]は、図7に示すように、座標(x,y)の位置にある注目画素P(x,y)から見た、予測タップを構成するt番目のSD画素p#tのx座標またはy座標を、それぞれ表す。従って、式(9)におけるL[x+Dx[n]][y+Dy[n]]は、注目画素についての予測タップを構成するn番目のSD画素の画素値を表し、L[x+Dx[m]][y+Dy[m]]は、注目画素についての予測タップを構成するm番目のSD画素の画素値を表すから、式(9)の第1行目の右辺は、数8に示した行列Aの第n行第m列の成分におけるxinimに一致する。
【0071】
【発明が解決しようとする課題】
以上のように、正規方程式加算回路7では、数8に示した行列Aの各成分におけるxinim、即ち、SD画素xinとximとの乗算が行われるが、ある2つのSD画素どうしの乗算値(本明細書における2つの画素の乗算値には、時空間的に異なる位置にある2つの画素どうしの乗算値の他、同一の位置にある画素どうしの乗算値も含まれるものとする)は、その2つのSD画素が予測タップとなったときに演算されるから、2回以上重複して演算されることがある。この場合、SD画素どうしの乗算回数は、予測タップを構成するSD画素の画素数をJとすれば、J2のオーダに比例する回数となる。
【0072】
従って、SD画素どうしの乗算に要する乗算器の数、または乗算時間も、J2のオーダに比例し、その結果、予測タップを構成するSD画素の画素数が増えると、装置が大規模となり、あるいは処理に多大な時間を要することとなる。
【0073】
本発明は、このような状況に鑑みてなされたものであり、装置の小型化、あるいは処理の高速化を図ることができるようにするものである。
【0074】
【課題を解決するための手段】
本発明の学習装置は、所定の教師データを線形予測するのに用いる生徒データのうちの任意の2つの乗算値を演算する乗算手段と、乗算値を、それを求めるのに用いた2つの生徒データどうしの相対的な位置関係ごとに記憶する記憶手段と、記憶手段に記憶された乗算値を積算することにより、予測係数を求めるための正規方程式を生成する正規方程式生成手段とを含む学習装置である。
【0075】
この学習装置には、注目している注目教師データの位置に対応する位置の周辺にある生徒データを抽出する抽出手段と、抽出手段によって抽出された生徒データに基づいて、注目教師データを、複数のクラスのうちのいずれかに分類し、そのクラスに対応するクラスコードを出力するクラス分類手段とをさらに設けることができ、この場合、正規方程式生成手段には、クラスごとに、正規方程式を生成させ、予測係数算出手段には、クラスごとの予測係数を求めさせることができる。
【0076】
記憶手段には、正規方程式生成手段が2回以上積算する乗算値のみを記憶させることができる。
【0077】
第1および第2のデータは、画像データとすることができる。さらに、この場合、第2のデータは、第1のデータよりもS/N(Signal to Noise Ratio)の劣化した画像データとすることができる。また、第2のデータは、第1のデータよりも画素数の少ない画像データとすることができる。
【0078】
本発明の学習方法は、学習装置が、所定の教師データを線形予測するのに用いる生徒データのうちの任意の2つの乗算値を演算する乗算ステップと、乗算値を、それを求めるのに用いた2つの生徒データどうしの相対的な位置関係ごとに記憶する記憶ステップと、記憶ステップで記憶された乗算値を積算することにより、予測係数を求めるための正規方程式を生成する正規方程式生成ステップとを含む学習方法である
【0079】
本発明の記録媒体は、所定の教師データを線形予測するのに用いる生徒データのうちの任意の2つの乗算値を演算する乗算ステップと、乗算値を、それを求めるのに用いた2つの生徒データどうしの相対的な位置関係ごとに記憶する記憶ステップと、記憶ステップで記憶された乗算値を積算することにより、予測係数を求めるための正規方程式を生成する正規方程式生成ステップとを含む学習処理を、コンピュータに実行させるためのプログラムが記録された記録媒体である
【0080】
本発においては、所定の教師データを線形予測するのに用いる生徒データのうちの任意の2つの乗算値が演算され、その乗算値が、それを求めるのに用いた2つの生徒データどうしの相対的な位置関係ごとに記憶される。そして、その記憶された乗算値を積算することにより、予測係数を求めるための正規方程式が生成される。
【0081】
【発明の実施の形態】
図8は、本発明を適用した学習装置の一実施の形態の構成例を示している。なお、図中、図1における場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。即ち、図8の学習装置は、乗算回路31および積メモリ回路32が新たに設けられているとともに、正規方程式加算回路7に替えて、正規方程式加算回路33が設けられている他は、図1における場合と同様に構成されている。
【0082】
乗算回路31は、フレームメモリ4に記憶された生徒データとしてのSD画像を構成するSD画素を読み出し、その画素値どうしの乗算を行って、積メモリ回路32に供給するようになっている。積メモリ回路32は、乗算回路31が出力するSD画素どうしの乗算値を、それを求めるのに用いた2つのSD画素どうしの相対的な位置関係ごとに記憶するようになっている。正規方程式加算回路33は、積メモリ回路32の記憶値を適宜読み出し、クラス分類回路6からのクラスコードに対応するクラスごとの式(7)に示した正規方程式をたてて、即ち、数8に示した行列Aおよびベクトルvをクラスごとに求めて、予測係数決定回路8に供給するようになっている。
【0083】
次に、図9を参照して、図8の乗算回路31の処理について説明する。
【0084】
いま、予測タップが、例えば、前述の図4に示したように、2×2のSD画素で構成されるものとし、その予測タップを構成する4つのSD画素を、図9(A)に示すように、p1,p2,p3,p4でそれぞれ表す。
【0085】
行列Aの成分は、予測タップを構成するSD画素の所定の2画素(同一のSD画素を含む)どうしの乗算値で構成されるが、この乗算値は、予測タップから、任意の2つのSD画素を選択し、図9に示すように、そのうちの一方を始点とするとともに、他方を終点とするベクトル(以下、適宜、画素間ベクトルという)を考え、その画素間ベクトルの始点と終点のSD画素の乗算を行うことで求めることができる。
【0086】
即ち、自分自身を画素間ベクトルの始点とすると、図9(B)は、自分自身を画素間ベクトルの終点として選択した場合を示しており、この場合、画素間ベクトルは0((0,0))である。図9(C)は、自分の右隣のSD画素を画素間ベクトルの終点として選択した場合を示しており、この場合、画素間ベクトルは、右方向に1の大きさを有するものとなる。なお、ここでは、画素間ベクトルの大きさ(長さ)は、横に隣接するSD画素どうしの距離、および縦に隣接するSD画素どうしの距離が、いずれも1に等しいものとして表す。
【0087】
図9(D)は、自分の左隣のSD画素を画素間ベクトルの終点として選択した場合を示しており、この場合、画素間ベクトルは、左方向に1画素分の大きさを有するものとなる。図9(E)は、自分の下に隣接するSD画素を画素間ベクトルの終点として選択した場合を示しており、この場合、画素間ベクトルは、下方向に1の大きさを有するものとなる。図9(F)は、自分の上に隣接するSD画素を画素間ベクトルの終点として選択した場合を示しており、この場合、画素間ベクトルは、上方向に1の大きさを有するものとなる。図9(G)は、自分の右下に隣接するSD画素を画素間ベクトルの終点として選択した場合を示しており、この場合、画素間ベクトルは、右下方向に√2の大きさを有するものとなる。図9(H)は、自分の左上に隣接するSD画素を画素間ベクトルの終点として選択した場合を示しており、この場合、画素間ベクトルは、左上方向に√2の大きさを有するものとなる。図9(I)は、自分の左下に隣接するSD画素を画素間ベクトルの終点として選択した場合を示しており、この場合、画素間ベクトルは、左下方向に√2の大きさを有するものとなる。図9(J)は、自分の右上に隣接するSD画素を画素間ベクトルの終点として選択した場合を示しており、この場合、画素間ベクトルは、右上方向に√2の大きさを有するものとなる。
【0088】
ここで、生徒データとしてのSD画像上に、左から右方向にx軸を、上から下方向にy軸を考えると、図9(B)乃至図9(J)の画素間ベクトルは、(0,0),(1,0),(-1,0),(0,1),(0,-1),(1,1),(-1,-1),(-1,1),(1,-1)で、それぞれ表すことができる。
【0089】
そして、図9(B)乃至図9(J)において、各画素間ベクトルの始点のSD画素と終点のSD画素との乗算値を求めると、その乗算値が、行列Aの成分を構成するものとなる。
【0090】
ここで、予測タップを構成するSD画素だけを考えると、画素間ベクトル(0,0)によれば(図9(B))、p1×p1,p2×p2,p3×p3,p4×p4が計算される。また、画素間ベクトル(1,0)によれば、p1×p3,p2×p4が計算され、画素間ベクトル(-1,0)によれば、p2×p1,p4×p3が計算される。さらに、画素間ベクトル(0,1)によれば、p1×p3,p2×p4が計算され、画素間ベクトル(0,-1)によれば、p3×p1,p4×p2が計算される。また、画素間ベクトル(1,1)によれば、p1×p4が計算され、画素間ベクトル(-1,-1)によれば、p4×p1が計算される。さらに、画素間ベクトル(-1,1)によれば、p2×p3が計算され、画素間ベクトル(1,-1)によれば、p3×p2が計算される。
【0091】
乗算回路31は、生徒データとしてのすべてのSD画素を対象として、図9(B)乃至図9(J)に示した各画素間ベクトルの始点と終点の位置関係に一致する位置関係のSD画素どうしの乗算値を求め、積メモリ回路32に供給する。
【0092】
積メモリ回路32は、上述したように、乗算回路31が出力するSD画素の乗算値を、それを求めるのに用いた2つのSD画素どうしの相対的な位置関係ごとに記憶するようになっている。従って、積メモリ回路32では、図9で説明した9種類の画素間ベクトルそれぞれごとに、その始点と終点のSD画素どうしの乗算値を記憶するようになっている。
【0093】
即ち、図10は、予測タップが、図9(A)に示したように、4つのSD画素で構成される場合の積メモリ回路32の構成例を示している。
【0094】
積メモリ回路32は、同図に示すように、図9で説明した9種類の画素間ベクトル(0,0),(1,0),(0,1),(1,1),(-1,1),(-1,0),(0,-1),(-1,-1),(1,-1)それぞれごとに、その始点と終点のSD画素どうしの乗算値を記憶するメモリとしての積メモリ411乃至419と、その積メモリ411乃至419に対するデータの読み書きを制御する読み書き制御部42とから構成されている。
【0095】
即ち、いま、説明を簡単にするために、予測タップを構成するSD画素p1乃至p4だけを考えると、積メモリ411は、画素間ベクトル(0,0)の始点と終点のSD画素の乗算値であるp1×p1,p2×p2,p3×p3,p4×p4を、その画素間ベクトル(0,0)の始点のSD画素p1,p2,p3,p4の位置に相当するアドレスにそれぞれ記憶する。また、積メモリ412は、画素間ベクトル(1,0)の始点と終点のSD画素の乗算値であるp1×p2,p3×p4を、その画素間ベクトル(1,0)の始点のSD画素p1,p3の位置に相当するアドレスにそれぞれ記憶する。さらに、積メモリ413は、画素間ベクトル(0,1)の始点と終点のSD画素の乗算値であるp1×p3,p2×p4を、その画素間ベクトル(0,1)の始点のSD画素p1,p2の位置に相当するアドレスにそれぞれ記憶する。また、積メモリ414は、画素間ベクトル(1,1)の始点と終点のSD画素の乗算値であるp1×p4を、その画素間ベクトル(1,1)の始点のSD画素p1の位置に相当するアドレスに記憶する。さらに、積メモリ415は、画素間ベクトル(-1,1)の始点と終点のSD画素の乗算値であるp2×p3を、その画素間ベクトル(-1,1)の始点のSD画素p2の位置に相当するアドレスに記憶する。また、積メモリ416は、画素間ベクトル(-1,0)の始点と終点のSD画素の乗算値であるp2×p1,p4×p3を、その画素間ベクトル(-1,0)の始点のSD画素p2,p4の位置に相当するアドレスにそれぞれ記憶する。積メモリ417は、画素間ベクトル(0,-1)の始点と終点のSD画素の乗算値であるp3×p1,p4×p2を、その画素間ベクトル(0,-1)の始点のSD画素p3,p4の位置に相当するアドレスにそれぞれ記憶する。積メモリ418は、画素間ベクトル(-1,-1)の始点と終点のSD画素の乗算値であるp4×p1を、その画素間ベクトル(-1,-1)の始点のSD画素p4の位置に相当するアドレスに記憶する。積メモリ419は、画素間ベクトル(1,-1)の始点と終点のSD画素の乗算値であるp3×p2を、その画素間ベクトル(1,-1)の始点のSD画素p3の位置に相当するアドレスに記憶する。
【0096】
なお、図10においては、SD画素p#t1とp#t2との乗算値を、t1×t2と示してある。
【0097】
また、図10では、説明を簡単にするために、予測タップとなっている4つのSD画素p1乃至p4だけを考慮したが、積メモリ411乃至419には、他の生徒データとしてのSD画素どうしの乗算値も同様にして記憶される。
【0098】
ここで、画素間ベクトル(-x,-y)の始点または終点は、それと方向だけが逆方向の画素間ベクトル(x,y)の終点または始点とそれぞれ一致するから、画素間ベクトル(-x,-y)の始点と終点のSD画素どうしの乗算値は、画素間ベクトル(x,y)の始点と終点のSD画素どうしの乗算値に等しい。従って、画素間ベクトル(-x,-y)または画素間ベクトル(x,y)のうちのいずれか一方の始点と終点のSD画素の乗算値を求めることで、他方の乗算値も求めることとなるから、両者の乗算値を求める必要はない。そこで、乗算回路31は、図9で説明した9種類の画素間ベクトル(0,0),(1,0),(0,1),(1,1),(-1,1),(-1,0),(0,-1),(-1,-1),(1,-1)から、例えば、方向だけが他のベクトルと逆方向になっている(-1,0),(0,-1),(-1,-1),(1,-1)を除いた残りの(0,0),(1,0),(0,1),(1,1),(-1,1)の5つの画素間ベクトルそれぞれの始点と終点のSD画素どうしの乗算値のみを演算するようになっている。
【0099】
同様の観点から、積メモリ回路32においても、図9の9種類の画素間ベクトルすべてについて、その始点と終点のSD画素どうしの乗算値を記憶する必要はない。そこで、積メモリ回路32も、乗算回路31における場合と同様に、図9の9種類の画素間ベクトル(0,0),(1,0),(0,1),(1,1),(-1,1),(-1,0),(0,-1),(-1,-1),(1,-1)のうちの、(0,0),(1,0),(0,1),(1,1),(-1,1)の5つの画素間ベクトルそれぞれの始点と終点のSD画素どうしの乗算値のみを記憶するようになっている。
【0100】
従って、この場合、積メモリ回路32は、図11に示すように、5つの積メモリ411乃至415と、読み書き制御部42とで構成することができる。
【0101】
次に、図12は、図8の正規方程式加算回路33の構成例を示している。
【0102】
正規方程式加算回路33は、前述の図3に示した読み出し回路11または正規方程式構成部121乃至12Hにそれぞれ対応する読み出し回路51または正規方程式構成部521乃至52Hから構成されている。
【0103】
読み出し回路51には、クラス分類回路6が出力するクラスコードが供給されるようになっており、読み出し回路51は、注目画素のクラスコードを受信すると、その注目画素であるHD画素を、フレームメモリ1から読み出すとともに、その注目画素についての予測タップとなるSD画素を、フレームメモリ4から読み出し、注目画素のクラスコードhに対応する正規方程式構成部52hに供給する。
【0104】
さらに、読み出し回路51は、積メモリ回路31にアクセスし、そこに記憶されているSD画素どうしの乗算値のうちの必要なものを読み出し、注目画素のクラスコードhに対応する正規方程式構成部52hに供給する。
【0105】
正規方程式構成部52hは、読み出し回路51から供給されるSD画素どうしの乗算値を用い、式(7)の正規方程式の左辺における、予測係数の乗数となっているサメーション(Σ)に相当する演算を行うとともに、同じく読み出し回路51から供給される予測タップであるSD画素および注目画素(HD画素)を用い、式(7)の正規方程式の右辺における、SD画素(生徒データ)とHD画素(教師データ)の乗算(xini)と、サメーション(Σ)に相当する演算を行う。
【0106】
正規方程式構成部52hでは、クラス#hに分類されるHD画素すべてについて、上述の演算が行われ、これにより、クラス#hについての式(7)に示した正規方程式、即ち、数8に示した行列Aおよびベクトルvが求められる。
【0107】
そして、この行列Aおよびベクトルvは、予測係数決定回路8に供給され、上述したように、予測係数が求められる。
【0108】
次に、図13は、図12の正規方程式構成部52hの構成例を示している。
【0109】
正規方程式構成部52hは、図5の左辺メモリ21に対応する左辺メモリ61と、右辺メモリ22と同一構成の右辺メモリ62とから構成されている。
【0110】
左辺メモリ61は、図5の左辺メモリ21と同様に10個の要素で構成されるが、この要素は、積メモリ回路31から読み出されたSD画素どうしの乗算値の足し込みを行う(積算する)加算器と、その加算器の出力を記憶するレジスタとから構成されている。
【0111】
また、右辺メモリ62は、図5の右辺メモリ22と同様に4個の要素で構成され、さらに、この要素は、右辺メモリ22の要素と同様に、SD画素とHD画素との乗算を行う乗算器、乗算器が出力する乗算値を足し込む(加算する)加算器、加算器の出力を一時記憶するレジスタから構成されている。
【0112】
左辺メモリ61においては、行列Aの第n行第m列の成分に相当する要素に対して、予測タップを構成するSD画素p#nとp#mの乗算値が、積メモリ回路32から読み出されて供給されるようになっており、その要素では、そこに供給されるp#nとp#mの乗算値が、そこに既に記憶されている記憶値と積算されて記憶される。なお、図13において、左辺メモリ61の要素を表す長方形の中に示したn×mは、予測タップを構成するSD画素p#nとp#mの乗算値が供給されることを示している。
【0113】
また、右辺メモリ62においては、図5の右辺メモリ22と同様に、ベクトルvの第n行の成分に相当する要素に対して、予測タップとしてのSD画素p#nと、注目画素であるHD画素Pが、フレームメモリ4と1からそれぞれ読み出されて供給されるようになっており、その要素では、そこに供給されるSD画素p#nとHD画素Pが乗算され、その乗算値が、そこに既に記憶されている記憶値と積算されて記憶される。
【0114】
そして、すべての教師データとしてのHD画素を注目画素として、上述の処理が行われることで、クラス#hについての正規方程式を規定する行列Aおよびvが求められる。その後、左辺メモリ21の各要素の記憶値としての行列A、および右辺メモリ22の各要素の記憶値としてのベクトルvが読み出され、予測係数決定回路8に供給される。予測決定回路8では、この行列Aおよびベクトルvに基づいて、クラス#hの予測係数wj(ここでは、j=1,2,3,4)が求められる。
【0115】
次に、積メモリ回路32から、予測タップを構成するSD画素p#nとp#mの乗算値を読み出し、正規方程式構成部52hに供給する場合のアドレッシングについて説明する。
【0116】
図14(A)に示すように、左辺メモリ61における、行列Aの第n行第m列の成分に相当する要素に対しては、予測タップを構成するSD画素p#nとp#mの乗算値を、積メモリ回路32から読み出して供給する必要があるが、この場合、まず、積メモリ回路32を構成する複数の積メモリ(図11実施の形態では、積メモリ411乃至415)の中から、p#nとp#mの乗算値が記憶されているものを特定する必要がある。
【0117】
ここで、積メモリ回路32を構成する積メモリのうち、画素間ベクトル(x,y)の始点と終点のSD画素どうしの乗算値を記憶するものを、以下、適宜、積メモリ(x,y)という。この場合、図10に示した積メモリ411乃至419は、それぞれ積メモリ(0,0),(1,0),(0,1),(1,1),(-1,1),(-1,0),(0,-1),(-1,-1),(1,-1)と記述することができる。
【0118】
積メモリを、以上のように表現することとした場合、p#nとp#mの乗算値が記憶されている積メモリは、次のようにして特定することができる。
【0119】
即ち、例えば、いま、図14(B)に示すように、SD画素p#nの座標を、(Rx[n],Ry[n])と表すと、SD画素p#mの座標は、(Rx[m],Ry[m])と表すことができる。この場合、SD画素p#nを始点とするとともに、SD画素p#mを終点とする画素間ベクトルは、(Rx[m]-Rx[n],Ry[m]-Ry[n])と表すことができ、この画素間ベクトル(Rx[m]-Rx[n],Ry[m]-Ry[n])の始点と終点のSD画素であるp#nとp#mとの乗算値は、積メモリ(Rx[m]-Rx[n],Ry[m]-Ry[n])に記憶されていることになる。ここで、SD画素p#nとp#mの乗算値が記憶されている積メモリ(Rx[m]-Rx[n],Ry[m]-Ry[n])を、以下、適宜、変数Mp_pointer[n][m]で表す。
【0120】
次に、p#nとp#mとの乗算値が、積メモリ(Rx[m]-Rx[n],Ry[m]-Ry[n])のどのアドレス(位置)に記憶されているかであるか、これは、次のようにして求めることができる。
【0121】
即ち、上述したことから、画素間ベクトル(x,y)の始点と終点のSD画素の乗算値であるp#n×p#mは、その画素間ベクトル(x,y)の始点のSD画素p#nの位置に相当するアドレスに記憶される。従って、p#nとp#mとの乗算値は、積メモリ(Rx[m]-Rx[n],Ry[m]-Ry[n])の、SD画素p#nの位置に相当するアドレス(Rx[n],Ry[n])に記憶されていることになる。ここで、SD画素p#nとp#mの乗算値が記憶されている積メモリ(Rx[m]-Rx[n],Ry[m]-Ry[n])の、SD画素p#nの位置に相当するアドレス(Rx[n],Ry[n])を、以下、適宜、変数Offset[n][m]で表す。
【0122】
以上から、例えば、図14(A)に示した左辺メモリ61で必要となる、行列Aの第1行第1列の成分となるSD画素の乗算値p1×p1は、積メモリ(0,0)(積メモリ411)の、SD画素p1の位置に相当するアドレスに記憶されている。
【0123】
また、行列Aの第1行第2列の成分となるSD画素の乗算値p1×p2は、積メモリ(1,0)(積メモリ412)の、SD画素p1の位置に相当するアドレスに記憶されており、行列Aの第1行第3列の成分となるSD画素の乗算値p1×p3は、積メモリ(0,1)(積メモリ413)の、SD画素p1の位置に相当するアドレスに記憶されている。さらに、行列の第1行第4列の成分となるSD画素の乗算値p1×p4は、積メモリ(1,1)(積メモリ414)の、SD画素p1の位置に相当するアドレスに記憶されており、行列Aの第2行第2列の成分となるSD画素の乗算値p2×p2は、積メモリ(0,0)(積メモリ411)の、SD画素p2の位置に相当するアドレスに記憶されている。また、行列の第2行第3列の成分となるSD画素の乗算値p2×p3は、積メモリ(-1,1)(積メモリ415)の、SD画素p2の位置に相当するアドレスに記憶されており、行列Aの第2行第4列の成分となるSD画素の乗算値p2×p4は、積メモリ(0,1)(積メモリ413)の、SD画素p2の位置に相当するアドレスに記憶されている。さらに、行列の第2行第4列の成分となるSD画素の乗算値p2×p4は、積メモリ(0,1)(積メモリ413)の、SD画素p2の位置に相当するアドレスに記憶されており、行列Aの第3行第3列の成分となるSD画素の乗算値p3×p3は、積メモリ(0,0)(積メモリ411)の、SD画素p3の位置に相当するアドレスに記憶されている。また、行列の第3行第4列の成分となるSD画素の乗算値p3×p4は、積メモリ(1,0)(積メモリ412)の、SD画素p3の位置に相当するアドレスに記憶されており、行列Aの第4行第4列の成分となるSD画素の乗算値p4×p4は、積メモリ(0,0)(積メモリ411)の、SD画素p4の位置に相当するアドレスに記憶されている。
【0124】
次に、図15のフローチャートを参照して、図8の学習装置による、クラスごとの予測係数を求める学習処理について説明する。
【0125】
学習装置には、教師データとしてのHD画像が、フレーム単位で供給されるようになっており、そのHD画像は、フレームメモリ1において順次記憶されていく。
【0126】
フレームメモリ1に記憶された教師データとしてのHD画像は、垂直間引きフィルタ2または水平間引きフィルタ3それぞれにおいて、垂直方向または水平方向の画素数が間引かれ、例えば、前述したように、水平および垂直のいずれの方向の画素数も1/2となったSD画像とされる。このSD画像は、フレームメモリ4に供給されて記憶される。
【0127】
フレームメモリ4にSD画像が記憶されると、クラスタップ構成回路5は、クラス分類適応処理により、予測値を求めようとする所定のHD画素を、注目画素とし、さらに、その注目画素をクラス分類するのに用いるSD画素を、フレームメモリ4に記憶されたSD画像から、クラスタップとして抽出する。このクラスタップは、クラス分類回路6に供給される。
【0128】
クラス分類回路6は、クラスタップ構成回路5からのクラスタップを、例えば、1ビットADRC処理し、その結果得られるADRCコードを、注目画素のクラス分類結果であるクラスのクラスコードとして、正規方程式加算回路7に出力する。
【0129】
以下、同様にして、教師データとしてのHD画像を構成するHD画素を、順次、注目画素として、その注目画素についてのクラスコードが、クラス分類回路6から正規方程式加算回路33に供給されていく。
【0130】
一方、正規方程式加算回路33では、フレームメモリ1への教師データの供給が開始されると、ステップS21において、変数Mp_pointer[n][m]およびOffset[n][m]に初期値がセットされる。即ち、ステップS21では、変数Mp_pointer[n][m]に、SD画素p#nとp#mの乗算値が記憶される積メモリを表す値(Rx[m]-Rx[n],Ry[m]-Ry[n])がセットされるとともに、変数Offset[n][m]に、その積メモリ(Rx[m]-Rx[n],Ry[m]-Ry[n])の、SD画素p#nの位置に相当するアドレス(Rx[n],Ry[n])がセットされる。
【0131】
そして、ステップS22に進み、正規方程式加算回路33において、左辺メモリ61および右辺メモリ62の記憶値が、例えば0に初期化される。即ち、行列Aを表す配列変数A[c][n][m]、およびベクトルvを表す配列変数v[c][n]が0に初期化される。
【0132】
その後、ステップS23において、乗算回路31において、フレームメモリ4に記憶された生徒データとしてのSD画素どうしの乗算値が計算され、積メモリ回路32に供給される。積メモリ回路32では、乗算回路31からの乗算値が、その乗算値を求めるのに用いた2つのSD画素の相対的な位置関係ごとに記憶される。即ち、積メモリ回路32では、SD画素p#nとp#mの乗算値が、積メモリ(Rx[m]-Rx[n],Ry[m]-Ry[n])の、SD画素p#nの位置に相当するアドレス(Rx[n],Ry[n])に記憶される。
【0133】
そして、ステップS24に進み、正規方程式加算回路33では、積メモリ回路32に記憶された乗算値を用いた足し込み処理が行われることで、クラスごとに、正規方程式が生成される。即ち、正規方程式加算回路33では、クラスごとの行列Aおよびベクトルvが求められる。この行列Aおよびベクトルvは、予測係数決定回路8に供給され、予測係数決定回路8では、ステップS25において、行列Aおよびベクトルvによって規定される、クラスごとの正規方程式を解くことで、クラスごとの予測係数が求められる。このクラスごとの予測係数は、メモリ9に供給され、各クラスに対応するアドレスに記憶されて、処理を終了する。
【0134】
次に、図16のフローチャートを参照して、図15のステップS21における、変数Mp_pointer[n][m]および変数Offset[n][m]に初期値をセットするセット処理の詳細について説明する。
【0135】
まず最初に、ステップS31において、行列Aの行を表す変数nが、例えば0に初期化され、ステップS32に進む。ステップS32では、変数nが1だけインクリメントされ、ステップS33に進み、変数nが、行列Aの行数であるN以下であるかどうかが判定される。
【0136】
ステップS33において、変数nが、行列Aの行数であるN以下であると判定された場合、ステップS34に進み、行列Aの列を表す変数mが、例えば0に初期化され、ステップS35に進む。ステップS35では、変数mが1だけインクリメントされ、ステップS36に進み、変数mが、行列Aの列数であるM以下であるかどうかが判定される。ステップS36において、変数mがM以下でないと判定された場合、ステップS32に戻り、以下、同様の処理が繰り返される。
【0137】
ここで、前述したように、行列Aの行数および列数は、いずれも、予測タップを構成するSD画素の数に等しく、従って、上述のMおよびNは、同一の値である。
【0138】
また、ステップS36において、変数mがM以下であると判定された場合、ステップS37に進み、変数mが、変数n以上であるかどうかが判定される。ステップS37において、変数mが、変数n以上でないと判定された場合、ステップS38をスキップして、ステップS35に戻る。
【0139】
即ち、変数mおよびnが表す行列Aの第n行第m列の成分が、下三角の成分である場合には、その成分は、前述したように求める必要がないから、特に処理を行わすに、ステップS35に戻る。
【0140】
また、ステップS37において、変数mが、変数n以上であると判定された場合、即ち、変数mおよびnが表す行列Aの第n行第m列の成分が、対角成分であるか、または上三角の成分である場合、ステップS38に進み、変数Mp_pointer[n][m]に、SD画素p#nとp#mの乗算値が記憶される積メモリを表す値(Rx[m]-Rx[n],Ry[m]-Ry[n])がセットされるとともに、変数Offset[n][m]に、その積メモリ(Rx[m]-Rx[n],Ry[m]-Ry[n])の、SD画素p#nの位置に相当するアドレス(Rx[n],Ry[n])がセットされ、ステップS35に戻り、以下、同様の処理が繰り返される。
【0141】
一方、ステップS33において、変数nがN以下でないと判定された場合、リターンする。
【0142】
次に、図17のフローチャートを参照して、図15のステップS23における、SD画素どうしの乗算値を計算し、積メモリ回路32を構成する各積メモリにセットする積メモリのセット処理について説明する。
【0143】
なお、ここでは、説明を簡単にするために、予測タップは、長方形状のSD画素で構成され、また、教師データとしてのHD画像は1フレームだけ用意されているものとする。従って、生徒データとしてのSD画像も1フレームだけである。
【0144】
まず最初に、ステップS41において、予測タップを構成するSD画素の相対座標のy座標を表す変数ypに、初期値としての−1がセットされる。ここで、予測タップを構成するSD画素の相対座標とは、予測タップを構成するあるSD画素としての、例えば最も左上のSD画素の位置を原点(0,0)とした場合の座標を意味する。従って、予測タップを構成するSD画素のうちの、左からxp+1番目で、上からyp+1番目にあるものの相対座標は、(xp,yp)と表される。なお、この(xp,yp)は、上述の画素間ベクトルに相当する。
【0145】
その後、ステップS42において、変数ypが1だけインクリメントされ、ステップS43に進み、変数ypが、予測タップを構成する縦方向のSD画素の画素数Ypより小さいかどうかが判定される。ステップS43において、変数ypがYpより小さいと判定された場合、ステップS44に進み、予測タップを構成するSD画素の相対座標のx座標を表す変数xpに、初期値としての−1がセットされ、ステップS45に進む。
【0146】
ステップS45では、変数xpが1だけインクリメントされ、ステップS46に進み、変数xpが、予測タップを構成する横方向のSD画素の画素数Xpより小さいかどうかが判定される。ステップS46において、変数xpがXpより小さくないと判定された場合、ステップS42に戻り、以下、同様の処理が繰り返される。
【0147】
また、ステップS46において、変数xpがXpより小さいと判定された場合、ステップS47に進み、フレームメモリ4に記憶されている生徒データとしてのSD画像の、上からys番目のSD画素のy座標を表す変数ysが、例えば0に初期化され、ステップS48に進む。ステップS48では、変数ysが1だけインクリメントされ、ステップS49に進み、変数ysが、生徒データとしてのSD画像の縦の画素数Ys以下であるかどうかが判定される。ステップS49において、変数ysがYs以下でないと判定された場合、ステップS45に戻り、以下、同様の処理が繰り返される。
【0148】
また、ステップS49において、変数ysがYs以下であると判定された場合、ステップS50に進み、フレームメモリ4に記憶されている生徒データとしてのSD画像の、左からxs番目のSD画素のx座標を表す変数xsが、例えば0に初期化され、ステップS51に進む。ステップS51では、変数xsが1だけインクリメントされ、ステップS52に進み、変数xsが、生徒データとしてのSD画像の横の画素数Xs以下であるかどうかが判定される。ステップS52において、変数xsがXs以下でないと判定された場合、ステップS48に戻り、以下、同様の処理が繰り返される。
【0149】
また、ステップS52において、変数xsがXs以下であると判定された場合、ステップS53に進み、乗算回路31において、座標(xs,ys)に位置するSD画素の画素値L[xs][ys]と、座標(xs+xp,ys+yp)に位置するSD画素の画素値L[xs+xp][ys+yp]との乗算値が計算される。そして、この乗算値は、積メモリ回路32に供給され、変数Mp_pointer[yp][xp]で表される積メモリの、変数offset[yp][xp]で表されるアドレスに記憶される。
【0150】
ここで、以下、適宜、積メモリ回路32における、変数Mp_pointer[yp][xp]で表される積メモリの、変数offset[yp][xp]で表されるアドレスの記憶値を、変数Val[Mp_pointer[yp][xp]][offset[yp][xp]]で表す。
【0151】
ステップS53の処理後は、ステップS51に戻り、以下、同様の処理が繰り返される。これにより、乗算回路31では、行列Aの各成分を求めるのに必要なSD画素どうしの乗算値が求められ、積メモリ回路32では、その乗算値が、それを求めるのに用いた2つのSD画素の相対的な位置関係(画素間ベクトル(xp,yp))ごとに記憶される。
【0152】
一方、ステップS43において、変数ypが、予測タップを構成する縦方向のSD画素の画素数Ypより小さくないと判定された場合、リターンする。
【0153】
次に、図18のフローチャートを参照して、図15のステップS24における、行列Aおよびベクトルvを求めるための、生徒データとしてのSD画素、教師データのHD画素を足し込む足し込み処理について説明する。
【0154】
まず最初に、ステップS61において、注目画素であるHD画素のy座標を表す変数yが、例えば0に初期化され、ステップS62に進み、変数yが1だけインクリメントされ、ステップS63に進む。ステップS63では、変数yが、教師データの縦方向の画素数であるymax以下であるかどうかが判定される。ステップS63において、変数yがymax以下であると判定された場合、ステップS64に進み、注目画素であるHD画素のx座標を表す変数xが、例えば0に初期化され、ステップS65に進む。ステップS65では、変数xが1だけインクリメントされ、ステップS66に進み、変数xが、教師データの横方向の画素数であるxmax以下であるか否かが判定される。ステップS65において、変数xがxmax以下でないと判定された場合、ステップS62に戻り、以下、同様の処理が繰り返される。
【0155】
また、ステップS66において、変数xがxmax以下であると判定された場合、座標(x,y)にあるHD画素が注目画素とされ、ステップS67に進み、その注目画素についてのクラスのクラスコード(クラス分類回路6から供給される、座標(x,y)にあるHD画素を注目画素とした場合の、その注目画素のクラスコード)が、変数cにセットされる。
【0156】
そして、ステップS68に進み、行列Aの行を表す変数nが、例えば0に初期化され、ステップS69に進む。ステップS69では、変数nが1だけインクリメントされ、ステップS70に進み、変数nが、行列Aの行数であるN以下であるかどうかが判定される。ステップS70において、変数nがN以下でないと判定された場合、ステップS65に戻り、以下、同様の処理が繰り返される。
【0157】
また、ステップS70において、変数nが、行列Aの行数であるN以下であると判定された場合、ステップS71に進み、行列Aの列を表す変数mが、例えば0に初期化され、ステップS72に進む。ステップS72では、変数mが1だけインクリメントされ、ステップS73に進み、変数mが、行列Aの列数であるM以下であるかどうかが判定される。ステップS73において、変数mがM以下でないと判定された場合、ステップS69に戻り、以下、同様の処理が繰り返される。
【0158】
また、ステップS73において、変数mがM以下であると判定された場合、ステップS74に進み、変数mが、変数n以上であるかどうかが判定される。ステップS74において、変数mが、変数n以上でないと判定された場合、ステップS75をスキップして、ステップS72に戻る。
【0159】
即ち、変数mおよびnが表す行列Aの第n行第m列の成分が、下三角の成分である場合には、その成分は、上述したように求める必要がないから、特に処理を行わすに、ステップS72に戻る。
【0160】
また、ステップS74において、変数mが、変数n以上であると判定された場合、即ち、変数mおよびnが表す行列Aの第n行第m列の成分が、対角成分であるか、または上三角の成分である場合、ステップS75に進み、クラス#cについての行列Aの第n行第m列の成分A[c][n][m]と、クラス#cについてのベクトルvの第n行の成分v[c][n]が、次式にしたがって演算される。
【0161】
A[c][n][m] += Val[Mp_pointer[n][m]][offset[n][m]]
v[c][n] += L[x+Dx[n]][y+Dy[n]]×L'[x][y]
・・・(10)
【0162】
即ち、正規方程式加算回路33において、積メモリ回路32から、変数Mp_pointer[n][m]で表される積メモリの、変数offset[n][m]で表されるアドレスに記憶されているSD画素どうしの乗算値Val[Mp_pointer[n][m]][offset[n][m]]が読み出され、変数A[c][n][m]に足し込まれる(積算される)。さらに、正規方程式加算回路33では、座標(x+Dx[n],y+Dy[n])(Dx[n]またはDy[n]は、図7を参照して説明したように、注目画素から見た予測タップを構成するn番目のSD画素p#nのx座標またはy座標を表す)に位置するSD画素の画素値L[x+Dx[n]][y+Dy[n]]が、フレームメモリ4から読み出されるとともに、注目画素となっているHD画素の画素値L'[x][y]が読み出される。そして、L[x+Dx[n]][y+Dy[n]]とL'[x][y]との乗算値が演算され、変数v[c][n]に足し込まれる(積算される)。
【0163】
そして、ステップS72に戻り、以下、同様の処理が繰り返される。
【0164】
一方、ステップS63において、変数yがymax以下でないと判定された場合、即ち、教師データとして用意されたHD画素すべてを注目画素として処理を行った場合、リターンする。
【0165】
以上のように、生徒データとしてのSD画素どうしの乗算値をあらかじめ求め、その乗算値を、それを求めるのに用いた2つのSD画素どうしの相対的な位置関係ごとに記憶しておき、行列Aの各成分を求めるのに用いるようにしたので、SD画素どうしの乗算回数を少なくすることができ、その結果、乗算時間を少なくし、あるいは、装置の大規模化を防止することが可能となる。
【0166】
即ち、例えば、いま、図19(A)に示すように、空間方向(水平方向、垂直方向)にある10個のSD画素で予測タップが構成されるものとすると、行列Aを求めるのにあたって、あるSD画素について、そのSD画素との乗算値が計算されるSD画素の範囲は、図19(B)に示すようになる。
【0167】
ここで、図19(A)に示した予測タップを構成する任意の2つのSD画素(同一のSD画素も含む)を選択し、その一方を始点とするとともに、他方を終点とするベクトル(画素間ベクトル)を求め、その画素間ベクトルによって、あるSD画素を始点として到達することのできるSD画素をプロットすることで、図19(B)が得られる。
【0168】
図19(B)は、斜線を付した○印で示すSD画素pに着目して、そのSD画素pを始点として、画素間ベクトルにより到達することのできるSD画素の範囲を示しており、この範囲内にあるSD画素の画素数は、積メモリ回路32において、SD画素どうしの乗算値を、それを求めるのに用いた2つのSD画素どうしの相対的な位置関係ごとに記憶するのに必要な積メモリの数に一致する。従って、図19(A)および(B)から明らかなように、必要な積メモリの数は、予測タップを構成するSD画素の画素数の4倍以下の値となり、予測タップを構成するSD画素の画素数をJとすれば、Jのオーダに比例する値となる。その結果、乗算回路31による2つのSD画素どうしの乗算回数も、Jのオーダに比例する回数となり、従来の場合に比較して、装置を小規模化し、あるいは処理を短時間化することができる。
【0169】
次に、上述した一連の処理は、ハードウェアにより行うこともできるし、ソフトウェアにより行うこともできる。一連の処理をソフトウェアによって行う場合には、そのソフトウェアを構成するプログラムが、専用のハードウェアとしての学習装置に組み込まれているコンピュータ、または各種のプログラムをインストールすることで各種の処理を行う汎用のコンピュータ等にインストールされる。
【0170】
そこで、図20を参照して、上述した一連の処理を実行するプログラムをコンピュータにインストールし、コンピュータによって実行可能な状態とするために用いられる媒体について説明する。
【0171】
プログラムは、図20(A)に示すように、コンピュータ101に内蔵されている記録媒体としてのハードディスク102や半導体メモリ103に予めインストールした状態でユーザに提供することができる。
【0172】
あるいはまた、プログラムは、図20(B)に示すように、フロッピーディスク111、CD-ROM(Compact Disc Read Only Memory)112,MO(Magneto optical)ディスク113,DVD(Digital Versatile Disc)114、磁気ディスク115、半導体メモリ116などの記録媒体に、一時的あるいは永続的に格納し、パッケージソフトウエアとして提供することができる。
【0173】
さらに、プログラムは、図20(C)に示すように、ダウンロードサイト121から、ディジタル衛星放送用の人工衛星122を介して、コンピュータ101に無線で転送したり、LAN(Local Area Network)、インターネットといったネットワーク131を介して、コンピュータ123に有線で転送し、コンピュータ101において、内蔵するハードディスク102などに格納させるようにすることができる。
【0174】
本明細書における媒体とは、これら全ての媒体を含む広義の概念を意味するものである。
【0175】
また、本明細書において、媒体により提供されるプログラムを記述するステップは、必ずしもフローチャートとして記載された順序に沿って時系列に処理する必要はなく、並列的あるいは個別に実行される処理(例えば、並列処理あるいはオブジェクトによる処理)も含むものである。
【0176】
次に、図21は、図20のコンピュータ101の構成例を示している。
【0177】
コンピュータ101は、図21に示すように、CPU(Central Processing Unit)142を内蔵している。CPU142には、バス141を介して、入出力インタフェース145が接続されており、CPU142は、入出力インタフェース145を介して、ユーザによって、キーボードやマウス等で構成される入力部147が操作されることにより指令が入力されると、それにしたがって、図20(A)の半導体メモリ103に対応するROM(Read Only Memory)143に格納されているプログラムを実行する。あるいは、また、CPU142は、ハードディスク102に格納されているプログラム、衛星122若しくはネットワーク131から転送され、通信部148で受信されてハードディスク102にインストールされたプログラム、またはドライブ149に装着されたフロッピディスク111、CD-ROM112、MOディスク113、DVD114、若しくは磁気ディスク115から読み出されてハードディスク102にインストールされたプログラムを、RAM(Random Access Memory)144にロードして実行する。そして、CPU142は、その処理結果を、例えば、入出力インタフェース145を介して、LCD(Liquid CryStal Display)等で構成される表示部146に、必要に応じて出力する。
【0178】
なお、本実施の形態では、画像の解像度を向上させる予測係数を求めるようにしたが、その他、例えば、前述したように、S/Nやぼけ等を改善する予測係数を求めるようにすることも可能である。即ち、生徒データとして、教師データのS/Nを劣化させたものや、教師データをぼかしたものを用いて学習することにより、S/Nやぼけを改善する予測係数を求めることができる。
【0179】
また、本実施の形態では、画像を処理の対象としたが、本発明は、その他、例えば、音声等を処理の対象とすることも可能である。
【0180】
さらに、本実施の形態では、積メモリ回路32において、乗算回路31が出力するSD画素どうしの乗算値すべてを記憶させるようにしたが、積メモリ回路32には、各クラスごとの行列Aの各成分となっているSD画素どうしの乗算値のうち、足し込みが2回以上行われるもののみを記憶させるようにすることができる。なお、この場合、足し込みが1回しか行われない乗算値は、図8において点線で示すように、乗算回路31から正規方程式加算回路33に、直接供給するようにすれば良い。また、足し込みが2回以上行われるSD画素p#nとp#mの乗算値の検出は、例えば、図16で説明した、変数Mp_pointer[n][m]および変数Offset[n][m]に初期値をセットするセット処理のステップS38において、変数Mp_pointer[n][m]に対して、値がセットされる回数をカウントすることで行うことができる。即ち、ステップS38において、値が複数回セットされる変数Mp_pointer[n][m]のインデックスn,mによって特定されるSD画素p#nとp#mの乗算値は、足し込みが2回以上行われる。
【0181】
また、本実施の形態では、説明を簡単にするために、教師データとして、1フレームのHD画像を用いるようにしたが、教師データとしては、その他、例えば、複数フレームのHD画像を用いることも可能である。複数フレームのHD画像を教師データとして用いる場合には、図15に示したフローチャートにおいて、ステップS21およびS22の処理を行った後、各フレームのHD画像について、ステップS23およびS24の処理を繰り返し行い、その後、ステップS25の処理を行うようにすれば良い。
【0182】
さらに、本実施の形態では、1フレームのHD画像とSD画像を、教師データと生徒データとして、一度に用いて、図15のステップS23およびS24の処理を行うようにしたが、この場合、SD画素どうしの乗算値を記憶する積メモリ回路32としては、1フレームのSD画素の画素数と、予測タップを構成するSD画素の画素数とを乗算した値に比例する容量を有するものが必要となる。即ち、積メモリ回路32に要求される容量は、図15のステップS23およびS24の処理を一度に行う対象とする教師データ(生徒データ)のデータ量に比例する。従って、積メモリ回路32の容量は、図15のステップS23およびS24の処理を一度に行う対象とする教師データの数を少なくすることで(例えば、教師データとするHD画像のフレームを、幾つかのブロックに分割して、各ブロックについて、図15のステップS23およびS24の処理を繰り返し行うようにすることで)低減することができる。
【0183】
【発明の効果】
以上の如く、本発明によれば、所定の教師データを線形予測するのに用いる生徒データのうちの任意の2つの乗算値が演算され、その乗算値が、それを求めるのに用いた2つの生徒データどうしの相対的な位置関係ごとに記憶される。そして、その記憶された乗算値を積算することにより、予測係数を求めるための正規方程式が生成される。従って、積算の対象となる乗算値を求めるための乗算回数を少なくすることができ、その結果、装置の小型化、あるいは処理の高速化を図ることが可能となる。
【図面の簡単な説明】
【図1】従来の学習装置の一例の構成を示すブロック図である。
【図2】図1の垂直間引きフィルタ2および水平間引きフィルタ3の処理を説明するための図である。
【図3】図1の正規方程式加算回路7の構成例を示すブロック図である。
【図4】予測タップを構成するSD画素を示す図である。
【図5】図3の正規方程式構成部12hの構成例を示すブロック図である。
【図6】図1の学習装置による正規方程式構成処理を説明するためのフローチャートである。
【図7】図6のステップS16の処理を説明するための図である。
【図8】本発明を適用した学習装置の一実施の形態の構成例を示すブロック図である。
【図9】図8の乗算回路31の処理を説明するための図である。
【図10】図8の積メモリ回路32の構成例を示すブロック図である。
【図11】図8の積メモリ回路32の構成例を示すブロック図である。
【図12】図8の正規方程式加算回路33の構成例を示すブロック図である。
【図13】図12の正規方程式構成部12hの構成例を示すブロック図である。
【図14】積メモリ回路32に対するアドレッシングを説明するための図である。
【図15】図8の学習装置の処理を説明するためのフローチャートである。
【図16】図15のステップS21の処理の詳細を説明するためのフローチャートである。
【図17】図15のステップS23の処理の詳細を説明するためのフローチャートである。
【図18】図15のステップS24の処理の詳細を説明するためのフローチャートである。
【図19】積メモリ回路32に必要な積メモリの数を説明するための図である。
【図20】本発明を適用した媒体を説明するための図である。
【図21】図20のコンピュータ101の構成例を示すブロック図である。
【符号の説明】
1 フレームメモリ, 2 垂直間引きフィルタ, 3 水平間引きフィルタ, 4 フレームメモリ, 5 クラスタップ構成回路, 6 クラス分類回路, 8 予測係数決定回路, 9 メモリ, 31 乗算回路, 32 積メモリ回路, 33 正規方程式加算回路, 411乃至419 積メモリ, 42 読み書き制御部, 51 読み出し回路, 521乃至52H 正規方程式構成部, 61 左辺メモリ, 62 右辺メモリ, 101 コンピュータ, 102 ハードディスク, 103 半導体メモリ, 111 フロッピーディスク, 112 CD-ROM, 113 MOディスク, 114 DVD, 115 磁気ディスク, 116 半導体メモリ, 121 ダウンロードサイト, 122衛星, 131 ネットワーク, 141 バス, 142 CPU, 143 ROM, 144 RAM, 145 入出力インタフェース, 146 表示部,147 入力部, 148 通信部, 149 ドライブ

Claims (8)

  1. 第1のデータを第2のデータから線形予測するときに、前記第2のデータと乗算される予測係数を学習する学習装置であって、
    前記予測係数の学習のための教師となる前記第1のデータである教師データから、生徒となる前記第2のデータである生徒データを生成する生徒データ生成手段と、
    所定の教師データを線形予測するのに用いる前記生徒データのうちの任意の2つの乗算値を演算する乗算手段と、
    前記乗算値を、それを求めるのに用いた2つの生徒データどうしの相対的な位置関係ごとに記憶する記憶手段と、
    前記記憶手段に記憶された前記乗算値を積算することにより、前記予測係数を求めるための正規方程式を生成する正規方程式生成手段と、
    前記正規方程式を解くことにより、前記予測係数を求める予測係数算出手段と
    を含学習装置。
  2. 注目している注目教師データの位置に対応する位置の周辺にある前記生徒データを抽出する抽出手段と、
    前記抽出手段によって抽出された前記生徒データに基づいて、前記注目教師データを、複数のクラスのうちのいずれかに分類し、そのクラスに対応するクラスコードを出力するクラス分類手段と
    をさらに含み、
    前記正規方程式生成手段は、前記クラスごとに、前記正規方程式を生成し、
    前記予測係数算出手段は、前記クラスごとの予測係数を求める
    求項1に記載の学習装置。
  3. 前記記憶手段は、前記正規方程式生成手段が2回以上積算する前記乗算値のみを記憶する
    求項1に記載の学習装置。
  4. 前記第1および第2のデータは、画像データである
    求項1に記載の学習装置。
  5. 前記第2のデータは、前記第1のデータよりもS/N(Signal to Noise Ratio)の劣化した画像データである
    求項4に記載の学習装置。
  6. 前記第2のデータは、前記第1のデータよりも画素数の少ない画像データである
    求項4に記載の学習装置。
  7. 第1のデータを第2のデータから線形予測するときに、前記第2データと乗算される予測係数を学習する学習装置の学習方法であって、
    前記学習装置が、
    前記予測係数の学習のための教師となる前記第1のデータである教師データから、生徒となる前記第2のデータである生徒データを生成する生徒データ生成ステップと、
    所定の教師データを線形予測するのに用いる前記生徒データのうちの任意の2つの乗算値を演算する乗算ステップと、
    前記乗算値を、それを求めるのに用いた2つの生徒データどうしの相対的な位置関係ごとに記憶する記憶ステップと、
    前記記憶ステップで記憶された前記乗算値を積算することにより、前記予測係数を求めるための正規方程式を生成する正規方程式生成ステップと、
    前記正規方程式を解くことにより、前記予測係数を求める予測係数算出ステップと
    を含学習方法。
  8. 第1のデータを第2のデータから線形予測するときに、前記第2データと乗算される予測係数を学習する学習処理をコンピュータに実行させるためのプログラムが記録された記録媒体であって、
    前記予測係数の学習のための教師となる前記第1のデータである教師データから、生徒となる前記第2のデータである生徒データを生成する生徒データ生成ステップと、
    所定の教師データを線形予測するのに用いる前記生徒データのうちの任意の2つの乗算値を演算する乗算ステップと、
    前記乗算値を、それを求めるのに用いた2つの生徒データどうしの相対的な位置関係ごとに記憶する記憶ステップと、
    前記記憶ステップで記憶された前記乗算値を積算することにより、前記予測係数を求めるための正規方程式を生成する正規方程式生成ステップと、
    前記正規方程式を解くことにより、前記予測係数を求める予測係数算出ステップと
    を含む前記学習処理を、コンピュータに実行させるためのプログラムが記録された記録媒体。
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