JPH08212031A - 画像表現方法およびインターフェース装置およびプリンタ装置 - Google Patents
画像表現方法およびインターフェース装置およびプリンタ装置Info
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- JPH08212031A JPH08212031A JP7015734A JP1573495A JPH08212031A JP H08212031 A JPH08212031 A JP H08212031A JP 7015734 A JP7015734 A JP 7015734A JP 1573495 A JP1573495 A JP 1573495A JP H08212031 A JPH08212031 A JP H08212031A
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Abstract
(57)【要約】
【目的】 多値データは１画素８ビット、２値画像後の
データは１画素１ビットで表現するようにし、もって、
メモリ記憶容量を減らし、かつ、転送効率を向上させ
る。 【構成】 ｎビットの画像データにおいて、ｎビットの
うち１ビット（ｂ８）を多値データか２値データかを示
すフラグ（ｂ８）とし、このフラグ（ｂ８）が多値デー
タを示すときは、前記フラグ以外の（ｎ−１）ビット
（ｂ０〜ｂ７）で１画素の階調を表現し、前記フラグ
（ｂ８）が２値データを示すときは、前記フラグ以外の
（ｎ−１）ビット（ｂ０〜ｂ７）で（ｎ−１）画素の状
態を表現する。
データは１画素１ビットで表現するようにし、もって、
メモリ記憶容量を減らし、かつ、転送効率を向上させ
る。 【構成】 ｎビットの画像データにおいて、ｎビットの
うち１ビット（ｂ８）を多値データか２値データかを示
すフラグ（ｂ８）とし、このフラグ（ｂ８）が多値デー
タを示すときは、前記フラグ以外の（ｎ−１）ビット
（ｂ０〜ｂ７）で１画素の階調を表現し、前記フラグ
（ｂ８）が２値データを示すときは、前記フラグ以外の
（ｎ−１）ビット（ｂ０〜ｂ７）で（ｎ−１）画素の状
態を表現する。
Description
【０００１】
【産業上の利用分野】本発明は、画像データの表現方
法、及び、該表現方法によって表現された画像データを
通常のデータフォーマットに変換するインターフェース
装置、及び、該インターフェース装置を搭載したプリン
タ装置に関する。より具体的には、コンピュータよりプ
リンタへ画像データを転送する際の画像データ構成、及
び、インターフェース装置、及び、該インターフェース
装置を搭載して前記画像データを記録することのできる
記録装置に関する。
法、及び、該表現方法によって表現された画像データを
通常のデータフォーマットに変換するインターフェース
装置、及び、該インターフェース装置を搭載したプリン
タ装置に関する。より具体的には、コンピュータよりプ
リンタへ画像データを転送する際の画像データ構成、及
び、インターフェース装置、及び、該インターフェース
装置を搭載して前記画像データを記録することのできる
記録装置に関する。
【０００２】
【従来の技術】従来、インターフェース装置はコンピュ
ータなどの上位装置が出力する画像データをメモリに一
時記憶してプリンタなどの下位装置に転送するようにな
っている。このようなインターフェース装置が転送する
画像データとしては、画像を形成する多数の画素がそれ
ぞれ２値で表現された文字などの２値データや、画像を
形成する多数の画素がそれぞれ多値で表現された絵柄な
どの多値データや、２値データと多値データが混在した
ものがある。しかし、このようなインターフェース装置
では２値データも多値データも１画素に対して、例え
ば、８ビットで表現している。
ータなどの上位装置が出力する画像データをメモリに一
時記憶してプリンタなどの下位装置に転送するようにな
っている。このようなインターフェース装置が転送する
画像データとしては、画像を形成する多数の画素がそれ
ぞれ２値で表現された文字などの２値データや、画像を
形成する多数の画素がそれぞれ多値で表現された絵柄な
どの多値データや、２値データと多値データが混在した
ものがある。しかし、このようなインターフェース装置
では２値データも多値データも１画素に対して、例え
ば、８ビットで表現している。
【０００３】
【発明が解決しようとする課題】上述のように、従来の
インターフェース装置では、２値データも多値データも
一画素に対して、例えば、８ビットで表現しており、そ
のため、特に、２値データの画像表現において、メモリ
に画像を記憶する時のメモリ容量が必要以上に大きくな
り、また、データ転送を行う時の転送レートを高く設定
することになる等の問題があった。
インターフェース装置では、２値データも多値データも
一画素に対して、例えば、８ビットで表現しており、そ
のため、特に、２値データの画像表現において、メモリ
に画像を記憶する時のメモリ容量が必要以上に大きくな
り、また、データ転送を行う時の転送レートを高く設定
することになる等の問題があった。
【０００４】
【課題を解決するための手段】本発明は、上記課題を解
決するために、（１）ｎビットの画像データにおいて、
ｎビットのうち１ビットを多値データか２値データかを
示すフラグとし、前記フラグが多値データを示すとき
は、前記フラグ以外の（ｎ−１）ビットで１画素の階調
を表現し、前記フラグが２値データを示すときは、前記
フラグ以外の（ｎ−１）ビットで（ｎ−１）画素の状態
を表現する画像表現方法、或いは、（２）ｎビットのう
ち１ビットを多値データか２値データかを示すフラグと
し、前記フラグが多値データを示すときは、前記フラグ
以外の（ｎ−１）ビットで１画素の階調を表現し、前記
フラグが２値データを示すときは、前記フラグ以外の
（ｎ−１）ビットで（ｎ−１）画素の状態を表現する画
像表現方法で表現された画像データを、通常のデータフ
ォーマットに変換するデータ変換部（１０１）を有する
インターフェース装置、更には、（３）前記（２）にお
いて、前記データ変換部（１０１）が、コントロール信
号生成部（２００）と、入力された１ラインの画像デー
タを一時蓄えるラインメモリ（２０１）と、前記コント
ロール信号生成部が出力する／ＣＬＫＥＮ信号に従って
前記ラインメモリの出力を保持する第１のフリップフロ
ップ（２０２）と、前記コントロール信号生成部が出力
する／ＣＬＫＥＮ信号に従って前記第１のフリップフロ
ップの出力を保持する第２のフリップフロップ（２０
３）と、前記コントロール信号生成部が出力するＳＥＬ
信号に従って前記ラインメモリと前記第１のフリップフ
ロップと前記第２のフリップフロップの出力データの中
から１つのデータを選択して出力する選択部（２０４）
と、前記コントロール信号生成部が出力するＣＮＴ信号
に従って前記選択部の出力データから通常のフォーマッ
トのデータを生成するデータ生成部（２０５）とから構
成されていること、更には、（４）前記（２）におい
て、前記データ変換部（１０１）が、コントロール信号
生成部（５００）と、入力された１ラインの画像データ
を一時蓄えるラインメモリ（２０１）と、前記コントロ
ール信号生成部が出力する／ＣＬＫＥＮ信号に従って前
記ラインメモリの出力を保持する第１のフリップフロッ
プ（２０２）と、前記コントロール信号生成部が出力す
る／ＣＬＫＥＮ信号に従って前記第１のフリップフロッ
プの出力を保持する第２のフリップフロップ（２０３）
と、前記コントロール信号生成部が出力するＳＥＬ信号
に従って前記ラインメモリと前記第１のフリップフロッ
プと前記第２のフリップフロップの出力データのそれぞ
れ３つのフラグの中から１つを選択して出力する選択部
（５０１）と、前記コントロール信号生成部が出力する
ＣＮＴ信号に従って前記第２のフリップフロップの出力
データから通常のフォーマットのデータを生成するデー
タ生成部（２０５）とから構成されていること、更に
は、（５）前記（２）において、前記データ変換部（１
０１）が、コントロール信号生成部（６００）と、入力
された画像データのうち、フラグ以外のビットを保持す
る第１のフリップフロップ（６０１）と、該第１のフリ
ップフロップの出力と入力されたフラグを１つの画像デ
ータとして１ライン分蓄えるラインメモリ（２０１）
と、前記コントロール信号生成部が出力する／ＣＬＫＥ
Ｎ信号に従って前記ラインメモリの出力を保持する第２
のフリップフロップ（２０２）と、前記コントロール信
号生成部が出力するＳＥＬ信号に従って前記ラインメモ
リと前記第２のフリップフロップの出力データの中から
１つのデータを選択して出力する選択部（６０２）と、
前記コントロール信号生成部が出力するＣＮＴ信号に従
って前記選択部の出力データから通常のフォーマットの
データを生成するデータ生成部（２０５）とから構成さ
れていること、更には、（６）前記（２）において、前
記データ変換部（１０１）が、コントロール信号生成部
（７００）と、入力された画像データのうち、フラグ以
外のビットを保持する第１のフリップフロップ（６０
１）と、前記第１のフリップフロップの出力と入力され
たフラグを１つの画像データとして１ライン分蓄えるラ
インメモリ（２０１）と、前記コントロール信号生成部
が出力する／ＣＬＫＥＮ信号に従って前記ラインメモリ
の出力を保持する第２のフリップフロップ（２０２）
と、前記コントロール信号生成部が出力するＳＥＬ信号
に従って前記ラインメモリと前記第２のフリップフロッ
プの出力データのそれぞれ２つのフラグの中から１つを
選択して出力する選択部（７０１）と、前記コントロー
ル信号生成部が出力するＣＮＴ信号に従って前記第２の
フリップフロップの出力データから通常のフォーマット
のデータを生成するデータ生成部（２０５）とから構成
されていること、更には、（７）前記（２）又は（３）
又は（４）又は（５）又は（６）において、前記データ
生成手段（２０５）が、コントロール信号生成部が出力
するＣＮＴ信号に従い、入力されたｎビットデータのう
ちフラグでない（ｎ−１）ビットから１ビットを選択し
て出力する第１の選択部（３００）と、フラグに従っ
て、入力されたｎビットデータのうちのフラグでない
（ｎ−１）ビットのデータか前記第１の選択部の出力を
選択して出力する（ｎ−１）個の選択部（３０１，３０
２，３０３，３０４，３０５，３０６，３０７，３０
８）とから構成されていること、更には、（８）前記
（２）又は（３）又は（４）又は（５）又は（６）にお
いて、前記ラインメモリが、ＦＩＦＯ（Ｆirst Ｉn Ｆi
rst Ｏut）構造のメモリであること、更には、（９）ｎ
ビットのうち１ビットを多値データか２値データかを示
すフラグとし、前記フラグが多値データを示すときは、
前記フラグ以外の（ｎ−１）ビットで１画素の階調を表
現し、前記フラグが２値データを示すときは、前記フラ
グ以外の（ｎ−１）ビットで（ｎ−１）画素の状態を表
現された画像データを、通常のデータフォーマットに変
換するデータ変換部を有するインターフェース装置を有
する記録装置を特徴としたものである。
決するために、（１）ｎビットの画像データにおいて、
ｎビットのうち１ビットを多値データか２値データかを
示すフラグとし、前記フラグが多値データを示すとき
は、前記フラグ以外の（ｎ−１）ビットで１画素の階調
を表現し、前記フラグが２値データを示すときは、前記
フラグ以外の（ｎ−１）ビットで（ｎ−１）画素の状態
を表現する画像表現方法、或いは、（２）ｎビットのう
ち１ビットを多値データか２値データかを示すフラグと
し、前記フラグが多値データを示すときは、前記フラグ
以外の（ｎ−１）ビットで１画素の階調を表現し、前記
フラグが２値データを示すときは、前記フラグ以外の
（ｎ−１）ビットで（ｎ−１）画素の状態を表現する画
像表現方法で表現された画像データを、通常のデータフ
ォーマットに変換するデータ変換部（１０１）を有する
インターフェース装置、更には、（３）前記（２）にお
いて、前記データ変換部（１０１）が、コントロール信
号生成部（２００）と、入力された１ラインの画像デー
タを一時蓄えるラインメモリ（２０１）と、前記コント
ロール信号生成部が出力する／ＣＬＫＥＮ信号に従って
前記ラインメモリの出力を保持する第１のフリップフロ
ップ（２０２）と、前記コントロール信号生成部が出力
する／ＣＬＫＥＮ信号に従って前記第１のフリップフロ
ップの出力を保持する第２のフリップフロップ（２０
３）と、前記コントロール信号生成部が出力するＳＥＬ
信号に従って前記ラインメモリと前記第１のフリップフ
ロップと前記第２のフリップフロップの出力データの中
から１つのデータを選択して出力する選択部（２０４）
と、前記コントロール信号生成部が出力するＣＮＴ信号
に従って前記選択部の出力データから通常のフォーマッ
トのデータを生成するデータ生成部（２０５）とから構
成されていること、更には、（４）前記（２）におい
て、前記データ変換部（１０１）が、コントロール信号
生成部（５００）と、入力された１ラインの画像データ
を一時蓄えるラインメモリ（２０１）と、前記コントロ
ール信号生成部が出力する／ＣＬＫＥＮ信号に従って前
記ラインメモリの出力を保持する第１のフリップフロッ
プ（２０２）と、前記コントロール信号生成部が出力す
る／ＣＬＫＥＮ信号に従って前記第１のフリップフロッ
プの出力を保持する第２のフリップフロップ（２０３）
と、前記コントロール信号生成部が出力するＳＥＬ信号
に従って前記ラインメモリと前記第１のフリップフロッ
プと前記第２のフリップフロップの出力データのそれぞ
れ３つのフラグの中から１つを選択して出力する選択部
（５０１）と、前記コントロール信号生成部が出力する
ＣＮＴ信号に従って前記第２のフリップフロップの出力
データから通常のフォーマットのデータを生成するデー
タ生成部（２０５）とから構成されていること、更に
は、（５）前記（２）において、前記データ変換部（１
０１）が、コントロール信号生成部（６００）と、入力
された画像データのうち、フラグ以外のビットを保持す
る第１のフリップフロップ（６０１）と、該第１のフリ
ップフロップの出力と入力されたフラグを１つの画像デ
ータとして１ライン分蓄えるラインメモリ（２０１）
と、前記コントロール信号生成部が出力する／ＣＬＫＥ
Ｎ信号に従って前記ラインメモリの出力を保持する第２
のフリップフロップ（２０２）と、前記コントロール信
号生成部が出力するＳＥＬ信号に従って前記ラインメモ
リと前記第２のフリップフロップの出力データの中から
１つのデータを選択して出力する選択部（６０２）と、
前記コントロール信号生成部が出力するＣＮＴ信号に従
って前記選択部の出力データから通常のフォーマットの
データを生成するデータ生成部（２０５）とから構成さ
れていること、更には、（６）前記（２）において、前
記データ変換部（１０１）が、コントロール信号生成部
（７００）と、入力された画像データのうち、フラグ以
外のビットを保持する第１のフリップフロップ（６０
１）と、前記第１のフリップフロップの出力と入力され
たフラグを１つの画像データとして１ライン分蓄えるラ
インメモリ（２０１）と、前記コントロール信号生成部
が出力する／ＣＬＫＥＮ信号に従って前記ラインメモリ
の出力を保持する第２のフリップフロップ（２０２）
と、前記コントロール信号生成部が出力するＳＥＬ信号
に従って前記ラインメモリと前記第２のフリップフロッ
プの出力データのそれぞれ２つのフラグの中から１つを
選択して出力する選択部（７０１）と、前記コントロー
ル信号生成部が出力するＣＮＴ信号に従って前記第２の
フリップフロップの出力データから通常のフォーマット
のデータを生成するデータ生成部（２０５）とから構成
されていること、更には、（７）前記（２）又は（３）
又は（４）又は（５）又は（６）において、前記データ
生成手段（２０５）が、コントロール信号生成部が出力
するＣＮＴ信号に従い、入力されたｎビットデータのう
ちフラグでない（ｎ−１）ビットから１ビットを選択し
て出力する第１の選択部（３００）と、フラグに従っ
て、入力されたｎビットデータのうちのフラグでない
（ｎ−１）ビットのデータか前記第１の選択部の出力を
選択して出力する（ｎ−１）個の選択部（３０１，３０
２，３０３，３０４，３０５，３０６，３０７，３０
８）とから構成されていること、更には、（８）前記
（２）又は（３）又は（４）又は（５）又は（６）にお
いて、前記ラインメモリが、ＦＩＦＯ（Ｆirst Ｉn Ｆi
rst Ｏut）構造のメモリであること、更には、（９）ｎ
ビットのうち１ビットを多値データか２値データかを示
すフラグとし、前記フラグが多値データを示すときは、
前記フラグ以外の（ｎ−１）ビットで１画素の階調を表
現し、前記フラグが２値データを示すときは、前記フラ
グ以外の（ｎ−１）ビットで（ｎ−１）画素の状態を表
現された画像データを、通常のデータフォーマットに変
換するデータ変換部を有するインターフェース装置を有
する記録装置を特徴としたものである。
【０００５】
【作用】多値データは１画素８ビット、２値画像領域間
のデータは１画素１ビットで表現するようにし、もっ
て、メモリ記憶容量を減らし、かつ、転送効率を向上さ
せる。請求項１では、上記の画像表現を用いることによ
り、メモリなどに画像を記憶するときのメモリ容量を大
幅に減らし、また、データ転送を行うときの実効的な転
送レートを低く設定することを可能とする。請求項２で
は、上記の画像表現方法で表現された画像データを従来
のプリンタなどの出力装置に画像を出力することができ
るインターフェース装置を提供する。請求項３,４,５,
６では、上記の画像表現方法で表現された画像データを
従来のプリンタなどの出力装置に画像出力することがで
きるインターフェース装置を提供する。請求項７,８で
は、上記の画像表現方法で表現された画像データを従来
のプリンタなどの出力装置に画像出力することのできる
小規模、低コストなインターフェース装置を提供する。
請求項９では、上記の画像表現方法で表現された画像デ
ータを直接出力でき、高速動作が可能なプリンタを提供
する。
のデータは１画素１ビットで表現するようにし、もっ
て、メモリ記憶容量を減らし、かつ、転送効率を向上さ
せる。請求項１では、上記の画像表現を用いることによ
り、メモリなどに画像を記憶するときのメモリ容量を大
幅に減らし、また、データ転送を行うときの実効的な転
送レートを低く設定することを可能とする。請求項２で
は、上記の画像表現方法で表現された画像データを従来
のプリンタなどの出力装置に画像を出力することができ
るインターフェース装置を提供する。請求項３,４,５,
６では、上記の画像表現方法で表現された画像データを
従来のプリンタなどの出力装置に画像出力することがで
きるインターフェース装置を提供する。請求項７,８で
は、上記の画像表現方法で表現された画像データを従来
のプリンタなどの出力装置に画像出力することのできる
小規模、低コストなインターフェース装置を提供する。
請求項９では、上記の画像表現方法で表現された画像デ
ータを直接出力でき、高速動作が可能なプリンタを提供
する。
【０００６】
【実施例】図１は、通常よく扱われるプリンティングイ
メージを示したものであり、多値画像領域（斜線部１）
と２値画像領域（白地部２）が混在する。多値画像領域
１の画像データはいわゆる中間調のデータであり、例え
ば、８ビットで表現される。これに対し、２値画像領域
２の１画素の画像データは白か黒を表し、１ビットで表
現することができる。このような画像データをコンピュ
ータからプリンタへデータ転送するにはデータ転送レー
トの低減のためにも多値画像領域１のデータは１画素８
ビット、２値画像領域２のデータは１画素１ビットで転
送するほうが効率がよい。
メージを示したものであり、多値画像領域（斜線部１）
と２値画像領域（白地部２）が混在する。多値画像領域
１の画像データはいわゆる中間調のデータであり、例え
ば、８ビットで表現される。これに対し、２値画像領域
２の１画素の画像データは白か黒を表し、１ビットで表
現することができる。このような画像データをコンピュ
ータからプリンタへデータ転送するにはデータ転送レー
トの低減のためにも多値画像領域１のデータは１画素８
ビット、２値画像領域２のデータは１画素１ビットで転
送するほうが効率がよい。
【０００７】本発明では、効率のよい画像データの記憶
および転送を行うために、図２のような画像データフォ
ーマット１０とする。つまり、１データ９ビット構造
で、その最上位ビット（ｂ８）を２値画像データか多値
画像データかを示すフラグとし、ｂ８が１のときは最上
位ビット以外の８ビット（ｂ０〜ｂ７）は１画素の階調
を表す多値画像データとし、ｂ８が０の時は最上位ビッ
ト以外の８ビット（ｂ０〜ｂ７）はそれぞれ１ビットが
１画素の２値画像を表し、例えば、それぞれのビットが
０の時は黒を、１の時は白を表すものとする。このデー
タ構造を採用することにより２値画像では１つのデータ
で８画素分を表現することができるので、２値画像と多
値画像の混在した画像をメモリなどに記憶するときのメ
モリ容量を大幅に減らすことができ、また、データ転送
を行うときの実質的な転送レートを低く設定することが
できる。
および転送を行うために、図２のような画像データフォ
ーマット１０とする。つまり、１データ９ビット構造
で、その最上位ビット（ｂ８）を２値画像データか多値
画像データかを示すフラグとし、ｂ８が１のときは最上
位ビット以外の８ビット（ｂ０〜ｂ７）は１画素の階調
を表す多値画像データとし、ｂ８が０の時は最上位ビッ
ト以外の８ビット（ｂ０〜ｂ７）はそれぞれ１ビットが
１画素の２値画像を表し、例えば、それぞれのビットが
０の時は黒を、１の時は白を表すものとする。このデー
タ構造を採用することにより２値画像では１つのデータ
で８画素分を表現することができるので、２値画像と多
値画像の混在した画像をメモリなどに記憶するときのメ
モリ容量を大幅に減らすことができ、また、データ転送
を行うときの実質的な転送レートを低く設定することが
できる。
【０００８】しかし、通常、プリンタなどの出力機から
画像データを出力するときは、２値画像データも８ビッ
ト表現（例えば、白は２５５、黒は０）になっている必
要がある。すなわち、図２のようなデータフォーマット
で転送される画像データをプリンタ出力するためには、
すべての画素について１画素８ビットのデータに変換し
なければならない。このため、図３に示すように、コン
ピュータ１００とプリンタ１０２の間にデータ変換部
（インターフェース装置）１０１が必要となる。以下、
このデータ変換部１０１について説明する。
画像データを出力するときは、２値画像データも８ビッ
ト表現（例えば、白は２５５、黒は０）になっている必
要がある。すなわち、図２のようなデータフォーマット
で転送される画像データをプリンタ出力するためには、
すべての画素について１画素８ビットのデータに変換し
なければならない。このため、図３に示すように、コン
ピュータ１００とプリンタ１０２の間にデータ変換部
（インターフェース装置）１０１が必要となる。以下、
このデータ変換部１０１について説明する。
【０００９】図４は、図３に示したデータ変換部１０１
の一実施例（請求項３）を説明するための図で、図中、
２００はデータ変換部１０１の各構成要素をコントロー
ルする信号を生成するコントロール信号生成部、２０１
はラインメモリ、２０２，２０３はクロックイネーブル
入力付きのフリップフロップ、２０４はセレクタ、２０
５はデータ生成部である。このデータ変換部１０１に
は、図２に示すフォーマットの画像データＤｉｎ［Ｄｉ
ｎ８，Ｄｉｎ７，…，Ｄｉｎ０］と、制御信号としてラ
インのスタートを示す／ＬＳＹＮＣと、入力データの有
効領域を示す／ＩＬＧＡＴＥと、データ出力を行う範囲
を示す／ＯＬＧＡＴＥが入力され、通常フォーマットの
画像データＤｏｕｔ［Ｄｏｕｔ７，Ｄｏｕｔ６，…，Ｄ
ｏｕｔ０］が出力される。
の一実施例（請求項３）を説明するための図で、図中、
２００はデータ変換部１０１の各構成要素をコントロー
ルする信号を生成するコントロール信号生成部、２０１
はラインメモリ、２０２，２０３はクロックイネーブル
入力付きのフリップフロップ、２０４はセレクタ、２０
５はデータ生成部である。このデータ変換部１０１に
は、図２に示すフォーマットの画像データＤｉｎ［Ｄｉ
ｎ８，Ｄｉｎ７，…，Ｄｉｎ０］と、制御信号としてラ
インのスタートを示す／ＬＳＹＮＣと、入力データの有
効領域を示す／ＩＬＧＡＴＥと、データ出力を行う範囲
を示す／ＯＬＧＡＴＥが入力され、通常フォーマットの
画像データＤｏｕｔ［Ｄｏｕｔ７，Ｄｏｕｔ６，…，Ｄ
ｏｕｔ０］が出力される。
【００１０】図４に示したデータ変換部１０１の各構成
要素の機能について説明すると、ラインメモリ２０１は
ＦＩＦＯ（Ｆrist Ｉn Ｆirst Ｏut）構造のラインメモ
リであり、ライトイネーブル／ＷＥが“Ｌ”のとき、９
ビットデータ入力Ｄ［Ｄ８，Ｄ７，…，Ｄ０］の内容が
メモリに書き込まれ、同時にライトアドレスカウンタが
インクリメントされる。／ＷＥが“Ｈ”のときメモリへ
の書き込みは禁止され、ライトアドレスカウンタは停止
する。ライトリセット入力／ＷＲＥＳが“Ｌ”のとき、
ライトアドレスカウンタがイニシャライズされる。これ
らライトに関する動作はすべてＷＣＫの立ち上がりに同
期して行われる。リードイネーブル入力／ＲＥが“Ｌ”
のとき、メモリの内容が９ビットデータ出力Ｑ［Ｑ８，
Ｑ７，…，Ｑ０］に出力され、同時にリードアドレスカ
ウンタがインクリメントされる。／ＲＥが“Ｈ”のと
き、メモリからの読み出しは禁止され、リードアドレス
カウンタは停止する。また、出力は、ハイインピーダン
スとなる。リードリセット入力／ＲＲＥＳが“Ｌ”のと
き、リードアドレスカウンタがイニシャライズされる。
これらリードに関する動作はすべてＲＣＫの立ち上がり
に同期して行われる。本実施例では、ラインメモリのリ
ードおよびライトは、順番に行われるのでランダムアク
セスを行う必要がない。このためＳＲＡＭなどのメモリ
を用いるよりＦＩＦＯ構造のメモリを用いる方がアドレ
ス信号の生成が不要となり回路の小型化、低コスト化を
はかることができる。
要素の機能について説明すると、ラインメモリ２０１は
ＦＩＦＯ（Ｆrist Ｉn Ｆirst Ｏut）構造のラインメモ
リであり、ライトイネーブル／ＷＥが“Ｌ”のとき、９
ビットデータ入力Ｄ［Ｄ８，Ｄ７，…，Ｄ０］の内容が
メモリに書き込まれ、同時にライトアドレスカウンタが
インクリメントされる。／ＷＥが“Ｈ”のときメモリへ
の書き込みは禁止され、ライトアドレスカウンタは停止
する。ライトリセット入力／ＷＲＥＳが“Ｌ”のとき、
ライトアドレスカウンタがイニシャライズされる。これ
らライトに関する動作はすべてＷＣＫの立ち上がりに同
期して行われる。リードイネーブル入力／ＲＥが“Ｌ”
のとき、メモリの内容が９ビットデータ出力Ｑ［Ｑ８，
Ｑ７，…，Ｑ０］に出力され、同時にリードアドレスカ
ウンタがインクリメントされる。／ＲＥが“Ｈ”のと
き、メモリからの読み出しは禁止され、リードアドレス
カウンタは停止する。また、出力は、ハイインピーダン
スとなる。リードリセット入力／ＲＲＥＳが“Ｌ”のと
き、リードアドレスカウンタがイニシャライズされる。
これらリードに関する動作はすべてＲＣＫの立ち上がり
に同期して行われる。本実施例では、ラインメモリのリ
ードおよびライトは、順番に行われるのでランダムアク
セスを行う必要がない。このためＳＲＡＭなどのメモリ
を用いるよりＦＩＦＯ構造のメモリを用いる方がアドレ
ス信号の生成が不要となり回路の小型化、低コスト化を
はかることができる。
【００１１】Ｄフリップフロップ２０２，２０３は、そ
れぞれクロックイネーブル入力／ＣＬＫＥＮが“Ｌ”の
とき９ビットデータ入力Ｄ［Ｄ８，Ｄ７，…，Ｄ０］の
内容を９ビットデータ出力Ｑ［Ｑ８，Ｑ７，…，Ｑ０］
にクロック入力ＣＬＫの立ち上がりに同期して出力し、
／ＣＬＫＥＮが“Ｈ”のときはＱの内容を保持する。セ
レクタ２０４は２ビット入力ＳＥＬ［ＳＥＬ１，ＳＥＬ
０］により９ビット入力Ａ［Ａ８，Ａ７，…Ａ０］，Ｂ
［Ｂ８，Ｂ７，…，Ｂ０］，Ｃ［Ｃ9，Ｃ７，…，Ｃ
０］のなかから１つを選択して９ビット出力Ｙに出力す
る。このとき、ＳＥＬとＹの関係はＳＥＬが０（［０，
０］）のときＡ，１（［０，１］）のときＢ，２
（［１，０］）のときＣ，３（［１，１］）のときオー
ル“Ｌ”である。
れぞれクロックイネーブル入力／ＣＬＫＥＮが“Ｌ”の
とき９ビットデータ入力Ｄ［Ｄ８，Ｄ７，…，Ｄ０］の
内容を９ビットデータ出力Ｑ［Ｑ８，Ｑ７，…，Ｑ０］
にクロック入力ＣＬＫの立ち上がりに同期して出力し、
／ＣＬＫＥＮが“Ｈ”のときはＱの内容を保持する。セ
レクタ２０４は２ビット入力ＳＥＬ［ＳＥＬ１，ＳＥＬ
０］により９ビット入力Ａ［Ａ８，Ａ７，…Ａ０］，Ｂ
［Ｂ８，Ｂ７，…，Ｂ０］，Ｃ［Ｃ9，Ｃ７，…，Ｃ
０］のなかから１つを選択して９ビット出力Ｙに出力す
る。このとき、ＳＥＬとＹの関係はＳＥＬが０（［０，
０］）のときＡ，１（［０，１］）のときＢ，２
（［１，０］）のときＣ，３（［１，１］）のときオー
ル“Ｌ”である。
【００１２】データ生成部２０５は、９ビットデータ入
力Ｄ［Ｄ８，Ｄ７，…，Ｄ０］の最上位ビットＤ８が
“Ｈ”であれば、Ｄの内容を９ビットデータ出力Ｑ［Ｑ
８，Ｑ７，…，Ｑ０］に出力する。Ｄ８が“Ｌ”であり
３ビット入力Ｓ［Ｓ２，Ｓ１，Ｓ０］の値がｎ（ｎ＝
０，１，２，…，７）のときにＤの（ｎ＋１）ビット目
の値に従い、“Ｌ”であれば［０，０，０，０，０，
０，０，０，０］を、“Ｈ”であれば［０，１，１，
１，１，１，１，１，１］を、出力Ｑに出力する。図５
は、データ生成部２０５の内部構成の一実施例（請求項
７）を示す図で、図中、３００は８対１のセレクタ、３
０１，３０２，３０２，３０４，３０５，３０６，３０
７，３０８は２対１のセレクタである。８対１のセレク
タ３００は、［Ｓ２，Ｓ１，Ｓ０］入力に従い、８つの
入力［Ｄ７，…，Ｄ０］の中から１つを選択しＱに出力
する。２対１のマルチプレクサ３０１，３０２，３０
２，３０４，３０５，３０６，３０７，３０８はＳ入力
に従い、入力Ａ，Ｂの中から１つを選択しＹに出力す
る。これらのセレクタの真理値を表１の（ａ）,（ｂ）
に示すが、この構成により先に述べた機能を簡単な回路
構成で実現することができる。
力Ｄ［Ｄ８，Ｄ７，…，Ｄ０］の最上位ビットＤ８が
“Ｈ”であれば、Ｄの内容を９ビットデータ出力Ｑ［Ｑ
８，Ｑ７，…，Ｑ０］に出力する。Ｄ８が“Ｌ”であり
３ビット入力Ｓ［Ｓ２，Ｓ１，Ｓ０］の値がｎ（ｎ＝
０，１，２，…，７）のときにＤの（ｎ＋１）ビット目
の値に従い、“Ｌ”であれば［０，０，０，０，０，
０，０，０，０］を、“Ｈ”であれば［０，１，１，
１，１，１，１，１，１］を、出力Ｑに出力する。図５
は、データ生成部２０５の内部構成の一実施例（請求項
７）を示す図で、図中、３００は８対１のセレクタ、３
０１，３０２，３０２，３０４，３０５，３０６，３０
７，３０８は２対１のセレクタである。８対１のセレク
タ３００は、［Ｓ２，Ｓ１，Ｓ０］入力に従い、８つの
入力［Ｄ７，…，Ｄ０］の中から１つを選択しＱに出力
する。２対１のマルチプレクサ３０１，３０２，３０
２，３０４，３０５，３０６，３０７，３０８はＳ入力
に従い、入力Ａ，Ｂの中から１つを選択しＹに出力す
る。これらのセレクタの真理値を表１の（ａ）,（ｂ）
に示すが、この構成により先に述べた機能を簡単な回路
構成で実現することができる。
【００１３】
【表１】
【００１４】コントロール信号生成部２００は／Ｃ＿Ｒ
Ｅ，／Ｃ＿ＣＬＫＥＮ，Ｃ＿ＳＥＬ［Ｃ−ＳＥＬ１，Ｃ
＿ＳＥＬ０］，Ｃ＿ＣＮＴ［Ｃ＿ＣＮＴ２，Ｃ＿ＣＮＴ
１，Ｃ＿ＣＮＴ０］を出力し、それぞれラインメモリ２
０１の／ＲＥ入力、Ｄフリップフロップ２０２，２０３
の／ＣＬＫＥＮ、セレクタ２０４のＳＥＬ入力、データ
生成部２０５のＣＮＴ入力に導かれる。これらの信号は
〔数１〕に示す論理式に従って出力される。
Ｅ，／Ｃ＿ＣＬＫＥＮ，Ｃ＿ＳＥＬ［Ｃ−ＳＥＬ１，Ｃ
＿ＳＥＬ０］，Ｃ＿ＣＮＴ［Ｃ＿ＣＮＴ２，Ｃ＿ＣＮＴ
１，Ｃ＿ＣＮＴ０］を出力し、それぞれラインメモリ２
０１の／ＲＥ入力、Ｄフリップフロップ２０２，２０３
の／ＣＬＫＥＮ、セレクタ２０４のＳＥＬ入力、データ
生成部２０５のＣＮＴ入力に導かれる。これらの信号は
〔数１〕に示す論理式に従って出力される。
【００１５】
【数１】
【００１６】ここで、“＊”は論理積、“＋”は論理
和、“／”は否定、“：＝”はクロック同期（ＣＬＫの
立ち上がり）の出力であることを示す。図６は、〔数
１〕に示した論理式を回路図にしたもので、図中、４０
０，４０１はＮＯＴ回路、４０２，４０３，４０９，４
１０は反転出力付きのＤフリップフロップ、４０４，４
０５，４０７は２入力のＡＮＤ回路、４０６，４１７は
３入力のＡＮＤ回路、４０８，４１６は３入力のＯＲ回
路、４１１は同期クリア入力付きの３ビットアップカウ
ンタ、４１２，４１３，４１４，４１５は４入力のＡＮ
Ｄ回路で、これらにより、〔数１〕に示した論理式と等
価な動作を行う。また、図７〜９は、図４に示した実施
例のデータ変換部のラインメモリ読み出しから通常フォ
ーマットの画像データ生成までのタイムチャートで、図
７〜９において、４番目のデータ（Ｄ４）から６番目の
データ（Ｄ６）までがフラグが０となっているデータで
ある。また、“Ｄｉ−ｊ”はｉ番目のデータ（Ｄｉ）を
展開して得られる８画素分のデータのうちのｊ番目の画
素を示す。以上のように、このデータ変換部により、図
２のフォーマットで転送されるデータを通常の画像デー
タとして出力できる。
和、“／”は否定、“：＝”はクロック同期（ＣＬＫの
立ち上がり）の出力であることを示す。図６は、〔数
１〕に示した論理式を回路図にしたもので、図中、４０
０，４０１はＮＯＴ回路、４０２，４０３，４０９，４
１０は反転出力付きのＤフリップフロップ、４０４，４
０５，４０７は２入力のＡＮＤ回路、４０６，４１７は
３入力のＡＮＤ回路、４０８，４１６は３入力のＯＲ回
路、４１１は同期クリア入力付きの３ビットアップカウ
ンタ、４１２，４１３，４１４，４１５は４入力のＡＮ
Ｄ回路で、これらにより、〔数１〕に示した論理式と等
価な動作を行う。また、図７〜９は、図４に示した実施
例のデータ変換部のラインメモリ読み出しから通常フォ
ーマットの画像データ生成までのタイムチャートで、図
７〜９において、４番目のデータ（Ｄ４）から６番目の
データ（Ｄ６）までがフラグが０となっているデータで
ある。また、“Ｄｉ−ｊ”はｉ番目のデータ（Ｄｉ）を
展開して得られる８画素分のデータのうちのｊ番目の画
素を示す。以上のように、このデータ変換部により、図
２のフォーマットで転送されるデータを通常の画像デー
タとして出力できる。
【００１７】図１０は、本発明によるデータ変換部１０
１の他の実施例（請求項４）を説明するための図で、図
中、５００は各構成要素のコントロール信号を生成する
コントロール信号生成部、５０１はＳＥＬ［ＳＥＬ１，
ＳＥＬ０］入力信号により３つの入力信号のうち１つを
選択して出力するセレクタで、その他、図４に示した構
成要素と同一のものには、図４の場合と同一の番号を付
し説明を省略する。図１０に示した実施例と図４に示し
た実施例の違いは、セレクタ２０４の代わりにセレクタ
５０１を設け、セレクタ５０１の３つの入力にラインメ
モリ２０１、Ｄフリップフロップ２０２、Ｄフリップフ
ロップ２０３の出力のうちフラグのみを導き、このセレ
クタ５０１の出力をコントロール信号生成部５００のＣ
＿ＦＬＧ入力に導き、Ｄフリップフロップ２０３の出力
をデータ生成部２０５に導くようにしたことである。な
お、本実施例のコントロール信号生成部５００の出力信
号は〔数２〕の論理式に従って出力される。
１の他の実施例（請求項４）を説明するための図で、図
中、５００は各構成要素のコントロール信号を生成する
コントロール信号生成部、５０１はＳＥＬ［ＳＥＬ１，
ＳＥＬ０］入力信号により３つの入力信号のうち１つを
選択して出力するセレクタで、その他、図４に示した構
成要素と同一のものには、図４の場合と同一の番号を付
し説明を省略する。図１０に示した実施例と図４に示し
た実施例の違いは、セレクタ２０４の代わりにセレクタ
５０１を設け、セレクタ５０１の３つの入力にラインメ
モリ２０１、Ｄフリップフロップ２０２、Ｄフリップフ
ロップ２０３の出力のうちフラグのみを導き、このセレ
クタ５０１の出力をコントロール信号生成部５００のＣ
＿ＦＬＧ入力に導き、Ｄフリップフロップ２０３の出力
をデータ生成部２０５に導くようにしたことである。な
お、本実施例のコントロール信号生成部５００の出力信
号は〔数２〕の論理式に従って出力される。
【００１８】
【数２】
【００１９】図１１は、〔数２〕に示した論理式を回路
図（図１０のコントロール信号生成部５００の詳細）に
したもので、図中、５０５は２入力のＡＮＤ回路、５０
６は２入力のＯＲ回路、５０７，５０８はＤフリップフ
ロップ、５０９は１入力が反転入力の３入力ＡＮＤ回路
（その他、図６に示した回路と同様の作用をする部分に
は、図６の場合と同一の参照番号が付してある）で、こ
れにより、〔数２〕に示した論理式と等価な動作を行
う。図１２〜１４は、本実施例のデータ変換部のライン
メモリ読み出しから通常フォーマットの画像データ生成
までのタイムチャートを示す。図１２〜１４において、
４番目のデータ（Ｄ４）から６番目のデータ（Ｄ６）ま
でがフラグが０となっているデータである。この構成に
より、図１２〜１４のタイムチャートに示すように通常
のフォーマットに変換されたデータを得ることができ、
しかも、図４に示す実施例に比べ、３対１（９ビットデ
ータ）のセレクタが３対１（１ビット）のセレクタにな
るので構成が簡単になる。また、本実施例ではラインメ
モリのリードおよびライトは、順番に行われるのでラン
ダムアクセスを行う必要がない。このため、ＳＲＡＭな
どのメモリを用いるよりＦＩＦＯ構造のメモリを用いる
方がアドレス信号の生成が不要となり回路の小型化、低
コスト化をはかることができる。
図（図１０のコントロール信号生成部５００の詳細）に
したもので、図中、５０５は２入力のＡＮＤ回路、５０
６は２入力のＯＲ回路、５０７，５０８はＤフリップフ
ロップ、５０９は１入力が反転入力の３入力ＡＮＤ回路
（その他、図６に示した回路と同様の作用をする部分に
は、図６の場合と同一の参照番号が付してある）で、こ
れにより、〔数２〕に示した論理式と等価な動作を行
う。図１２〜１４は、本実施例のデータ変換部のライン
メモリ読み出しから通常フォーマットの画像データ生成
までのタイムチャートを示す。図１２〜１４において、
４番目のデータ（Ｄ４）から６番目のデータ（Ｄ６）ま
でがフラグが０となっているデータである。この構成に
より、図１２〜１４のタイムチャートに示すように通常
のフォーマットに変換されたデータを得ることができ、
しかも、図４に示す実施例に比べ、３対１（９ビットデ
ータ）のセレクタが３対１（１ビット）のセレクタにな
るので構成が簡単になる。また、本実施例ではラインメ
モリのリードおよびライトは、順番に行われるのでラン
ダムアクセスを行う必要がない。このため、ＳＲＡＭな
どのメモリを用いるよりＦＩＦＯ構造のメモリを用いる
方がアドレス信号の生成が不要となり回路の小型化、低
コスト化をはかることができる。
【００２０】図１５は、本発明によるデータ変換部１０
１の他の実施例（請求項５）を説明するための図で、図
中、６００は各構成要素のコントロール信号を生成する
コントロール信号生成部、６０１は８ビットのＤフリッ
プフロップ、６０２はＳＥＬ入力信号により２つの９ビ
ットデータのうち１つを選択して出力するセレクタで、
その他、前出の構成要素と同一のものには同一番号を付
し説明を省略する。図１５では、ラインメモリ２０１に
書き込みを行うとき入力されたデータＤｉｎのフラグ以
外のビット（Ｄｉｎ７〜Ｄｉｎ０）をＤフリップフロッ
プ６０１で１クロック遅らせて入力することと、図４に
おけるＤフリップフロップ２０３が省略されること、そ
れに伴い、図４における３対１（９ビットデータ）のセ
レクタ２０４から２対１（９ビットデータ）のセレクタ
６０２に変わることである。また、コントロール信号生
成部６００の出力信号は〔数３〕の論理式に従って出力
される。なお、ここで、Ｃ＿ＥＮＡ１はＣＬＫ１に対し
て同期した出力であり、それ以外のクロック同期出力は
ＣＬＫ２に対して同期した出力である。
１の他の実施例（請求項５）を説明するための図で、図
中、６００は各構成要素のコントロール信号を生成する
コントロール信号生成部、６０１は８ビットのＤフリッ
プフロップ、６０２はＳＥＬ入力信号により２つの９ビ
ットデータのうち１つを選択して出力するセレクタで、
その他、前出の構成要素と同一のものには同一番号を付
し説明を省略する。図１５では、ラインメモリ２０１に
書き込みを行うとき入力されたデータＤｉｎのフラグ以
外のビット（Ｄｉｎ７〜Ｄｉｎ０）をＤフリップフロッ
プ６０１で１クロック遅らせて入力することと、図４に
おけるＤフリップフロップ２０３が省略されること、そ
れに伴い、図４における３対１（９ビットデータ）のセ
レクタ２０４から２対１（９ビットデータ）のセレクタ
６０２に変わることである。また、コントロール信号生
成部６００の出力信号は〔数３〕の論理式に従って出力
される。なお、ここで、Ｃ＿ＥＮＡ１はＣＬＫ１に対し
て同期した出力であり、それ以外のクロック同期出力は
ＣＬＫ２に対して同期した出力である。
【００２１】
【数３】
【００２２】図１６〜１８は、図１５に示した実施例の
データ変換部のラインメモり読み出しから通常フォーマ
ットの画像データ生成までのタイムチャートを示す図
で、図１６〜１８において、４番目のデータ（Ｄ４）か
ら６番目のデータ（Ｄ６）までがフラグが０となってい
るデータである。この構成により、図１６〜１８のタイ
ムチャートに示すように通常のフォーマットに変換され
たデータを得ることができ、しかもセレクタが３対１
（９ビットデータ）のセレクタから２対１（９ビットデ
ータ）のセレクタになるので構成が簡単になる。また、
本実施例ではラインメモリのリードおよびライトは、順
番に行われるので、ランダムアクセスを行う必要がな
い。このため、ＳＲＡＭなどのメモリを用いるよりＦＩ
ＦＯ構造のメモリを用いる方がアドレス信号の生成が不
要となり回路の小型化、低コスト化をはかることができ
る。
データ変換部のラインメモり読み出しから通常フォーマ
ットの画像データ生成までのタイムチャートを示す図
で、図１６〜１８において、４番目のデータ（Ｄ４）か
ら６番目のデータ（Ｄ６）までがフラグが０となってい
るデータである。この構成により、図１６〜１８のタイ
ムチャートに示すように通常のフォーマットに変換され
たデータを得ることができ、しかもセレクタが３対１
（９ビットデータ）のセレクタから２対１（９ビットデ
ータ）のセレクタになるので構成が簡単になる。また、
本実施例ではラインメモリのリードおよびライトは、順
番に行われるので、ランダムアクセスを行う必要がな
い。このため、ＳＲＡＭなどのメモリを用いるよりＦＩ
ＦＯ構造のメモリを用いる方がアドレス信号の生成が不
要となり回路の小型化、低コスト化をはかることができ
る。
【００２３】図１９は、本発明によるデータ変換部１０
１の他の実施例（請求項６）を説明するための図で、図
中、７００は各構成要素のコントロール信号を生成する
コントロール信号生成部、７０１はＳＥＬ入力信号によ
り２つの入力信号のうち１つを選択して出力するセレク
タで、前出の構成要素と同一のものには、同一の番号を
付し説明を省略する。図１９に示した実施例と図１５に
示した実施例の違いは、セレクタ６０２の代わりにセレ
クタ７０１を設け、セレクタ７０１の２つの入力にライ
ンメモリ２０１、Ｄフリップフロップ２０２の出力のう
ちフラグのみを導き、セレクタ７０１の出力をコントロ
ール信号生成部７００のＣ＿ＦＬＧ入力に導き、Ｄフリ
ップフロップ２０２の出力をデータ生成部２０５に導く
ようにしたことである。なお、コントロール信号生成部
７００の出力信号は〔数４〕の論理式に従って出力され
るが、〔数４〕において、Ｃ＿ＥＮＡ１はＣＬＫ１に対
して同期した出力であり、それ以外のクロック同期出力
はＣＬＫ２に対して同期した出力である。
１の他の実施例（請求項６）を説明するための図で、図
中、７００は各構成要素のコントロール信号を生成する
コントロール信号生成部、７０１はＳＥＬ入力信号によ
り２つの入力信号のうち１つを選択して出力するセレク
タで、前出の構成要素と同一のものには、同一の番号を
付し説明を省略する。図１９に示した実施例と図１５に
示した実施例の違いは、セレクタ６０２の代わりにセレ
クタ７０１を設け、セレクタ７０１の２つの入力にライ
ンメモリ２０１、Ｄフリップフロップ２０２の出力のう
ちフラグのみを導き、セレクタ７０１の出力をコントロ
ール信号生成部７００のＣ＿ＦＬＧ入力に導き、Ｄフリ
ップフロップ２０２の出力をデータ生成部２０５に導く
ようにしたことである。なお、コントロール信号生成部
７００の出力信号は〔数４〕の論理式に従って出力され
るが、〔数４〕において、Ｃ＿ＥＮＡ１はＣＬＫ１に対
して同期した出力であり、それ以外のクロック同期出力
はＣＬＫ２に対して同期した出力である。
【００２４】
【数４】
【００２５】図２０〜２２は、図１９に示した実施例の
データ変換部のラインメモリ読み出しから通常フォーマ
ットの画像データ生成までのタイムチャートを示す図
で、図２０〜２２において、４番目のデータ（Ｄ４）か
ら６番目のデータ（Ｄ６）までがフラグが０となってい
るデータである。この構成により、図２０〜２２のタイ
ムチャートに示すように、通常のフォーマットに変換さ
れたデータを得ることができ、しかも、図４に示した実
施例に比べ３対１（９ビットデータ）のセレクタから２
対１（１ビット）のセレクタになるので構成が簡単にな
る。また、本実施例ではラインメモリのリードおよびラ
イトは、順番に行われるのでランダムアクセスを行う必
要がない。このため、ＳＲＡＭなどのメモリを用いるよ
り、ＦＩＦＯ構造のメモリを用いる方がアドレス信号の
生成が不要となり回路の小型化、低コスト化をはかるこ
とができる。
データ変換部のラインメモリ読み出しから通常フォーマ
ットの画像データ生成までのタイムチャートを示す図
で、図２０〜２２において、４番目のデータ（Ｄ４）か
ら６番目のデータ（Ｄ６）までがフラグが０となってい
るデータである。この構成により、図２０〜２２のタイ
ムチャートに示すように、通常のフォーマットに変換さ
れたデータを得ることができ、しかも、図４に示した実
施例に比べ３対１（９ビットデータ）のセレクタから２
対１（１ビット）のセレクタになるので構成が簡単にな
る。また、本実施例ではラインメモリのリードおよびラ
イトは、順番に行われるのでランダムアクセスを行う必
要がない。このため、ＳＲＡＭなどのメモリを用いるよ
り、ＦＩＦＯ構造のメモリを用いる方がアドレス信号の
生成が不要となり回路の小型化、低コスト化をはかるこ
とができる。
【００２６】以上に説明したように、本発明によると、
データ変換部１０１に入力される画像データは、図２に
示したフォーマットで転送されてくる。これに対してデ
ータ変換部１０１から出力されるデータは通常のフォー
マットとなっている。従って、データ変換部１０１から
プリンタ１０２へのデータ転送の転送レートは、コンピ
ュータ１００からデータ変換部１０１へのデータ転送の
転送レートに比べ高速に行なう必要がある。しかしなが
ら、データ変換部１０１とプリンタ１０２間のデータ転
送をケーブルを介して行う場合では、転送レートがケー
ブルにより制限されてしまう（一般にケーブルを介した
転送より、基板内の転送の方が高速転送が可能であ
る）。このため、データ変換部１０１をプリンタ内部に
設けることにより、実際にプリンタに供給されるデータ
の転送レートをケーブルによる制限より高く設定するこ
とができる（請求項９）。
データ変換部１０１に入力される画像データは、図２に
示したフォーマットで転送されてくる。これに対してデ
ータ変換部１０１から出力されるデータは通常のフォー
マットとなっている。従って、データ変換部１０１から
プリンタ１０２へのデータ転送の転送レートは、コンピ
ュータ１００からデータ変換部１０１へのデータ転送の
転送レートに比べ高速に行なう必要がある。しかしなが
ら、データ変換部１０１とプリンタ１０２間のデータ転
送をケーブルを介して行う場合では、転送レートがケー
ブルにより制限されてしまう（一般にケーブルを介した
転送より、基板内の転送の方が高速転送が可能であ
る）。このため、データ変換部１０１をプリンタ内部に
設けることにより、実際にプリンタに供給されるデータ
の転送レートをケーブルによる制限より高く設定するこ
とができる（請求項９）。
【００２７】
【発明の効果】以上の説明から明らかなように、本発明
によると、以下のような効果がある。 請求項１に対応する効果：ｎビットの画像データにおい
て、１ビットを多値データか２値データかを示すフラグ
とし、前記フラグが多値データを示すときは、前記フラ
グ以外の（ｎ−１）ビットで１画素の階調を表現し、前
記フラグが２値データを示すときは、前記フラグ以外の
（ｎ−１）ビットで（ｎ−１）画素を表現するので、通
常の画像表現に比べて、メモリなどに画像を記憶すると
きのメモリ容量を大幅に減らすことができ、また、デー
タ転送を行うときの実効的な転送レートを低く設定する
ことができる。 請求項２に対応する効果：請求項１記載の方法で表現さ
れた画像データを通常のデータフォーマットに変換する
データ変換部を有するので、請求項１記載の方法で表現
された画像データを従来のプリンタなどの出力装置に画
像を出力することができる。 請求項３に対応する効果：請求項１の方法で表現された
画像データを通常のデータフォーマットに変換するデー
タ変換部が、コントロール信号生成部と、入力された１
ラインの画像データを一時蓄えるラインメモリと、前記
コントロール信号生成部が出力する／ＣＬＫＥＮ信号に
従って前記ラインメモリの出力を保持する第１のフリッ
プフロップと、前記コントロール信号生成部が出力する
／ＣＬＫＥＮ信号に従って前記第１のフリップフロップ
の出力を保持する第２のフリップフロップと、前記コン
トロール信号生成部が出力するＳＥＬ信号に従って前記
ラインメモリと前記第１のフリップフロップと前記第２
のフリップフロップの出力データの中から１つのデータ
を選択して出力する選択部（セレクタ）と、前記コント
ロール信号生成部が出力するＣＮＴ信号に従って前記選
択部の出力データから通常のフォーマットのデータを生
成するデータ生成部とから構成されるので、請求項１記
載の方法で表現された画像データを従来のプリンタなど
の出力装置に画像を出力することができる。 請求項４に対応する効果：請求項１の方法で表現された
画像データを通常のデータフォーマットに変換するデー
タ変換部が、コントロール信号生成部と、入力された１
ラインの画像データを一時蓄えるラインメモリと、前記
コントロール信号生成部が出力する／ＣＬＫＥＮ信号に
従って、前記ラインメモリの出力を保持する第１のフリ
ップフロップと、前記コントロール信号生成部が出力す
る／ＣＬＫＥＮ信号に従って前記第１のＤフリップフロ
ップの出力を保持する第２のＤフリップフロップと、前
記コントロール信号生成部が出力するＳＥＬ信号に従っ
て前記ラインメモリと前記第１のＤフリップフロップと
前記第２のＤフリップフロップの出力データのそれぞれ
３つのフラグの中から１つを選択して出力する選択部
（セレクタ）と、前記コントロール信号生成部が出力す
るＣＮＴ信号に従って前記第２のＤフリップフロップの
出力データから通常のフォーマットのデータを生成する
データ生成部とから構成されるので、請求項３のインタ
ーフェース装置と同じ効果があり、しかもセレクタが３
対１（９ビットデータ）から３対１（１ビット）になる
ので回路の小規模、低コスト化をはかることができる。 請求項５に対応する効果：請求項１の方法で表現された
画像データを通常のフォーマットに変換するデータ変換
部が、コントロール信号生成部と、入力された画像デー
タのうち、フラグ以外のビットを保持する第１のＤフリ
ップフロップと、前記第１のフリップフロップの出力と
入力されたフラグを１つの画像データとして１ライン分
蓄えるラインメモリと、前記コントロール信号生成部が
出力する／ＣＬＫＥＮ信号に従って前記ラインメモリの
出力を保持する第２のＤフリップフロップと、前記コン
トロール信号生成部が出力するＳＥＬ信号に従って前記
ラインメモリと前記第２のフリップフロップの出力デー
タの中から１つのデータを選択して出力する選択部（セ
レクタ）と、前記コントロール信号生成部が出力するＣ
ＮＴ信号に従って前記選択部の出力データから通常のフ
ォーマットのデータを生成するデータ生成部とから構成
されるので、請求項３のインターフエース装置と同じ効
果があり、しかも、セレクタが３対１（９ビットデー
タ）から２対１（９ビットデータ）になるので回路の小
規模、低コスト化をはかることができる。 請求項６に対応する効果：請求項１の方法で表現された
画像データを通常のデータフォーマットに変換するデー
タ変換部が、コントロール信号生成部と、入力された画
像データのうち、フラグ以外のビットを保持する第１の
フリップフロップと、前記第１のフリップフロップの出
力と入力されたフラグを１つの画像データとして１ライ
ン分蓄えるラインメモリと、前記コントロール信号生成
部が出力する／ＣＬＫＥＮ信号に従って前記ラインメモ
リの出力を保持する第２のＤフリップフロップと、前記
コントロール信号生成部が出力するＳＥＬ信号に従って
前記ラインメモリと前記第２のＤフリップフロップの出
力データのそれぞれ２つのフラグの中から１つのデータ
を選択して出力する選択部（セレクタ）と、前記コント
ロール信号生成部が出力するＣＮＴ信号に従って前記第
２のＤフリップフロップの出力データから通常のフォー
マットのデータを生成するデータ生成部とから構成され
るので、請求項３，４，５のインターフェース装置と同
じ効果があり、しかも、セレクタが２対１（１ビット）
を用いて実現することができるので回路の小規模、低コ
スト化をはかることができる。 請求項７に対応する効果：請求項３，４，５，６記載の
インターフェース装置におけるデータ生成手段が、コン
トロール信号生成部が出力するＣＮＴ信号に従い、入力
されたｎビットデータのうちフラグでない（ｎ−１）ビ
ットから１ビットを選択して出力する第１の選択部と、
フラグに従って、入力されたｎビットデータのうちのフ
ラグでない（ｎ−１）ビットのデータか前記第１の選択
部の出力を選択して出力する（ｎ−１）個の選択部とか
ら構成されるので、請求項３，４，５，６記載のインタ
ーフェース装置のデータ生成部を簡単な構成で実現する
ことができる。 請求項８に対応する効果：ラインメモリがＦＩＦＯ（Ｆ
irst Ｉn Ｆirst Ｏut）構造のメモリであるので、請求
項３，４，５，６記載のインターフェース装置と同様の
効果が得られ、さらに、ラインメモリのアドレス信号の
生成が不要となるため回路の小規模、低コスト化をはか
ることができる。 請求項９に対応する効果：請求項９のプリンタ装置は、
請求項１記載の方法で表現された画像データを通常のデ
ータフォーマットに変換するデータ変換部を搭載してい
るので、実際にプリンタに供給されるデータ転送レート
をケーブルによる制限より高く設定することができる。
によると、以下のような効果がある。 請求項１に対応する効果：ｎビットの画像データにおい
て、１ビットを多値データか２値データかを示すフラグ
とし、前記フラグが多値データを示すときは、前記フラ
グ以外の（ｎ−１）ビットで１画素の階調を表現し、前
記フラグが２値データを示すときは、前記フラグ以外の
（ｎ−１）ビットで（ｎ−１）画素を表現するので、通
常の画像表現に比べて、メモリなどに画像を記憶すると
きのメモリ容量を大幅に減らすことができ、また、デー
タ転送を行うときの実効的な転送レートを低く設定する
ことができる。 請求項２に対応する効果：請求項１記載の方法で表現さ
れた画像データを通常のデータフォーマットに変換する
データ変換部を有するので、請求項１記載の方法で表現
された画像データを従来のプリンタなどの出力装置に画
像を出力することができる。 請求項３に対応する効果：請求項１の方法で表現された
画像データを通常のデータフォーマットに変換するデー
タ変換部が、コントロール信号生成部と、入力された１
ラインの画像データを一時蓄えるラインメモリと、前記
コントロール信号生成部が出力する／ＣＬＫＥＮ信号に
従って前記ラインメモリの出力を保持する第１のフリッ
プフロップと、前記コントロール信号生成部が出力する
／ＣＬＫＥＮ信号に従って前記第１のフリップフロップ
の出力を保持する第２のフリップフロップと、前記コン
トロール信号生成部が出力するＳＥＬ信号に従って前記
ラインメモリと前記第１のフリップフロップと前記第２
のフリップフロップの出力データの中から１つのデータ
を選択して出力する選択部（セレクタ）と、前記コント
ロール信号生成部が出力するＣＮＴ信号に従って前記選
択部の出力データから通常のフォーマットのデータを生
成するデータ生成部とから構成されるので、請求項１記
載の方法で表現された画像データを従来のプリンタなど
の出力装置に画像を出力することができる。 請求項４に対応する効果：請求項１の方法で表現された
画像データを通常のデータフォーマットに変換するデー
タ変換部が、コントロール信号生成部と、入力された１
ラインの画像データを一時蓄えるラインメモリと、前記
コントロール信号生成部が出力する／ＣＬＫＥＮ信号に
従って、前記ラインメモリの出力を保持する第１のフリ
ップフロップと、前記コントロール信号生成部が出力す
る／ＣＬＫＥＮ信号に従って前記第１のＤフリップフロ
ップの出力を保持する第２のＤフリップフロップと、前
記コントロール信号生成部が出力するＳＥＬ信号に従っ
て前記ラインメモリと前記第１のＤフリップフロップと
前記第２のＤフリップフロップの出力データのそれぞれ
３つのフラグの中から１つを選択して出力する選択部
（セレクタ）と、前記コントロール信号生成部が出力す
るＣＮＴ信号に従って前記第２のＤフリップフロップの
出力データから通常のフォーマットのデータを生成する
データ生成部とから構成されるので、請求項３のインタ
ーフェース装置と同じ効果があり、しかもセレクタが３
対１（９ビットデータ）から３対１（１ビット）になる
ので回路の小規模、低コスト化をはかることができる。 請求項５に対応する効果：請求項１の方法で表現された
画像データを通常のフォーマットに変換するデータ変換
部が、コントロール信号生成部と、入力された画像デー
タのうち、フラグ以外のビットを保持する第１のＤフリ
ップフロップと、前記第１のフリップフロップの出力と
入力されたフラグを１つの画像データとして１ライン分
蓄えるラインメモリと、前記コントロール信号生成部が
出力する／ＣＬＫＥＮ信号に従って前記ラインメモリの
出力を保持する第２のＤフリップフロップと、前記コン
トロール信号生成部が出力するＳＥＬ信号に従って前記
ラインメモリと前記第２のフリップフロップの出力デー
タの中から１つのデータを選択して出力する選択部（セ
レクタ）と、前記コントロール信号生成部が出力するＣ
ＮＴ信号に従って前記選択部の出力データから通常のフ
ォーマットのデータを生成するデータ生成部とから構成
されるので、請求項３のインターフエース装置と同じ効
果があり、しかも、セレクタが３対１（９ビットデー
タ）から２対１（９ビットデータ）になるので回路の小
規模、低コスト化をはかることができる。 請求項６に対応する効果：請求項１の方法で表現された
画像データを通常のデータフォーマットに変換するデー
タ変換部が、コントロール信号生成部と、入力された画
像データのうち、フラグ以外のビットを保持する第１の
フリップフロップと、前記第１のフリップフロップの出
力と入力されたフラグを１つの画像データとして１ライ
ン分蓄えるラインメモリと、前記コントロール信号生成
部が出力する／ＣＬＫＥＮ信号に従って前記ラインメモ
リの出力を保持する第２のＤフリップフロップと、前記
コントロール信号生成部が出力するＳＥＬ信号に従って
前記ラインメモリと前記第２のＤフリップフロップの出
力データのそれぞれ２つのフラグの中から１つのデータ
を選択して出力する選択部（セレクタ）と、前記コント
ロール信号生成部が出力するＣＮＴ信号に従って前記第
２のＤフリップフロップの出力データから通常のフォー
マットのデータを生成するデータ生成部とから構成され
るので、請求項３，４，５のインターフェース装置と同
じ効果があり、しかも、セレクタが２対１（１ビット）
を用いて実現することができるので回路の小規模、低コ
スト化をはかることができる。 請求項７に対応する効果：請求項３，４，５，６記載の
インターフェース装置におけるデータ生成手段が、コン
トロール信号生成部が出力するＣＮＴ信号に従い、入力
されたｎビットデータのうちフラグでない（ｎ−１）ビ
ットから１ビットを選択して出力する第１の選択部と、
フラグに従って、入力されたｎビットデータのうちのフ
ラグでない（ｎ−１）ビットのデータか前記第１の選択
部の出力を選択して出力する（ｎ−１）個の選択部とか
ら構成されるので、請求項３，４，５，６記載のインタ
ーフェース装置のデータ生成部を簡単な構成で実現する
ことができる。 請求項８に対応する効果：ラインメモリがＦＩＦＯ（Ｆ
irst Ｉn Ｆirst Ｏut）構造のメモリであるので、請求
項３，４，５，６記載のインターフェース装置と同様の
効果が得られ、さらに、ラインメモリのアドレス信号の
生成が不要となるため回路の小規模、低コスト化をはか
ることができる。 請求項９に対応する効果：請求項９のプリンタ装置は、
請求項１記載の方法で表現された画像データを通常のデ
ータフォーマットに変換するデータ変換部を搭載してい
るので、実際にプリンタに供給されるデータ転送レート
をケーブルによる制限より高く設定することができる。
【図１】 一般的なプリンティングイメージを示す図で
ある。
ある。
【図２】 本発明によるデータフォーマットの例を示す
図である。
図である。
【図３】 本発明によるデータ伝送の例を説明するため
の図である。
の図である。
【図４】 本発明のデータ伝送に使用して好適なデータ
変換部（インターフェース装置）の一実施例を示す図で
ある。
変換部（インターフェース装置）の一実施例を示す図で
ある。
【図５】 図４に示したデータ変換部内のデータ生成部
の一実施例を説明するための図である。
の一実施例を説明するための図である。
【図６】 図４に示したデータ変換部内のコントロール
信号生成部の詳細を説明するための図である。
信号生成部の詳細を説明するための図である。
【図７】 図４に示したデータ変換部の動作説明をする
ためのタイムチャートの一部を示す図である。
ためのタイムチャートの一部を示す図である。
【図８】 図４に示したデータ変換部の動作説明をする
ためのタイムチャートの他の一部を示す図である。
ためのタイムチャートの他の一部を示す図である。
【図９】 図４に示したデータ変換部の動作説明をする
ためのタイムチャートの更に他の一部を示す図である。
ためのタイムチャートの更に他の一部を示す図である。
【図１０】 本発明のデータ伝送に使用して好適なデー
タ変換部（インターフェース装置）の他の実施例を示す
図である。
タ変換部（インターフェース装置）の他の実施例を示す
図である。
【図１１】 図１０に示したデータ変換部内のコントロ
ール信号生成部の詳細を示す図である。
ール信号生成部の詳細を示す図である。
【図１２】 図１０に示したデータ変換部の動作説明を
するためのタイムチャートの一部を示す図である。
するためのタイムチャートの一部を示す図である。
【図１３】 図１０に示したデータ変換部の動作説明を
するためのタイムチャートの他の一部を示す図である。
するためのタイムチャートの他の一部を示す図である。
【図１４】 図１０に示したデータ変換部の動作説明を
するためのタイムチャートの更に他の一部を示す図であ
る。
するためのタイムチャートの更に他の一部を示す図であ
る。
【図１５】 本発明のデータ伝送に使用して好適なデー
タ変換部（インターフェース装置）の他の実施例を示す
図である。
タ変換部（インターフェース装置）の他の実施例を示す
図である。
【図１６】 図１５に示したデータ変換部の動作説明を
するためのタイムチャートの一部を示す図である。
するためのタイムチャートの一部を示す図である。
【図１７】 図１５に示したデータ変換部の動作説明を
するためのタイムチャートの他の一部を示す図である。
するためのタイムチャートの他の一部を示す図である。
【図１８】 図１５に示したデータ変換部の動作説明を
するためのタイムチャートの更に他の一部を示す図であ
る。
するためのタイムチャートの更に他の一部を示す図であ
る。
【図１９】 本発明のデータ伝送に使用して好適なデー
タ変換部（インターフェース装置）の他の実施例を示す
図である。
タ変換部（インターフェース装置）の他の実施例を示す
図である。
【図２０】 図１９に示したデータ変換部の動作説明を
するためのタイムチャートの一部を示す図である。
するためのタイムチャートの一部を示す図である。
【図２１】 図１９に示したデータ変換部の動作説明を
するためのタイムチャートの他の一部を示す図である。
するためのタイムチャートの他の一部を示す図である。
【図２２】 図１９に示したデータ変換部の動作説明を
するためのタイムチャートの更に他の一部を示す図であ
る。
するためのタイムチャートの更に他の一部を示す図であ
る。
１…多値画像領域、２…２値画像領域、１０…画像デー
タフォーマット、１００…コンピュータ、１０１…デー
タ変換部、１０２…プリンタ、２００…コントロール信
号生成部、２０１…ラインメモリ、２０２，２０３…フ
リップフロップ、２０４…セレクタ、２０５…データ生
成部、３００〜３０８…セレクタ、５００…コントロー
ル信号生成部、５０１…セレクタ、６００…コントロー
ル信号生成部、６０１…フリップフロップ、６０２…セ
レクタ、７００…コントロール信号生成部、７０１…セ
レクタ。
タフォーマット、１００…コンピュータ、１０１…デー
タ変換部、１０２…プリンタ、２００…コントロール信
号生成部、２０１…ラインメモリ、２０２，２０３…フ
リップフロップ、２０４…セレクタ、２０５…データ生
成部、３００〜３０８…セレクタ、５００…コントロー
ル信号生成部、５０１…セレクタ、６００…コントロー
ル信号生成部、６０１…フリップフロップ、６０２…セ
レクタ、７００…コントロール信号生成部、７０１…セ
レクタ。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 1/00 １０７ Ａ 5/76 Ｅ 5/91 // Ｈ０４Ｎ 1/405 Ｈ０４Ｎ 1/40 Ｂ
Claims (9)
- 【請求項１】 ｎビットの画像データにおいて、ｎビッ
トのうち１ビットを多値データか２値データかを示すフ
ラグとし、前記フラグが多値データを示すときは、前記
フラグ以外の（ｎ−１）ビットで１画素の階調を表現
し、前記フラグが２値データを示すときは、前記フラグ
以外の（ｎ−１）ビットで（ｎ−１）画素の状態を表現
することを特徴とする画像表現方法。 - 【請求項２】 ｎビットのうち１ビットを多値データか
２値データかを示すフラグとし、前記フラグが多値デー
タを示すときは、前記フラグ以外の（ｎ−１）ビットで
１画素の階調を表現し、前記フラグが２値データを示す
ときは、前記フラグ以外の（ｎ−１）ビットで（ｎ−
１）画素の状態を表現する画像表現方法で表現された画
像データを、通常のデータフォーマットに変換するデー
タ変換部を有することを特徴とするインターフェース装
置。 - 【請求項３】 前記データ変換部が、コントロール信号
生成部と、入力された１ラインの画像データを一時蓄え
るラインメモリと、前記コントロール信号生成部が出力
する／ＣＬＫＥＮ信号に従って前記ラインメモリの出力
を保持する第１のフリップフロップと、前記コントロー
ル信号生成部が出力する／ＣＬＫＥＮ信号に従って前記
第１のフリップフロップの出力を保持する第２のフリッ
プフロップと、前記コントロール信号生成部が出力する
ＳＥＬ信号に従って前記ラインメモリと前記第１のフリ
ップフロップと前記第２のフリップフロップの出力デー
タの中から１つのデータを選択して出力する選択部と、
前記コントロール信号生成部が出力するＣＮＴ信号に従
って前記選択部の出力データから通常のフォーマットの
データを生成するデータ生成部とから構成されているこ
とを特徴とする請求項２記載のインターフェース装置。 - 【請求項４】 前記データ変換部が、コントロール信号
生成部と、入力された１ラインの画像データを一時蓄え
るラインメモリと、前記コントロール信号生成部が出力
する／ＣＬＫＥＮ信号に従って前記ラインメモリの出力
を保持する第１のフリップフロップと、前記コントロー
ル信号生成部が出力する／ＣＬＫＥＮ信号に従って前記
第１のフリップフロップの出力を保持する第２のフリッ
プフロップと、前記コントロール信号生成部が出力する
ＳＥＬ信号に従って前記ラインメモリと前記第１のフリ
ップフロップと前記第２のフリップフロップの出力デー
タのそれぞれ３つのフラグの中から１つを選択して出力
する選択部と、前記コントロール信号生成部が出力する
ＣＮＴ信号に従って前記第２のフリップフロップの出力
データから通常のフォーマットのデータを生成するデー
タ生成部とから構成されていることを特徴とする請求項
２記載のインターフェース装置。 - 【請求項５】 前記データ変換部が、コントロール信号
生成部と、入力された画像データのうち、フラグ以外の
ビットを保持する第１のフリップフロップと、該第１の
フリップフロップの出力と入力されたフラグを１つの画
像データとして１ライン分蓄えるラインメモリと、前記
コントロール信号生成部が出力する／ＣＬＫＥＮ信号に
従って前記ラインメモリの出力を保持する第２のフリッ
プフロップと、前記コントロール信号生成部が出力する
ＳＥＬ信号に従って前記ラインメモリと前記第２のフリ
ップフロップの出力データの中から１つのデータを選択
して出力する選択部と、前記コントロール信号生成部が
出力するＣＮＴ信号に従って前記選択部の出力データか
ら通常のフォーマットのデータを生成するデータ生成部
とから構成されていることを特徴とする請求項２記載の
インターフェース装置。 - 【請求項６】 前記データ変換部が、コントロール信号
生成部と、入力された画像データのうち、フラグ以外の
ビットを保持する第１のフリップフロップと、前記第１
のフリップフロップの出力と入力されたフラグを１つの
画像データとして１ライン分蓄えるラインメモリと、前
記コントロール信号生成部が出力する／ＣＬＫＥＮ信号
に従って前記ラインメモリの出力を保持する第２のフリ
ップフロップと、前記コントロール信号生成部が出力す
るＳＥＬ信号に従って前記ラインメモリと前記第２のフ
リップフロップの出力データのそれぞれ２つのフラグの
中から１つを選択して出力する選択部と、前記コントロ
ール信号生成部が出力するＣＮＴ信号に従って前記第２
のフリップフロップの出力データから通常のフォーマッ
トのデータを生成するデータ生成部とから構成されてい
ることを特徴とする請求項２記載のインターフェース装
置。 - 【請求項７】 前記データ生成手段が、コントロール信
号生成部が出力するＣＮＴ信号に従い、入力されたｎビ
ットデータのうちフラグでない（ｎ−１）ビットから１
ビットを選択して出力する第１の選択部と、フラグに従
って、入力されたｎビットデータのうちのフラグでない
（ｎ−１）ビットのデータか前記第１の選択部の出力を
選択して出力する（ｎ−１）個の選択部とから構成され
ていることを特徴とする請求項３又は４又は５又は６記
載のインターフェース装置。 - 【請求項８】 前記ラインメモリが、ＦＩＦＯ（Ｆirst
Ｉn Ｆirst Ｏut）構造のメモリであることを特徴とす
る請求項３又は４又は５又は６記載のインターフェース
装置。 - 【請求項９】 ｎビットのうち１ビットを多値データか
２値データかを示すフラグとし、前記フラグが多値デー
タを示すときは、前記フラグ以外の（ｎ−１）ビットで
１画素の階調を表現し、前記フラグが２値データを示す
ときは、前記フラグ以外の（ｎ−１）ビットで（ｎ−
１）画素の状態を表現された画像データを、通常のデー
タフォーマットに変換するデータ変換部を有するインタ
ーフェース装置を搭載したプリンタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7015734A JPH08212031A (ja) | 1995-02-02 | 1995-02-02 | 画像表現方法およびインターフェース装置およびプリンタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7015734A JPH08212031A (ja) | 1995-02-02 | 1995-02-02 | 画像表現方法およびインターフェース装置およびプリンタ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08212031A true JPH08212031A (ja) | 1996-08-20 |
Family
ID=11897003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7015734A Pending JPH08212031A (ja) | 1995-02-02 | 1995-02-02 | 画像表現方法およびインターフェース装置およびプリンタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08212031A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007237527A (ja) * | 2006-03-08 | 2007-09-20 | Seiko Epson Corp | プリンタ及び印刷システム |
-
1995
- 1995-02-02 JP JP7015734A patent/JPH08212031A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007237527A (ja) * | 2006-03-08 | 2007-09-20 | Seiko Epson Corp | プリンタ及び印刷システム |
| JP4702113B2 (ja) * | 2006-03-08 | 2011-06-15 | セイコーエプソン株式会社 | プリンタ |
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