JPH06308925A - パレット装置、システム及び方法における多絵素深度のパケットバス選択 - Google Patents

パレット装置、システム及び方法における多絵素深度のパケットバス選択

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JPH06308925A
JPH06308925A JP3147083A JP14708391A JPH06308925A JP H06308925 A JPH06308925 A JP H06308925A JP 3147083 A JP3147083 A JP 3147083A JP 14708391 A JP14708391 A JP 14708391A JP H06308925 A JPH06308925 A JP H06308925A
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Abstract

(57)【要約】 （修正有） 【目的】 各バスサイクルにおいてパレット装置に複数
のカラーコードを供給するバスを有するビデオメモリー
のあるディジタルコンピュータにより制御可能なパレッ
ト装置を提供する。 【構成】 パレット装置４０００は、バス１３６からカ
ラーコードを入力させるための多ビット入力４０１１
と、入力４０１１からのカラーコードに応じてカラーデ
ータワードを供給する参照用テーブルメモリー４０２１
とを包含する。カラーコード転送回路４０５１が入力ラ
ッチ４０１１と参照用テーブルメモリー４０２１との間
に接続されて、参照用テーブルメモリーに、入力から、
バス１３６の全幅を埋める選択可能な幅のカラーコード
を逐次に供給する。

Description

【発明の詳細な説明】
【０００１】本発明の一般的範囲を限定せずに、その背
景を、一例としてコンピューターグラフィックスとの関
連で記述する。
【０００２】
【従来技術とその問題点】コンピューターグラフィック
スシステムでは、ダイナミック・ランダムアクセスメモ
リー（ＤＲＡＭ）が低価格であるために、ビットマップ
又は絵素マップメモリーをシステムに設けることが経済
的となっている。その様なビットマップ又は絵素マップ
メモリーでは、表示されるべき各絵素に対応する記憶場
所にカラーコードが格納される。各絵素についてのカラ
ーコードを検索し、その検索したカラーコードに対応す
るラスタースキャンビデオ信号を生成するビデオシステ
ムが設けられる。よって、該メモリーに格納されている
データは、ディスプレイの各絵素について生成されるカ
ラーを決定することによってディスプレイを決定する。
【０００３】ディスプレイを自然に見せるという要求
と、必要なメモリーをなるべく小さくするという要求と
は矛盾する。ディスプレイを自然に見せるためには、利
用できるカラーを多数持たなければならない。そのため
には、多数の可能性の中から特定のカラーを指定するの
に、名絵素について多数のビットが必要となる。しか
し、絵素毎に多数のビットを設けるには、記憶のために
多量のメモリーが必要である。ディスプレイ内の各絵素
について数個のビットを設けなければならないので、余
り大きくないディスプレイでも大きなメモリーを必要と
する。よって、多数のカラーから選択をする能力を保ち
ながらディスプレイを記憶するのに必要なメモリーの量
を減少させる何らかの方法を得ると有益である。
【０００４】カラーパレットと呼ばれる回路を設ける
と、これらの矛盾する要件を折衷することが出来る。カ
ラーパレットは、実際のカラーデータワードの代わり
に、絵素マップメモリーに記憶されているカラーコード
より長いビット長さを有するカラーデータワードを記憶
する。カラーデータワードは、パレットから直接ＤＡ変
換出来る形で表示されるべきカラーを指定することが出
来る。各絵素についてメモリーに記憶されているカラー
コードは、限られた数のビットを有し、これによりメモ
リー要件を減少させる。カラーコードは、数個のカラー
レジスター又はパレット記憶場所の中から一つを選択す
るのに使用される。よって、カラーコード自体はカラー
を定義しないで、選択されたパレット記憶場所を指定す
る。これらのカラーレジスター又はパレット記憶場所
は、各々、絵素マップメモリー内のカラーコードより長
いカラーデータワードを記憶する。カラーパレット内に
設けられるこの様なカラーレジスター又はパレット記憶
場所の数は、カラーコードによりもたらされる選択肢の
数に等しい。例えば、４ビットのカラーコードを使って
２ n （２−to−the −ｎ）又は１６個のパレット記憶場
所を選択することが出来る。カラーデータワードをパレ
ット内でフレームからフレームへと定義し直して、いず
れか一つのフレーム内に存在するよりも遥かに多くのカ
ラーを進行中のフレームのシーケンスにもたらすことが
出来る。
【０００５】カラーパレット装置、システム及び方法の
利点の故に、その実施における何らかの改善はコンピュ
ーターカラーグラフィックス技術に有益である。
【０００６】
【発明の概要】一般的に、本発明の一つの形は、各バス
サイクルにおいてパレット装置に複数のカラーコードを
供給するバスを有するビデオメモリーのあるディジタル
コンピュータにより制御可能なパレット装置である。該
パレット装置は、該バスからのカラーコードの入力のた
めの多ビット入力と、該入力からのカラーコードに応じ
てカラーデータワードを供給する参照用テーブルメモリ
ーとを含む。参照用テーブルメモリーに、該バスの全幅
を含む選択可能な幅のカラーコードを該入力から順次供
給するためにカラーコード転送回路が該入力と該参照用
テーブルメモリーとの間に接続されている。
【０００７】本発明の技術的利点は、同一のパレット装
置を、異なるバス幅又は絵素幅を有するシステムに広く
適用できることである。本発明のこれらの特徴及びその
他の特徴は、図面とともに以下の記述を考察すれば明ら
かとなろう。
【０００８】
【実施例】本発明を詳しく説明する前に、図１及び２に
関して、上位システムと関連して動作するグラフィック
プロセッサの基本的動作を簡単に回顧するのが役立つ。
より完全で詳しい説明は、１９８９年４月２７日に出願
されて本願の譲受人に譲渡された特許出願第３４6,３８
８号に見出すことが出来る。前記の出願を、参照により
本書に取り入れるものとする。また、テキサツ・インス
ツルメントＴＭＳ３４０１０ユーザーズガイド（１９８
８年８月）；ＴＩＧＡ−３４０（ＴＭ）インターフェー
ス、テキサツ・インスツルメント・グラフィックスアー
キテクチャ、ユーザーズガイド、１９８９、ＴＭＳ３４
０２０ユーザーズガイド（１９９０年１月）、及びＴＭ
Ｓ４４Ｃ２５１明細書も参照により本書に取り入れるも
のとするが、これらの文献は全て、現在、誰でもテキサ
ス・インスツルメント社から入手することが出来るもの
である。
【０００９】システムにおける本発明の実際の実施例
は、発明思想が具体化されている実際のシステム動作に
大きく依存するので、便宜上、本書に記載してある発明
思想の理解を容易にするために、全ての動作及びデータ
移動を事細かに示そうとはしていない。図１は、本発明
の原理に従って構成されたグラフィックスコンピュータ
ーシステム１００のブロック図である。グラフィックス
コンピューターシステム１００は、上位処理システム１
１０に接続されたグラフィックス印刷配線板１０５を含
む。印刷配線板１０５上には、グラフィックスプロセッ
サ１２０、メモリー１３０、シフトレジスター１４０、
ビデオパレット１５０及びディジタル−ビデオ変換器１
６０がある。ビデオディスプレイ１７０は、板１０５の
ビデオ出力から駆動される。
【００１０】上位処理システム１１０は、グラフィック
スコンピューターシステム１００の主要な計算能力をも
たらすものである。上位処理システム１１０は、好まし
くは、少なくとも一つのマイクロプロセッサ、読み出し
専用メモリー、ランダムアクセスメモリー、及び、完全
なコンピューターシステムを形成するための雑多な周辺
装置を包含する。上位処理システム１１０は、例えばキ
ーボードやマウスなどの、何らかの形の入力装置と、例
えばディスク駆動機能などの何らかの形の長時間記憶装
置とをも包含するのが好ましい。上位処理システム１１
０の構成の詳細はあり触れたものであって当該分野にお
いて周知されているので、本明細書は、この要素につい
てはこれ以上詳しく説明しない。上位処理システム１１
０の必須の特徴は、本発明に関するかぎりは、ユーザー
に提示されるべき視覚的表示の内容を上位処理システム
１１０が決定することである。
【００１１】グラフィックスプロセッサ１２０は、ユー
ザーに提示されるビデオ表示を生成するために本発明に
よる主要なデータ処理を行う。グラフィックスプロセッ
サ１２０は、上位バス１１５を介して上位処理システム
１１０に双方向結合されている。本発明に従って、グラ
フィックスプロセッサ１２０は上位処理システム１１０
から独立したデータプロセッサとして動作するけれど
も、グラフィックスプロセッサ１２０は上位バス１１５
を介する上位処理システム１１０からの要求に応答する
ものと思われる。グラフィックスプロセッサ１２０は、
更に、メモリー１３０と通信し、且つビデオメモリーバ
ス１２２を介してビデオパレット１５０と通信する。グ
ラフィックスプロセッサ１２０は、ビデオメモリーバス
１２２を介してビデオＲＡＭ１３２内に記憶されている
データを制御する。また、グラフィックスプロセッサ１
２０は、ビデオＲＡＭ１３２又は読み出し専用メモリー
１３４に記憶されているプログラムにより制御されるこ
とが出来る。読み出し専用メモリー１３４は、更に、例
えば１種類以上の字体の文字を数字及び頻繁に使われる
アイコンなどの種々のグラフィックイメージデータを包
含することが出来る。また、グラフィックスプロセッサ
１２０は、ビデオパレット１５０に記憶されているデー
タを制御する。最後に、グラフィックスプロセッサ１２
０はビデオ制御バス１２４を介してディジタル−ビデオ
変換器１６０を制御する。グラフィックスプロセッサ１
２０は、ビデオ制御バス１２４を介するディジタル−ビ
デオ変換器１６０の制御によって、ユーザーに提示され
るビデオイメージのフレーム当たりのライン長さ及びラ
インの数を制御することが出来る。
【００１２】ビデオメモリー１３０は、ビデオメモリー
バス１２５を介してグラフィックスプロセッサ１２０に
双方向結合されたビデオＲＡＭ１３２を含む。前述した
様に、ビデオＲＡＭ１３０は、ユーザーに提示されるビ
デオイメージを制御するビットマッピングされたグラフ
ィックスデータを包含する。このビデオデータは、ビデ
オメモリーバス１２５を介してグラフィックスプロセッ
サ１２０により操作されることが出来る。また、現行の
表示スクリーンに対応するビデオデータは、ビデオ出力
バス１３６を介してビデオＲＡＭ１３２から出力され
る。ビデオ出力バス１３６からのデータは、ユーザーに
提示されるべき絵素に対応する。好適な実施例では、ビ
デオＲＡＭ１３２は、本願の譲受人であるテキサス・イ
ンスツルメント社から市販されている複数のＴＭＳ４４
２５１ ２５６ＫＸ４型ダイナミックランダムアクセス
集積回路から成る。ＴＭＳ４４２５１集積回路は、表示
再生及び表示更新を干渉無しに行わせるデュアルポート
を含む。
【００１３】ビデオランダムアクセスメモリー１３２の
典型的構成では、このメモリーは数個の別々のランダム
アクセスメモリー集積回路のバンクから成る。これらの
集積回路の各々の出力は、典型的には、１ないし４ビッ
ト幅に過ぎず、ビデオ出力バス１３６で出力される。ビ
デオパレット１５０は、バス１３６を介してビデオラン
ダムアクセスメモリー１３２から高速ビデオデータを受
け取る。ビデオパレット１５０は、ビデオメモリーバス
１２２を介してグラフィックスプロセッサ１２０からも
データを受け取る。ビデオパレット１５０は、並列バス
１３６で受け取ったデータをバス１５５を介してビデオ
レベル出力に変換する。この変換は、ビデオメモリーバ
ス１２２を介してグラフィックスプロセッサ１２０によ
り指定される参照用テーブルによって達成される。ビデ
オパレット１５０の出力は、各絵素についての色の色相
及び飽和度から成り、或いは各絵素についての赤、緑及
び青の原色のレベルから成ることが出来る。ビデオメモ
リー１３２に記憶されているコードと、バス１５５を介
して出力されるディジタルレベルとからの変換のテーブ
ルは、ビデオメモリーバス１２２を介してグラフィック
スプロセッサ１２０から制御される。
【００１４】ディジタル−ビデオ変換器１６０は、バス
１５５を介してビデオパレット１５０からディジタルビ
デオ情報を受け取る。ディジタル−ビデオ変換器１６０
は、ビデオ制御バス１２４を介してグラフィックスプロ
セッサ１２０により制御される。ディジタル−ビデオ変
換器１６０は、ビデオパレット１５０のディジタル出力
を、ビデオ出力１６５を介してのビデオディスプレイ１
７０への適用のための所望のアナログレベルへ変換する
のに役立つ。
【００１５】ビデオパレット１５０及びディジタル−ビ
デオ変換器１６０は結合されていて、それらの回路は新
しい装置４０００（本書では、これを『プログラマブル
パレット』又は単に『パレット』と称する）を形成する
様に相当改良されている。パレット４０００には、複数
のクロック発振器及びプログラマブルクロック選択のた
めのクロック回路４１００が随伴している。これらは、
グラフィックスコンピューターシステム及びその動作を
改善するものであり、これについて図２２から初めて一
層詳しく説明する。
【００１６】最後に、ビデオディスプレイ１７０は、ビ
デオ出力ライン１６５を介してディジタル−ビデオ変換
器１６０からビデオ出力を受け取る。ビデオディスプレ
イ１７０は、グラフィックスコンピューターシステム１
００のオペレータが見る指定されたビデオイメージを生
成する。ビデオパレット１５０、ディジタル−ビデオ変
換器１６０及びビデオディスプレイ１７０が二つの主要
なビデオ技術に従って動作することが出来るものである
ことに留意しなければならない。第１の技術では、ビデ
オデータは、各絵素についての色の色相及び飽和度で指
定される。他方の技術では、各絵素について赤、青及び
緑の個々の原色レベルが指定される。これらの主要な技
術のうちのいずれを採用する設計とするかの選択に当た
っては、ディジタル−ビデオ変換器１６０及びビデオデ
ィスプレイ１７０は、この技術と両立するように構成さ
れなければならない。しかし、本発明の原理はグラフィ
ックスプロセッサ１２０の動作に関してはビデオ技術の
選択の如何に係わらず不変である。何らかの方法で色を
表示するのに貢献する全ての信号は、それが赤、青、緑
技術のものでなくてもカラー信号と見なされる。
【００１７】図２は、グラフィックスプロセッサ１２０
を詳しく示す。グラフィックスプロセッサ１２０は、中
央処理装置２００、特殊グラフィックスハードウェア２
１０、レジスターファイル２２０、命令キャッシュ２３
０、上位インターフェース２４０、メモリーインターフ
ェース２５０、入出力レジスター２６０及びビデオディ
スプレイコントローラ２７０を含む。
【００１８】グラフィックスプロセッサ１２０の心臓部
は中央処理装置２００である。中央処理装置２００は、
汎用中央処理装置に通常包含される幾つかの算術及び論
理演算を含む汎用データ処理を行う能力を有する。ま
た、中央処理装置２００は、幾つかの特殊目的グラフィ
ックス命令を、単独で又は特殊グラフィックスハードウ
ェア２１０との関連において制御する。
【００１９】グラフィックスプロセッサ１２０は、中央
処理装置２００を含むグラフィックスプロセッサ１２０
の大半の部分に接続されている主バス２０５を含む。中
央処理装置２００は、数個のデータレジスターを含むレ
ジスターファイルの組に双方向レジスターバス２０２を
介して双方向接続されている。レジスターファイル２２
０は、中央処理装置２００が使用する直接アクセス可能
なデータの貯蔵所として役立つ。以下に更に詳しく説明
する様に、レジスターファイル２２０は、中央処理装置
２００が使用することの出来る汎用レジスターのほか
に、グラフィックス命令のための暗示オペランドを記憶
するために使用される数個のデータレジスターを含む。
【００２０】中央処理装置２００は、命令キャッシュバ
ス２０４を介して命令キャッシュ２３０に接続されてい
る。命令キャッシュ２３０は、バス２０５に更に接続さ
れており、ビデオメモリーバス１２２及びメモリーイン
ターフェース２５０を介してビデオメモリー１３２（図
１）から該命令キャッシュに命令ワードを格納すること
が出来る。命令キャッシュ２３０の目的は、中央処理装
置２００の或る機能の実行を高速化することである。反
復性の機能、即ち、中央処理装置２００により実行され
るプログラムの特定の部分の中で頻繁に使われる機能を
命令キャッシュ２３０に記憶させることが出来る。命令
キャッシュバス２０４を介する命令キャッシュ２３０へ
のアクセスは、ビデオメモリー１３０へのアクセスより
遥かに高速である。従って、反復される又は頻繁に使わ
れる命令の系列を予め命令キャッシュ２３０に格納して
おくことによって、中央処理装置２００が実行するプロ
グラムを高速化することが出来る。すると、これらの命
令をより迅速に取り出すことが出来るので、それらをよ
り迅速に実行することが出来る。命令キャッシュ２３０
は、必ずしも常に同じ命令の組を内蔵している必要はな
く、中央処理装置２００が実行するプログラムの特定の
部分の中で頻繁に使われる命令の特定の組を該命令キャ
ッシュに格納することが出来る。
【００２１】上位インターフェース２４０は、上位イン
ターフェースバス２０６を介して中央処理装置２００に
接続されている。上位インターフェース２４０は、更
に、上位システムバス１１５を介して上位処理システム
１１０（図１）に接続されている。上位インターフェー
ス２４０は、上位処理システム１１０とグラフィックス
プロセッサ１２０とのあいだの通信を制御する。上位イ
ンターフェース２４０は、上位処理システム１１０とグ
ラフィックスプロセッサ１２０とのあいだのデータ転送
のタイミングを制御する。これに関して、上位インター
フェース２４０は、上位処理システム１１０がグラフィ
ックスプロセッサ１２０に割り込むことを可能にし、或
いは逆にグラフィックスプロセッサ１２０が上位位置シ
ステム１１０に割り込むことを可能にする。また、上位
インターフェース２４０は主バス２０５に接続されてお
り、上位処理システム１１０がメモリー１３０に記憶さ
れているデータを直接制御出来る様になっている。典型
的には、上位インターフェース２４０は、グラフィック
ス要求を上位処理システム１１０からグラフィックスプ
ロセッサ１２０へ伝達して、ビデオディスプレイ１７０
により生成されるべきディスプレイの種類を上位システ
ムが指定出来るようにすると共にグラフィックスプロセ
ッサ１２０に所望のグラフィック機能を行わせる。
【００２２】中央処理装置２００は、グラフィックスハ
ードウェアバス２０８を介して特殊グラフィックスハー
ドウェア２１０に接続されている。特殊グラフィックス
ハードウェア２１０は、更に、主バス２０５に接続され
ている。特殊グラフィックスハードウェア２１０は、中
央処理装置２００と関連して動作して特殊グラフィック
ス処理動作を行う。中央処理装置２００は、汎用データ
処理機能を備えると共に、特殊目的グラフィックス命令
を行うために特殊グラフィックスハードウェア２１０の
適用を制御する。これらの特殊目的グラフィックス命令
は、ビデオＲＡＭ１３２のビットマッピングされた部分
の中でのデータの操作に関する。特殊グラフィックスハ
ードウェア２１０は、中央処理装置２００の制御下で動
作して、ビットＲＡＭ１３２の中でのデータに関する特
別な有益なデータ操作を可能にする。
【００２３】メモリーインターフェース２５０は、バス
２０５に接続され、更にビデオメモリーバス１２２に接
続されている。メモリーインターフェース２５０は、グ
ラフィックスプロセッサ１２０とメモリー１３０とのあ
いだでのデータ及び命令の伝達を制御する。メモリー１
３０は、ビデオディスプレイ１７０を介して表示される
べきビットマッピングされたデータと、グラフィックス
プロセッサ１２０の動作の制御に必要な命令及びデータ
との両方を包含する。これらの機能は、メモリーアクセ
スのタイミングの制御、及びデータ及びメモリー多重化
の制御を含む。好適な実施例では、ビデオメモリーバス
１２５は、多重化されたアドレス及びデータ情報を含
む。メモリーインターフェース２５０は、メモリー１３
０へのアクセスのために適切なときにグラフィックスプ
ロセッサ１２０が適切な出力をビデオメモリーバス１２
５上に提供出来るようにする。
【００２４】グラフィックスプロセッサ１２０は、最後
に、入出力レジスター２６０及びビデオディスプレイコ
ントローラ２７０を含む。入出力レジスター２６０は、
これらのレジスター内での読み書きを可能にするために
バス２０５に双方向接続されている。入出力レジスター
２６０は、好ましくは、中央処理装置２００の普通の記
憶スペース内にある。入出力レジスター２６０は、ビデ
オディスプレイコントローラ２７０の制御パラメータを
指定するデータを包含する。ビデオディスプレイコント
ローラ２７０は、パレット４０００からのビデオクロッ
ク信号ＶＣＬＫにより刻時される。入出力レジスター２
６０に記憶されているデータに従って、ビデオディスプ
レイコントローラ２７０は、パレット４０００の所望の
制御のためにビデオ制御バス１２４上に信号を生成す
る。入出力レジスター２６０の中のデータは、水平ライ
ン当たりの絵素の数、水平同期及びブランキング間隔、
フレーム当たりの水平ラインの数、及び垂直同期及びブ
ランキング間隔を指定するデータを含む。入出力レジス
ター２６０は、フレームインターレースの種類を指定す
ると共に他の種類のビデオ制御機能を指定するデータを
含むことも出来る。最後に、入出力レジスター２６０
は、以下により詳細に説明する他の特別の種類の入力及
び出力パラメータのための貯蔵所である。
【００２５】グラフィックスプロセッサ１２０は、メモ
リー１３０をアドレス指定する二つの異なるアドレスモ
ードで動作する。これら二つのアドレスモードはｘｙア
ドレス指定及び線型アドレス指定である。グラフィック
スプロセッサ１２０は、ビットマッピングされたグラフ
ィックデータと、通常のデータ及び命令との両方に対し
て作用するので、メモリー１３０の異なる部分には異な
るアドレス指定モードを介してアクセスするのが最も好
都合である。選択したアドレス指定モードが何であるか
に係わらず、メモリーインターフェース２５０は、アク
セスされるべき適切なデータについての適切な物理的ア
ドレスを生成する。線型アドレス指定では、フィールド
の開始アドレスは、単一の多ビット線型アドレスから成
る。フィールドのサイズは、中央処理装置２００内の状
況レジスター内のデータによって決まる。ｘｙアドレス
指定では、開始アドレスは、ｘ及びｙ座標値の対であ
る。フィールドのサイズは、絵素のサイズに等しい、即
ち、特定の絵素で特定のデータを指定するのに必要なビ
ットの数に等しい。
【００２６】図３を参照して、この発明の実施例の機能
についての実際の説明に入る前に、典型的グラフィック
スメモリーシステムのメモリー構造について簡単に説明
する。ビデオＲＡＭ（ＶＲＡＭ）についての背景情報が
共通譲渡された特許4,３３0,８５２号、4,６３9,８９０
号及び4,６８3,５５５号に開示されており、これらを参
照により本書の一部とする。使用できるメモリー構造及
びシステムは多数あるければも、アレーを成す８個のＶ
ＲＡＭメモリー１３０を使う例えば図３に示されている
ものなどの構造を使用するのが一般的となっている。各
ＶＲＡＭメモリー、又はユニット、は４個のセクション
又は平面０、１、２及び３を有する。各平面の構成は、
その平面への情報の書込みに単一のデータ導線が使われ
るようになっている。データバス１２５などの、３２ビ
ットデータバスを使用するシステムでは、８個のＶＲＡ
Ｍメモリー（そのうちの２個が図３に示されている）が
あり、各ＶＲＡＭメモリーが、該入力データバスに接続
された４本のデータ導線を有する。
【００２７】よって、３２ビットデータバスについて
は、ＶＲＡＭメモリー１３２の４本のデータ導線は、そ
れぞれ、データバス導線０、１、２、３に接続されてい
る。同じく、次のＶＲＡＭメモリーの、４本の導線０、
１、２、３はデータバス導線４、５、６、７にそれぞれ
接続されている。これは、残りの６個のＶＲＡＭについ
ても続き、最後のＶＲＡＭの導線はバス１２５の導線２
８、２９、３０、３１に接続されている。
【００２８】メモリーは、グラフィックスディスプレイ
についての絵素情報が平面上で同じ行内に逐次格納され
るようになっている。絵素あたり４ビットのシステムを
仮定すると、各絵素についてのビットは別のＶＲＡＭメ
モリーに格納される。この様な場合、絵素０は第１のＶ
ＲＡＭにあり、絵素１は第２のＶＲＡＭ内にある。絵素
２ないし７についての絵素格納は図示されていない。次
に絵素８についての絵素情報は第１ＶＲＡＭにおいて、
なお行０の中に、しかしその列２に、格納される。絵素
情報のこの構成の理由は、情報がメモリーからどの様に
して検索されるかについての理解からより良く分かる。
【００２９】引続き図３を参照すると、各ＶＲＡＭ平面
は、メモリーの行から外へ情報をシフトさせる逐次レジ
スター１３９を有する。このシフトは、パレット４００
０からのシフトクロック信号ＳＣＬＫにより決まる率で
起きる。これらのレジスターからの出力は、データ入力
導線が入力バスに接続されているのと同じ態様でバス１
３６に接続されている。よって、行０などのメモリーの
行からのデータは、レジスター１３９内に移され、各レ
ジスター１３９から逐次にバス１３６上に並列に出てく
る。これは８メモリーアレーの各平面について起こるこ
とである。
【００３０】或る瞬間においてデータ出力バス１３６を
見ると、各シフトレジスターの第１ビットは該バス上に
ある。よって、行０が該バスに出力されていると仮定す
ると、バスの導線０上にはメモリー１３０の行０、ビッ
トＡ０（平面０）があることになる。バス１３６の導線
１の上には行０ビットＡ０（平面１）があり、導線２の
上には行０、ビットＡ０（平面２）があり、導線３の上
には行０、ビットＡ０（平面３）がある。これらのビッ
トには、次にＶＲＡＭからのビットが続く。よって、第
１の時点では、データバス上には、絵素０を形成する４
ビットがあり、その隣には絵素１を形成する４ビットが
あり、その隣には絵素２を形成する４ビットがある。こ
れは、絵素０−７を形成する３２ビットがデータバス１
３６の並列導線上に乗るまで続く。これらのビットはグ
ラフィックスディスプレイに供給され、シフトレジスタ
ーは全て１位置だけシフトして該バスに次の８個の絵素
即ち、絵素８〜１５についての絵素情報を提供する。た
のシフトは、ＶＲＡＭ内の行全体が外にシフトされるま
で続き、その後、出力逐次レジスターへ格納されるべく
新しい行が選択される。
【００３１】ここまでは、絵素当たりのビット情報は４
ビットであると仮定されている。若し絵素情報が例えば
８ビットであるならば、絵素当たり２個のＶＲＡＭを使
用しなければならない。これはビットパターンを幾分変
化させる。また、メモリーのサイズ及び構造は変化し続
けるものであり、図示したサイズ及び構造は単なる解説
を目的としており、多様なメモリー構成及び異なる絵素
サイズでこの発明を使用出来ることに注意するべきであ
る。
【００３２】前述した様に、各メモリーのための逐次レ
ジスター１３９は５１２ビット長であり、これによりメ
モリーから逐次レジスターへの各読み出しサイクルに１
６３８４ビットがディスプレイに転送される。この１６
３８４ビットは、各絵素が８ビットを包含すると仮定し
て、２０４８表示絵素についてのデータを表す。しか
し、各走査線は１２８０絵素を必要とするだけであると
仮定する。すると、メモリーの各線上にメモリーの各行
からの７６８絵素を表示することは出来ない。このメモ
リーは他の目的には使いにくく、従って実際上無駄に使
われる。
【００３３】この問題を解決するために、逐次出力レジ
スター１３９は半部に分割され、その各半部がＶＲＡＭ
からデータを出力するのに使われる。３２個のシフトレ
ジスター１３９が使われるけれども、メモリーの平面の
うちの一つだけについて説明をするが、すべての平面が
同様に働くことが分かる。レジスター１３９の２個の半
部は、半部Ａ及び半部Ｂと称する。有利なことに、シフ
トレジスター１３９は、メモリーからスクリーンメモリ
ーの行全体を取って、その行を絵素毎に滑らかで整然と
した流れとしてスクリーンに提示する。
【００３４】前述したように、これが単一の、分割され
ていない逐次レジスター１３９で行われるならば、ディ
スプレイの１走査線全体についての情報をメモリー１３
２から逐次レジスター１３９へ移動させ、次にスクリー
ンのクロッキング速度でスクリーンへシフトさせなけれ
ばならないであろう。そのとき、これは、メモリーの各
行がスクリーンの１本の線（又はその整数倍）だけの情
報を含むことを必要とする。分割された逐次レジスター
の場合には、これとは異なっており、この場合には、ビ
ットをＡセクションからシフトさせながら他のビットを
Ｂセクションに格納し、Ｂセクションからスクリーンへ
シフトさせながら他のビットをＡセクションに格納する
ことが出来る。
【００３５】ここで図４を参照すると、その面に４０個
の絵素と、下に数行の絵素とを有するグラフィックスス
クリーン４０１が示されている。ここで使用した数は説
明だけを目的としていて、例としてのグラフィックスス
クリーンの面上の絵素の数（例えば１２８０個）とは全
く似ていないことが理解されなければならない。実際の
数は大きいので、引用する例が、その様な実際の数に近
い数を使用するならば本発明の作用は煩雑になってしま
う。同じことが図５のメモリー５０１についての以下の
説明にも当てはまるが、実際の数を使うシステム構成
は、説明を不明瞭にするだけである。実際、説明の目的
で使用されるメモリー５０１は、絵素に関して、スクリ
ーン４０１より少ない列容量（１６）を持っている。実
際には、これは典型的には逆である。
【００３６】暫時余談になるが、線当たり１２８０個の
絵素があって１０２４本の線を有するシステムは、１秒
に６０回の割合で再生され、従って絵素は１2.７nsに１
個の割合で表示されなければならない。２個の４ビット
ＶＲＡＭが１絵素についてのデータを提供する場合に８
ビット絵素を使うと、４個のＶＲＡＭの組が３２ビット
バスに接続される。これは、５0.８ns毎に１回の割合で
（これは１9.６ＭＨｚの周波数である）ＶＲＡＭを刻時
することが必要である。この様な高速でデータが移動さ
せられていると、（逐次レジスターに格納し直すなどの
ための）小さな休止も顕著である。その上、この問題
は、クロックユニット４１００内のどのクロックにおけ
るクロック速度にも関係する可能性がある。
【００３７】ここで図５を参照すると、メモリー５０１
が示されており、各絵素は４ビットを有する。ここでの
目的上、その様なメモリーユニットが２個使用され、そ
の一つは偶数個の絵素を包含し、一つ（図示せず）は奇
数の絵素を包含するということも仮定する。これは、各
メモリーユニットから４ビットずつ、バスの８ビット
（又は導線）だけを使用する結果となる。また、メモリ
ーが１６列（０ないし１５と称する）だけを有すること
も仮定する。よって、行０にはＡ０〜Ａ１５の名称が付
され、行１にはＢ１〜Ｂ１５の名称が付される。偶数絵
素だけを包含するメモリーユニットに議論を更に限定す
るならば、ビットＡ０は絵素０についてのデータを表
し、ビットＡ１は絵素２についてのデータを表すと考え
ることが出来る。見えない第２のＶＲＡＭの中のＡ０ビ
ットは絵素１の情報を包含するので、これが続く。
【００３８】この極めて非現実的ではあるけれども実例
となる実施例によると、図５に示されている様に、（偶
数）絵素０−３０についての情報が行Ａ内にあり、（偶
数）絵素３２−６２についての情報が行Ｂ内にある、時
々、ということになる。ここで、スクリーンの第２行に
必要な絵素を表すスクリーン絵素４０−７９（図４）に
ついての絵素情報をスクリーンに転送したいと仮定す
る。
【００３９】この仕事を達成するために、絵素４０−７
９についての情報は上記したようにメモリーの行Ｂ及び
Ｃの中にあるので（図５）、システムは、メモリーの行
Ｂをアドレス指定する命令ビットをメモリーに送る。こ
の動作の結果として、行Ｂからの絵素３２−６２につい
ての絵素情報が逐次レジスターに格納されることにな
る。これは図６に示されている。しかし、レジスター全
体がスクリーンにシフトされるべきであれば、ビットＢ
０ないしＢ３もシフトされるければも、これらのビット
は（図４から分かる様に）スクリーンの行０上にある絵
素３２−３８に属するので、問題が生じる。この問題を
避けるために、メモリー転送を制御するプロセッサ（図
示せず）は、シフトを開始する適切なビット位置を見失
わないようにして、この情報を前記の命令の一部として
メモリーに与える。この位置はタップ点と称せられる。
【００４０】動作の分割レジスターの面を制御するため
にレジスターの第１部分に格納し直すべきとき、即ち、
データが第２部分から除去されつつあって且つデータが
既に第１部分から除去されてしまっているとき、又は帰
線間隔の直後に起こり得る様に第１部分の中のデータが
先のスクリーン行に関連するとき、を知る必要がある。
勿論、レジスターの第２部分に格納し直すべきとき、即
ち、データが第２部分から読み出された後に第１部分か
ら読み出されているときを知ることも必要である。この
機能を達成するために、与えられたときに活動している
逐次レジスターの部分を見失わないようにするためにカ
ウンタが使用される。該カウンタが適切に動作するに
は、それは、第１データシフトのレジスターにおける開
始点（タップ点）を知らなければならない。これは必要
なことであって、その理由は、上記したように、出発点
が必ずしもメモリー行の初めにはないことである。逐次
レジスターの二つの半部の格納及び再格納を制御するた
めにカウンタを行毎に較正する幾つかのステップを行わ
なければならない。
【００４１】該レジスターの第１半部がデータの送りを
完了したとき該半部はクリアされ再格納が行われること
が出来て、ビットが該レジスターの第２半部から送られ
ている間に新しいデータビットを第１半部に格納するこ
とが出来ることとなる様に、逐次レジスターの制御が行
われる。若し、実際に、最初に送られるべきビットが該
レジスターの第２半部、即ちＢ半部の中にあるならば、
Ａ半部に直に再格納が行われなければならない。この事
実も判定されなければならない。その判定は、メモリー
に提供されるアドレス情報から行われ、ビット位置と、
アドレスを指定するのに必要なビットの数とに依存す
る。
【００４２】この問題の例として、或る典型的アドレス
ビット構成が図９及び１０に示されている。図９は、１
０ビットの行及び列アドレスと、これに先立つ３個のバ
ンク選択ビット及び５個の雑アドレスビットとを示す。
図１０は、８ビットの行及び列アドレスビットを示して
おり、これに先立つのは雑アドレスビットだけである。
【００４３】システム構成を適合させるためにマスクが
ユーザーによって作られる。図１１は、図９のアドレス
構成に使用するマスクを示し、図１２は図１０の構成に
利用するマスクを示す。図１３は、２バンク選択ビット
が先行する３タップ点ビット（各半シフトレジスターに
８個、合計１６列）を伴うシステムに使用されるマスク
を示す。これらのビットは、説明のために付加された。
【００４４】図１４は、これらのマスクがどのように使
用されるかを示す。図１５ないし２０は、例を示す。図
１５は、選択されたスクリーン行についての第１絵素４
０が存在している場所であるメモリーの行１、列４につ
いての行及び列アドレスビットを示す。図１５に示され
ているビットワードは、他のアドレスビット０−４、及
びバンクビット５−６も有する。タップ点ビットはタッ
プ点レジスター９１に格納される。タップ点は、最初に
バスに読み出されるレジスター内のビット位置と定義さ
れる。このタップ点は、図１５のアドレス情報から計算
される。この例では、アドレス（０−４）の初めの５ビ
ットは、設計事項として全ての構成について一定される
ので、無視することが出来る。該アドレスの次の１３ビ
ットは、タップレジスター９１に転送される（図１
６）。
【００４５】図１７及び１８に示されている様に、図１
４に支配されて、例としてのシステム（図１３）のため
に作られたマスク９３はマスクシフトレジスター９２の
中に複写される。このマスクは、バンク選択ビットの変
化のためにタップ点を調整するのに役立つ。この例で
は、この様なビットが２個あったので、該マスクの先頭
の２ビットは０である。すると、シフトレジスター９２
の最も右側の位置に１が現れるまで（図１９）、クロッ
クによりレジスター９２及び９１は右へシフトされる。
この動作はバンクビットをタップ点から除去し、そのと
き、これは図２０のレジスター９１から分かるように１
００になる。
【００４６】これはタップ点カウンタ９４（図２１）に
格納される。シフトされたマスク９２（図１９は、カウ
ンタ９４の何個のビットが重要であるかを決定する）。
このタップ点は、最初にデータバスに読み出される逐次
レジスター内の位置として定義されるものであるが、図
６に見ることが出来、半レジスターＡのビットＢ４によ
り制御される絵素４０に対応する。
【００４７】図１５において最も左の列ビットが０に等
しいので、レジスターＢに対してレジスターＡが選択さ
れる。列アドレスの最も左の位置が１を内蔵していれ
ば、逐次レジスターのＢ半部が選択される。シフトされ
たタップ点が選択されると、メモリーシフトクロックＳ
ＣＬＫと関連して動作するクロック２００１は、逐次レ
ジスターから読み出されるデータと関連してタップ点シ
フトレジスターをインクリメントする。よって、タップ
点レジスターが全１１１を内蔵するときには、それは図
６の半レジスターＡの位置１１１からのデータがバスに
読み出されつつあることを意味する。これは絵素４６、
メモリービットＢ７に対応する。半レジスターＢからシ
フトが始まるとタップ点カウンタは０００にオーバーフ
ローし、該レジスターのメモリー位置Ｂ８ないしＢ１５
はグラフィックスディスプレイに送られる。今記載した
レジスター動作は、データの実際のシフトアウトを制御
するものではなくて、逐次レジスターへのデータの再格
納を制御することに注意する必要がある。
【００４８】この時、図７に示されている様に、半レジ
スターＡはクリアされ、次のメモリー行のメモリー位置
Ｃ０ないしＣ７の情報が半レジスターＡに格納される。
この交互動作は、スクリーンが該行の終わりに達するま
で、即ち、絵素７９がスクリーンに送られるまで、続
く。この半行の再格納は、再格納される半行における第
１ビットを指すアドレスを必要とする。このアドレスは
『行アドレスのインクリメント可能なコピー』、９５か
ら来る。レジスター９５は、レジスター９１がレジスタ
ー９０から格納されるときにレジスター９０から格納さ
れる。それは、その後、列アドレスの最も左のビットに
インクリメントされて次の半行を指す。このインクリメ
ントのためのビット位置（最も左の１の左側のビット）
を決定するためにレジスター９３が使われる。該アドレ
スが出力されるとき、この点の右側のすべてのビットが
０であること（シフトレジスターの第１ビットを指す０
タイプアドレスを意味する）を保証するためにもレジス
ター９３が使われる。該カウンタがオーバーフローする
毎に、このレジスターのアドレスが出力され、その後イ
ンクリメントされる。
【００４９】よって、タップ点ＳＣＬＫクロック２００
１が再び１１１に達し、絵素６２、メモリー位置Ｂ１
５、が絵素７９より小さいときには、タップ点カウンタ
は０００にリセットし、図８に示されている様に、メモ
リービットＣ０ないしＣ７は半レジスターＡからバスへ
転送される。この時、半レジスターＢにメモリービット
Ｃ８ないしＣ１５が格納される。しかし、該クロックが
再び１１１に到達するときには帰線間隔にも達し、プロ
セッサにより決定された通りにスクリーンに読み出され
るべき次の線全体でレジスターがリセットされる。この
時、サイクルは繰り返し、新しいタップ点が計算され
る。
【００５０】絵素行８０〜１１９が次である場合にそう
である様に、読み出されるべき最初のビットがレジスタ
ーのＢ半部内にあることを新しいタップ点が示している
ならば、レジスターＡ半部は図８に示されている様にな
って、タップ点が位置Ｃ８にある。これは、第１半レジ
スターＡからのデータの読み出しに続くためにタップ点
カウンタが再び１１１に達して転がる準備のためにＡ半
レジスターを直にクリアしてメモリービットＤ０〜Ｄ７
を格納しなければならないことを意味する。
【００５１】分割されたシフトレジスターＶＲＡＭは、
完全シフトレジスター転送サイクルと分割転送サイクル
との間にＳＣＬＫ信号を使う。この仕事は、これら二つ
の転送が、ブランキング期間中にＳＣＬＫ信号が不能に
されているときに順次に行われるべきことを認める。本
実施例は、有益なことに、この二つの転送間の間隔を識
別して、ニブルモードではなくてＳＳＲＴモード時にパ
レットＳＳＲＴピンに信号を送るので、この時に該回路
はＳＣＬＫパルスを生成する。この改良は、シフトクロ
ック信号ＳＣＬＫの付加的外部制御手段のあるパレット
及びクロック発生器を提供するものである。
【００５２】一つの分割シフトレジスター・アプリケー
ションでは、完全再格納は図２３に示されている様にブ
ランキング時に行われる。そのとき、ＳＣＬＫが再開し
た後に分割再格納が開始される。しかし、これが作用す
るのは、逐次データの流れをシフトレジスター１４０の
第１半部から第２半部へ移動させるのに充分なＳＣＬＫ
パルスが得られる前に分割再格納が行われる場合であ
る。実際にしばしばこうなるけれども、完全に随意の境
界を有することの出来るシステム（例えば水平にパンニ
ング出来るもの）を実現するには、ブランキング後の第
１（又は他の初期の）ＳＣＬＫパルスがポインタを再格
納された半部の外へ移動させるならば課されることのあ
る実時間制約を避けるのが有益である。
【００５３】図２２は、余分のＳＣＬＫパルスを挿入す
るべき期間を特定する論理を示す。ＶＲＡＭ活動状態の
ためにＳＳＶモードビットをセットすることにより示さ
れる分割逐次レジスターＶＲＡＭモードでは、ＴＭＳ３
４０２０ ＧＳＰ １２０は、該ＶＲＡＭのために分割
逐次レジスター転送サイクルを生成する。水平ブランキ
ング時に、次のＶＲＡＭ行を初期値設定するために、規
則的逐次レジスター転送サイクルが生成される。その直
ぐ後に、図２４の波形 memcy−に示されている様に分割
逐次レジスター転送サイクルが続いて、ＶＲＡＭを分割
モードにすると共に、非活動状態の半逐次レジスターが
前に表示されたデータではなくて未表示のデータを内蔵
することを保証する。
【００５４】動作を適切な順序で行わせるために、ＶＲ
ＡＭへのＳＣＬＫ入力は、通常転送の終わりのＴＲ−／
ＱＥ−の立ち上がりと分割転送の始めのＲＡＳ−の立ち
下がりエッジとの間に刻時されて、普通の逐次レジスタ
ー転送サイクル時に与えられたタップ点が重ね書きされ
ないことを保証する。図２２のデコーダ論理回路２２０
１は、パレット４０００のビデオバックエンド論理に、
このパルスを挿入するべき時を知らせる信号を与える。
この回路２２０１は、ＧＳＰ１２０に、又はＶＲＡＭ１
３０又はパレット４０００に、これらを改善するものと
して適宜物理的に組み込まれ、或いは印刷配線板１０５
上に独立の論理として設けられる。
【００５５】デコーダ論理２２０１は、各ＧＳＰ１２０
メモリーサイクルの始まりにＴＭＳ３４０２０ＬＡＤバ
ス２０５上に出力される状況コードを入力として受け取
る。若し０１００が検出されてＴＭＳ３４０２０のＳＦ
ピンが低レベルである（普通のＶＲＡＭ逐次レジスター
転送を示す）ならば、ＳＡＳ２−が低レベルであるとき
にＬＣＬＫ１の立ち下がりエッジでＳＳＲＴ信号が高レ
ベルで出力される。これはＴＲ−／ＱＥ−の立ち上がり
エッジと同時である。分割逐次レジスター転送サイクル
が生じるまでＳＳＲＴは出力され続ける。該論理が０１
００状況コードを検出すると共にＳＦピンが高レベルで
ある（分割ＶＲＡＭ逐次レジスター転送を示す）とき、
ＣＡＳ２−の立ち下がりエッジでＳＳＲＴ信号は低レベ
ルに下げられる。パレット４０００のビデオバックエン
ド論理は、ＳＳＲＴの立ち上がりエッジを使って単一の
ＳＣＬＫパルスを挿入する。
【００５６】図２２において、ＴＭＳ３４０２０ＧＳＰ
１２０はバス１２５によってＶＲＡＭ１３０に接続さ
れ、シフトレジスター１３９はバス１３６によってパレ
ット４０００に接続されている。グラフィックスシステ
ム１００内の無駄にされるメモリースペースをなるべく
少なくするために、図１−２１で説明した分割シフトレ
ジスターＶＲＡＭとしてＶＲＡＭ１３０及びシフトレジ
スター１３９を設けるのが有益である。パレット４００
０は、バス１２２及び１２４によってＧＳＰ１２０に接
続されている。パレット４０００のＳＳＲＴ入力は、図
２のＬＡＤ２０５のＬＡＤライン０−３上の所定のコー
ドを検出するデコーダ２２０１の出力により供給され
る。このデコーダは、ＧＳＰ１２０からのブランキング
信号が低レベルであるときに動作可能にされるだけであ
る。デコーダ２２０１は、ＲＡＳ（行アンドレスストロ
ーブ）信号の立ち下がりにより刻時される。該デコーダ
の出力は、ＲＡＳ信号の立ち上がりにより可能にされ
て、パレット４０００のＳＳＲＴピンを駆動すると共に
図２３及び２４の波形図を使用して前記のＳＣＬＫパル
スの挿入を行わせる。
【００５７】図２５において、プログラマブルパレット
４０００がグラフィックスシステム板１０５上に設けら
れている。板１０５には、１メガビットＶＲＡＭ１３
０、ＴＭＳ３４０２０ＧＳＰ１２０、ＤＲＡＭ１２１、
及び１組のクロック発振器４１００も備えている。シス
テム板１０５は対向するバスコネクタを備えており、バ
ス１１５のためのものと、ＶＧＡパススルーのための特
徴コネクタ６５２１とである。随意のインターフェース
論理１２３は、主チップの外側に希望されることのある
論理機能を供給する。板１０５は、バス１１５のための
コネクタにより、その上位コンピュータの母板に挿入さ
れる。
【００５８】更にシステム板１０５において、コネクタ
１６５は、ＮＴＳＣ標準複合ビデオ出力を図１のカラー
ディスプレイ装置１７０に供給する。同期発生機構が例
えば緑などのカラー出力チャネルの一つに組み込まれて
いる。ＶＧＡパススルーモードは、唯一のモニターでＶ
ＧＡ及び非ＶＧＡディスプレイを提供する。図２６にお
いて、コンピューターは母板６５０１を有し、その上に
マイクロコンピュータチップ６５０２とメモリーチップ
６５０４とが搭載されている。母板６５０１はバス６５
０３に接続されている。ＶＧＡ両立のグラフィックス板
６５０５がバス６５０３により母板６５０１に接続され
ている。ＶＧＡだけを使用するならば、モニター６５１
１は板６５０５上のＤＢ−１５ビデオコネクタ６５１２
に接続される。板６５０５にはグラフィックス回路が搭
載されていて、ＶＧＡ標準に従ってカラーコード信号を
作る。該回路は母板６５０１上のマイクロコンピュータ
チップにより制御される。
【００５９】進歩した非ＶＧＡディスプレイを得るため
に、図１の板１０５がバス６５０３に接続されている。
板１０５は、グラフィックスプロセッサ１２０を有し、
母板６５０１上の８０３８６などのマイクロプロセッサ
６５０２による制御に応答する。ビデオメモリー１３０
は、印刷配線板１０５上に搭載され、グラフィックスプ
ロセッサ１２０に接続されて、板１０５上の印刷配線に
よりＶＲＡＭ１３０に接続されたパレット４０００のた
めに例えばテキサツ・インスツルメントＴＩＧＡグラフ
ィックスアーキテクチャなどの第２のグラフィックス標
準に従ってカラーコード信号を他のバス１３６上に発生
させる。板１０５上の特徴コネクタ６５２１は、ＶＧＡ
バス６５２３によりグラフィックス板６５０５上の特徴
コネクタ６５２５に接続されている。特徴コネクタ６５
２５は、ＶＧＡ標準に従うカラーコード信号を提供す
る。板１０５上の特徴コネクタ６５２１は、ＶＧＡカラ
ーコード信号を入力する。
【００６０】ＶＧＡパススルーのおかげで、モニター６
５１１は不要であり、モニター６５１３はＤＢ−１５ビ
デオコネクタ６５２７に接続されて、ＶＧＡグラフィッ
クス及びＴＩＧＡグラフィックスの両方をユーザーが選
ぶ通りに表示する。パレット４０００は、ＴＩＧＡアー
キテクチャに従うカラーコードビットの第１の組を入力
するために図２６のビデオメモリー１３０に接続された
第１領域を伴う図３１の入力レジスター４０１１を有す
る。入力レジスター４０１１は、ＶＧＡ標準に従うカラ
ーコードビットの第２の組を入力するために特徴コネク
タ６５２１に接続された第２領域を有する。図３１の参
照用テーブルメモリー４０２１は、入力レジスター４０
１１からのカラーコードに応答してカラーデータワード
を供給する。選択回路４０５１が入力レジスター４０１
１と参照用テーブルメモリー４０２１との間に接続され
ている。選択回路４０５１は、制御レジスター４３７１
を介してグラフィックスプロセッサ１２０へバス１２２
を介して接続されることにより、選択された第１又は第
２のグラフィックス標準に従って選択されたバス１３６
又は６５２３上の選択されたカラーコードを参照用テー
ブルメモリー４０２１へ転送するべく制御可能である。
【００６１】ＩＢＭ両立のＰＣ（パーソナルコンピュー
ター）などの典型的な８０３８６に基づくコンピュータ
ーのハードウェア及びソフトウェアの作動態様の故に、
該ＰＣの直後のブートアップ動作（boot-up opetration
s)は図２６のＶＧＡグラフィックス板６５０５を探して
強化されるが、これはＩＢＭ両立のＰＣにおいて標準の
板として設けられる。ＶＧＡ板６５０５がＩＢＭモニタ
ー６５１１に接続されるならば、板１０５への接続のた
めに別のモニター６５１３が必要である。ブートアップ
時に、ＰＣのＣＰＵは、ＶＧＡハードウェア６５０５を
発見して、テキストをモニター６５１１上に置く始動シ
ーケンスを行う。その後、高解像度グラフィックスが要
求されたとき、システムはＶＧＡモニター６５１１をオ
フにし又は該モニターを使わず、モニター６５１３を動
作可能にする。各モニター６５１１及び６５１３を同種
の装置とすることが出来るので、多くの場合、単一のモ
ニターを使用するのが望ましい。両方の板６５０５及び
１０５を唯一のモニターと共に使う場合には、ＶＧＡパ
ススルー・モードは、始めに表示されるプロンプトなど
のＶＧＡデータを見ることを可能にする。ＶＧＡパスス
ルーは、有益なことに、パレット４０００上に又は板１
０５上の何処かにＶＧＡ自体を設ける必要を無くする。
ＶＧＡ板６５０５は、ブートアップ時に母板６５０１上
のＣＰＵに応答し、パレット４０００に設けられたＶＧ
Ａパススルーモードにより始めのテキスト及び始めのプ
ロンプトをモニター６５１３に直接与え、このとき板１
０５により与えられる高解像度モードに転換することが
出来る。よって、ＶＧＡ板６５０５及び高解像度板１０
５のために別々のモニターを設ける必要はない。板１０
５は、ＶＧＡパワーアップ初期値設定ソフトウェアやそ
の他のＶＧＡの複製を必要としない。
【００６２】また、ＶＧＡパススルー・モードは、ＶＧ
Ａ両立のアプリケーションソフトウェアをＣＰＵ６５０
２により実行し、ＶＧＡグラフィックスを板６５０５に
より又は母板自体のうえに作ることを可能にし、このと
きＶＧＡグラフィックスはＶＧＡパススルー・モードで
板１０５を通される。高解像度モードが呼び出されると
き、グラフィックスは、板６５０１上のＣＰＵにより制
御されるが、グラフィックスプロセッサ１２０（ＴＩＧ
Ａ ＴＩグラフィックスアーキテクチャを使用するテキ
サツ・インスツルメント社製のＴＭＳ３４０１０又は３
４０２０ＧＳＰなど）により組み立てられ、ＶＲＡＭ１
３０及びパレット４０００を通されてモニター６５１３
へ送られる。
【００６３】このパススルー改良点は、ＶＧＡ又はＴＩ
ＧＡの特別の特性には依存しない。従って、二つ以上の
グラフィックスアーキテクチャ、標準又は方法を収容す
ることが出来る。８／６−ＤＡＣ幅選択特徴及びＶＧＡ
パススルー特徴の両方が有利に協働する。ＶＧＡは、基
本６ビット・グラフィックス幅と、より広い８ビット特
徴とを有する。ＶＧＡでは、この６ビットは各バイトの
下位端部にある。パレットＲＡＭ４０２１にカラーデー
タワードが格納されるとき（ＶＧＡでは基本６ビットが
使われるときに各バイトの最下位６ビットになけれはな
らないＶＲＡＭカラーコードでＲＡＭ４０２１にアクセ
スするのに対して）、各カラーデータワードについての
データはパレットの最下位６ビットに到達する。しか
し、出力は、最下位６ビットが各カラーデータワードの
３バイトの最上位６ビット位置に格納される場合になる
様になされるべきである。この８ビット／６ビットの選
択は、６個の最下位ＲＡＭ４０２１ビットをしてＤＡＣ
の最上位入力を駆動せしめる。ＲＡＭ４０２１の記憶場
所に最初に格納するための８／６選択とは異なって、Ｖ
ＧＡパススルー・モードは、内部多重化を有利に迂回し
て６個のＶＧＡカラーコードＶＲＡＭビットが真っ直ぐ
にＲＡＭ４０２１アドレス入力デコーダに行ってカラー
データワードにアドレスするのを可能にする。一組の特
徴は、パレットアクセスのためのＶＧＡパススルーによ
るＶＧＡビットへの干渉を回避するとともに、信号対雑
音比を最高にするためにＶＧＡ信号について可能な最高
の出力をＤＡＣに生成させる（８／６選択特徴）。
【００６４】ブートアップ時には、パレット４０００
は、ケーブル６５２３を介してＶＧＡ特徴コネクタ６５
２５に接続されたＣＬＫ０クロック入力に対して懈怠す
るので、パレット４０００は、そのドットクロックをＶ
ＧＡ板６５０５から得てＶＧＡ絵素に同期化される。ケ
ーブル６５２３は絵素をラインＶＧＡ０−７に送るだけ
ではなくてＶＧＡ水平及び垂直同期信号をも送り、これ
らの信号は図２７のマルチプレクサ６６１１によって選
択されてパレット４０００のＨＳＹＮＣ及びＶＳＹＮＣ
入力に供給される。ＶＧＡブランキング信号もテーブル
６５２３によって供給される。有利なことに、マルチプ
レクサ６６１１の機能はＶＧＡ板６５０５上の、そして
既にグラフィックスプロセッサ１２０内の、３状態バッ
ファーにより潜在的に実現されるのに対して、ブランク
信号ＢＬＡＮＫ−及びＶＧＡＢＬＡＮＫ−の両方は、そ
の『もっとしばしば臨界的なタイミング』（often-more
-critical timing) の故に選択のために好適な実施例パ
レット装置４０００ではチップ上でもたらされる。
【００６５】パレット装置４０００は、図２８の改良さ
れたコンピューターグラフィックスシステムに配慮する
ニブルモードを有する。図２８において、上位コンピュ
ータ１１０はデータを上位バス１１５を介してＧＳＰ１
２０に供給する。ＧＳＰ１２０は２個のＶＲＡＭ１３０
Ａ及び１３０Ｂを制御する。ＶＲＡＭ１３０Ａは４個の
ＶＲＡＭセクションを有し、並列に作動する４ビット・
ニブル幅シフトレジスター１３９Ａ（図示せず）があっ
て１６ビットの出力を供給し、該出力は、モニター１７
０に信号を供給するパレット４０００内の４バイト幅入
力ラッチ４０１１の各バイトの４個の高レベル・ニブル
に接続されている。ＶＲＡＭ１３０Ｂも、ニブル幅出力
を各々有する４個のＶＲＡＭセクションを有し、その１
６ビットの出力は入力ラッチ４０１１の４バイトの低レ
ベルの４個のニブルにそれぞれ接続されている。ニブル
モードでは、パレット４０００はＶＲＡＭ１３０ＡとＶ
ＲＡＭ１３０Ｂとの間で切り換わって例えば２個のイメ
ージの間で切り換わる。ＮＦの高レベルは入力のために
４個の高レベル・ニブルを選択し、ＮＦの低レベルは入
力のために４個の低レベル・ニブルを選択するので、ニ
ブルフラグＮＦ入力は、その切替えを制御する。有利な
ことに、同一システム内の、異なるニブルが格納された
ＶＲＡＭ１３０Ａ及び１３０Ｂの同一の対を使用して、
２個のイメージのための４ビット・カラーコードの代わ
りに１個のイメージのための８ビット・カラーコードを
生成することが出来る。この後者の２イメージ動作を達
成するために、４個の８ビット・バイトでカラーコード
を送出するようにラッチ４０１１に要求するモード・ビ
ットが制御レジスター４３７１に格納され、下記の表６
との関連で後述する他の制御レジスター４３９８でニブ
ル・モード・ビットがゼロにされる。
【００６６】別のニブル・モードでは、高レベル・ニブ
ル及び低レベル・ニブルは入力ラッチ４０１１の相対す
る半部に入力される。高レベル・ニブル又は低レベル・
ニブルを選択するモードを持つために、又は所望のとき
に高レベル半部及び低レベル半部からのニブルを結合さ
せるために選択回路が設けられている。好適な高レベル
−低レベル−高レベル−低レベル−高レベル−低レベル
−高レベル−低レベル実施例において、又は代わりに高
レベル−高レベル−高レベル−高レベル−低レベル−低
レベル−低レベル−低レベル実施例において、又はその
他の随意の実施例のニブルの混合において、パレット４
０００は、有利なことに、ニブル入力の高レベル−低レ
ベル状態に応答すると共に入力ラッチ４０１１と参照用
テーブルメモリー４０２１との間に接続されて、該ニブ
ル入力の高レベル状態又は低レベル状態に応じて該入力
ラッチの複数のバイトからの高レベル・ニブルを該参照
用テーブルメモリーへ送り又は該ラッチの複数のバイト
からの低レベル・ニブルを該参照用テーブルメモリーへ
送るニブル回路を提供する。
【００６７】パレット４０００の好適な実施例では、図
２８の高レベル／低レベルＮＦ入力は図２２のＳＳＲＴ
入力と機能的に組み合わされる。図３１は、プログラマ
ブルなニブル選択ピンＳＳＲＴ／ＮＦとして組み合わさ
れたこれらの入力を示し、この機能は制御レジスター４
３９８により確立される（表６を参照のこと）。一つの
ピンの多機能性は、余分のピンを設ける必要がないこと
を意味しており、従って、アプリケーション上の理由か
らパッケージに許される最大数のピンが与えられたとき
のパレット４０００の機能性を高める。
【００６８】ＳＳＲＴは１２８０×１０２４程度の解像
度で有益であり、ニブル・フラグは１Ｋ×７６８程度の
解像度で有益であるので、これらの機能ＳＳＲＴ及びニ
ブル・モードは、本実施例では相互に排他的であると考
えることの出来るものである。ＳＳＲＴパルス挿入が最
初に意味をなすのは、ニブル・フラグが使われるときよ
り高い解像度である。１２８０は２の冪ではない第１線
解像度であるので、これらは異なる解像度で落ち着く。
これは、２０４８絵素幅の走査線を記憶するように構成
されたＶＲＡＭを使用するならば、分割シフトレジスタ
ー転送を図１−２４に示されている様に使用しない限り
はＶＲＡＭスペースを効率的に使えないということを意
味する。線０の終わりは線１の始まりと一致し、イメー
ジ全体がＶＲＡＭの中に圧縮される。よって、２０４８
のうちの始めの１２８０は線１であり、次の７６８はそ
の２０４８を完全なものとし、残りは次の線上にあり、
タップ点は線毎に異なる。
【００６９】ニブル・モードは低解像度に限定されるも
のではなく、もっと広い（例えば３２ビット）データ経
路に分散された絵素当たり４ビットのあるロー・エンド
（low-end system) のシステムに特に有益である。その
様なロー・エンドのシステムにおける一つの選択肢とし
て、その３２ビットデータ経路を通して絵素当たり追加
の４ビットを提供するモジュールを付加するのが望まし
いことをユーザーは理解するであろう。ニブル・フラグ
は、ＶＲＡＭ１３０Ｂを付加し、既に存在するＶＲＡＭ
１３０Ａからパレットへの結線を変更しないことによっ
て、切替え可能な２イメージ・ニブル絵素能力又は絵素
当たり８ビット能力のいずれか又は両方をもたらすため
に図２８の様なロー・エンドのシステムから追加のモジ
ュールを差し込むことが出来るようにする。よって、こ
の二つの機能を、これらが相互に排他的であるかの如く
に組み合わせることを可能にする実用的且つ技術的な分
割線がある。
【００７０】図２９及び３０は、種々の用途のある画像
システムプロセッサの種々の実施態様を示す。例えば、
図２９は、複数の入力装置及び出力装置を有する個人用
卓上イメージング・コンピューターを示す。このシステ
ムは、パーソナルコンピューター又はワークステーショ
ン、ファクシミリシステム、プリンタシステム、及びＯ
ＣＲ（光学キャラクター認識システム、及び汎用イメー
ジ認識システムとして、全て一つで、作用する。図に示
されている様に、光学装置４９０７及び電荷結合素子イ
メージセンサーＣＣＤ４９０６で複写用の物体又は文書
４９０８の像が映され又は感知される。ＣＣＤ４９０６
は、提示されたイメージに応じて電気入力信号を作る様
になっている光感知素子の例として作用する。この感知
された情報はＡ／Ｄデータ収集ユニット４９０４でアナ
ログからディジタル情報に変換されるが、このユニット
は、１９８９年１１月１７日に出願された特許出願ＴＩ
−１４６０８（参照により本書の一部とする）のＩＳＰ
兼メモリー４９００イメージング・システム・プロセッ
サに、感知されたディジタル情報を与える。このＩＳＰ
兼メモリー４９００は、該光感知素子に結合されて該イ
メージに応答してディスプレイ制御信号とカラー情報を
表すカラーコードとを生成する処理回路の多くの例のう
ちの一つである。
【００７１】コントローラエンジン４９０５は、ＣＣＤ
ユニット４９０６及びプリント組立体４０９０の両方に
所要のタイミング信号を与える。このプリント組立体は
文書４９１０を提供する。他の入力又は出力能力は、他
のユニットへの通信を行う変復調装置４９０１により示
されている電話線である。変復調装置４９０１は、該電
話線又は無線リンクなどの通信経路へ、又は他のコンピ
ューターやその他の電子装置へ、カラーデータワードか
ら成るカラー情報を中継するためにＩＳＰ兼メモリー４
９００に接続されている。制御コンソール４９０２は、
キーボード、マウス又はその他の前述したイメージング
装置から成る。ユーザーに情報を提供するためにＬＣＤ
又はＣＲＴ表示装置４９０３が使われる。ＬＣＤ液晶表
示装置４９０３は、ＩＳＰ兼メモリー４９００及びプリ
ント組立体４９０９と、イメージ情報バスにより接続さ
れており、これは、処理されたイメージのデータを包含
する。パレット装置４０００は、ＩＳＰ兼メモリー４９
００から情報を得て、ラスター走査ＣＲＴモニターなど
のカラー表示装置４９２１にディスプレイ出力を供給す
る。
【００７２】図３０はホスト５２０５を伴う回路網構成
におけるＩＳＰ兼メモリー５２００の適用を説明するも
のであり、該ホストは、遠隔地で又は何らかの中央オフ
ィスでオフラインで収集されてバッファー５２０１に分
配されるイメージ情報を提供し、これは、その後、イメ
ージシステムプロセッサ５２００に情報を提供するイメ
ージグＰＣ構成に使用される。情報を得る代わりの方法
は、前置プロセッサ５２０６と関連して作用する選択可
能なカメラ５２１１又はスキャナ５２０７を介する。こ
のイメージングシステムの形は、有利なことに、回路網
イメージ収集装置による資源共有を可能にする。プリン
タインターフェース５２０３と、プリンタメカニズム５
２０４へのその接続とを介してプリンタポートも設けら
れており、これは、イメージ又は強化されたイメージに
加えて文字又はグラフの情報を含む複合文書をユーザー
がイメージシステムプロセッサ５２００を介して印刷す
ることを可能にする。メモリー５２０２は、ＩＳＰ５２
００内のメモリーを補う。パレット装置４０００は，シ
ステムバス５２１３に接続されており、アナログカラー
信号をカラー表示装置５２２１に提供する。この装置５
２２１はＣＲＴモニターとして示されているが、カラー
プリンタなどの随意のカラー表示装置であってもよく、
これはカラーコードに応じてのカラーデータワードの参
照により改善される。
【００７３】動作時に、カメラ５２１１は、２という
数、又は勝利のＶを知らせる２本の上に伸ばした指を示
す手Ｈのイメージを感知する。前置プロセッサ５２０６
及びＩＳＰ５２００は、イメージ鮮明化アルゴリズムを
走らせ、且つ、鮮明化されたイメージ上にイメージ認識
ルーチンを走らせる。該システムは、システムにより認
識された数ＴＷＯの文字数字オーバーレー５２３５及び
魅力的な多色グラフィックス背景５２３３と共に上に上
げた手Ｈのカラーイメージ５２３１を表示する。
【００７４】全チップが制御される多様なプロセッサメ
モリー構成及び動作モードと接続された単一のチップ上
に並列処理及びメモリー相互作用の全てが利用できるイ
メージ処理システムのコンパクトな構造は、該イメージ
ングシステムの、ＡＳＣＩＩ入力及びイメージデータ入
力を受け取って、その２種類のデータを同時に利用する
能力に寄与する。パレット４０００は、該イメージ処理
システムの柔軟性及び機能性を更に向上させる。ユーザ
ーは、ＡＳＣＩＩコードでキーボードその他のあり触れ
た方法で情報を得ると共に、カメラ５２１１やビデオレ
コーダー装置やその他のイメージングコード入力を使用
する種類のビデオ入力などの視覚又はビデオソースから
情報を得てスプレッドシート及びその他の情報を利用す
ることが出来る。ビデオ入力をテープ、ディスク又はそ
の他の媒体上に記録し、情報がコンピューターに提示さ
れるべく現在記憶されているのと同じ態様で記憶させる
ことが出来る。
【００７５】イメージングシステムが持つことの出来る
特徴の幾つかは、１）カメラ、スキャナ及びその他のセ
ンサーからイメージを収集すること、２）文書内の情報
又は対象を理解すること、３）文書又は絵から関連する
情報を抽出すること、４）データベースを通ってイメー
ジ及び文字文書を組み合わせること、５）ジェスチュア
認識などの高等なイメージングインターフェースを提供
すること、である。
【００７６】該システムは、該システムに入力された情
報を読んで、他のシステムで更に処理することなく該情
報の内容を直に抽象することが出来るので、即座のデー
タベースを作るのに有益である。これにより、格納前に
は識別されていなかった特定のワードを単に突き合わせ
ることによりアクセスすることの出来るデータベースが
作られる。これは、ワードを越えて幾何学的形状、絵に
拡張することが出来、多くの用途において有益である。
例えば、カタログや新聞を走査して、全ての樹木や全て
の赤い車や高速道路上の或るサイズ以上の全てのトラッ
クなどの特定の物体を発見する様にシステムを設計する
ことが出来る。そのとき概念的には、データベースは、
ワード、物体、及び、イメージングプロセッサが抽象し
てユーザーに役立つようにする形状により形成される。
【００７７】イメージング能力のあるこの様なシステム
の一つの効用は、単に画をシステムにより走査させるこ
とによって静止画及び動画の両方及びビデオをシステム
又は文書に統合できることである。その後、情報を抽象
して、ユーザーの制御下で更に処理を行わせるために出
力をイメージングシステムに利用出来る様にする。図示
のシステムの下で多くのイメージング能力が利用できる
理由の一つは、単一のチップ５２００が、システムの実
質的に即時の再構成を考慮するクロスバースイッチの下
で全てアクセス可能な、数個のメモリーと並列に動作す
る数個のプロセッサを内蔵していることである。これ
は、これまで知られていなかった程度の力と柔軟性とを
与えるものである。これは、これまで知られていなかっ
た種類のサービスを提供するために他の処理能力と関連
させて利用することの出来るイメージング処理能力の量
の巨大な増加を考慮に入れるものである。このことの例
は、写真及びその他のイメージの復元や、背景中の異質
な材料を除去して鮮明な或いは送りイメージングより鮮
明な受信イメージングを作る様なファクシミリ文書の浄
化である。主として一つの動作ユニットの中に処理能力
が組み込まれているので、このシステム全体を割合に小
さなパッケージに詰め込むことが出来る。バンド幅制限
や、例えば配線接続部などの他の物理的制限が無くな
る。
【００７８】この思想の拡張は、図３０に示されている
様に入力のために表示装置の上でユーザーが指を振り動
かすことが出来る様に、手首に載せることの出来る小さ
なユニットにイメージングシステムを組み込み、大きな
ビデオ表示装置が小さくて平らなパネル表示装置と置換
することである。イメージングシステムは、前述した様
に、種々の運動を認識し、その運動を入力に変換する。
これは、キーボード及びその他の機械的入力装置の問題
を実際上無くし、それらを入力としての視覚イメージと
置き換える。この場合、入力は、二重の目的に役立つ表
示装置であっても良い。これは、光学的キャラクタ認識
を、現在利用されているよりも重要な道具にする。
【００７９】この改良されたバックエンドチップ４００
０においては、アーキテクチャは水平周波数クロック分
配から自由となる。ＣＡＤ／ＣＡＭワークステーショ
ン、イメージ及びビデオ処理におけるアプリケーション
は、このアーキテクチャに適している。図３１におい
て、プログラマブル・カラーパレットチップ４０００は
入力ラッチ４０１１を有し、このラッチは、入力ピンＰ
０−Ｐ３１の３２ビット幅の組と、バス１２４からのロ
ー・アクティブ（low active) のＨＳＹＮＣ−、ＶＳＹ
ＮＣ−及びＢＬＡＮＫ−入力とに接続されている。レジ
スターマップ４０１３は、読み出しストローブ及び書込
みストローブのための入力（ＲＤ−、ＷＲ−）と、解読
及び制御回路４０１５への４個のレジスター選択入力Ｒ
Ｓ０−ＲＳ３と、パレットチップ４０００への格納又は
該チップのプログラミングのためのバス１２２へのデー
タピンＤ０−７とを有する。
【００８０】回路４０１５は、パレット４０００をパワ
ーアップ及びＲＥＳＥＴからの復帰で構成し、更に８／
６選択ピンを有する。この８／６ピンは、２５６×２４
カラーパレットＲＡＭ４０２１への８又は６ビット幅デ
ータ経路を選択するのに使われる。この８／６−入力が
低レベルに保たれているとき、データバスの最下位６ビ
ットは内部的に２ビットだけシフトアップされて上位６
ビットを占め、底の２ビットが０にされる。この動作
は、ＤＡＣ（ＤＡ変換器）４０３１、４０３３及び４０
３５の最大範囲を利用する。
【００８１】クロック選択回路４０４０は図２５のドッ
ト・クロック４１００からの５個のクロック入力ＣＬＫ
０−３及びＣＬＫ３−を有し、入力クロック選択レジス
ターＩＣＳ４３６１によってプログラムされる。クロッ
ク選択回路４０４０は、出力クロック選択レジスターＯ
ＣＳ４３６３からのデコードによりプログラムされるク
ロック制御ブロックとも呼ばれるプログラマブルな分周
器４０４１にクロックパルスを供給する。シフトクロッ
クＳＣＬＫ及びビデオクロックＶＣＬＫのための２個の
バッファー付き出力４３４１及び４３４３がクロック選
択回路４０４１により供給される。
【００８２】パワーアップで使われるクロック・ソース
は、入力ピンで指定され、後にソフトウェア選択で無効
にされることが出来る。ドットクロック周波数は、モニ
ター１７０への絵素レートである。約１００ＭＨｚ以上
では、現在のところ、ＥＣＬ発振器はＴＴＬ発振器より
容易に利用することが出来る。よって、好ましくはパレ
ット４０００は、コモンモード除去を達成するために互
いの逆である２個の信号を供給するＥＣＬ発振器のかめ
の入力の標準モードである差動入力又はシングルエンド
ＴＴＬ入力を受け取ることが出来る。これは２個のピン
ＣＬＫ３及びＣＬＫ３−を利用する。よって、例えば１
３５ＭＨｚドット・クロック速度を得るために駆動され
るピンが２個ある。ＩＣＳ４３６１をプログラムするこ
とにより、ピンＣＬＫ３及びＣＬＫ３−をシングルエン
ドＴＴＬに構成してクロック入力の柔軟性を高めること
が出来る。
【００８３】異なるスクリーン解像度は、互いの倍数で
ないドットクロック速度を要求するので、本選択回路
は、異なるドットクロック周波数を発生させるためだけ
の分周回路の代替の実施例に比べて利益をもたらす。複
数の発振器と選択回路４０４０との使用は、入力発振器
周波数を取って、それをより高い周波数レベルに高める
位相ロックループの代替実施例より安定したクロックを
提供すると考えられる。しかし、将来は、ＰＬＬ技術
は、その様にして得られた高い周波数レベルにおけるビ
デオの目的のために一層の安定性を与えることが出来、
従って代替の実施例である。
【００８４】図２５及び３１の実施例において、複数の
所望の周波数が選択される。各周波数はビデオディスプ
レイ１７０の一つの種類としてのモニターの所望の解像
度に対応する。よって６４０×４８０解像度は２５ＭＨ
ｚ発振器を必要とする。１０２４×７６８解像度は６４
ＭＨｚ発振器で得られる。換言すると、後者の解像度を
得るために該モニターは６４ＭＨｚのドットクロック速
度を与えられる。
【００８５】３２０×２００から１６００×１２００に
及ぶ今日の解像度及び将来の改良はパレット装置４００
０によって効果的に支えられる。パレット４０００のク
ロック選択特徴は、異なる解像度の多様なシステムのい
ずれかを改良するために使用されるべくプログラムする
ことを可能にするものであり、その適用の幅を広げる。
【００８６】例えば、医療用イメージング技術は、高い
解像度を必要とし、プロセッサの速度の重要性は低い。
高解像度は多数の絵素を意味し、それを生成するために
プロセッサの大量の能力を使うので、兼ね合いが必要で
ある。一方、ＣＡＤ／ＣＡＡＭアプリケーション（コン
ピューター支援設計及びコンピューター支援製造）は高
速ドロー・レート（draw rates) を必要とし、より低い
解像度が許容出来る。種々のハードウェア及びソフトウ
ェアアプリケーションを支えるために、パレット４００
０は種々の解像度をささえるのが望ましい。これらの解
像度の各々は、特別の入力ドットクロック周波数を意味
する。
【００８７】多重化回路ＭＵＸ４０５１は、有利なこと
に、利用可能なＲＡＭの量にパレット４０００を適合さ
せる。例えば、５１２Ｋのメモリーだけが利用可能であ
るならば、入力Ｐ０−１５に接続された１６ビット幅の
絵素バスを使って４ビット平面を伴う１０２４×７６８
モードを実施出来る。後日に５１２Ｋのメモリーを更に
付加すれば、他の１６ビットＰ１６−３１が使われ、絵
素バス速度を高めずに８ビット平面を伴う１０２４×７
６８モードが実施される。
【００８８】シフトクロックＳＣＬＫ及びビデオクロッ
クＶＣＬＫは、表３ｂに示されている比によりドットク
ロックからプログラマブルに分周される。ドットクロッ
クからシフトクロックへの分周比は、バス・ロード当た
りの絵素数に等しいが、その理由は、シフトクロック関
連パルスＬＯＡＤが複数の絵素を同時に入力ラッチ４０
１１に入力し、一方、ドットクロックは、パレットＲＡ
Ｍ４０２１への絵素毎のカラーコードの回路４０５１に
よる一層高速の多重化転送を制御するからである。
【００８９】レジスターマップ４０１３は、入力クロッ
ク選択レジスター４３６１、出力クロック選択レジスタ
ー４３６３、mux 制御レジスター４３７１、読み出しマ
スクレジスター４３５３、ページレジスター４３９９、
読み出し及び書込みモードのためのＲＡＭアドレスレジ
スター４３５１、Ｒ，Ｇ，ＢバイトをＲＡＭ４０２１に
入力するためのカラーパレットデータ保持レジスター４
３９１、なかんずく同期出力のために論理４３９３を構
成する汎用制御レジスター４３９８、及び累算値及びア
ナログ比較のための試験レジスター４３９５を包含す
る。
【００９０】図３１はブランキングサンプリング回路４
３８４も示す。選択回路４３８６はＶＧＡＢＬＡＮＫ−
又はＢＬＡＮＫ−を選択する。ＶＧＡのためのブランキ
ングは、回路４３２１で固定したスイッチ選択される遅
延を与えられる。ブランキングＢＬＡＮＫ−は、０−３
２ドットクロック周期モード依存可変遅延回路４３２２
を通過し、次に回路４３２１における遅延を通過する。
同期信号ＶＳＹＮＣ−及びＨＳＹＮＣ−は、同期論理４
３９３をＨＳＹＮＣＯＵＴ及びＶＳＹＮＣＯＵＴ出力に
供給する回路４３、２２、４３２１において同様のモー
ド依存遅延と、それに続く固定したスイッチ選択される
遅延により遅延される。
【００９１】ＴＬＣ３４０７５グラフィックスインター
フェースチップは、グラフィックスシステムに普通に随
伴している全ての高速タイミング、同期、及び多重化論
理を一つの素子に組み込み、斯くしてチップ総数を大幅
に減らすことによって、より高度の集積を行って、シス
テムのコストを低くするように設計されている。すべて
の高速信号（クロックソースを除外する）はチップ上に
包含されるので、高周波ノイズについての考慮事項は簡
単になる。回路修正を要することなく３２、１６、８及
び４ビット絵素バスを収容することを可能にする絵素多
重化方式を通じて最大限の柔軟性が与えられ、これは利
用できるいろいろな量のビデオＲＡＭについてシステム
を容易に再構成することを可能にする。データを１、
２、４又は８ビット平面に分割することが出来る。該素
子は、ＩＭＳＧ１７６／８及びＢｔ４７６／８カラーパ
レットとソフトウェア両立する。図３３を見よ。
【００９２】該素子は、独立のＶＧＡバスを特徴とし、
のこバスは、外部データ多重化を要することなく殆どの
ＶＧＡ支援されるパーソナルコンピューターの特徴コネ
クタからのデータをパレットに直接供給することを可能
にするものである。これにより、しばしば母板上にある
既存のグラフィックス回路を利用することにより交代グ
ラフィックス板は『下方両立』（downwards compatibl
e) であり続けることが出来る。
【００９３】２４（３×８）ビットのカラー情報が絵素
ポートからＤＡＣへ直接転送される真カラーモードも設
けられている。この動作モードでは、絵素バスの残りの
８ビットを使ってオーバーレー機能が設けられる。ＴＬ
Ｃ３４０７５は、二重端子付き７５Ωラインを直接駆動
することの出来る三重８ビット・ビデオＤＡ変換器と共
に２５６×２４カラー参照用テーブルを有する。同期発
生機能が緑出力チャネルに組み込まれている。Hsync 及
び Vsyncは、該素子を通じて供給され、モニターにスク
リーン解像度を示すために随意に反転される。１、２、
又は４ビット・パネルが使われるときには、パレットア
ドレスの追加のビットを提供するためにパレット・ペー
ジ・レジスターが使われる。これにより、唯一のＭＰＵ
書込みサイクルでスクリーンの色を変化させることが出
来る。
【００９４】刻時は４個の入力（ＴＴＬが３個、及びＥ
ＣＬ／ＴＴＬ両立が１個）のうちの一つを通じてもたら
され、ソフトウェア選択可能である。ビデオ及びシフト
クロック出力は、選択されたクロック入力のソフトウェ
ア選択された分周比を提供する。ＴＬＣ３４０７５は、
ＶＲＡＭ素子のシリアルポートに直結されることが出
来、分離した論理を不要とする。分割シフトレジスター
転送のための支援も設けられている。 １ 回路解説 1.１ ＭＰＵインターフェース プロセッサインターフェースは、読み出し及び書込みス
トローブ（ＲＤ−，ＷＲ−）、４個のレジスター選択ピ
ン（ＲＳ０−ＲＳ３）、及び８／６選択ピンを介して制
御される。この８／６ピンは、カラーパレットＲＡＭへ
の８ビット又は６ビット幅のデータ経路を選択する。８
／６ピンが低レベルに保たれていれば、データバスの最
下位６ビットは内部的に２ビットだけシフトアップされ
て出力ＭＵＸで上位６ビットを占め、そのとき底の２ビ
ットは０にされる。この動作は、ＤＡＣの最大範囲を利
用するために実行される。
【００９５】内部レジスターマップが表１に示されてい
る。ＭＰＵインターフェースは非同期に動作し、データ
転送は内部論理によって同期化される。全てのレジスタ
ー記憶場所が読み出し及び書込み動作を支援する。 〔表１〕 内部レジスターマップ RS3 RS2 RS1 RS0 MPUによりアドレス指定されるレジスター 0 0 0 0 パレットアドレスレジスター − 書込みモード 0 0 0 1 カラーパレット保持レジスター 0 0 1 0 絵素読み出しマスク 0 0 1 1 パレットアドレスレジスター − 読み出しモード 0 1 0 0 予備 0 1 0 1 予備 0 1 1 0 予備 0 1 1 1 予備 1 0 0 0 汎用制御レジスター 1 0 0 1 入力クロック選択レジスター 1 0 1 0 出力クロック選択レジスター 1 0 1 1 MUX 制御レジスター 1 1 0 0 パレットページレジスター 1 1 0 1 予備 1 1 1 0 試験レジスター 1 1 1 1 リセット状態 1.２ カラーパレット カラーパレットは、ＲＡＭとの間のデータの読み書きの
ために一つの内部８ビットレジスターによりアドレス指
定される。これらのレジスターは、ＲＡＭ転送後に自動
的にインクリメントされて、パレット全体がアドレスレ
ジスターの只１回のアクセスで読み書きされることを可
能にする。アドレスレジスターがＲＡＭ内の最後の記憶
場所を越えてインクリメントするとき、それは第１記憶
場所（アドレス０）にリセットされる。ＲＡＭへの全て
の読み書きアクセスはＳＣＬＫ、ＶＣＬＫ、及びドット
クロックに対して非同期であるが１ドットクロック以内
に行われるので、ディスプレイに顕著な乱れを生じさせ
ない。
【００９６】カラーＲＡＭは各記憶場所について２４ビ
ット幅であり、各カラーについて８ビット幅である。全
てのＭＰＵアクセスは８ビット幅であるので、６ビット
・モードが選択されたときでも（８／６−＝０）カラー
パレットに格納されるデータは８ビットである。６ビッ
ト・モードが選ばれたならば、カラーパレット内の２個
のＭＳＢは、書き込まれる値を持つ。しかし、若しそれ
らが６ビット・モードで読み戻されるならば、この２個
のＭＳＢは０となる。カラーパレットの後の出力ＭＵＸ
は、６個のＬＳＢビットを６個のＭＳＢ位置へシフトさ
せ、２個のＬＢＳを０で満たし、次にそれらをＤＡＣへ
送る。試験レジスター及び１の累算レジスターは共に出
力ＭＵＸの前にデータを取って、ユーザーに最大の柔軟
性を与える。
【００９７】カラーパレットアクセスについて次の２節
で説明する。 1.2.１ カラーパレットＲＡＭへの書込み カラーパレットに格納を行うには、ＭＰＵは最初に、修
正を開始するアドレスでアドレスレジスターに書込み
（書込みモード）をしなければならない。その次に、
赤、緑及び青のデータの８ビットでパレット保持レジス
ターへの３回の連続する書込みが行われる。青書込みサ
イクル後に、カラーの３バイトは２４ビット・ワードに
連結されて、アドレスレジスターにより指定されるＲＡ
Ｍ記憶場所に書き込まれる。該アドレスレジスターは、
その後、次の記憶場所にインクリメントし、ＭＰＵは、
これを、単に赤、緑及び青のデータの他のシーケンスを
書き込むことによって修正することがある。スタートア
ドレスを書込み、ブロック全体が書き込まれてしまうま
で連続する赤、緑及び青書込みサイクルを行うことによ
って、連続する記憶場所内のカラー値のブロックを書き
込むことが出来る。 １．２．２ カラーパレットＲＡＭからの読み出し パレットからの読み出しは、読み出されるべき記憶場所
でのアドレスレジスター（読み出しモード）への書込み
によって実行され、その後これはパレットＲＡＭから保
持レジスターへの転送を開始し、次にアドレスレジスタ
ーのインクリメントが行われる。保持レジスターからの
３回の連続するＭＰＵ読み出しにより、指定された記憶
場所について赤、緑及び青のカラーデータ（８／６−モ
ードに応じて６ビット又は８ビット）が生成される。青
読み出しサイクルに続いて、カラーパレットＲＡＭの、
アドレスレジスターにより指定されたアドレスの内容が
保持レジスターにコピーされ、アドレスレジスターは再
びインクリメントされる。パレットへの書込みと同じ
く、スタートアドレスを書込み、ブロック全体が読み出
されてしまうまで連続する赤、緑、及び青読み出しサイ
クルを行うことによって連続する記憶場所内のカラー値
のブロックを読み出すことが出来る。 １．２．３ パレットページレジスター パレットページレジスターはレジスターマップ（§１．
１を見よ）上に８ビット・レジスターとして現れる。そ
の目的は、パレット再格納の必要を無くすることによっ
て高速カラー変化をもたらすことである。１、２又は４
ビットの平面を使うときには、追加の平面はページレジ
スターから供給されるが、例えば４ビット平面を使うと
きには、絵素入力はパレットアドレスの下位４ビットを
指定し、上位４ビットはページレジスターから指定され
る。これにより、ユーザーに、只１回のチップアクセス
で１６個の『パレットページ』から選択を行う能力が与
えられ、従って全てのスクリーンカラーをライン周波数
で変化させることが可能になる。ビット対ビット対応を
使用するので、上記の構成では、ページレジスターのビ
ット７ないし４は、パレットアドレスビット７ないし４
にそれぞれマッピンクされる。これを以下に説明する。 注： ページレジスターからの追加のビットは読み出し
マスクの前に挿入され、従ってマスキングを受ける。 〔表２〕 パレットページレジスターのビットの割り振り ビット平面 msb パレットアドレスビット lsb No. 8 M M M M M M M M 4 P7 P6 P5 P4 M M M M 2 P7 P6 P5 P4 P3 P2 M M 1 P7 P6 P5 P4 P3 P2 P1 M Pn＝ページレジスターからのｎビット Ｍ＝絵素ポートからのビット １．３ 入力／出力クロック選択及び発生 ＴＬＣ３４０７５は、最大５クロック入力を提供する。
そのうちの３個はＴＴＬ入力のためのものである。他の
２個は、１ＥＣＬ入力又は２個の余分のＴＴＬ入力とし
て選択することが出来る。ＴＴＬ入力は８０ＭＨｚに及
ぶビデオ・レートに使用することが出来、それ 以上で
はＥＣＬクロックソースを使用することが出来るが、そ
のＥＣＬクロックは、もっと低い周波数でも使用するこ
とが出来る。二重モードクロック入力（ＥＣＬ／ＴＴ
Ｌ）は本来はＥＣＬ入力であるけれどの、入力クロック
選択レジスターがその様にプログラムされているならば
ＴＴＬ両立の入力として使用することが出来る。パワー
アップに使われるクロックソースはＣＬＫ０であり、通
常動作時にはソフトウェアにより代替のソースを選択す
ることが出来る。この選択されたクロック入力は、無修
正でドットクロック（モニターに対して絵素レートを表
す）として使われる。しかし、この素子は出力クロック
選択レジスターを使用することによりユーザーのＳＣＬ
Ｋ及びＶＣＬＫ出力（シフトクロック及びビデオクロッ
ク）のプログラミングを考慮に入れるものである。入力
／出力クロック選択レジスターは表３ａ及び３ｂに示さ
れている。
【００９８】ＳＣＬＫはＶＲＡＭを直接駆動するように
設計され、ＶＣＬＫはＢＬＡＮＫ及びＳＹＮＣの様なビ
デオ制御信号と協働する様に設計されている。ＳＣＬＫ
及びＶＣＬＫは汎用シフトクロック及びビデオクロック
として設計されているけれども、これらはＴＭＳ３４０
×０ＧＳＰファミリーと直接協働するとも考えられる。
そこて、ＳＣＬＫ及びＶＣＬＫは独立に選択出来るけれ
ども、以下に記述する様に、両者の間にはなお関係があ
る。システムの考慮が設計において行われ、最大限の自
由をユーザーに残している。
【００９９】内部的にＳＣＬＫ及びＶＣＬＫの両者は、
ＤＯＴＣＬＫの立ち上がりエッジでカウントされる共通
のクロックカウンタから生成される。ＶＣＬＫがイネー
ブされるとき、それは図３４に例示されている様にＳＣ
ＬＫと同相である。 〔表３ａ〕 入力クロック選択レジスター・フォーマット 入力クロック選択レジスター 機能(2) ビット(1) ３ ２ １ ０ ０ ０ ０ ０ クロックソースとしてＣＬＫ０を選択＊ ０ ０ ０ １ クロックソースとしてＣＬＫ１を選択 ０ ０ １ ０ クロックソースとしてＣＬＫ２を選択 ０ ０ １ １ ＴＴＬクロックソースとしてＣＬＫ３を選 択 ０ １ ０ ０ ＴＴＬクロックソースとしてＣＬＫ３−を 選択 １ ０ ０ ０ ＥＣＬクロックソースとしてＣＬＫ３及び ＣＬＫ３−を選択 ＊ＣＬＫ０は、ＶＧＡパススルーに要求されるパワーアップ時に選択される。 注１： レジスタービット４、５、６及び７は『無頓
着』（Don't Care) 状態を有する。 注２： クロックを一つのモードから他方のモードへ選
択するときには、新しいクロックが安定して走るまでに
最低３０nsが必要である。 〔表３ｂ〕出力クロック選択レジスターフォーマット 出力クロック選択レジスター 機能(2) フォーマットのビット5 4 3 2 1 0 0 0 0 x x x ＶＣＬＫ／１出力比 0 0 1 x x x ＶＣＬＫ／２出力比 0 1 0 x x x ＶＣＬＫ／４出力比 0 1 1 x x x ＶＣＬＫ／８出力比 1 0 0 x x x ＶＣＬＫ／１６出力比 1 0 1 x x x ＶＣＬＫ／３２出力比 1 1 x x x x ＶＣＬＫ出力は理論１に保持される＊ x x x 0 0 0 ＳＣＬＫ／１出力比 x x x 0 0 1 ＳＣＬＫ／２出力比 x x x 0 1 0 ＳＣＬＫ／４出力比 x x x 0 1 1 ＳＣＬＫ／８出力比 x x x 1 0 0 ＳＣＬＫ／１６出力比 x x x 1 0 1 ＳＣＬＫ／３２出力比 x x x 1 1 x ＳＣＬＫ出力はオフにされて低レベルに保 持される＊ ＊これらのラインは、ＶＧＡパススルーに要求されるパワーアップ状態を示す。 注：１ レジスタービット６及び７は『無頓着』状態を
有する。 注：２ クロックを一つのモードから他方のモードへ選
択するときには、新しいクロックが安定して走るまでに
最低３０nsが必要である。 １．３．１ ＳＣＬＫ データは該素子内に立ち上がり『ＬＯＡＤ』（これは基
本的にはＳＣＬＫと同じであるがＢＬＡＮＫアクティブ
期間にディスエーブルされない）でラッチされる。従っ
て、ＳＣＬＫは、絵素バス幅とビット平面の数との関数
としてセットされる。ＳＣＬＫは、ドットクロックの
１、２、４、８、１６、又は３２の区分として選択され
ることが出来る。ＳＣＬＫが使われなければ、無効なＳ
ＣＬＫ周波数に起因するＶＲＡＭ『ロックアップ』から
保護するために出力はオフにされて低レベルに保持され
る。ＳＣＬＫは、ＢＬＡＮＫアクティブ期間にも低レベ
ルに保たれる。制御タイミングは、ＢＬＡＮＫがディス
エーブルされてディスプレイのために作動可能であると
きに作動可能な第１絵素データをＶＲＡＭからもたらす
様に設計されている。分割シフトレジスター動作が使わ
れるときには、ＳＣＬＫは、ＳＳＲＴ入力と協働するこ
とによって処理されている（１．９を見よ）。
【０１００】省略時セットアップは、モード０で使われ
るとき、１：１である。以下のタイミングの説明につい
ては、表３ａを参照のこと。ＶＣＬＫの立ち下がりエッ
ジは、内部的にＴＬＣ３４０７５により、ＢＬＡＮＫ−
入力をサンプリングしラッチするために使われる。ＢＬ
ＡＮＫ−がアクティブになるとき、ＳＣＬＫはなるべく
早くディスエーブルされる。換言すると、若し最後のＳ
ＣＬＫが高レベルであって、サンプリングされたＢＬＡ
ＮＫ−が低レベルであれば、そのＳＣＬＫはそのサイク
ルを終えて低レベルになることが許され、その後ＳＣＬ
Ｋ信号は、サンプリングされたＢＬＡＮＫ−が高レベル
に戻ってそれを再びイネーブルするまで低レベルに保た
れる。ＶＲＡＭのシフトレジスターはＢＬＡＮＫ−アク
ティブ期間に更新されるべき支援され、第１ＳＣＬＫ
は、ＶＲＡＭからの妥当な第１絵素データを刻時するの
に使われる。ＢＬＡＮＫ−入力の内部パイプライン遅延
は、モニターへのＤＡＣ出力のデータと整合するように
設計される。上記の理論は、ＳＣＬＫ周期がＶＣＬＫ周
期より短く、等しく又は長い場合に働く。
【０１０１】表３ｂは、ＳＳＲＴ（分割シフトレジスタ
ー転送（Split Shift Register Transfer)) 機能が作動
可能にされた場合を示す。最小限１５nsのＳＣＬＫパル
ス１個が、指定された遅延を以てＳＦＬＡＧ入力の立ち
上がりエッジから生成される。これはＶＲＡＭタイミン
グ要件を充たすように設計されており、このＳＣＬＫは
上記した標準的シフトレジスター転送の場合に第１ＳＣ
ＬＫと置き代わる。ＳＳＲＴ機能の詳しい説明についは
１．９を参照されたい。 １．３．２ ＶＣＬＫ ＶＣＬＫはドットクロックの２、４、８又は１６の区画
として選択されることが出来ると共に、論理１にも保た
れることが出来る。省略時セットアップは、論理１に保
たれたＶＣＬＫであるが、その理由は、ＶＧＡパススル
ーではそれが使われないからである。
【０１０２】ＶＣＬＫは、ＧＳＰ又は何らかの注文設計
の制御論理により制御信号（ＢＬＡＮＫ−、ＨＳＹＮＣ
−及びＶＳＹＮＣ−）を生成するために主として使われ
る。図３５−図３８から分かるように、該制御信号はＶ
ＣＬＫによりサンプリングされるので、ＶＣＬＫはイネ
ーブルされなければならない。図３５は、ＳＣＬＫ／Ｖ
ＣＬＫ制御タイミングを示す（ＳＳＲＴがディスエーブ
ルされたとき、ＳＣＬＫ周波数＝ＶＣＬＫ周波数であ
る）。
【０１０３】ＳＳＲＴ機能が作動可能にされると（ＧＣ
Ｒビット２＝１）ＳＳＲＴ機能が作動不能にされ（Gen.
Ctrl. Reg. bit ２＝０）又はＳＦＬＡＧ入力は低レベ
ルである。（ＳＣＬＫ周波数＝ＶＣＬＫ周波数） ＳＣＬＫ／ＶＣＬＫ及びＴＭＳ３４０×０ ＴＬＣ３４０７５のＳＣＬＫ及びＶＣＬＫは全てのグラ
フィックスシステムのために設計されているけれども、
これらは、ＴＭＳ３４０×０グラフィックスシステムプ
ロセッサにも緊密に結びついている。ＴＭＳ３４０×０
と協働する全てのタイミングが考慮されている。ユーザ
ーのアプリケーションの都合のために説明しなければな
らない点が幾つかある。 ＶＬＣＫ ＴＭＳ３４０×０における全ての制御信号（例えばＢＬ
ＡＮＫ−、ＨＡＹＮＣ−及びＶＳＹＮＣ−）は、ＶＡＬ
Ｋの立ち上がりエッジからトリガーされ生成される。Ｔ
ＬＣ３４０７５がＢＬＡＮＫ−入力をサンプリングしラ
ッチするのに立ち上がりエッジを使用するという事実
は、ＶＣＬＫの周波数を選んで接着論理無しでＴＬＣ３
４０７５を３４０×０ ＧＳＰと接続する極めて大きな
自由度をユーザーに与える。最小ＶＣＬＫ周波数は、Ｔ
ＭＳ３４０×０が必要とする最小ＶＣＬＫ周期より長く
選択される。
【０１０４】ＴＭＳ３４０×０では、ＢＬＡＮＫ−を生
成するＶＣＬＫの同じ立ち上がりエッジが、同時にスク
リーン再生の要求も行う。ＶＣＬＫ周期が１６ＴＱ（Ｔ
ＱはＴＭＳ３４０×０のＣＬＫＩＮの周期である）より
長く選ばれていれば、ＶＲＡＭデータを最後の絵素転送
と共にメモリーからシフトレジスターへ転送するために
最後のＳＣＬＫが誤って使われる可能性がある。そのと
き、次の走査線についての第１ＳＣＬＫは第１絵素デー
タをパイプからシフトさせ、スクリーンは第２絵素から
誤ってスタートする。
【０１０５】ＳＣＬＫ及びＳＦＬＡＧＳＣＬＫは現在の
−１０及びより低速のＶＲＡＭと好適に協働する。分割
シフトレジスター転送の場合には、適切な動作を確保す
るために通常シフトレジスター転送及び分割シフトレジ
スター転送の間に１個のＳＣＬＫが生成される。ＳＦＬ
ＡＧはこの目的のために設計されている。ＳＦＬＡＧ
は、ＰＡＬから生成されて、ＴＲ−／ＱＥ−信号の立ち
上がりエッジ又は第１通常シフトレジスター転送サイク
ルのＲＡＳ−信号の立ち上がりエッジでトリガーされる
ことが出来る。ＶＲＡＭ ＴＲＧ−高レベルからＳＣＬ
Ｋ高レベルまでの最小遅延時間がＰＡＬ遅延により満た
されるならばＴＲ−／ＧＥ−使うことが出来、そうでな
ければＲＡＳ−を使うことが出来る。 １．４ 多重化方式 ＴＬＣ３４０７５は、表４及び５に示されている極めて
融通のきく多重化方式を提供する。オンチップ（on-chi
p)多重化の使用により、利用できるＲＡＭの量に合わせ
てシステムを再構成することが可能になる、例えば、２
５６Ｋバイトのメモリーだけが利用可能であるならば、
８ビット幅絵素バスを使って４ビット平面での８００×
６００モードを実施することが出来る。後日に絵素バス
の他の８ビットに２５６Ｋバイトを付加したならば、ユ
ーザーは、同じ解像度で８ビット平面を使用し、或いは
１０２４×７６８の解像度で４ビット平面を使用する選
択を行うことが出来る。絵素バスの残りの１６ビットに
５１２Ｋバイトを更に付加すれば、ユーザーは、１０２
４×７６８での８ビット平面又は１２８０×１０２４で
の４ビット平面の選択を行うことが出来る。叙上の全て
は、ハードウェアを修正したり絵素バスの速度を向上さ
せたりする必要無しに達成することが出来る。
【０１０６】入力ＭＵＸは、８０ＭＨｚの高速でデータ
を取ることが出来る。これは、ＶＧＡパススルーモード
を含む全てのモードにあてはまる。 １．４．１ ＶＧＡパススルーモード モード０は、ＶＧＡパススルーモードであるが、このモ
ードは、殆どのパーソナルコンピューターのＶＧＡモー
ドをエミュレートするのに使われる。このモードの利点
は、殆どのＶＧＡ両立のＰＣシステムの特徴コネクタ上
に提示されたデータを別のバス上の装置に取り込むこと
が出来、従って外部多重化を全く要しないことである。
この特徴は、既存のグラフィックス回路が母板上にある
システムにおいては特に有益である；この場合には実施
されるべきグラフィックスカードにおけるドロップを可
能にし、これは、オンボードＶＧＡ回路を使うが、出現
するビット平面データをＴＬＣ３４０７５を通る経路に
経路指定することによって全ての既存のソフトウェアと
の両立性を維持する。これはパワーアップ時の省略時モ
ードである。このＶＧＡパススルーモードがパワーアッ
プ後に選択されたときには、クロック選択レジスター、
一般制御レジスター及び絵素読み出しマスクレジスター
もパワーアップ省略時状態の様に自動的にセットされ
る。
【０１０７】このモードは特徴コネクタ哲学で設計され
ているので、全てのタイミングはＶＧＡパススルーモー
ドのためにデフォールト（default)として使われている
ＣＬＫ０を基準とし、他の全ての通常モードについては
ＣＬＫ０−３が正にＤＯＴＣＬＫ、ＶＣＬＫ、及びＳＣ
ＬＫを生成するＯＳＣソースであり、全てのデータ及び
制御タイミングはＳＣＬＫを基準とする。 １．４．２ 多重化モード ＶＣＡパススルーの他に、４種類の多重化モードを利用
することが出来、これらは全て明細書において通常モー
ドと呼ばれている。各モードにおいて、８、１６又は３
２ビットの絵素バス幅を使用することが出来、モード
１、２及び３は追加的に４ビットの絵素バス幅を支え
る。データは常に絵素バスの最上位ビットに提示される
べきである。即ち、１６ビットが使われるときには、絵
素データはＰ３１−Ｐ１６上に提示され、８ビットはＰ
３１−Ｐ２４上に、４ビットはＰ３１−Ｐ２８上に提示
される。使用されない全てのＰＢＵＳピンはＧＮＤに接
続しなければならない。
【０１０８】モード１はカラーパレットをアドレス指定
するために単一ビット平面を使用する。絵素ポート・ビ
ットはパレットアドレスのビット０に送り込まれ、７個
の高位アドレスビットはパレットページレジスターによ
り定められる（§１．２．３を見よ）。このモードは、
デスクトップ・パブリッシングなどの高解像度の単色ア
プリケーションに用いることが出来る。このモードは、
３２：１での最大量の多重化を可能にし、従って１２８
０×１０２４のスクリーン解像度で僅かに４ＭＨｚの絵
素バス・レートを与える。僅かに単一のビットが使われ
るだけであるけれども、ライン周波数でのパレットペー
ジレジスターの変更は、ライン当たり２色で２５６種の
異なる色を同時に表示することを可能にする。
【０１０９】モード２は、カラーパレットをアドレス指
定するのに２ビット平面を使う。この２ビットとパレッ
トの下位アドレスビットに送り込まれ、６個の高位アド
レスビットはパレットページレジスターにより定められ
る（§１．２．３を見よ）。このモードは絵素バス上で
１６：１の最大分周比を可能にし、モード１に対して４
色の代替モードである。
【０１１０】モード３はカラーパレットをアドレス指定
するのに４ビット平面を使う。この４ビットはパレット
の下位アドレスビットに送り込まれ、４個の高位アドレ
スビットはパレットページレジスターにより定められる
（§１．２．３を見よ）。このモードは、１６色の１６
ページを提供し、／１ないし／８のＳＣＬＫ分周比で使
うことの出来るものである。
【０１１１】モード４は、カラーパレットをアドレス指
定するのに８ビット平面を使う。パレットアドレスの８
ビット全部が絵素ポートから指定されるので、ページレ
ジスターは使われない。このモードは、１：１（８ビッ
ト・バス）、２：１（１６ビット・バス）又は４：１
（３２ビット・バス）のドットクロック対ＳＣＬＫ比を
可能にする。従って、３２ビット構成では、僅か１６Ｍ
Ｈｚの外部データ速度で１０２４×７６８絵素スクリー
ンを実施することが出来る。 １．４．３ 真カラーモード モード５は『真カラーモード』であり、このモードで
は、オーバーレーデータ及び制御信号（ＢＬＡＮＫ−及
びＳＹＮＣ）と同じ量のパイプライン遅延をもって２４
ビットのデータが絵素ポートからＤＡＣへ直接転送され
る。このモードでは、パレットＲＡＭをアドレス指定す
るために絵素バスの残りの８ビットを利用することによ
ってオーバーレーが提供されるが、それは２４ビットＲ
ＡＭ出力を生じさせる結果となり、この出力はＤＡＣへ
のオーバーレー情報として使われる。全てのオーバーレ
ー入力（Ｐ７−Ｐ０）が理論０であるときには、オーバ
ーレー情報は表示されないが、０でない値が入力された
ときには、カラーパレットＲＡＭがアドレス指定され、
その結果としてのデータが、真カラーデータに対する優
位順位を受け取るＤＡＣへ供給される。
【０１１２】真カラーモードデータ入力は８ビットモー
ドと協働する。換言すると、６ビットだけが使われるな
らば、各カラーについての２ＭＳＢ入力をＧＮＤに接続
する必要がある。しかし、パレットは、オーバーレー入
力により使われるが、なお８／６−入力ピンにより支配
され、それに応じて出力ＭＵＸは８ビットデータ又は６
ビットデータを選択する。
【０１１３】通過させられるカラーについは、Ｐ８−Ｐ
１５は赤データを通し、Ｐ１６−Ｐ２３は緑データを通
し、Ｐ２４−Ｐ３１は青データを通す。 １．４．４ 特殊ニブルモード モード６は一般制御レジスター（１．１１を見よ）にお
いてＳＮＭビット（ビット３）がセットされＳＳＲＴビ
ット（ビット２）がリセットされたときにイネーブルさ
れる『特殊ニブルモード』である。特殊ニブルモードが
イネーブルされたとき、ＭＵＸ制御レジスターのセット
アップは無視され、それた他のモードに優る。そのと
き、ＳＦＬＡＧ／ＮＦＬＡＧ入力は、各バイトのどのニ
ブルが絵素データを保持しているかを示すニブルフラグ
として使われている。概念上、この特殊ニブルモードは
１６ビットバス幅で４ビット絵素モードの追加の変化を
立てるが（３２個の入力Ｐ０〜Ｐ３１は全て４バイとし
て結合される）、この場合には１６ビットデータバス
は、その４バイトの各々の下位／高位ニブル上に見出さ
れる。もっと詳しい情報については、１．９．２を参照
されたい。このモードは各絵素について４ビット平面を
使うので、それらはパレットの下位アドレスビットに送
り込まれ、４個の高位アドレスビットはパレットページ
レジスターにより定められる（１．２．３を見よ） １．４．５ 多重化制御レジスター マルチプレクサはレジスターマップ内の８ビットのレジ
スターを介して制御される（§１．１を見よ）。該レジ
スターのビットフィールドは次（表４）のとおりであ
る。 〔表４〕 モード及びバス幅選択 ─────────────────────────────────── モー MUX 制御レジスター 絵素 絵素 SCLK 絵素当 絵素 特殊 表参照 ド ビット(1) あた バス 分周 たりの バス ニブ (6) りの 幅 比(3) オーバ の物 ルモ 5 4 3 2 1 0 デー ーレー 理的 ード タビ ビット 結合 ット (4) (5) (2) ─────────────────────────────────── 0 1 0 1 1 0 1 8 8 1 8 NO a 1 0 1 0 0 0 0 1 4 4 4 NO b 1 0 1 0 0 0 1 1 8 8 8 NO c 1 0 1 0 0 1 0 1 16 16 16 NO d 1 0 1 0 0 1 1 1 32 32 32 NO e 2 0 1 0 1 0 0 2 4 2 4 NO f 2 0 1 0 1 0 1 2 8 4 8 NO g 2 0 1 0 1 1 0 2 16 8 16 NO h 2 0 1 0 1 1 1 2 32 16 32 NO i 3 0 1 1 0 0 0 4 4 1 4 NO j 3 0 1 1 0 0 1 4 8 2 8 NO k 3 0 1 1 0 1 0 4 16 4 16 NO l 3 0 1 1 0 1 1 4 32 8 32 NO m 4 0 1 1 1 0 0 8 8 1 8 NO n 4 0 1 1 1 0 1 8 16 2 16 NO o 4 0 1 1 1 1 0 8 32 4 32 NO p 5 0 0 1 1 0 1 24 32 0 8 32 NO q 6 0 1 1 1 1 1 4 16 4 32 YES r ─────────────────────────────────── 注１： レジスタービット６及び７は、『無頓着』状態
を有する。 注２： 『絵素当たりのデータビット』は、表示される
各絵素についてのカラーデータとして使われる絵素ポー
ト情報のビット数あり、しばしばビット平面の数と呼ば
れる。これは、カラーパレットアドレスデータ（モード
０−４、６）又はＤＡＣデータ（モード５）てあること
が出来る。 注３： 『ＳＣＬＫ分周比』は、出力クロック選択レジ
スターのために使われる数である。これはバスロード当
たりの絵素数を示し、これは各ＳＣＬＫから生成される
絵素の数であり、例えば３２ビット絵素バス及び８ビッ
ト平面ではバスロード（又はＳＣＬＫ）毎に４この絵素
が生成される。 注４： オーバーレーは、真カラーモードにおいて絵素
バスの残りの８ビットで実施される。 注５： 普通は、『絵素バスの物理的結合』は、『絵素
バス幅』に等しい。唯一の例外は特殊ニブルモードであ
る。より詳しくは１．９節を参照されたい。 注６： このコラムは、表５のコラムへの参照てあり、
そこには絵素情報の実際の操作が示されている。下記を
見よ。
【０１１４】表４は入力ＭＵＸ制御のために設計されて
いる。これは、入力ＭＵＸ制御のために使用されると共
にユーザーの情報のために提供されている『ＳＣＬＫ分
周比』を与えているけれども。ＳＣＬＫ出力は、１．３
節及び表３に示されている出力クロック選択レジスター
にプログラムされているビットに依存する。上記の動作
モードにおける絵素及びオーバーレーバーの使用が表５
に示されている。この表は、各ステージにおいて絵素情
報からどんなデータが抽出されるかを示す。動作は表の
一つのコラムに束縛されている（表４からの参照を見
よ）。各立ち上がりＳＣＬＫで、データは絵素入力ポー
トから内部的にラッチされ、これは表５の第１行を起こ
す。連続する行が各絵素クロックで実行される。コラム
が完成すると、ＳＣＬＫはもう一つのバスロードを開始
させ、従ってコラムを繰り返す。
【０１１５】表４及び表５の使用方法の一例として、絵
素当たり８データビットのシステムを設計し、なるべく
低速のＳＣＬＫレートを使うことをユーザーが希望する
場合には、最大絵素バス幅を使うべきであり、それは３
２であり、そしてＳＣＬＫ分周比はそのときＤＯＴＣＬ
Ｋから／４であることが出来る。表４から、ＭＵＸ制御
レジスターに１Ｅ（ＨＥＸ）を書き込むべきことが分か
る。次に、表５におい構成Ｐを使うべきことが分かり、
この表は、最も早くに表示された絵素平面にＰ０−Ｐ７
を接続するべきことを教えており、次にＰ８−Ｐ１５、
Ｐ１６−Ｐ２３を接続し、そしてＰ２４−Ｐ３１が最後
に表示される絵素平面となる。ＳＣＬＫをセットするた
めに出力クロック選択レジスターもプログラムされなけ
ればならない。この場合、１２（ＨＥＸ）を使うべきで
ある（ＶＣＬＫもＤＯＴＣＬＫ／４としてプログラムさ
れると仮定する）。チェックするべきもう一つのこと
は、特殊ニブルモードが動作不能にされていることを確
かめることである（１．９．２及び１．１１を見よ）。
【０１１６】ＭＵＸ制御レジスターに２Ｄ（ＨＥＸ）が
ロードされるとき、そのＶＧＡモード及びＴＬＣ３４０
７５はそのＶＧＡ省略時状態に入るが、これはパワーア
ップと同じ状態である。より詳しくは１．５を参照され
たい。 〔表５〕 絵素分配のポートデータ（２） ─────────────────────────────────── ａ b c d e f g h ─────────────────────────────────── VGA7,..,VGA0 P0 P0 P0 P0 P0,P1 P0,P1 P0,P1 P1 P1 P1 P1 P2,P3 P2,P3 P2,P3 P2 P2 P2 P2 P4,P5 P4,P5 P3 ・ ・ ・ P6,P7 ・ ・ ・ ・ ・ P7 P15 P31 P14,P15 ─────────────────────────────────── ─────────────────────────────────── i j k l m n ─────────────────────────────────── P0,P1 P0,..,P3 P0,..,P3 P0,..,P3 P0,..,P3 P0,..,P7 P2,P3 P4,..,P7 P4,..,P7 P4,..,P7 P4,P5 P8,...P11 P8,..,P11 ・ P12,...,15 ・ ・ ・ P30,P31 P28,..,P31 ─────────────────────────────────── ──────────────────────────────────── o p q″′ r ───────────────────────────────── P0,..,P7 P0,..,P7 P8,..,P31 NFLAGm0 NFLAGm1 P8,..,P15 P8,..,P15 P0,..,P3 P4,..,P7 P16,..,P23 P8,..,P11 P12,..,P15 P24,..,P31 P16,..,P19 P20,..,P23 P24,..,P27 P28,..,P31 ───────────────────────────────── 注１： この動作モードでは、ポートピンＰ０−Ｐ７
は、オーバーレーデータを生成するために使われる。こ
の動作は、絵素入力Ｐ０−Ｐ７を接地し、或いは読み出
しマスクをクリアすることにより動作不能にすることが
出来る（§１．４．５を見よ）。通過させられるカラー
についは、Ｐ８−Ｐ１５は赤ＤＡＣに適され、Ｐ１６−
Ｐ２３は緑ＤＡＣに、Ｐ２４−Ｐ３１は青ＤＡＣに通さ
れる。 注２： 低い数はＬＳＢであり、高い数はＭＳＢであ
る。例えば、構成０（ＭＵＸ制御レジスター＝１Ｄ（Ｈ
ＦＸ））では、第２チャネルにおいてＰ８がＬＳＢでＰ
１５がＭＳＢであり、パレットＲＡＭ記憶場所２１（Ｈ
ＥＸ）をアドレス指定するにはＰ８及びＰ１３は高レベ
ルでなければならない。入力データは、低い番号のチャ
ネルから高い番号のチャネルへとサンプリングされる。
例えば、構成Ｐがプログラムされれば（ＭＵＸ選択レジ
スター＝１Ｅ（ＨＥＸ））、チャネルＰ０−Ｐ７が始め
にサンプルリングされ、次にＰ８−Ｐ１５、Ｐ１６−Ｐ
２３がサンプリングされ、そして最後にサンプリングさ
れるチャネルはＰ２４−Ｐ３１となる。同じ規則がＶＧ
Ａ０−７にもあてはまる。 １．４．６ 読み出しマスキング 読み出しマスクレジスターは、カラーパレットＲＡＭを
アドレス指定することからビット平面をイネーブルし又
はディスエーブルするのに使われる。各パレットアドレ
スビットは、パレットをアドレス指定する前に、読み出
しマスクレジスターからの対応するビットと理論的にＡ
ＮＤ演算される。
【０１１７】この機能とページレジスタービットの付加
後に行われるので、ＡＮＤマスクのゼロ化（zeroing)の
結果は唯一のパレット記憶場所となり、パレットページ
レジスターのアクセスによる影響を受けない。 １．５ リセット ＴＬＣ３４０７５をリセットする方法は三つある： Ａ．パワーアップ・リセット Ｂ．ハードウェア・リセット Ｃ．ソフトウェア・リセット １．５．１ パワーアップ・リセット ＴＬＣ３４０７５にはＰＯＲ（パワーアップ・リセット
（POwer-up Reset) の略語）理論が組み込まれている。
このＰＯＲはパワー・オン時にだけ働く。しかし、１．
５．２に記憶されている様にハードウェア・リセット回
路においてパワーアップ時にリセット状態を保証する様
に設計することが推奨される。電圧が安定した後は、全
てのレジスターについて故障時状態はＶＧＡモードであ
る。 １．５．２ ハードウェア・リセット ユーザーが『リセット状態』レジスターに〔ＲＳ３−０
＝１１１１（二進）〕を書き込むときには、常に、その
書き込まれる値は無視されるけれども、ＴＬＣ３４０７
５はリセットする。ＲＳ３−０が１１１１（二進）値を
保持している限りは、ＴＬＣ３４０７５は各『ＷＲ−』
立ち上がりエッジによりリセットする。『ＷＲ−』エッ
ジが多いほど、ＴＬＣ３４０７５は確実にリセットされ
る。ハードウェア・リセット構造が使われるならば、こ
の方式、バースト『ＷＲ−』ストローブは電源電圧が安
定するまでパワーアップ時に提案される。故障時リセッ
ト状態はＶＧＡモード用であり、各レジスターについて
の値が１．５．４に示されいる。 １．５．３ ソフトウェア・リセット パワーアップ後にＭＵＸ制御レジスターがＶＧＡモード
を選択するときには、それに応じて全のレジスターが初
期設定される。ＶＧＡモードはパワーアップ及びハード
ウェアリセット時の省略時状態にあるので、ＭＵＸ制御
レジスターでのＶＧＡモード選択は当然にソフトウェア
リセットと見なされる。よって、ＭＵＸ制御レジスター
が２Ｄ（ＨＥＸ）として入力されたときには、ＴＬＣ３
４０７５はソフトウェアリセットを開始する。 １．５．４ ＶＧＡ省略時状態 リセット後の各レジスターの状態は次のとおりである： ＭＵＸ制御レジスター ２Ｄ（ＨＥＸ） 入力クロック選択レジスター ００（ＨＥＸ） 出力クロック選択レジスター ３Ｆ（ＨＥＸ） パレットページレジスター ００（ＨＥＸ） 一般制御レジスター １３（ＨＥＸ） 絵素読み出しマスクレジスター ＦＦ（ＨＥＸ） パレットアドレスレジスター ｘｘ（ＨＥＸ） パレット保持レジスター ｘｘ（ＨＥＸ） 試験レジスター （カラーパレットの
赤値を指す） １．６ フレームバッファーインターフェース ＴＬＣ３４０７５は、フレームバッファーインターフェ
ースを制御するために二つの制御信号、ＳＣＬＫ及びＶ
ＣＬＫを提供する。ＳＣＬＫは、ＶＲＡＭシフトレジス
ターからデータを直接クロックアウトするのに使うこと
が出来る。分割シフトレジスター転送機能も支援され
る。ＶＣＬＫは、ＨＳＹＮＣ−、ＶＳＹＮＣ−及びＢＬ
ＡＮＫ−の様な制御信号を時刻し且つ同期させるのに使
われる。
【０１１８】入力に提示される絵素データは、通常モー
ドではＳＣＬＫの立ち上がりエッジでラッチされ、ＶＧ
ＡモードではＣＬＫ０の立ち上がりエッジでラッチされ
る。制御信号ＨＳＹＮＣ−、ＶＳＹＮＣ−、及びＢＬＡ
ＮＫ−は通常モードではＶＣＬＫの立ち下がりエッジで
サンプリングされラッチされるが、ＨＳＹＮＣ−、ＶＳ
ＹＮＣ−、及びＶＧＡＢＬＡＮＫ−はＣＬＫ０の立ち上
がりエッジでラッチされる。データ及び制御信号の両方
が、内部パイプライン遅延を通してＤＡＣ出力でモニタ
ーに対して並べられる。ＤＡＣの出力は、２端子付き７
５Ωケーブルの場合と同じく、３7.５Ωの負荷を直接駆
動することが出来る（図３９及び４０を見よ）。 １．７ アナログ出力の明細 ＤＡＣ出力は、図３９に示されている３個の電流源（Ｉ
ＯＲ及びＩＯＢのための２個だけ）により制御される。
通常の場合には、ブランク・レベルとブラック・レベル
との間には7.５ＩＲＥの差がある（これは図３９に示さ
れている）。０ＩＲＥペデスタルが必要ならば、一般制
御レジスターのビット４をリセットすることによって、
それをその様に選択することが出来る（１．１１．３を
見よ）。ビデオ出力は図４０に示されている。
【０１１９】フルスケールのビデオ信号の強さを制御す
るためにＦＳＡＤＪピンとＧＮＤとを接続するレジスタ
ー（ＲＳＥＴ）が必要である。図４０及び４１のＩＲＥ
関係は、フルスケール出力電流に係わらず維持される。
ＲＡＥＴ及びフルスケール出力電流ＩＯＧの間の関係
は、 ＲＳＥＴ（オーム）＝Ｋ１＊ＶＲＥＦ（ｖ）／ＩＯＧ
（ｍＡ） である。与えられたＲＳＥＴについてのＩＯＲ及びＩＯ
Ｂ上のフルスケール出力電流は、 ＩＯＲ，ＩＯＢ（ｍＡ）＝Ｋ２＊ＶＲＥＦ（ｖ）／ＲＳ
ＥＴ（オーム） であり、ここでＫ１及びＫ２は次のとおりに定義され
る： ─────────────────────────────────── ＩＯＧ ＩＯＲ，ＩＯＢ Pedestal ───────────────────────────── 8-bit output 6-bit output 8-bit output 6-bit output ─────────────────────────────────── 7.5 IRE K1=11,294 K1=11,206 K2=8,067 K2=7,979 0 IRE K1=10,684 K1=10,600 K2=7,462 K2=7,374 ─────────────────────────────────── １．８ Ｈsync−，Ｖsync−及びＢlank− 通常モードでは、ＨＳＹＮＣ−及びＶＳＹＮＣ−は、真
／補ゲートを通され、次に出力ＨＳＹＮＣＯＵＴ及びＶ
ＳＹＮＣＯＵＴに行く。ＨＳＹＮＣＯＵＴ及びＶＳＹＮ
ＣＯＵＴの極性は、一般制御レジスターを通してプログ
ラムすることが出来る。これにより、接続されているモ
ニターは、現在のスクリーン解像度を検出することが出
来る。しかし、ＶＧＡモードでは、モニターに対して必
要とされる極性は、ＨＳＹＮＣ−及びＶＳＹＮＣ−の出
所となる特徴コネクタで既に与えられているので、ＴＬ
Ｃ３４０７５は、それらを極性変更無しにＨＳＹＮＣＯ
ＵＴ及びＶＳＹＮＣＯＵＴに通すだけである。１．３節
及び図３６、図３７に記載されている様に、通常モード
ではＢＬＡＮＫ−入力はＶＣＬＫの立ち下がりエッジで
サンプリングされてラッチされ、ＨＳＹＮＣ−及びＶＳ
ＹＮＣ−入力は同様にサンプリングされてラッチされ
る。しかし、ＶＧＡモードでは、それらはＣＬＫ０入力
の立ち上がりエッジでラッチされる。全ての詳細なタイ
ミングについて図８を参照されたい。ＭＵＸ制御レジス
ターが２Ｄ（ＨＥＸ）ならば、そのＶＧＡモード、ＣＬ
Ｋ０及びＶＧＡＢＬＡＮＣ−入力が選択され、そうでな
ければ、ＶＣＬＫ及びＢＬＡＮＫ−が使われる。
【０１２０】ピン総数の制限に起因して、ＨＳＹＮＣ−
及びＶＳＹＮＣ−入力はＶＧＡモード及び通常モードの
両方に使われる。若し両方のモードがＴＬＣ３４０７５
で使われるならば、ＶＧＡのＳＹＮＣと通常のＳＹＮＣ
とのセットを選択する外部ＭＵＸが必要である。ＭＵＸ
ＯＵＴ−は、この目的のために設計されている。（１．
１０及び１．１１を見よ） ＨＳＹＮＣ−、ＶＳＹＮＣ−及びＢＬＡＮＫ−は、全
て、データを出力に整列させるために内部パイプライン
遅延を有する。サンプル及びラッチのタイミング遅延に
起因して、ＢＬＡＮＫ−入力がアクティブになった後に
アクティブＳＣＬＫを持つことが可能である。ＶＣＬＫ
及びＳＣＬＫ、及び内部ＶＣＬＫサンプル及びラッチ遅
延の間の関係を慎重に見直してプログラムしなければな
らない。より詳しくは１．３節及び図３６及び図３７を
参照されたい。
【０１２１】図３９に示されいる様に、アクティブＨＳ
ＹＮＣ−及びＶＳＹＮＣ−は、パイプライン遅延後に s
ync 電流源から転換する。これらはＢＬＡＮＫ−信号に
よって修飾されない。換言レバー、ＨＳＹＮＣ−及びＶ
ＳＹＮＣ−は、適切な動作を確保するために、ＢＬＡＮ
Ｋ−アクティブ時にだけアクティブである様に設計され
るべきである。
【０１２２】通常モードにおいてＨＳＹＮＣＯＵＴ出力
及びＶＳＹＮＣＯＵＴ出力の極性を変更するには、ＭＰ
Ｕは一般制御レジスターの対応するビットをセット又は
クリアしなければならない（§１．１１．１を見よ）。
また、これらの２ビットは通常モードだけに影響を与え
るものであり、ＶＧＡモードには影響を与えない。これ
らのビットは、非反転である１にデフォールト（defaul
t)する。 １．９ 分割シフトレジスター転送ＶＲＡＭ及び特殊ニ
ブルモード １．９．１ 分割シフトレジスター転送ＶＲＡＭ ＴＬＣ３４０７５は、分割シフトレジスター転送（ＳＳ
ＲＴ）ＶＲＡＭのための直接支援を有する。ＶＲＡＭが
分割レジスター転送を行うことが出来る様にするため
に、ブランクシーケンス時に余分のＳＣＬＫサイクルを
挿入しなければならない。これは、一般制御レジスター
のＳＳＲＴイネーブル・ビット（ビット２）がセットさ
れるがＳＮＭ（ビット３）がリセットされるときに開始
され（§１．１１を見よ）、ＳＦＬＡＧ／ＮＦＬＡＧ入
力ピン上の立ち上がりエッジが検出され、ＳＣＬＫパル
スが２０ns以内に生成されると共に最小１５nsの理論高
レベル持続時間が１５ＶＲＡＭ条件の全てを満たすため
に設けられる。ＳＦＬＡＧ／ＮＦＬＡＧ入力の立ち上が
りエッジはＳＣＬＫをトリガーするが、それは、ＢＬＡ
ＮＫ−アクティブ期間の終わりまで高レベルに止まって
いなければならない。ＳＦＬＡＧ立ち上がりタイミング
を調節することによってＶＲＡＭ・ＴＲＧ−が高レベル
に転換する時からの、このＳＣＬＫの立ち上がりエッジ
の遅延時間を満たすことはユーザーの責任である。ＳＣ
ＬＫ、ＳＦＬＡＧ入力及びＢＬＡＮＫ−の波形及び関係
は図４１に示されている通りである。
【０１２３】ＢＬＡＮＫ−時にＳＳＲＴ機能がイネーブ
ルされるがＳＦＬＡＧ／ＮＦＬＡＧが低レベルに保たれ
れば、ＳＣＬＫは、ＳＳＲＴ機能がディスエーブルされ
たのと丁度同じく走る。ＢＬＡＮＫ−が非活動状態（in
active) であるときにはＳＦＬＡＧ／ＮＦＬＡＧ入力は
低レベルに保たれなければならない。システムのもっと
詳しいことについては１．３．１及び図３５、図３６を
参照されたい。 １．９．２ 特殊ニブルモード ＴＬＣ３４０７５には特殊ニブルも度が設計されてい
る。このモードは、一般制御レジスターのＳＮＭビット
（ビット３）がセットされるがＳＳＲＴ（ビット２）が
リセットされるときにイネーブルされる（１．１１を見
よ）。このときＳＦＬＡＧ／ＮＦＬＡＧ入力は、各バイ
トのどのニブルが絵素データを保持しているかを示すニ
ブルフラグとして使われる。概念的には、この特殊ニブ
ルモードは１６ビットバス幅の４ビット絵素モードの追
加の変化を起こすものであり（３２個の入力Ｐ０〜Ｐ３
１は４バイトとして結合される）、この場合には１６ビ
ットデータバスは、その４バイトの各々の下位／上位ニ
ブル上に見出される。絵素データは下記の表の様に分配
される： ＳＮＭ＝１、 ＳＳＲＴ＝０ ＳＦＬＡＧ／ＮＦＬＡＧ＝０ ＳＦＬＡＧ／ＮＦＬＡＧ＝１ Ｐ０，．．．，Ｐ３ Ｐ４，．．．，Ｐ７ Ｐ８，．．．，Ｐ１１ Ｐ１２，．．．，Ｐ１５ Ｐ１６，．．．，Ｐ１９ Ｐ２０，．．．，Ｐ２３ Ｐ２４，．．．，Ｐ２７ Ｐ２８，．．．，Ｐ３１ ＮＦＬＡＧはＴＬＣ３４０７５内にラッチされない。従
って、それは、アクティブ表示期間全体を通じて同じレ
ベルに止まり、ＢＬＡＮＫ−アクティブ時にレベルを変
化させるだけである。ＮＦＬＡＧへのＢＬＡＮＫ−信号
タイミング参照が説明されていることを除いて図３５と
同様の図４３を参照されたい。ＮＦＬＡＧは、セットア
ップ時間を満たし、且つ、省略される絵素データが無い
ことを保証するのに充分な長い時間にわたってデータを
保持しなければならない。
【０１２４】ユーザーが見ることが出来る様に、この特
殊ニブルモードは、ＢＬＡＮＫ−がアクティブであると
きライン周波数で働く。しかし、このモードの典型的ア
プリケーションは、４ビットの絵素幅のデータの二フレ
ームバッファーであろう。そこで、１個のフレームバッ
ファーがモニター上に表示中であるとき、他方のフレー
ムをフレームを使って新しい画像情報を受け取ることが
出来る。そのときＮＦＬＡＧは、どのフレームバッファ
ーが表示中であるかを示すのに使われる。
【０１２５】この例ではＳＮＭ及びＳＳＲＴは相互に排
他的である。ＭＵＸ制御レジスターは、ＳＣＬＫ分周比
のために示されいる表４（１．４．５を見よ）の様にセ
ットアップされなければならない。しかし、ＳＮＭは他
のＭＵＸ選択に優る。換言すると、ＭＵＸ制御レジスタ
ーが異なるモードのためにセットされるがＳＮＭがなお
一般制御レジスターにおいてイネーブルされているなら
ば、入力多重化回路は、指定されたＳＣＬＫ分周比ＭＵ
Ｘ制御レジスターが何であっても取り、ニブル動作を行
う。
【０１２６】ＳＮＭ時には、入力ＭＵＸ回路は全ての８
ビット入力をラッチするけれども、指定されたニブルで
通すだけである。指定されたニブルは入力ラッチ後の次
のレジスターパイプの４ＬＳＢに格納され、４ＭＡＢ
は、そのレジスターにおいてゼロにされる。このパイプ
レジスターはその後『ＲＥＡＤ ＭＡＳＫ ＢＬＯＣ
Ｋ』に渡される。この構造では、パレットページレジス
ターはなお通常に機能し、ユーザーに良好な柔軟性を与
える。
【０１２７】一般制御レジスターのビット３＝０でビッ
ト２＝０であれば、ＳＳＲＴ及びＳＮＭは共にディスエ
ーブルされ、ＳＦＬＡＧ／ＮＦＬＡＧ入力は無視され
る。 １．１０ ＭＵＸＯＵＴ−出力ピン ＭＵＸＯＵＴ−ピンはＴＴＬ両立の出力であり、ソフト
ウェアプログラマブルであり、外部装置を制御するのに
使われる。典型的アプリケーションは、ＶＧＡモードと
通常モードとの間でＨＳＹＵＮＣ−及びＶＳＹＮＣ−入
力を選択することであろう（１．８を見よ）。このピン
はパワーアップ時に又はＶＧＡモードがＭＵＸ制御レジ
スターに入力されるときに低レベルにセットされ、そし
て、その様に希望されるときには高レベルにセットされ
直すことが出来る。このピンは一般制御レジスターのビ
ット７からの状況に従い、他の回路とは何ら係わらない
ので、パワーアップ後又はＶＧＡモードのセット（ＭＵ
Ｘ制御レジスターにおいて２Ｄ ＨＥＸ）後には何にで
もプログラムされ得る程に一般的である。 １．１１ 一般制御レジスター 一般制御レジスター（又は制御レジスター）は、ＨＳＹ
ＮＣ−及びＶＳＹＮＣ−の極性、分割レジスター転送の
イネーブル化、特殊ニブルモード、同期制御、１の累算
クロックソース及びＶＧＡパススルー・インジケータを
制御するのに使われる。ビットフィールド定義は表６に
示す通りである。 〔表６〕 一般制御レジスターのビット機能 一般制御レジスターのビット 機 能 7 6 5 4 3 2 1 0 ─────────────────────────────────── x x x x x x x 0 ＨＳＹＮＣＯＵＴアクティブ高レベル x x x x x x x 1 ＨＳＹＮＣＯＵＴアクティブ低レベル x x x x x x 0 x ＶＳＹＮＣＯＵＴアクティブ高レベル x x x x x x 1 x ＶＳＹＮＣＯＵＴアクティブ低レベル x x x x x 0 x x 分割シフトレジスター転送ディスエーブル x x x x 0 1 x x 分割シフトレジスター転送イネーブル x x x x 0 x x x 特殊ニブルモード・ディスエーブル x x x x 1 0 x x 特殊ニブルモード・イネーブル x x x 0 x x x x ０ ＩＲＥペデスタル x x x 1 x x x x 7.５ ＩＲＥペデスタル x x 0 x x x x x Ｓync ディスエーブル x x 1 x x x x x Ｓync イネーブル x 0 x x x x x x 定義されていない（予備） x 1 x x x x x x 定義されていない（予備） 0 x x x x x x x ＭＵＸＯＵＴ−低レベル（デフィールト） 1 x x x x x x x ＭＵＸＯＵＴ−高レベル １．１１．１ ＨＳＹＮＣＯＵＴ及びＶＳＹＮＣＯＵＴ
（ビット０及び１） 現在のスクリーン解像度のモニターへの表示を可能にす
るためにＨＳＹＮＣＯＵＴ及びＶＳＹＮＣＯＵＴの極性
反転機能が設けられている。ＶＧＡモードのための極性
は特徴コネクタに提供されているので、ＴＬＣ３４０７
５への入力は既にモニターへの正しい極性を持っている
ので、ＴＬＣ３４０７５はただパイプライン遅延を以て
それらを通すだけである（１．８を見よ）。これらの２
ビットは通常モードで働くだけであり、入力水平同期及
び垂直同期は、アクティブ低レベルの入来パルスと仮定
される。これら２ビットはアクティブ低レベルにデフォ
ールトするが、ソフトウェアにより変更されることが出
来る。 １．１１．２ 分割シフトレジスター転送イネーブル
（ＳＲＴ）及び特殊ニブルモード・イネーブル（ＳＮ
Ｍ）ビット２及び３） １．９を見よ。 １．１１．３ ペデスタル・イネーブル制御（ビット
４） このビットは、ビデオ出力に０ＩＲＥブランキングペデ
スタルが生成されるべきか、それとも7.５ＩＲＥブラン
キングペデスタルが生成されるべきか指定する。０ＩＲ
Ｅは、ブラックレベル及びブランクレベルが同じである
と指定する。
【０１２８】０： ０ＩＲＥペデスタル １： 7.５ＩＲＥペデスタル（デフォールト） １．１１．４ Ｓync イネーブル制御（ビット５） このビットは、ＳＹＮＣ情報をＩＯＧに出力するべきか
否か指定する。 ０： syncをディスエーブル（デフォールト） １： syncをイネーブル １．１１．５ ＭＵＸＯＵＴ−（ビット７） ＭＵＸＯＵＴ−ビットは、本質的に、装置がＶＧＡパス
スルーモードで作動していることを外部回路に示す出力
ビットである。このビットは装置の動作に影響を与え
ず、単なる出力ビットである。１．１０を見よ。
【０１２９】０： ＭＵＸＯＵＴ−は低レベル（ＶＧＡ
モードにおけるデフォールト） １： ＭＵＸＯＵＴ−は高レベル １．１２ 試験レジスター 三つの試験機能（データフローチェック、ＤＡＣアナロ
グ試験及びスクリーン完全性試験）がＴＬＣ３４０７５
に設けられており、これらは全てこの試験レジスターを
通して制御され監視される。
【０１３０】このレジスターは２個のポートを有する。
その一つは、制御ロード用であり、レジスター記憶場所
への書込みによってアクセスされ、一つは、データワー
ド用であり、レジスター記憶場所からの読み出しによっ
てアクセスされる。制御ワードに書かれたチャネルに応
じて、データ読み出しは情報をそのチャネルに与える。
【０１３１】制御レジスターは３ビット長であり、ビッ
ト０、１及び２を占める。これらは、８個のチャネルの
中のどれを検査するべきかを指定する。次の表及び状態
マシーンは、各チャネルがどの様にアドレスされるかを
示す。図４４を見よ。 Ｄ２ Ｄ１ Ｄ０ チャネル ───────────────────────────── ０ ０ ０ カラーパレットＲＥＤ値 ０ ０ １ カラーパレットＧＲＮ値 ０ １ ０ カラーパレットＢＬＵ値 ０ １ １ 識別コード １ ０ ０ １の累算ＲＥＤ値 １ ０ １ １の累算ＧＲＮ値 １ １ ０ １の累算ＢＬＵ値 １ １ １ アナログ試験 １．１２．１ フレームバッファーデータフロー試験 ＤＡＣに入る（しかし出力ＭＵＸ８／６−シフトの前
の）全てのデータについて、ＴＬＣ３４０７５は、それ
らを試験する手段となる。これらのカラーチャネルにア
クセスするときには、ＤＡＣに入るデータはＭＰＵ読み
出しサイクル全体にわたって一定に保たれるべきであ
る。これは、ドットクロックの速度を遅くするか、又は
データが充分に長い絵素の系列について一定であること
を保証することによって、実行することが出来る。読ま
れる値は、入力ＭＵＸにより指示されるカラーパレット
に記憶されている値である。読み出し動作は、次のカラ
ーチャネルを指す後インクリメント（post-increment)
を引起し、ＢＬＵＥの後インクリメントは上記の状態図
に示されている様にＲＥＤへくるまり戻る。例えば、Ｄ
２、Ｄ１及びＤ０が００１（二進）として書かれ、その
後に３回の読み出しが続けば、読み出される値は、緑、
青、次に赤の順となる。 １．１２．２ 識別コード ＩＤコードは、異なるバージョン又はサブルーチンのた
めのソフトウェア識別のために使うことの出来るもので
ある。ＴＬＣ３４０７５におけるＩＤコードは、静的で
あり、ドットクロックやビデオ信号を考慮せずに読み出
すことが出来る。ユーザーに親しみやすいように、読み
出し後インクリメント（the rea post-increment) はＩ
Ｄレジスターにもあてはまるが、若しカラーチャネルに
落ち込むと、ユーザーが０１１（二進）を再びＤ２、Ｄ
１及びＤ０に書かなければ、戻ってＩＤを指すことはな
い。そこで、試験レジスターが最初にＤ２、Ｄ１及びＤ
０で０１１（２進）と書かれ、続いて読み出しが６回続
いて行われたならば、最初に読み出される値はそのＩＤ
となり、最後に読み出される値は緑となる。
【０１３２】ここで定義されているＩＤ値は７５（ＨＥ
Ｘ）である。 １．１２．３ １の累算 １の指定されたカラーについての２の累算がＤ２、Ｄ１
及びＤ０により選択されるとき、カラーパレットから
（出力ＭＵＸ８／６−シフト動作の前）ＤＡＣへの指定
されたディジタルカラー値が監視される。アドレスされ
たカラー値についての１の個数は一時累算器に加えられ
る。例えば、４１（ＨＥＸ）は１を２個持っており、フ
レームバッファー入力によりアドレス指定されたカラー
パレットが４１（ＨＥＸ）値を内蔵していれば該一時累
算器に２が加えられる。内部パイプライン遅延後のＶＳ
ＹＮＣ−の立ち下がりエッジは、最後の値を１の累算レ
ジスターに転送するのに使われ、一時累算器は次のスク
リーンのためにリセットされる。１の累算は、指定され
たカラーが選択されたときだけ、即ち、Ｄ２−Ｄ０＝１
００、１０１又は１１０（二進）のときにだけ、計算さ
れ、その動作は、冪を保存する様に選択されないときに
は不能にされる。そこで、ユーザーは、その値を読む前
に少なくとも１回スクリーン全体が表示されるのに充分
な長さの時間待たなければならない。ユーザーに親しみ
やすい様に、各読み出し後の後インクリメントも、上記
の図に示されている様に設計されている。値が読み出さ
れた後、ＴＬＣ３４０７５は次のカラーを指して、スク
リーン全体についての１の個数を計算する。８ビット値
の後のあふれは打ち切られる。速度制限のために、１の
累算はＤＯＴＣＬＫ／２の速度で計算される。各スクリ
ーンについての表示パターンが固定されている限りは、
１の累算値は同じままであるべきであり、そうでなけれ
ばエラーが検出される。１の累算値は出力ＭＵＸの前に
計算されるので、８ビット値が読み出され計算される。
６ビットモードが選択されて、カラーパレット内の２個
のＭＳＢが０が初期設定されなければ、１の累算値は依
然として８ビットパターンについて報告する。これはカ
ラーパレットのために付加的検査能力を提供する。１の
累算はシステムのチェックアウトと、フィールド診断と
のための良好な試験道具である。１の累算は、ＨＳＹＮ
Ｃ−時にもアクティブである複合Ｓync 時にではなく
て、各ＶＳＹＮＣ−時に更新される。 １．１２．４ アナログ試験 このアナログ試験は、アナログＲＣＢ出力を相互に比較
すると共に１４５ｍｖ基準と比較するのに使われる。こ
れは、ＣＲＴモニターがアナログＲＧＢ出力に接続され
ているか否か、そしてＤＡＣが機械的であるか否かをＭ
ＰＵが判定することを可能にする。アナログ試験が行わ
れるとき、Ｄ７〜Ｄ４は所望の比較のためにセットされ
る必要があり、Ｄ２〜Ｄ０は１１１（二進）とセットさ
れる。試験レジスターが読み出されているとき、Ｄ３は
その結果を反映する。ビット定義は下記の通りである： ビット定義 読み出し／書込み ────────────────────────── Ｄ７： ＲＥＤ選択 Ｒ／Ｗ Ｄ６： ＧＲＥＥＮ選択 Ｒ／Ｗ Ｄ５： ＢＬＵＥ選択 Ｒ／Ｗ Ｄ４： １４５ｍｖ基準選択 Ｒ／Ｗ Ｄ３： 結果 Ｒ Ｄ２： １ Ｒ／Ｗ Ｄ１： １ Ｒ／Ｗ Ｄ０： １ Ｒ／Ｗ D7-D4 動作 D3=1 ならば D3=0 ならば ────────────────────────────────── 0000 通常動作 無頓着 無頓着 1010 RED DAC をBLUE DACと比較 RED>BLUE RED>BLUE 1001 RED DAC を145mv 基準と比較 RED>145mv RED>145mv 0110 GREEN DAC をBLUE DACと比較 GREEN>BLUE GREEN>BLUE 0101 RED DAC を145mv 基準と比較 GREEN>145mv GREEN>145mv 注： 全ての出力は、電圧を比較するために終端させら
れなければならない。図４５を見よ。
【０１３３】上記の表は、有効な比較の組合せを列挙し
ている。論理１は、その機能が比較されることが出来る
様にする。結果はＤ３である。比較結果は、入力ＢＬＡ
ＮＫ−信号の立ち下がりエッジで（パイプライン遅延の
前に）Ｄ３の中にストローブされる。比較器への入力を
安定させるために、フレームバッファー入力は、常に同
じカラーＲＡＭ記憶場所を指す様に準備されるべきであ
る。
【０１３４】通常動作では、このアナログ試験レジスタ
ーにおいてＤ７〜Ｄ４は論理０でなければならない。 ２．ピン解説（図４６） ピン名称 解説 CLK0-CLK2 ドットクロック入力。８０ＭＨｚに及ぶ周波数でドットクロック を駆動するために、三つのクロックの中のいずれも使用すること が出来る。ＶＧＡモードが活動状態であるときには、ＣＬＫ０を 使うことはデフォールトである。 CLK3, CLK3- 二重モード・ドットクロック入力。この入力は本質的にはＥＣＬ 両立の入力であるが、入力クロック選択レジスターでその様に選 択された場合には二つのＴＴＬクロックをＣＬＫ３及びＣＬＫ３ −で使うことが出来る。この入力は、ＥＣＬモードのときに装置 の限度に及ぶ如何なる動作周波数についてもドットクロックとし て選択されることが出来る。 P0-P31 絵素入力ポート。ＭＵＸ制御レジスターに示されている種々のモ ードで該ポートを使うことが出来る。使われないピンは全てＧＮ Ｄに接続されなければならない。
【０１３５】 A0-VGA7 ＶＧＡパススルー・バス。このバスはＶＧＡモードのための絵素 バスとして選択されることが出来る。 IOR,IOG,IOB アナログ電流出力。これらの出力は３7.５Ω負荷を直接駆動する ことが出来（２終端７５Ωライン）、よって外部バッファーの必 要を無くする。 VREF ＤＡＣのための電圧基準。公称1.２３５Ｖの電圧基準をこのピン に入力するべきである。 COMP 補正ピン。内部基準増幅器の補正を行わせる。 FS ADJUST フルスケール調整ピン。このピンとグランドとの間に接続された 抵抗器がＤＡＣのフルスケール範囲を制御する。 SCLK シフトクロック出力。この出力はドットクロック入力の区画とし て選択される。出力信号はブランク時にゲート・オフされるが、 ＳＣＬＫはなおＢＬＡＮＫ−の否定と同期するために内部的に使 用される。 VCLK ビデオクロック出力。グラフィックスプロセッサへの同期のため のユーザー・プログラマブルな出力。 SFLAG/NFLAG 分割シフトレジスター転送フラグ又はニブルフラグ入力。このピ ウは二重の目的を有する。一般制御レジスターのビット３＝０で ビット２＝１であるときには、分割シフトレジスター転送機能が 作動可能にされ、ブランクシーケンス中のこのピンでの低レベル から高レベルへの遷移は臨時のＳＣＬＫサイクルを開始させてＶ ＲＡＭでの分割レジスター転送を許す。一般制御レジスターのビ ット３＝１でビット２＝０であるときには、特殊ニブルモードが 作動可能にされ、この入力はＶＣＬＫの立ち下がりエッジでサン プリングされる。サンプリングされた高レベル値は次のＳＣＬＫ の立ち上がりエッジが各バイト絵素データの高ニブルをラッチす るべきことを示し、低レベル値は低ニブルを示す（1.9 を見よ) 。一般制御レジスターのビット３＝０でビット２＝０であるとき には、このピンは無視される。一般制御レジスターのビット３＝ １でビット２＝１の状態は許されず、これらがその様にセットさ れたならば動作は予測不能となる。 RS0-RS3 レジスター選択入力。これらのピンは、表１に示されている様に 、アクセスされるべきレジスターマップ内の記憶場所を指定する 。 D0-D7 ＭＰＵインターフェースデータバス。レジスターマップ及びパレ ット／オーバーレーＲＡＭへデータを転送し、或いはレジスター マップ及びパレット／オーバーレーＲＡＭから外へデータを転送 するのに使われる。 RD- 読み出しストローブ入力。このピン上の論理０は、レジスターマ ップから読み出しを開始させる。読み出しは非同期で行われ、Ｒ Ｄ−の低レベル移行エッジで開始される。図７を見よ。 WR- 書込みストローブ入力。このピン上の論理０は、レジスターマッ プへの書込みを開始させる。ＲＤ−と同様に書込み転送は非同期 であり、ＷＲ−の低レベル移行エッジで開始される。図７を見よ 。 ８／６ ＤＡＣ解像度選択。このピンは、ＤＡＣのためのデータバス幅（ ８ビット又は６ビット）を選択する。このピンが論理１であると きには、８ビットバス転送が使用され、Ｄ７はＭＳＢでＤ０はＬ ＳＢである。６ビットバス動作については、カラーパレットはな お８ビット情報を持っているが、Ｄ５はビット７位置へシフトし Ｄ０はビット２位置へシフトされ、２個のＬＳＢは、ＤＡＣへの 出力ＭＵＸで０で満たされる。パレット保持レジスターは、６ビ ットモードで読まれるときには２個のＭＳＢを０にする。 HSYNC-,VSYNC- 水平ｓｙｎｃ入力及び垂直ｓｙｎｃ入力。これらの信号は、緑の 現在出力でのｓｙｎｃレベルを生成するのに使われる。これらは 、通常モードはアクティブ低レベル入力であり、真／補ゲートを 通される。ＶＧＡモードにつていは、これらは極性変化無しにＨ ＳＹＮＣＯＵＴ及びＶＳＹＮＣＯＵＴに通され、その動作は制御 レジスターにより指定される（§1.８を見よ）。 HSYNCOUT 上記の真／補ゲートの水平ｓｙｎｃ出力（§1.8 を見よ）。 VSYNCOUT 上記の真／補ゲートの垂直ｓｙｎｃ出力（§1.8 を見よ）。 BLANK-, ブランキング入力。データ及びブランクをスキューさせるかも知 VGABLANK- れない信号の外部多重化を除去するために２個のブランク入力が 設けられる。ＣＧＡモードがＭＵＸ制御レジスター（2D HEX) で セットされたとき、ＶＧＡＢＬＡＮＫ−入力がブランキングのた めに使われ、そうでなければＢＬＡＮＫ−が使われる。 MUXOUT- ＭＵＸ出力制御。この出力ピンはソフトウェアプログラマブルで あり、ＭＵＸ制御レジスターに２Ｄ（ＨＥＸ）が入力されたとき ＶＧＡモードが使われていることを外部装置に知らせるために低 レベルにセットされる。モードのセット後に一般制御レジスター のビット７が高レベルにセットされれば、出力は高レベルになる 。このピンは、外部制御のためだけに使われ、内部回路には影響 を与えない。 VDD パワー。全てのＶＤＤピンが接続されなければならない。アナロ グ及びディジタルＶＤＤは内部的に接続されている。 GND グランド。全てのＧＮＤピンが接続されなければならない。アナ ログ及びディジタルＧＮＤは内部的に接続されている。 注： 使用されない入力は全て論理レベルに結合される
べきであり、浮動することは許されるべきでない。
【０１３６】特に記載されていない限り、全てのディジ
タル入力及び出力はＴＴＬ両立である。マイナス符号
（−）が後に付されているピン名称（例えばＣＬＫ３
−）はアクティブ低レベル動作を示す。図３１及び図３
３の選択回路４０５１は、レジスターマップ４０１３内
の項目により、表４に定義されている数個のモードの中
の一つで動作するようにプログラムされる。この選択回
路はマクチプレクサの回路網として示されており、或る
実施例はゲート論理マルチプレクサを使用するのに適し
ているけれども、今のところ、最も高いドットクロック
速度に及ぶ周波数で使用するのには、入力ラッチ４０１
１及び選択器４０５１を具現するバレル・シフターなど
のシフトレジスター選択回路の方が一層良く適している
と考えられる。
【０１３７】幾つかのモードでは、選択器４０５１は、
入力ラッチ４０１１と参照用テーブルメモリー４０２１
とのあいだに接続されてバスの全幅を満たす選択可能な
幅のカラーコードを入力ラッチ４０１１から参照用テー
ブルメモリー４０２１に逐次に供給するカラーコード転
送回路の例として働く。図３１のデコード回路４０５２
経由の制御レジスター４３７１は、選択器４０５１の図
３３詳細のマルチプレクサ４３８１、４３８３、４３８
５及び４３８７の組の様に機能するように該バレル・シ
フターを構成する。
【０１３８】該マルチプレクサは制御信号を受信する選
択入力を有し、該信号は、制御レジスター４３７１の内
容により確立される各モードに従ってマルチプレクサを
操作する。マルチプレクサ４３８１−４３８７は、バス
１３６の全幅について入力ラッチ４０１１に接続された
データ入力を有し、該マルチプレクサの各々は、３ビッ
ト・バス１３６の幅の異なる約数（／４，／８，／１
６，又は／３２）である数（８個、４個、２個又は１
個）の出力を有する。マルチプレクサ４３８１−４３８
７の中の与えられた１個が作動させられるとき、デコー
ダ兼カウンタ回路４０５２は、そのマルチプレクサを操
作して、バス１３６の全幅についての入力ラッチ４０１
１の内容を、該マルチプレクサ又は該バレル・シフター
のマルチプレクサ機能の出力の数（８、４、２、又は
１）に等しい数の並列ビットの組として参照用テーブル
メモリー４０２１へ周期的に且つ逐次に転送せしめる。
【０１３９】デコーダ兼カウンタ４０５２は入力ラッチ
幅の一部又は全部にわたって逐次に循環することが出
来。バス１３６の全バス幅は該ラッチ幅の一部にだけ結
合出来る。よって、マルチプレクサが応答するバス幅も
有利にプログラムすることが出来る。この様に、選択回
路４０５１とデコーダ兼カウンタ回路４０５２とは、入
力と参照用テーブルメモリー４０２１との間に接続され
て、パレット装置４０００のために内部的に又は外部か
らプログラムされたバス幅に従ってバス１４５からカラ
ーコードを通す、外部からプログラム可能なバス幅結合
回路の例として作用する。好適な実施例では、真カラー
モードにおける２４の幅と同じく、プログラム可能なバ
ス幅は２の累乗である。バス幅をだんだん小さく選択す
ると、１例は、入力ラッチ４０１１から通すビットは、
ラッチ４０１１の最上位ビット端でだんだん小さくなる
部分集合からのビットとなる。
【０１４０】別の特徴では、特殊ニブルモードのデコー
ダ又はカウンタ４０５２は、マルチプレクサを作動させ
て、交互にビットを転送させ、ビットをスキップさせ、
転送させ、スキップさせ・・・ることにより入力ラッチ
４０１１からビットを転送させる。このスキップは、そ
れ自身から遅延を生じさせない。以上、幾つかのモード
について説明したけれども、ラッチ又はバス幅の一部又
は全部から、或いはＶＧＡセクションからのビットの選
択又は連続する選択の系列は、デコーダ兼カウンタ４０
５２と選択器４０５１との制御下でプログラム可能に選
択されることが出来ることがこれらの例から明らかであ
ろう。３２ビットのバス幅は単なる例であり、より狭い
バス幅、又はより広い６４、９６、及び１２８ビットの
バス、或いはバス内の偶数個又は奇数個のビットを使用
することが出来る。
【０１４１】真カラーモードでは、図３３の出力マルチ
プレクサ４０３８は、入力ラッチ４０１１と参照用テー
ブルメモリー４０２１の出力とに接続された入力を有
し、参照用テーブルメモリー４０２１により供給される
カラーデータワードのバイト又は入力ラッチ４０１１か
らの２４カラーコードから成るカラーデータワードを伴
う三つのカラー出力をＤＡ変換器４０３０に供給する。
選択回路は、選択を行うために入力ラッチ４０１１の少
数ビットからの０hex などの所定のコードのための検出
器４０３６を含む。入力ラッチからのカラーコードから
成るカラーデータワードのための遅延回路４０３９は、
入力ラッチからのカラーコードに応じて参照用テーブル
メモリー４０２１からカラーデータワードを供給するの
に固有の第２の遅延と実質的に同じ第１の遅延を有す
る。
【０１４２】真カラーモードでは、２４バイトのデータ
（例えば、図３１のバイトＡ、Ｂ、Ｃ）が直接に入力ラ
ッチ４０１１から図３２の絵素バス４３５９を介してＤ
ＡＣ４０３１、４０３３及び４０３５へ直接転送され
る。このモードでは、入力ラッチ４０１１の残りの８ビ
ット（アクファ・ガン又は属性入力としてのバイトＤ）
をオーバーレー・ハス４３６０として利用してマルチプ
レクサ４３８９及び読み出しマスク回路４０６１を介し
てパレットＲＡＭをアドレス指定することによりオーバ
ーレーが提供される。このアドレス指定の結果として、
パレットＲＡＭ４０２１から２４ビットが出力され、こ
れがＤＡＣ４０３１、４０３３及び４０３５へのオーバ
ーレー情報として使われる。オーバーレー入力Ｐ７−Ｐ
０（入力レジスター４０１１のバイトＤ）が全て論理０
であるか、又は図３１の読み出しマスクレジスター４３
５３がクリアされたときには、オーバーレー情報は表示
されない。よって、選択論理４０５１は、バイトＤの状
態を検出して、それによって動作を制御する論理を包含
する。また、非ゼロ値が入力レジスター４０１１のバイ
トＤに入力され、読み出しマスクレジスター４３５３が
クリアされなければ、カラーパレットＲＡＭ４０２１が
アドレス指定され、その結果としてのデータは、図３３
のライン４３５０上の真カラーデータに対しての優先権
を受け取ったＤＡＣに送られる。
【０１４３】真カラーモードにおけるオーバーレー入力
は、カラーパレットＲＡＭに行くものである。真カラー
モードはオーバーレーの発生が無くても動作する。しか
し、有利なことに、オーバーレーは、ビデオＲＡＭで利
用できない人工カラーデータワードのパレットＲＡＭ４
０２１におけるセットを可能にし、又は例えば背景上に
テキスト又はカーソル又はその両方を重ねるためにカラ
ーの特別の組を確立することを可能にする。オーバーレ
ーは、ビデオＲＡＭ内のカラーに加えてユーザー制御さ
れるカラーで進行中のビデオイメージング上にグラフィ
ックスを確立するためにも使われることが出来る。或る
グラフィックスアプリケーションは、オーバーレーを使
って、アウトライングラフィックを真カラーイメージと
して物体上に重ねることによって物体の輪郭を描くこと
が出来る。オーバーレーは、利用できるカラーのスーパ
ーセット（superset) を提供することが出来る。
【０１４４】図１の回路４０００は、各ＶＲＡＭ１３０
についてシフトレジスター１３９を直接刻時するシフト
クロックＳＣＬＫ信号を提供する。ＳＣＬＫ信号は、分
割シフトレジスター転送ＶＲＡＭを支えることが出来
る。このＶＲＡＭについては、図３−２１との関連で上
記されている。ＶＲＡＭについての背景情報が、共通譲
渡された米国特許4,639,890 号（ＴＩ−９８６９）、4,
330,852 号（ＴＩ−７９２４）、4,683,555 号（ＴＩ−
１０６２５）、及び4,667,313 号（ＴＩ−１０９６９）
に開示されている（これらを参照により本書の一部とす
る）。
【０１４５】次の説明においては、好適な実施例はグラ
フィックスプロセッサ１２０を持っており、これは、そ
れ自身のクロックを持っているので、刻時のためにパレ
ットドットクロックやドットクロックの導関数には必ず
しも依存しない。プロセッサ１２０は、（ＴＭＳ３４０
×０の場合と同様に）ドットクロックの導関数により駆
動されるビデオカウンタを内蔵することが出来る。次に
説明するのは、プロセッサ１２０におけるドットクロッ
クのこの後者の使用である。
【０１４６】パレット４０００とＧＳＰ１２０との同期
は、パレットからの両方の出力ＶＣＬＫ及びＳＣＬＫに
より調停される。換言すると、ＧＳＰ１２０のビデオ計
数動作をパレット４０００と整合させる刻時は、この実
施例ではプロセッサ１２０ではなくてパレット４０００
と共に生じる。ＧＳＰ１２０は、ＶＣＬＫを使って、相
対的にイメージの特定の走査線上の何処で動作が起こっ
ているかを判定するために接続されている。ＶＣＬＫ
は、ＧＳＰ１２０が何時ブランクを表明（assert) し、
syncパルスはＨＳＹＮＣ及びＶＳＹＮＣを表明するべき
かを決定するためにもＧＳＰ１２０により使われる。
【０１４７】図２のＧＳＰ１２０はビデオディスプレイ
コントローラ２６０にカウンタを有する。該カウンタ
は、ビデオクロックＶＣＬＫによる刻時に応じてカウン
トアップする。所定カウントで、ブランキングが出力さ
れる。その後の所定カウントで、syncパルスが出力され
る。更に後の所定カウントで、該syncパルスが開放さ
れ、次にブランキングが開放され、次にカウントが再開
される。該カンウタはsyncパルスのスタート時にリセッ
トされる。プロセッサ１２０からのＶＳＹＮＣ及びＨＳ
ＹＮＣは、バス１２４を介して、パレット４０００の図
３３のブロック『ビデオＭＵＸ及び制御』のピンＶＳＹ
ＮＣ及びＨＳＹＮＣに送られる。プロセッサ１２０は、
グラフィックス機能を行うようにされることが出来て、
モニターディスプレイ標準が表示するのに適したものを
収容する信号（１７０）を生じさせ、斯くしてブランキ
ング及びsyncパルスのタイミングを確立する。
【０１４８】図１のコンピューターグラフィックスシス
テム１００において、パレット４０００は前置ＧＢＰ１
２０のための時間基準をつくり出す。この前置装置は、
実際上、その時間基準を使ってブランキング信号及びsy
nc信号を作ることによってループを閉じ、該信号は後置
装置（ここではパレット４０００）によりサンプリング
される。ＶＲＡＭのランダムアクセス側の間に不連続が
あるので、このループは有利に閉じられるが、パレット
４０００の動作と対照的に、それはＧＳＰ１２０がアク
セスするものである。この様にして、ＧＳＰは、パルス
を精確にカウントし、ＶＲＡＭ１３０において動作が起
こっているときを判定することが出来る。
【０１４９】別の関連する特徴においては、図３１のブ
ランキング・プリセス（precess)遅延回路論理４３８
４、４３２２及び４３２１は、マルチプレクサ４３８６
により選択された入力ラッチ４０１１からの選択された
ブランキング信号ＢＬＡＮＫ−又はＶＧＡＢＬＡＮＫ−
に接続された入力を有する。論理４３２２の第２入力は
クロック回路４０４１により刻時されるべく接続されて
いる。遅延論理４３２２は、可変遅延又はプログラマブ
ルな遅延を与え、それに固定遅延４３２１が続いてお
り、これは各ラインの最後の絵素と精確に整合したブラ
ンキングをＤＡＣ４０３０に供給する。
【０１５０】図３１において、ブランキング・プリセス
は、絵素深度に対するバス幅の比Ｎに応じて変化する遅
延である。例えば、パレットのアーキテクチャに固有の
遅延を補正する回路４３２１の固定した遅延とは別に、
ブランキング・プリセス遅延は、入力ラッチ４０１１の
内容をＲＡＭ４０２１に転送するのに必要なドットクロ
ックサイクルの数を考慮に入れるものである。このサイ
クル数は、表４のバス・ロード当たりの絵素数に対する
バス幅の比に正比例する。これは、入力ピンＢＬＡＮＫ
−でブランクがアクティブになる時から該回路がＤＡＣ
４０３１、４０３３及び４０３５を図３１のブランクレ
ベルにするまでに必要な追加の遅延の量を決定する。プ
ロセッサ１２０は、所定数のＶＣＬＫパルスをカウント
すると、パレット４０００のブランク入力ピンに接続さ
れているＢＬＡＮＫピンを表明する。その時、パレット
４０００は、ＤＡＣをブランキングにする前にディスプ
レイに対して残されている入力選択器４０５１になお残
っている絵素の数を考慮に入れなければならない。斯く
して、ブランキング・プリセス論理４３２２、４３２１
は、パレット４０００がＤＡＣをブランキングにする前
に何個のドットクロック周期の間待機するべきか決定す
る。ブランキングがＤＡＣに対して余りに早く表明され
ると、１個以上の絵素が表示されないことになる。若し
ブランキングがＤＡＣに対して余りに遅く表明される
と、無意味な『不要情報』絵素がディスプレイに導入さ
れる。ブランキング・プリセス論理は、有利なことに、
データ経路の幅と図３１の制御レジスター４３７１にお
けるバス・ロード当たりの絵素の個数とのどの様な組合
せが選ばれても、正しい時にブランキングを生じさせ
る。
【０１５１】図３１において、ＢＬＡＮＫだけでなくて
ＨＳＹＮＣ及びＶＳＹＮＣも含めて、各ビデオ制御信号
について、選択器のモードに依存する可変遅延プラス適
切な固定遅延が総遅延として回路３２２２、４３２１に
より提供される。他の或る実施例は、syncのタイミング
はブランキングについてよりも重大でないので、syncに
関する可変遅延は省略される。該遅延の一部は、ＶＧＡ
パススルー・モードでは固定遅延Ｆ１を設けるために転
換可能にバイパスされる。
【０１５２】図３２は、タイミングに関してsyncがブラ
ンキングより重大でない理由を示す。例えば、ラスター
走査ＣＲＴモニターでは、走査線内の絵素の強度は、ブ
ランキングの始まりにより各走査線の終わりで精確に終
わらせられる。ブランキングサンプリング回路４３８４
及びブランキング・プリセス回路４３２２及び４３２１
は、ＤＡＣ４０３０をブランクにする入力により、その
終わりを確定する。しかし、図４０及び図４１における
複合ビデオにおいてsyncパルスはブランキングのほぼ中
央を中心とする。その結果として、図３２に破線で示さ
れている様に、syncまでの及び帰線時（斜め）の消され
た走査線（破線）の継続した偏向は、観察知者には見え
ない。ブランキング端（左側）のときに、次の走査線の
第１絵素がされ得る様にするためにＧＳＰ１２０により
ブランキングの長さが精確に確定されてパレット４００
０で精確に遅延させられる。syncの遅延の小さな誤差は
走査線の相対的位置を変えたり絵素を削り落としたりし
ないので、他の実施例では黙許することが出来る。
【０１５３】一般に、パレット装置は、複数の異なる動
作モードの中の一つを確立するレジスター４３７１など
のモード回路を備えている。カラーコード処理回路（選
択器４０５１、ＲＡＭ４０２１など）は、該モード回路
により確立されたモードに従ってカラーコードに応じ
て、アナログ形に変換可能なカラーデータワードを供給
することが出来るが、この場合、カラーコード処理回路
は、種々のモードに応じて、該カラーコード処理回路へ
のカラーコードの入力とカラーデータワードの供給との
間に種々の時間間隔を確立する。可変遅延回路（４３２
２、４３２１など）は、該モード回路に応答して、該モ
ード回路により確立されたモードに依存する時間間隔だ
けビデオ制御信号（ブランキング、sync又はその他のデ
ィスプレイ制御信号）を遅延させる。該可変遅延回路
は、その様にして遅延させられたビデオ制御信号でＤＡ
Ｃを制御する様に接続される。選択器４０５１は、図３
１において種々のモードでビットの種々の組を入力ラッ
チから参照用テーブルメモリーへ逐次送るので、その逐
次の送りは、カラーコード処理回路での時間間隔を種々
のモードで異ならしめる。よって、選択器４０５１での
逐次の送りのための時間がモード毎に変わる量に対応し
て遅延はモード毎に変わることが出来る。
【０１５４】一般に種々の実施例において、熟練した労
働者は、ＤＡＣと、ＤＡＣの前のパレット回路との回路
遅延を決定して、その遅延を加えて、ブロック４３２１
に組み込まれるべき遅延量を得る。プロセッサ１２０が
カウントアップして、ブランクが発せられる所定カウン
トに達する時と、ブランク信号がＧＳＰ１２０からパレ
ット４０００に到達する時との間に伝播時間が経過す
る。更に、プロセッサ１２０ビデオカウンタ回路とパレ
ット４０００とは同期してはいるが互いに時間的にずれ
ているので、クロック遅延がある。このクロック遅延に
ついては、図５０−図５１との関連でいっそう詳しく説
明する。そこでパレット４０００は伝播遅延を伴ってＶ
ＣＬＫ及びＳＣＬＫをプロセッサ１２０に送るが、ここ
ではカウンタがパレット４０００に対して時間ずれを持
って作動している。プロセッサ１２０は、ブランク信号
及びsync信号を伝播遅延をもってパレット４０００へ帰
す。このために、ドットクロックからのスキューになる
様な中間の遅延量だけ、ブランク及びsyncがパレット・
パースペクティブ（palette perspective)に対してオフ
セットするという事態が生じる。7 ないし１６ナノ秒の
ドット周期でのこのブランク又はsyncのスキューは、イ
メージの複数の絵素にわたって変化することが出来る。
しかし、ディスプレイ保全のために、ブランキングは正
しいドットエッジで正確に生じるのが望ましく、その場
合、イメージは、各線の最後の絵素の表示で正確にブラ
ンキングに入る。
【０１５５】ブランクは４−８ドットクロック周期にわ
たって変化することが出来る。ＤＡＣでsyncバックアッ
プ（sync'd back up) され且つちょうど正しい窓で表明
されなければならないので、タイミングは、図５０−図
５１にブロック４３８４、４３２２及び４３２１で示さ
れている上昇する解像度のサンプリングプロセスにより
行われる。再同期化又はサンプリングは回路においてブ
ランキング・プリセス遅延と混合されることが出来且つ
混合されるが、これら二つの概念は異なっていて、且つ
共に好適な実施例に利点を与えるものである。
【０１５６】図５０においてＶＣＬＫの一つの遷移エッ
ジＡはプロセッサ１２０からのブランクをトリガーす
る。フリップフロップ４３８４は、ＶＣＬＫにおける同
じ立ち上がり又は立ち下がりの向きの次の遷移エッジを
使って、新しく到着したブランク値又は信号をサンプリ
ングし、捕らえ、又は捕捉する。そこで、暗黙最大許容
スキューは１ＶＣＬＫ周期である。これより大きいスキ
ューがあれば、ブランクを表明するのにエッジ間により
長い時間をプロセッサ１２０に許すために出力クロック
選択レジスターＯＣＳ４３６３により確立されるＶＣＬ
Ｋ分周比をプログラムし直すことによってＶＣＬＫの周
波数が下げられる。ＶＣＬＫ周期は、（ＧＳＰ１２０か
らの）ＢＬＡＮＫ遷移時間より長くなければならない。
ＢＬＡＮＫは、ＢＬＡＮＫ−遷移を引き起こすＶＣＬＫ
エッジ（立ち上がり）より十分後に生じるドットクロッ
ク・エッジで効率的にサンプリングされることが出来
る。これは、再同期化を達成出来ることを保証する。
【０１５７】ＶＣＬＫによるフリップフロップ４３８４
の刻時により、ビデオクロックの解像度へＧＳＰ１２０
からのブランクがサンプリングされ、これによりブラン
クがその解像度へ捕らえ直される。ＶＣＬＫは、ドット
クロック周期の様に短い又はドットクロック周期の３２
倍の様に長い選択可能な周期を有する。２０ナノ秒のド
ットクロック周期の例では、ＶＣＬＫの周期は２０ナノ
秒以上となる。倍数は、随意の二つのＶＣＬＫエッジ間
に唯一のブランキングエッジが生じることを保証する２
の冪であるのが適当である。サンプリングは、刻時遷移
と、刻時されているフリップフロップ４３８４の有効な
Ｑ出力の出現との間に約２ナノ秒の時間を有する。
【０１５８】信号をサンプリングすることにより、ブラ
ンキングエッジの可変性は、フリップフロップ４３８４
の整定時間まで低減される。図５０において、ＢＬＡＮ
Ｋがマイクロ秒で作動するのに比べてＶＣＬＫはナノ秒
で作動する。ＶＣＬＫの周期はプログラマブルであるの
で、立ち上がりエッジＡはＢＬＡＮＫ−の高レベルに遭
遇する様にされることが出来、周期ＰＩ後のエッジＢは
ＢＬＡＮＫ−の低レベルに遭遇する。エッジＢはフリッ
プフロップ４３８４をトリガーして、その出力を降下さ
せる。時間の不確定性０−４０ナノ秒の程度である。フ
リップフロップ４３８４の使用によって、恐らく１−２
ナノ秒の不確定性であるｄ２に達するフリップフロップ
４３８４の出力が発生するときの時間の不確定性が低減
する。ＢＬＡＮＫが不確定的に遅延させられる量ｄ１よ
り多くエッジＢが遅延させられたとしても、エッジＢは
ドットクロックに対して既知の関係を持っており、これ
はブランキングのための正しい時間関係を回復するポイ
ントである。１ＶＣＬＫ周期Ｐ１の出力Ｑ、ドットクロ
ック周期の倍数の間の関係が確立したら、別の２段階の
サンプリングにより、図５１、図５０及び図５３のサン
プリングの時間分解能が向上する。
【０１５９】図５１の連続するフリップフロップにおい
て、だんだん周波数の高くなるクロック信号がフリップ
フロップ４３８４、４３２２及び４３２１を刻時するこ
とによってブランキングエッジを一層高い時間分解能に
制限する。上昇する時間分解能の順にフリップフロップ
を刻時するこの配列は、ここでは加速と呼ばれる。分解
能は、パイプライン４３２１にブランキング信号が入る
と、ドットクロックの分解能に達する。
【０１６０】有利なことに、選択可能な遅延が信号ＬＯ
ＡＤでフリップフロップ４３２２を刻時することによっ
て導入される。ＬＯＡＤは、ドットクロックに対してシ
フトクロックＳＣＬＫと同じ分周比持っていて、ＳＣＬ
Ｋの様にブランキング時に中断させられる代わりに連続
的に動作する。従って、ＬＯＡＤでフリップフロップ４
３２２を刻時することはドットクロック周期に遅延を導
入し、これは、第１に、ＬＯＡＤによる入力ラッチ４０
１１の刻時に対応し、第２に、入力ラッチ４０１１から
ＲＡＭ４０２１へ全ての絵素を転送するために選択器４
０５１により使われるドットクロック周期の数に等し
い。これは正に所望のブランキング・プリセス遅延であ
る。よって、時間分解能が向上し、ブランキング・プリ
セスも起こる。
【０１６１】フリップフロップ４３２２の出力はパイプ
ライン４３２１へ供給される。このパイプラインはドッ
トクロックにより刻時され、サンプリングを最高の時間
分解能で完成させると共に固定した遅延を提供し、この
ときＤＡＣに対してブランキングのためにブランキング
内部信号ＢＬＢＤを生じさせる。ＢＬＢＤは、先にプロ
セッサ１２０に伝播してブランキングを開始させるドッ
トクロックエッジに対して既知の遅延関係を持ってお
り、パレット４０００内の信号経路における遅延は、そ
の遅延に対応し且つその遅延により補正されるので、カ
ラー信号出力はブランキングと正確に同期させられる。
【０１６２】図５２及び図５３を一緒に考察すると、こ
の二つの図において、対応する符号を付したラインは互
いに接続されている。マルチプレクサ制御レジスタービ
ット５（表４）ＭＣＲＢ５は、マルチプレクサ４３８６
に図５２のＢＬＡＮＫＢ及びＶＧＡＢＬＡＮＫＢ入力の
選択を行わせる。図５２は、入力クロック選択レジスタ
ーと、ＣＫ（クロック）入力に接続されたクロック多重
化回路との間の接続を示す。図５２は、分周器チェーン
から分周出力の組合せを提供する出力クロック選択レジ
スターと多重比回路との接続も示している。これらの出
力の幾つかは、ラインＶＣＬＫ、ＬＯＡＤ及びＤＯＴに
より図５３のブランキング及びｓｙｎｃ回路に接続され
ている。
【０１６３】図５３及び図５４において、ブランキング
信号ＢＬＡＮＫＢはゲートＸ８、Ｘ３３を通過し、遅延
フリップフロップＸ３２及びゲートＸ２６の間を通る。
１出力はＢＬＮＫＢと称する信号であり、これはプリセ
ス機能においてシフトクロック信号ＳＣＬＫを遮断す
る。図５３のブロックＳＳＲＴは、ピンＳＳＲＴ／ＮＦ
（分割シフトレジスター転送／ニブルフラグ）の信号レ
ベルに応答する。制御レジスターにおいてビット２及び
３は、回路がＳＳＲＴモードであるかニブルフラグモー
ドであるかを決定する。若しＳＳＲＴモードであれば、
ＳＳＲＴ信号はＮＡＮＤゲートＸ１を通されて、ＳＳＲ
Ｔ遅延ブロックは、図５２の回路とＳＣＬＯＣＫ出力と
を通してＶＲＡＭ１３０をトリガーするのに必要な所定
の幅のラインＳＳＲＴＰ上にパルスを生成する。
【０１６４】メモリーサイクル波形ライン上にＳＳＲＴ
Ｐ低レベルパルスを持つ目的は、完全転送のための新タ
ップ点をＶＲＡＭ１３０内のレジスターにロードするこ
とである。タップ点レジスターは、アドレスをＶＲＡＭ
１３０の入力ラッチに転送する。ＶＲＡＭ１３０には２
ステップ・プロセスがある。プロセッサ１２０は、シフ
トレジスター転送を要求するＬＡＤコードを供給する。
タップ点値は、シフトクロックＳＣＬＫの次の立ち上が
りエッジまではタップ点カウンタ９４に転送されない。
これら二つの機能のあいだにパルスが挿入されなかった
ならば、ラッチ９１の中にある値はタップ点カウンタ９
４に転送されないかも知れない。第２の転送は、該ラッ
チ内の現在の値に重ね書きをする。よって、パルスＳＳ
ＲＴＰの挿入は、有利なことに完全シフトレジスター転
送タップ点をタップ点カウンタ９４に移動させ、重ね書
きは防止される。
【０１６５】よって、図１４に示されている様に、ラッ
チ９１はｍｅｍｃｙ−波形により刻時され、ｍｅｍｃｙ
−はデータをバスから入力ラッチ９１上に移動させる。
ＳＣＬＫは、その後、図１４及び図２１の記号ＳＣＬＫ
で示されている様に、データをタップ点カウンタ９４の
外への転送を引き起こす。ブランキング時には、この回
路においてＳＣＬＫはディスエーブルされる（ＳＳＲＴ
パルス挿入を除いて）。チップボンドパッドへのこのシ
フトクロック信号出力は図５２においてはＳＣＬＯＣＫ
と呼ばれているが、図３１の同一の出力ＳＣＬＫに対応
する。
【０１６６】図３１のクロック制御４０４１は、図５２
の略図に一層詳細に示されている。クロック生成回路の
系列は、制御信号ＭＣＲＢ５、入力クロック選択ＩＣＳ
０−３、及び５個の発振器入力ＣＫ０−ＣＫ５に基づい
て正しい周波数を生成する。ブロック４０４０は、６個
のクロック発振器の中のいずれがプログラマブルなパレ
ット４０００を駆動することを許されるかを選択する回
路を示す。ブロック４０４０の出力は、入力ＯＣＳ０−
５に基づいてＳＣＬＫ及びＶＣＬＫについての正しい周
波数を決定するクロック分周器であるブロック４０４１
に供給される。
【０１６７】分周比は、絵素深度で除した絵素バス幅に
等しくて、ブロック４０４０により選択されたドットク
ロックを分周する。３２ビット幅のデータ経路と４ビッ
ト絵素があれば、分周比は８である。これは、８個の絵
素の次の組を入力ラッチ４０１１にロードする前に入力
ラッチ４０１１内の絵素の全てを使用する能力を提供す
るものであるので、適切なことである。分周比（例え
ば、ドットクロックの１／８）は、各立ち上がりエッジ
で８この絵素をロードさせるシフトクロックＳＣＬＫの
周波数を産出する。この例では、各々４ビットの８個の
絵素を構成する新しい３２ビットの組を入力ラッチ４０
１１にロードする次のＳＣＬＫサイクルがこの分周回路
により生成される前にパレットチップはバスの４ビット
部分に次々に調子を合わせてアクセスしている。
【０１６８】図３１において、この実施例ではクロック
制御レジスターＩＣＳ４３６１は分周比ではなくてクロ
ック発振器選択を決定する。斯くしてクロック制御レジ
スター４３６１は、ＲＳ０−ＲＳ３により選択され、ク
ロック選択のためにデータビットＤ０−Ｄ７により直接
アクセスされる。また、論理４３６２は、制御レジスタ
ーＯＳＣ４３６３の一部を解読し、回路４０４１での分
周比を確立する。
【０１６９】出力制御ビットＯＣＳ０−ＯＣＳ５は、４
３６３における制御レジスタービットにより駆動される
論理４３６２の出力であり、どの様なクロック分周比が
導入されるかを決定する。これに対して、入力クロック
選択ＩＣＳ０−３は、レジスター４３６１からのビット
であり、どのクロック発振器が選択されるかを決定す
る。回路４０４４ＳＣＬＫ ＳＥＬＥＣＴ ＮＥＷ３
は、分周器からの入力及びＯＣＳ０−２を取って、どん
な周波数がＳＣＬＫ出力に分配されるかを決定し、ブロ
ック４０４１における適切な遅延を供給ＬＯＡＤ、及び
ＶＣＬＫ及びＳＣＬＫ（内部信号）に与える。図５２に
おいて、ＶＣＬＯＣＫは、ＯＣＳ３−５に応じて論理４
０４２により供給されるバッファー４３４１からボンド
パッドへのＶＣＬＫ出力である。ＳＣＬＯＣＫは、論理
４０４４からのバッファー４３４３からボンドパッドへ
のＳＣＬＫ出力である。
【０１７０】必要に応じてチップ４０００の外側から数
個の入力を駆動すると共にオンチップで互いを駆動する
内部回路のために必要とされるものに比べて外部駆動の
ためにチップ４０００の現在の能力を向上させるために
４３４１及び４３４３などのバッファーにより緩衝記憶
機能が提供される。図５５及び図５６において、図３１
の試験回路４３９５は、垂直ｓｙｎｃパルス間の時間間
隔においてＲＡＭ４０２１からの出力のカラー関連バイ
トの１のビットの和を累算する。各バイトは、カウント
されるべきカラーを選ぶ図５６の回路７０６１から図５
５の１−カウンタ回路７００１に入る。図５５におい
て、バイトＡＣＣＵＭ〔０−７〕はラッチ７０１１に入
れられる。ラッチ７０１１は、高４ビットニブル及び低
４ビットニブルを含む８ビットを有する。論理を有利に
高速化するために、ニブルデコーダ７０１３及び７０１
５は、それぞれ高ニブル及び低ニブルを解読することに
より、それらの中の１の個数をカウントする。例えば、
１１１１は１００と解読され（４個の１は二進の４と解
読される）、０１０１は０１０と解読される。（２個の
１は二進の２と解読される）、等々である。デコーダ７
０１３からの二進数はラインＢ２、Ｂ１、Ｂ０で出力さ
れる。デコーダ７０１５からの二進数はラインＡ２、Ａ
１、Ａ０で出力される。これら二つの二進数は、入力ラ
ッチ７０２３と加算論理７０２５とを有する加算回路７
０２１により加え合わされる。出力はラインＮ３、Ｎ
２、Ｎ１、Ｎ０上の二進数である。例えばＡＣＣＵＭ
〔０−７〕が０１１０１１００（１が４個ある）なら
ば、加算器７０２１の出力は、それに対応して０１００
（二進４）である。ランニング和、即ち、この様にして
カウントされた１の個数は、累算器７０２７により生成
される。累算器７０２７は、入力ラッチ７０２９と累算
論理７０３１とを有する。ランニング合計は、ドットク
ロックにより刻時されるラッチ７０３３の組で更新さ
れ、その後に次の垂直ｓｙｎｃパルスＶＳＹＮＣ０の発
生時に試験レジスターラッチ７０４１の中へ刻時され
る。回路７０４５は、イネーブル・ラインＡＣＫＥＮが
アクティブであるときにドットクロックを回路７０１
１、７０２１及び７０２７へ供給する。回路７０５１
は、一般制御レジスター４３９８のビット１（ＧＣＲＢ
１）により作動可能にされたときに試験レジスター７０
４１へ垂直ｓｙｎｃを供給する。
【０１７１】図５６において、累算ｍｕｘ回路７０６１
は、８ラインのＡＣＣＵＭ〔０−７〕にそれぞれ１ライ
ンの出力を作る一組の３入力マルチプレクサ７０６３．
１ ．８を有する。入力は、ＲＡＭ４０２１の出力の２４
ライン、ＲＥＤ〔０−７〕、ＧＲＥＥＮ〔０−７〕及び
ＢＬＵＥ〔０−７〕に接続されている。カウントされる
べきカラービットの３通りの選択は一組のラインＢＳ
Ｂ、ＧＳＢ、ＲＳＢにより制御される。イネーブル回路
７０６５は、該３本のラインとブランキングラインＢＬ
Ｂとに接続されて信号ＡＣＫＥＮを出力として生じさせ
る。
【０１７２】上記した様に、回路７０６１及び７００１
はカラーパレットＲＡＭ４０２１の出力を通して入力ラ
ッチ４０１１から１のビットの累算分析を行う。パレッ
ト試験レジスター及び１の累算レジスター７０４１は或
る時間中にカラーパレットＲＡＭの出力に出現する１の
個数を累算する。この時間は、連続する垂直ｓｙｎｃ信
号間の時間又は１６．７ミリ秒であるのが適当である。
この時間はラッチ７０３３であふれが発生するのに充分
な長さであるので、累算値は、その様にして累算された
二進ランニング合計の最下位ビットである。該累算値
は、正しいデータが入力ラッチ４０１１からＲＡＭ４０
２１の出力を通過しているか否かを上位コンピュータ・
ランニング試験ソフトウェアが判定することを可能にす
る。ソフトウェアは、受け取られたものと、確認の目的
で受け取られるべきものとの比較を行う。１の累算値は
ピンＤ０−Ｄ７を介してアクセスされ、ＲＳ０−３によ
り選択される。
【０１７３】１の累算はシステム試験を容易にする。所
定の試験イメージがホスト１１０により供給されてＧＳ
Ｐ１２０、ＶＲＡＭ１３０及びパレット装置４０００の
動作により表示されるとき、該累算値の既知の値がカウ
ントされるべきである。若しこの値が生じなければ、シ
ステム試験は、システムの交換又は修理を必要とする可
能性のある状態を検出する。
【０１７４】カラーパレットＲＡＭ４０２１は、３個の
８ビット出力を発生させる。一見すると、この８ビット
出力は１と０とがどの様に並んでいてもよい様である。
試験体制を導入すると、制約が導入される。一つの試験
方法では、全部０がＶＲＡＭに書き込まれ、全部１がＲ
ＡＭ４０２１に書き込まれる。すると、各アクセス時に
どのバイトも全部１を含むべきであり、若しそうでなけ
れば試験は失敗である。しかし、これはパレットＲＡＭ
４０２１内のアドレス０だけにアクセスする。該試験の
第２局面では、ＶＲＡＭは全０００００００１値で満た
され、ＲＡＭ内のそのアドレスがアクセスされる。ＲＡ
Ｍ４０２１のアドレスの個数に等しい個数の局面で、ア
ドレスされるべきＲＡＭ４０２１内の最後のアドレスに
全て等しいＶＲＡＭ内の値をもって試験が行われる。こ
の様にしてバス１４５の全幅にわたる全てのビット、全
てのマルチプレクサ及びＲＡＭ４０２１内の全てのアド
レスが行使される。
【０１７５】他の試験では、ＲＡＭ４０２１内の、アク
セスされるべき記憶場所以外の全ての記憶場所に１がロ
ードされ、そのアクセスされるべき記憶場所には０がロ
ードされる。従って、若し全部０が出力として生じなけ
れば、プロセッサ、ＶＲＡＭ及びパレット４０００を含
むシステム内の何処かでの欠陥が検出される。ＶＲＡＭ
にロードされたものに依存して期待される出力をそれが
発生させているか否かを判定する試験ルーチンをプロセ
ッサによりＶＲＡＭに対して行わせることによって欠陥
はパレットに対して絶縁されることが出来、若しＶＲＡ
Ｍがその試験を通れば、パレット４０００は欠陥を持っ
ている。
【０１７６】他の試験も工夫することが出来る。他の試
験原理は、送信されるべきデータの中の１の個数をカウ
ントして、送信されるデータにその数を添付することで
ある。その１の個数は、受信されたときに再びカウント
されて、送信データに添付されていた数と比較される。
若しその数が同じならば、そのデータは試験を通る。こ
の様にして、ＲＡＭを試験するのに必要なビットの数
は、ＲＡＭのサイズと共に対数的に増加するに過ぎな
い。
【０１７７】更に他の試験では、ＲＡＭ４０２１全体が
アンロードされ、そこに格納されている全ての１がカラ
ータイプによってカウントされて、ＲＡＭの内容につい
て期待されている数と比較される。Ｒ、Ｇ、Ｂガンのた
めの３個のレジスターがメモリーからアンロードされた
データを保持し、８ビットの各組にわたって合計が行わ
れ、その後、該メモリーの全ての記憶場所がアンロード
されるときに累算される。１の累算レジスターは、赤の
和、緑の和及び青の和についての合計を保持するように
されることも出来、ＩＲＳ０−３アドレスにより逐次に
アクセス可能であり、続いて１の累算レジスターを読む
読み出し信号の表明が３回行われる。本発明の多重化
（ｍｕｘｉｎｇ）では、一つのカラーが選択されて垂直
ｓｙｎｃの段階と段階との間累算され、次に他のカラー
が、次にまたその他のカラーが選択され累算される。
【０１７８】試験レジスター内のアナログ比較ビット
は、１の累算レジスターにより提供されるシステム試験
に加えて、個別的にパレット装置４０００のための試験
を提供する。各カラーについて同一のバイトをＲＡＭ４
０２１にロードすることが出来る。若しそれらがほぼ同
じアナログ出力を生じさせなければ、起こり得る問題の
状態が検出される。基準レベルに等しくあるべき値の与
えられたバイトが各ＤＡＣ４０３１、４０３３又は４０
３５に供給されることが出来、該ＤＡＣの出力がアナロ
グレベルとしての該基準レベルと比較される。若し食い
違いがあれば、欠陥のあるＤＡＣ又はモニターへの欠陥
のある接続が指示される。モニターへの接続がＤＡＣ出
力に影響を与えるかもしれない理由は、モニターの入力
インピーダンスがＤＡＣに重荷となるので、モニターの
偶然の断絶がＤＡＣ出力を変化させることである。
【０１７９】２５６×２４ＲＡＭ４０２１は高速スタテ
ィックＲＡＭ技術ＳＲＡＭである。他の面に転じると、
図３３のＯＲゲート４０３６は真カラーモードの存在を
検出するのに使うことの出来る回路の１例に過ぎない。
２個以上の値の中のいずれも、出力ｍｕｘ４０３８を真
カラーモードに操作するために択一的に検出されること
が出来、その後、各値を属性又は強度のための回路へ経
路指定される。また、その選択は、オンチップ制御回路
により確立されることが出来て、図３１のバイトＤの残
りの８ビットの全ての値を解き放って属性又は強度を制
御する。
【０１８０】該８ビットはここでは少数ビットと呼ば
れ、２４ビットは多数ビットと呼ばれる。概して、多数
ビットの個数は少数ビットの個数と等しいか又はそれよ
り多く、本実施例では多数ビットは少数ビットに対して
３：１の比である。本書で使用されるとき、多数ビット
及び少数ビットは場所に係わらず単なる数における優位
の概念を意味していて、最上位ビット及び最下位ビット
とは異なる概念であり、この後者の概念は位置関係又は
重要性の概念である。
【０１８１】図５７に示されている１６ビットバスでの
他の実施例では、少数ビットはパレットＲＡＭ４０２１
に送られ、多数ビットはゼロ検出器６８３６（図３３の
ＯＲゲート４０３６に類似する）に送られる。ゼロ検出
器６８３６はＭｕｘ６８３８の選択ラインを制御し、Ｍ
ｕｘ６８３８は、４ラインの３グループから成る１２ラ
インをＤＡＣ４０３１、４０３３、４０３５に供給す
る。パレットＲＡＭ４０２１は４ライン上の少数ビット
を供給され、Ｍｕｘ６８３８により選択される１２ビッ
ト出力を供給する。１２個の多数ビットは１２本の並列
ラインでＭｕｘ６８３８により選択される代替選択肢と
して送られる。この実施例は、有利なことに、選択を実
行するのに多数ビットにより代表可能な４０９６（２の
１２乗）個の値から唯一の値０を使用する。この回路
は、ＧＳＰ１２０でのカラー反復機能の保護のために容
易に実施出来る。ＲＡＭ４０２１への多数ビットを伴う
実施例は、グラフィックス背景について極めて詳細なカ
ラー選択を提供し、前景にはより少数のカラー選択肢を
提供する（その中の一つは真カラーについてのコードで
あるか、又は透明である）。対照的に、図５６の実施例
は、真カラーバイパスによって提供される４０９５個
（４０９６より１少ない）のカラーの前景を提供し、ゼ
ロ検出器６８３６を作動可能にすると共に、ＲＡＭ４０
２１から背景カラーとして１６個のカラーのいずれかを
Ｍｕｘ６８３８に選択せしめる。換言すると、同時に表
示することの出来る異なるカラーが（４０９５＋１６）
個ある。
【０１８２】図５８には、改良されたパレット回路の他
の実施例が示されている。８ビット・パレットでは、８
ビット絵素データは、ＤＡＣ４０３１、４０３３、４０
３５を駆動する行データを内蔵する参照用テーブル（Ｌ
ＵＴ）から２５６（２8 ）個の項目の一つを選択するの
に使われ、その後、アナログＲＧＢ信号を出力する。８
ビットより大きい絵素サイズに進む際の問題は、解読が
複雑になって、従って低速となることである。これは、
絵素データ・バンド幅を低下させるのに役立つ。
【０１８３】図５８において、入ってくる１６ビット絵
素データは、（例えば図３１の選択回路４０５１内の）
分割回路６９０１によって、成分（例えば赤、緑及び青
のビットの組又は『ガン』）に分割される。該分割器
は、必要に応じて他の所定レベルと同時に絵素データを
３個の８ビットバスＲＬＤ、ＧＬＤ及びＢＬＤ（赤、
緑、青ロード）に送る。入ってくる絵素データを分割す
ることにより、デコードのサイブ及び深度は、バスＲＬ
Ｄ、ＧＬＤ及びＢＬＤにそれぞれ接続された３個の〔２
５６から１〕デコーダ６９０３、６９０５及び６９０７
の各々において最小にされる。
【０１８４】例えば、１６ビット・パレットを考察す
る。データは、それぞれ８ビット、４ビット、及び４ビ
ットの赤、緑、青成分に随意に分割される。これらの成
分の各々は、ＤＡＣ４０３１、４０３３及び４０３５に
それぞれ情報を供給する成分参照用テーブル６９１１、
６９１３及び６９１５におけるデコードを駆動するため
に使われる。この例における最悪のデコードはなお〔２
５６から１〕、赤成分、であることに注意する。
【０１８５】柔軟性のために、分割を確立するコードを
制御レジスター４３７１に入力することによってユーザ
ーが分割を選べる様にパレットを設計することが出来
る。例えば、２個の分割制御ビットの４個の順列のいず
れかにより７／６／３、１／１４／１、８／４／４及び
５／７／４の分割を選択することが出来る。デコーダ６
９０３、６９０５及び６９０７及びＬＵＴ６９１１、６
９１３、６９１５は、分割制御ビットが要求することの
ある最大数のデコード及び参照用テーブル項目を処理す
る様に設計される。
【０１８６】データを分割するとき、デコーダを駆動す
る使用されていない信号は、結果に曖昧さが存在しない
様に既知の値に自動的にセットされるべきである。この
目的のために、０は既知の値として簡単なものである。
１例では、制御レジスター４３７１には、赤、緑、青に
ついて５／７／４分割を確立する分割コードがロードさ
れる。分割器６９０１は、５ビットが３ゼロ・ビットを
伴うバスＲＬＤに行き、７ビットが１ゼロ・ビットＷＯ
伴うバスＧＬＤに行き、４ビットが４ゼロ・ビットを伴
うバスＢＬＤに行くこととなる様に、絵素ビットＳを供
給する。よって、ＲＬＤバスはビット０００ＳＳＳＳＳ
（ここでＳは、入ってくるデータストリームからの原始
データである）。同様に、ＧＬＤバスは０ＳＳＳＳＳＳ
Ｓであり、ＢＬＤバスは００００ＳＳＳＳである。
【０１８７】別の改良を考察すると、ＶＲＡＭバス幅が
パレット４０００のデータ入力の幅より小さいか又は等
しいときにはＶＲＡＭとプログラマブル・パレット４０
００との直結が可能である。より広いバスが使われると
きには、バス１４５と入力ラッチ４０１１とのあいだに
追加のマルチプレクサを設けることが出来る。該マルチ
プレクサは、入力ラッチ４０１１に比べて幅が小さいか
又は等しいバス１３６のセクションに接続された入力を
有し、該マルチプレクサの出力は入力ラッチ４０１１の
全幅の一部又は全部に送られる。
【０１８８】図５９ないし図６１は、プロセス又は方法
の面から本作品を見るものである。図５９では、プロセ
スの工程はＳＴＡＲＴ８００１から始まり、カラーコー
ド・インデックスを１に初期設定することを含む初期設
定ステップ８００３に進む。次にステップ８００５は、
パレット集積回路４０００の外部のＧＳＰ１２０などの
出所からのクロック制御情報を該集積回路内のレジスタ
ーＩＣＳ及びＯＣＳに入力する。次のステップ８００７
は、該クロック制御情報に応じてクロック制御回路４０
４０を作動させて、レジスターＩＣＳ及びＯＣＳに入力
された該クロック制御情報に従って該クロック制御回路
からクロックパルスを機能実行回路（例えば図３１の４
０１１、４０５１、４０２１及び４０３０）に送らせ
る。この様にして、特定のクロック発振器が選択され
て、周波数分周比の組合せが確立される。分周ブロック
４０４１は、ＯＣＳレジスター内の第１組のビットに応
じてクロック出力ＶＣＬＫ及びＳＣＬＫへ第１組の比で
クロックパルスを供給し、レジスターＯＣＳ内の該第１
組と代わった第２組のビットに応じて第２組の比でクロ
ックパルスを同じクロック出力ＶＣＬＫ及びＳＣＬＫに
供給する様に３ｂを見よ）。
【０１８９】ステップ８００９において、ＧＳＰ１２０
はＭＵＸ制御レジスター４３７１のためのモードビット
を入力する。該モードビットは、選択回路４０５１によ
る転送のためパケットバス幅（packed bus width) と絵
素幅とを選択するために解読される。該パケットバス幅
と絵素幅との比は、回路４０４１がドットクロックを分
周してシフトクロックＳＣＬＫを生成するのに使われる
分周比である。この比は、計算され、又はレジスター４
３７１のモードから解読され又は表３ｂに示されている
様にＯＳＣレジスター４３６３を通して独立に供給され
ることが出来る。
【０１９０】試験ステップ８０１３は、インデックスＩ
がその第一値を持っているか否か判定する。若しそうな
らば、分周比に等しい数Ｎ（例えば−モードでは３２ビ
ットバス幅を絵素当たり８ビットで割ると４というＮの
値に等しくなる）を有する複数のカラーコードが、ビデ
オメモリーからバス１３６を介してパレット装置４００
０内の多ビット入力ラッチ４０１１に同時に入力され
る。また、この時に、ＶＧＡビットなどの第２組のビッ
トが、若しあれば、図２６の特徴コネクター６５２１な
どから他のバスを介して入力される。
【０１９１】若し分割モードが次のステップ８０１７に
存在するならば、複数のＬＵＴがステップ８０１９でカ
ラーコードビットにより短縮したデコード時間で同時に
アクセスされ、他の所定のビットが、該分割モードに要
求されるビットの分割により確立される。工程はステッ
プ８０１９からポイントＡを通って進む。さもなければ
工程はステップ８０１７からポイントＢを通って進む。
【０１９２】図５０を参照すると、ポイントＢを通して
ステップ８０１７から進む工程はステップ８０２１に到
達し、ここで、図４９に示されている様に累進的解像度
でブランキングがサンプリングされる。次に、ＶＧＡパ
ススルーに関する判定ステップ８０２３が来る。ＶＧＡ
パススルーが作動させられれば、ステップ８０２４は、
ドットクロックの遅延Ｆ１数だけＶＧＡＢＬＡＮＫ−を
遅延させる。その後、ステップ８０２５はＶＧＡカラー
コードをＬＵＴ４０２１へ転送する。この様にして、第
１又は第２グラフィックスバスからカラーコードを選択
することによって入力レジスター４０１１からのカラー
コードに応じてＬＵＴによりカラーデータワードが選択
的に供給されると共に、その選択された第１又は第２の
グラフィックスバスに依存してビデオ制御信号が出力さ
れるべく選択される。
【０１９３】ＶＧＡパススルーがステップ８０２３で選
択されないときは、工程は試験ステップ８０２７へ進
む。若しＳＳＲＴピンがアクティブでブランクがアクテ
ィブであれば、例えば図２４、図３６及び図３８に従っ
てステップ８０２９で余分のＳＣＬＫパルスが出力され
る。これは、分割シフトレジスター転送に適応したシフ
トレジスターと、そのビデオメモリーを制御するディジ
タルコンピュータとのあるビデオメモリーを有すると共
に、シフトクロック信号により刻時されるタップ点カウ
ンタを有し且つブランキング信号を供給するブランキン
グ回路を有するコンピューターグラフィックスシステム
を操作する方法を提供するものである。ステップ８０２
９は、該ブランキング信号により確定されるブランキン
グ間隔時にタップ点カウンタのために余分のシフトクロ
ックパルスを開始させる。ステップ８０２７の試験が満
たされなければ、ステップ８０２９は迂回される。
【０１９４】ブランキング・プリセス・ステップ８０３
１は、固定した遅延量Ｆ２と入力ラッチ内のＮ個の絵素
をＬＵＴに転送するのに必要とされるサイクル数Ｎに等
しいか又は比例する可変遅延量との和に等しい可変遅延
量だけブランキングを遅延させる。固定した遅延量Ｆ２
は、ＬＵＴ、他の論理及びＤＡ変換器４０３０の回路遅
延を補償する。２Ｎドットクロックの可変遅延は、選択
回路４０５１がＬＵＴ及びＤＡＣと協働してカラーコー
ドを種々のモードに従って処理してカラーデータワード
を供給し、ここでその処理により処理のための該カラー
コードの入力と該カラーデータワードの供給との間に種
々の時間間隔を確立することを認める。この様にして、
ビデオ制御信号の例としてのブランキング信号は、その
種々の選択モードのうちの少なくとも二つで該処理の時
間間隔に相関させられる時間間隔だけ該処理と同時に可
変的に遅延させられることによって、その様に遅延させ
られた該ビデオ制御信号を供給する。
【０１９５】ニブルモード試験ステップ８０３３は、ニ
ブルモードが要求されているか否か判定する。若しそう
ならば、ステップ８０３５は、入力ラッチ４０１１から
のインデックスＩにより識別される高ニブル又は低ニブ
ル（ニブル入力の高レベル状態又は低レベル状態に依存
する）をＬＵＴ４０２１に送る。さもなければ、工程は
ステップ８０３７に進む。ここで、入力ラッチ４０１１
とＬＵＴ４０２１との間に接続された選択器４０５１に
より構成されるバス幅結合回路は、プログラムされたバ
ス幅に従って該バスから最後のカラーコードＩを通す様
にプログラムされる。有利なことに、該バス幅結合回路
は、選択可能な幅のカラーコードを該バスの全幅にわた
って逐次に且つ詰め込んで転送する。このシーケンス又
はサイクルは、図５９ないし図６１のプロセスの観点か
ら、レジスター４３７１でモードにより、確立されたバ
ス幅について入力ラッチ４０１１にロードされたカラー
コードの全てを転送するＮ回の間流れ図を巡る一連のル
ープである。
【０１９６】ステップ８０３７後、試験ステップ８０３
９は、真カラーが要求されているか或いはオーバーレー
が要求されているか検出する。この検出は、例えば図３
３のＯＲゲート４０３６や図５７の検出器６８３６など
の回路で伝えられる。若しそうならば、カラーデータワ
ードを構成するのに充分なビット（例えば２４）が同時
にＤＡＣ４０３０に転送され、ＬＵＴ４０２１はステッ
プ８０４１でバイパスされる。ステップ８０２５、８０
３５、８０４１、のいずれか、ステップ８０３９におけ
るＮｏ、及び図５９のステップ８０１９後にポイントＡ
に到達する。
【０１９７】図５８Ｃに転ずると、工程は点Ａから変換
ステップ８０４３に進み、このステップ８０４３は、
Ｒ、Ｇ、Ｂなどのアナログカラー信号を作るためにＤＡ
Ｃ４０３０により実行される。種々の実施例において該
アナログ信号は、マトリクスド・カラー信号（matrixed
color signals）、又は、ラスター走査ビデオを使わな
いカラー表示装置又は熟練労働者が発明の実施に使用す
る随意の種類のカラー表示装置のためのディスプレイ信
号であることが出来ることが理解されなければならな
い。
【０１９８】次のステップ８０４５は、遅延したブラン
キングが低レベルアクティブであるか試験する。若しそ
うならば、ＤＡＣはステップ８０４７でブランキングさ
れる。さもなければ、工程はステップ８０４９に直接進
む。インデックスＩが数Ｎに達したならば、ステップ８
０５１でインデックスＩは０にセットされる。さもなけ
れば、工程は、例えば、垂直ｓｙｎｃパルス間の時間中
にＬＵＴ４０２１の出力の与えられた組で供給される特
定の状態（例えば１）のビットのランニング・カウント
を更新する累算ステップ８０５３へステップ８０４９か
ら進む。図３３の試験回路において、ビットのランニン
グ・カウントが赤、緑、及び青のカラーデータワードバ
イトについて維持される。
【０１９９】次のステップ８０５５は、試験モードアク
セスが要求されているか否か判定する。若しそうならば
ステップ８０５７は、累算器出力のビットのランニング
合計のカウント又はカウントに外部からアクセスする。
また、この時に、ＤＡＣ４０３１、４０３３及び４０３
５のアナログ試験も行われて、そのアナログ比較を表す
ビットがＤＡＣ試験レジスターからアクセスされる。若
しステップ８０５５に試験モードが無いか又はステップ
８０５７が完了していれば、工程はステップ８０５９に
進んでインデックスＩをインクリメントし、ポイントＣ
を通過して図６０及び図５９へステップ８０６１に戻っ
てリセット状態について検査する。若しリセット状態が
無ければ、工程はステップ８０１３へのループを完成さ
せて実行を継続する。もしリセットがあれば、工程はス
テップ８００３に進み。ここでリセットが上げられると
き、工程はパレット装置４０００の動作パラメータを再
確立する。
【０２００】本実施例では、クロック制御回路４０４１
は、ＯＣＳレジスターにより確立されたクロック分周比
の種々の組合せを有する。他の実施例では、選択器４０
５１の構成が、確立されたクロック分周比と対応するこ
とを保証するためにｍｕｘ制御レジスター４３７１から
のデコードにより該クロック分周比を確立することが出
来る。その様な実施例では、ＯＣＳレジスターの特定の
ビットの０でない値は、ｍｕｘ制御レジスター４３７１
からのクロックデコードを無効にすることが出来るが、
０という値はレジスター４３７１からのデコードへのデ
フォールトを許す。一貫性のための制御計画における他
の変形は、例えば垂直ｓｙｎｃパルス間の時間にわたっ
てＬＵＴ４０２１の出力の与えられた組で供給される特
定の状態（例えば１）のビットのランニングカウントを
更新する。図３３の試験回路において、ビットのランニ
ングカウントが赤、緑及び青のカラーデータワードバイ
トについて維持される。
【０２０１】次のステップ８０５５は、試験モードアク
セスが要求されているか否か判定する。若しそうなら
ば、ステップ８０５７は、累算器出力のビットのランニ
ング合計のカウントに外部的からアクセスする。また、
この時には、ＤＡＣ４０３１、４０３３及び４０３５の
アナログ試験が行われ、そのアナログ比較を表すビット
がＤＡＣ試験レジスターからアクセスされる。ステップ
８０５５に試験モードが無いか又はステップ８０５７が
完了していれば、工程はステップ８０５９に進んでイン
デックスＩをインクリメントし、ポイントＣを通って図
５８Ｂ及び５８Ａに戻ってステップ８０６１でリセット
状態を検査する。若しリセット状態が無ければ、工程ス
テップ８０１３へのループを完成して実行を継続する。
若しリセットがあれば、工程はステップ８００３に進ん
で、ここで、リセットが上げられたとき、工程はパレッ
ト装置４０００の動作バラメータを再確立する。
【０２０２】本実施例では、クロック制御回路４０４１
は、ＯＣＳレジスターにより確立されたクロック分周比
の種々の組合せを有する。他の実施例で、選択器４０５
１の構成が確立されたクロック分周比と対応することを
保証するためにｍｕｘ制御レジスター４３７１からのデ
コードによりクロック分周比を確立することが出来る。
その様な実施例ではＯＣＳレジスターの特定のビットの
０でない値はｍｕｘ制御レジスター４３７１からのクロ
ックデコードを無効にすることが出来、０の値はレジス
ター４３７１からのデコードへのデフォールトを許す。
一貫性、単純性、柔軟性及び信頼性のための制御計画に
おける変形も作ることが出来る。
【０２０３】図５９に示されている他の局面では、択一
的な第１及び第２のデータ流の内部パレット制御が設け
られていて、別の細かな点が制御論理９００１により示
されている。図３１及び図３３において、ＶＲＡＭ１３
０入力又はＶＧＡ入力の選択は制御レジスター４３７１
のビット５（ＭＣＲＢ５）の入力により外部から制御さ
れる。図３２の４３８９などの選択回路は、この２個の
データ流の間の選択を行い、カラーコードをＲＡＭ４０
２１へ渡す。ＲＡＭ４０２１は、カラーデータワードバ
イトをＤＡＣ４０３０に供給してカラー出力ＩＯＲ、Ｉ
ＯＧ及びＩＯＢを生じさせる。
【０２０４】制御レジスター４３７１のビット５は、直
ちにＶＧＡを選択せずに、図６３に表されているイメー
ジ内のフレーム９０１３の長方形部分９０１１の上への
インセットを可能にする。インセット９０１１は、又は
二次的グラフィックス・ウィンドウは、一方のデータ流
から表示され、該イメージの残り９０１５は他方のデー
タ流から表示される。どちらのデータ流がインセット９
０１１を供給するかは、制御レジスター４３７１の反転
ビットにより決定される。該インセットのサイズ及び位
置は、上左隅の座標（Ｘ１、Ｙ１）と下右隅の座標（Ｘ
２、Ｙ２）とにより画定される。これらの座標、制御ブ
ロック９００１のレジスターセット９００３にフィール
ドを書き込むＧＳＰ１２０により確立される。若し該座
標がインセットをスクリーン全体を覆わせるならば、無
条件の選択は図３１及び図３３のＶＧＡパススルーと同
等である。
【０２０５】よって、パレットへのデータ流は、適切な
時にライン毎に自動的に転換されることが出来る。Ｘカ
ウンタ及びＹカウンタを含むカウンタ・アレーは、クロ
ック制御４０４１からのドットクロックパルスをカウン
トして、一方のデータ流から他方へ転換するときを決定
する。カウンタ制御及び出力論理９００５は、選択信号
を制御選択器４３８９に送る。該選択信号は、制御レジ
スター４３７１の反転ビットに応じて論理９００５で反
転され又は反転されない。レジスター選択入力ＲＳ〔０
−Ｌ〕は、パレット制御のためのレジスターアクセスの
全てを受け止めるのに充分な数Ｌのラインを有する。
【０２０６】インセット９０１１の幾何学的形状は図解
の目的だけから長方形とされていて、他の幾何学図形が
レジスターセット９００３内のレジスター、ｍｕｘ制御
４３７１の制御ビット及び論理９００５内の適当な回路
により画定されることは明らかであろう。台形、多角
形、三角形、円形、楕円形、湾曲形、閉じたバンド形、
及びその他の図形が、ＧＳＰ１２０への相当減少した処
理負荷で適当に具体化される。
【０２０７】図示の二つの他に追加のデータ流を実現す
ることが出来る。ハードウェアカーソル回路９０１９な
どにより、１個以上のデータ流を内部的に生成すること
が出来る。該カーソル回路は、自己制御され、又は、レ
ジスターセット９００３にデータを供給する外部信号に
より外部から制御されることが出来る。レジスターセッ
ト９００３内の入力／出力カーソル制御レジスター９０
２１は、カーソルに関する情報転送を取り次ぐ。カーソ
ル発生器９０１９は一実施例では回路９００１内のＸ及
びＹカウンタを共有してカーソルを位置決めし、別の実
施例では特別の専用のカウンタ（図示せず）を有する。
回路９００１及びカーソル発生器９０１９は他の複雑な
実施例ではパレット４０００自体にオンチップで集積さ
れた二次グラフィックス副プロセッサとして具体化され
る。
【０２０８】データ流の選択器４３８９選択の別の一層
強力な制御は、該データ流の中の一つの以上をデコーダ
９０３１で解読してオーバーレー又はその他の目的のた
めの所定値を検出することにより与えられる。その解読
の結果はラッチ９０３３に入力され、該ラッチの出力は
カウンタ制御及び出力論理９００５に接続される。例え
ば、論理９００５は、内部動的制御のためにラッチ９０
３３又は論理９００５への選択器４３８９へ制御ライン
を選択的に接続するモード制御スイッチを適当に含む。
もっと複雑な構成では、解読の結果は、カウンタ制御情
報と一緒に処理されて、選択器４３８９を制御し又は複
雑なグラフィックス特徴を展開させる。
【０２０９】ＶＧＡなどの異なるバスからのデータ流を
統合することは、データにより表される種々のイメージ
が種々の解像度を有することを認識することによっても
改善される。全フレーム９０１３の諸部分が例えば等し
い解像度などの管理された解像度関係を有しなければな
らない場合には、ＶＧＡボード９５０５はＶＧＡ制御回
路９０５１に情報を供給するように接続され、この制御
回路は、低速のＶＧＡデータを緩衝記憶し、第２のデー
タ流を、第１データ流のデータ速度に等しいか又は該速
度に関連するデータ速度で供給する。第１データ流の方
が比較的に高い解像度を持っている場合には、低解像度
フレームは高解像度フレームより少ない絵素を持ってい
て、その比較的に少数の絵素をインセット９０１１の様
なインセットとして有利に表示することが出来るので、
第２データ流（例えばＶＧＡ）は恐らく観察者に知覚さ
れるとき縮小されたスケールで表示される。パレット４
０１１内の制御ラッチ９０４１は、論理９００５からＶ
ＧＡ制御回路９０５１への制御情報の転送を取り次いで
データ速度を制御すると共に、回路９０５１内のバッフ
ァーの送信動作を開始及び停止させることによってＶＧ
Ａデータ流の開始及び停止のタイミングを決めるために
適宜包含されている。ラッチ９０４１は、全サイズＶＧ
ＡフレームをＶＧＡ解像度で見ることが希望されている
ときに、ＶＧＡを単に制御９０５１を通過させる第１モ
ードを有する。ラッチ９０４１内のビットにより確立さ
れる他の一つ以上のモードでは、ＶＧＡフレームの全体
又は選択された一部が、制御可能なＸＹ位置決めでウィ
ンドウ又はインセット９０１１として目立って表示され
る。
【０２１０】パンニングが希望されるアプリケーション
を具体化するためにパレット４０００に改良されたパン
ニング能力が設けられている。ＶＲＡＭ１３０は、バス
１３６及び入力ラッチ４０１１の幅により収容される絵
素の数Ｍの単位でパンニングを行う様に適宜制御され
る。この数Ｍ１を上回るとき、ＶＲＡＭ１３０の制御に
よるパンニングは、連続するフレームがＭ個に及び複数
の絵素だけイメージを横シフトさせることを含むことが
あるので、或る程度の表示の粗さが生じる可能性があ
る。次に説明するパレット改良回路により、もっと滑ら
かなパンニングが得られるが、これは１絵素インクリメ
ントでのパンニングを提供する。
【０２１１】パンニングプロセスが図６４（ａ）−
（ｃ）を参照して示される。ＶＲＡＭ１３０は、パンニ
ングされることの出来るイメージ情報を保持する様に構
成される。第１フレームのディスプレイにおいて、ＶＲ
ＡＭ１３０は各バスロードで入力ラッチ４０１１へＭ
（例えば４）個の絵素（カラーコード）のグループを供
給する。この数Ｍは、シフトクロックＳＣＬＫの各アク
ティブ遷移エッジにより入力ラッチ４０１１の中へ刻時
されるバス上の絵素の数である。絵素は、ラッチ４０１
１及び選択器４０５１を具体化する様に設計されたバレ
ル・シフト回路によりＲＡＭ４０２１へ転送される。絵
素は、図６２に示されている様に、パレットＲＡＭ４０
２１へ１、２、３、４順に転送される、図６１Ａに戻る
と、該フレーム内の各ラインは最後のグループの絵素
（ｎ−３）、（ｎ−２）、（ｎ−１）、（ｎ）の転送に
より完成されるが、ここでｎはライン当たりの絵素の数
である。（若しライン長さｎがＭで均等に割り切れなけ
れば、最後のグループ９４９０は、剰余の数の絵素を有
する。
【０２１２】図６４（ｂ）において、右へのパンニング
は、図６４（ａ）のフレームに続くフレームから始ま
る。絵素１、２、３、４のうち、第１の絵素は選択器４
０５１に無視され、ＲＡＭ４０２１には転送されない。
代わりに絵素２、３、４が転送され、それから次のグル
ープのＭ個の絵素がロードされて全て転送される：５、
６、７、８。グループ（ｎ−３）、（ｎ−２）、（ｎ−
１）、（ｎ）を含む全ての後続のグループがロードされ
て転送される。その後、別のロードが行われ、そのとき
絵素（ｎ＋１）だけがブランキングが始まる前にＲＡＭ
４０２１へ転送される。
【０２１３】１絵素インクリメントでパンニングが希望
されるときには、右パンの第１フレームは図６４（ｂ）
に示されている通りである。右パンの次のフレーム（図
示せず）は絵素３、４を転送し、次に完全なグループが
全て各走査線にわたって続き、絵素（ｎ＋１）及び（ｎ
＋２）で終わる。右パンの第３フレーム（図示せず）は
絵素４を転送し、次にＭの完全グループが各走査線にわ
たって続いて絵素（ｎ＋１）、（ｎ＋２）、（ｎ＋３）
で終わる。右パンの第４フレームは、ＧＳＰ１２０がパ
ン動作を調整して、アクセスされるべき第１グループを
インクリメントすることによって、５、６、７、８から
始めてＶＲＡＭ１３０にアクセスするのを除いて図６４
（ａ）と同じである。右パンの後続のフレームは今詳細
に説明したプロセスを巡る（図６６を見よ） １絵素解像度での左パンニングでは、左への第１パンが
図６４（ｃ）に示されている。ここで、ＧＳＰ１２０
は、アクセスされるべき第１グループをデクリメントし
ている。フレームの各ライン上の転送されるべき第１グ
ループは、随意に（−４）、（−３）、（−２）、（−
１）と称する絵素を含む。Ｍ個の左方への絵素のグルー
プの中の絵素（−１）だけがＲＡＭ４０２１へ転送され
る。次にグループ１、２、３、４が、最後のグループ９
４９０に到るまで、全ての絵素を伴ってＲＡＭ４０２１
へグループ毎に転送される。最後のグループでは、ブラ
ンキング前に絵素（ｎ−３）、（ｎ−２）及び（ｎ−
１）だけがＲＡＭ４０２１に到達する。
【０２１４】左パンの第２フレーム（図示せず）では、
絵素（−２）及び（−１）に１、２、３、４、等々が続
き、ディスプレイの走査線は絵素（ｎ−３）及び（ｎ−
２）で完成する。左パンの第３フレーム（図示せず）で
は、絵素（−３）、（−２）及び（−１）に１、２、
３、４、等々が続き、走査線は絵素（ｎ−３）で完成す
る。左パンの第４フレームは図６４（ａ）のそれと同様
であり、全ての絵素（−４）、（−３）、（−２）、
（−１）がＲＡＭ４０２１へ転送され、グループ９４９
０を省略する。左パンの後続のフレームは、今詳述した
プロセスを巡る（図６６を見よ）。
【０２１５】図６５において、右又は左パンを要求し、
所望の更なるパラメータを指定し、且つ、以下に詳述す
る様に最下位ビットＬＳＢ ＶＲＡＭアドレスビットを
包含するために、１個以上のパンニングモードビット９
５０１がｍｕｘ制御レジスター４３７１に含まれてい
る。該パンニングモードビットは、図６５及び図３１の
カウンタ及びデコード回路４０５２により入力ラッチ４
０１１を管理するフレーム毎のインクリメントを処理す
るパンニングカウンタ９５０７を含むパンニング制御回
路に接続されている。回路４０５２は、パンニング制御
９５０３内のパンニングカウンタ９５０７に応じて右パ
ンでは例えば第１グループ１、２、３、４から数ｘの絵
素とグループ（ｎ＋１）、（ｎ＋２）、（ｎ−３）、
（ｎ＋４）から数Ｍ−ｘの絵素とを転送させる論理を含
む様に構成されている。左パンについては類似又は対称
的な制御が行われる。数ｘは、パンニング制御９５０３
内のパンニングカウンタ９５０７によりフレーム毎にイ
ンクリメント（デクリメント）される。
【０２１６】ＶＲＡＭ１３０は、絵素グループのＸ座標
に対応するＶＲＡＭ１３０に表明されたアドレス値の最
上位ビット（ＭＳＢ）に基づいて、パンニングの目的で
適宜制御される。パレット４０００は、そのアドレス値
のＬＳＢによりパンニングを適宜制御する。例えば、パ
レット４０００のラッチ４０１１内の８個の絵素で、３
個のＬＳＢはパレットでパンニングを制御し、ＭＳＢ、
即ち、ＶＲＡＭアドレスビットの残りは、ＶＲＡＭ１３
０でパンニングを制御する。
【０２１７】よって、パンニングについて、回路４０５
２は改良されていて、前述した様に選択可能な幅の絵素
でバス幅全体を埋める絵素を転送することが出来るだけ
ではなくて、バス全体を埋める絵素の第１及び第２の部
分集合を転送することが出来、その第１部分集合は、パ
ンニングされるフレームの各ラインの始めに転送され、
第２の補部分集合は、パンニングされるフレーム内の各
ラインの終わりに転送される。該部分集合の絵素数は、
パンニングカウンタ９５０７の数ｘにより決められる通
りに変化する。
【０２１８】図６５及び図３１のクロック制御回路４０
４１も、パンニングに必要とされるＭ個の絵素のグルー
プが入力ラッチ４０１１に供給される様にビデオクロッ
クパルスＶＣＬＫをＧＳＰ１２０へ供給すると共にシフ
トクロックパルスＳＣＬＫをＶＲＡＭ１３０へ供給し、
各走査線でＲＡＭ４０２１への絵素の連続的転送を支援
する様に構成されている。
【０２１９】図６６は、第１部分集合のサイズのコラム
９６０１を示し、その各値はパンニングのためにそれぞ
れのフレームを制御する。入力ラッチ４０１１の全容量
（例えば３２ビット）にわたる右パンニングがループ９
６１１Ｒの下向き矢印で示されている。始めにＭ個の絵
素全部が図６６及び図６４（ａ）で転送される。その
後、右パンの次のフレームのためにＭ−１個の絵素が図
６６及び図６４（ｂ）の第１部分集合で転送され、その
後に、最後の１絵素（第１部分集合として）に到達する
まで右パンのｘ番目のフレームにおいてＭ−ｘが続き、
ループは復帰して最高でＭ個の絵素全部を転送する。
【０２２０】図６６において、パンニングは１６ビット
バスについてのループ９６１３Ｒ、４ビットバスについ
ての９６１５Ｒ、及び１ビットバスについての９６１７
Ｒ（例は全てバス幅を尽くしていない）により図示の通
りにパレット４０００の選択可能なバス幅特徴と統合さ
れている。ループ９６１７Ｒは限定的場合であり、この
場合はパンニングカウンタ９５０７は刻時されるけれど
もＭ＝１から値を変化させず、パンニングは実際問題と
してＶＲＡＭ制御によって行われる。図６６の左パンニ
ングは概念として右パンニングと対称である。ループ９
６１１Ｌにおいて図６４（ａ）の第１グループのＭ個の
ビットがＲＡＭ４０２１へ転送される。その後図６６に
おいて図６４（ｃ）の１個の絵素（−１）がフレームの
各ラインの始めに図６５のラッチ４０１１内の第１部分
集合から転送される。その後、２個の絵素（−２）、
（−１）が次のフレームで転送され、そしてフレームの
各ラインの始めにＭ−１個の絵素が転送されるまでフレ
ーム毎に転送されてゆき、それからループ９６１１Ｌは
復帰して図６４（ａ）の様に後続のフレーム内のＭ個の
絵素全部を転送する。同様ち、ループ９６１３Ｌ、９６
１５Ｌ及び９６１７Ｌは、左パンニングにおけ、もっと
小さなバス幅についての動作を示す。
【０２２１】図６５において、回路４０４１′は、ブラ
ンキングＢＬＡＮＫ−アクティブ低レベルの終端９７１
３に対して相対的にａ個のドットクロック周期だけ進ん
だ追加のＳＣＬＫパルス９７１１を供給するように構成
されている。進みａは、フレーム数ｘの関数として変化
するものであって、右パンニングではｘに等しく、（図
６４（ｂ）を比較すること）、この場合（Ｍ−ｘ）個の
絵素がラインの始めに終端９７１３後に転送される。進
みａは左パンニングではＭ−ｘに等しく（図６４（ｃ）
を比較すること）、この場合にはｘ個の絵素がラインの
始めに終端９７１３後に転送される。斯くしてパンニン
グパルス９７１１は絵素の最初のグループを転送し、そ
の部分集合だけが実際にＲＡＭ４０２１に転送される。
ブランキングの終端９７１３後の最初の完全なＳＣＬＫ
パルスは、最初のグループに連続してＲＡＭ４０２１に
全て転送されることになるＭ個の絵素のグループを入力
するために数個のドットクロック周期だけ遅延させられ
る。
【０２２２】図６８は、２個のラッチ４０１１Ａ及び４
０１１Ｂを使う他のパンニング実施例を示しており、こ
の場合には進みは工程されていて、フレーム数ｘの関数
として変化しない。図６８の実施例では、タイミングは
図６７の波形ＳＣＬＫ（２−ＬＡＴＣＨＥＳ）により表
される。ここでは、１サイクルのＳＣＬＫが、ＳＣＬＫ
の周期に等しい時間間隔９７２１に挿入され、その時間
間隔９７２１は、ブランキングが終わるのと同じ瞬間に
終わる。
【０２２３】図６８において、バス１３６は、入力ラッ
チ４０１１Ａ及び４０１１Ｂにより示されている複数
（ここでは２個）のラッチに接続されている。クロック
制御回路４０４１”は、図６７の場合の様にシフトクロ
ックＳＣＬＫ（２−ＬＡＴＣＨＥＳ）を供給する。ま
た、クロック制御回路４０４１”は、パンニング制御９
５０３及び９５０７に応じて、ＳＣＬＫと同じ周期を有
するロード信号ＬＯＡＤＡ及びＬＯＡＤＢをラッチ４０
１１Ａ及び４０１１Ｂにそれぞれ供給する。ＬＯＡＤＢ
は、フレーム数ｘが０でなくて、ラインの始めの絵素の
最初のグループがシフトされるべきであるときに、この
実施例では単一のパルスとして挿入される。図６５のこ
の実施例におけるパンニングの目的を除いて、他の目的
のためにＬＯＡＤＢはアクティブとなることが出来、そ
の他の場合にはＬＯＡＤＢは非アクティブである。ＬＯ
ＡＤＢは図６４（ａ）−（ｃ）において各ライン内の全
ての連続する絵素のグループにおいてラッチングするパ
ルスの系列である。ラッチ４０１１Ａ及び４０１１Ｂの
いずれかから選択器４０５１を介してＲＡＭ４０２１へ
の転送はドットクロック速度で行われる。各ラインの終
わりのブランキング遷移９７１３は、転送される残りの
絵素を消滅させる。選択器４０５１によるラッチ４０１
１Ａ又は４０１１Ｂの選択と、各グループからＲＡＭ４
０２１へ転送される絵素の数とは図６４（ａ）−（ｃ）
との関連で説明したパンニング制御９５０３により調整
される。その他の場合には図６５の回路が働き、既述の
対応する数字を有する図６５の回路と同様に構成され
る。
【０２２４】以上、幾つかの好適な実施例について説明
した。本発明の範囲は、説明したものと表面的に異なる
実施例をも包含するものであることが理解されなければ
ならない。幾つかの例では、組合せられて使用されるカ
ラーディスプレイ装置は、ラスター走査陰極線管モニタ
ー、他のラスター走査装置、ラスター走査されるもので
はなくて、並列に配置されたライン又はフレーム・ドラ
イブ・カラープリンタ、フィルム書式作成装置、及びそ
の他の液晶、プラズマ、ホログラフィー、変形マイクロ
ミラー型ハードコピーディスプレイを有する装置、及び
その他の非ＣＲＴ技術のディスプレイ、及び３次元型及
びその他の非平面イメージ形成技術であることが出来
る。マイクロプロセッサ及びマイクロコンピュータは、
或る文脈では、マイクロコンピュータはメモリーを必要
とするということを意味するのに使われている；本書で
は、これらの用語は同義語となって同等のものを指すの
に使われこともある。処理回路という句は、ＡＳＩＣ回
路、ＰＡＬ、ＰＬＡ、デコーダ、メモリー、非ソフトウ
ェアに基づくプロセッサ、或いはその他の回路、或いは
随意のアーキテクチャのマイクロプロセッサ及びマイク
ロコンピュータを含むディジタルコンピュータ、或いは
その組合せ、を包含する。パレットは、或る文脈では特
別の参照用テーブル装置を指しており、本明細書では、
この概念は、ＤＡ変換器、選択器、タイミング制御、及
び機能的及び試験性回路及びインターフェースなどの付
随の１個以上の回路と組み合わされた代替のカラーデー
タワード発生も含む。内部及び外部接続は、抵抗性、容
量性、直結性又は介在回路経由の間接性の接続、又はそ
の他の望み通りの接続であることが出来る。実施は、ぶ
つ別の構成要素で、或いは、シリコン、砒化ガリウム、
及びその他の電子材料による完全な集積回路で、また光
学やその他の技術に基づく形及び実施例で行うことが考
えられる。本発明の種々の実施例はバードウェア、ソフ
トウェア或いはマイクロコーデッド・ファームウェアを
使用出来ることが理解されるべきである。本書のプロセ
ス図はマイクロコードによる実施例及びソフトウェアに
基づく実施例のための流れ図をも表す。
【０２２５】実施例に関してこの発明を説明したが、こ
の明細書は限定的意味に解されるべきでない。実施例の
種々の修正及び組合せ、並びに本発明の他の実施例は、
この明細書を読めば当業者は明らかであろう。従って、
特許請求の範囲の欄の記載内容は、発明の真の範囲に属
するあらゆる修正や実施例を包摂するものと考えられ
る。
【図面の簡単な説明】
【図１】コンピューターグラフィックスシステムのブロ
ック図である。
【図２】グラフィックス副プロセッサのブロック図を示
す。
【図３】分割型シリアルレジスター（split serial reg
ister ）と関連して作動するビデオメモリーの拡張し、
様式化した図である。
【図４】グラフィックディスプレイを示す。
【図５】メモリーアレーを示す。
【図６】異なる時におけるシリアルレジスター内のビッ
トを示す。
【図７】異なる時におけるシリアルレジスター内のビッ
トを示す。
【図８】異なる時におけるシリアルレジスター内のビッ
トを示す。
【図９】異なるサイズのメモリーについての行及び列ア
ドレス配列を示す。
【図１０】異なるサイズのメモリーについての行及び列
アドレス配列を示す。
【図１１】異なるアドレスの物理的構成に従ってシリア
ルレジスターのタップ点を制御するためのマスクビット
を示す。
【図１２】異なるサイズのメモリーについての行及び列
アドレス配列を示す。
【図１３】異なるサイズのメモリーについての行及び列
アドレス配列を示す。
【図１４】シリアルレジスターの制御のための図２のグ
ラフィックス副プロセッサにおける制御レジスターのブ
ロック図である。
【図１５】図１４の制御レジスターにおけるビットを示
す。
【図１６】図１４の制御レジスターにおけるビットを示
す。
【図１７】図１４の制御レジスターにおけるビットを示
す。
【図１８】図１４の制御レジスターにおけるビットを示
す。
【図１９】図１４の制御レジスターにおけるビットを示
す。
【図２０】図１４の制御レジスターにおけるビットを示
す。
【図２１】図１４の制御レジスターにおけるビットを示
す。
【図２２】分割型シフトレジスター転送のためのブラン
キング時のパルスの挿入のための改良された回路のブロ
ック図である。
【図２３】シフトレジスター転送の一つの形における信
号の波形図である。
【図２４】信号の波形図であり、分割型シフトレジスタ
ー転送におけるブランキング時にパルス挿入される。
【図２５】図１のコンピューターグラフィックスシステ
ムのための印刷配線板の略図である。
【図２６】ＶＧＡパススルー（ＶＧＡ ｐａｓｓ ｔｈ
ｒｏｕｇｈ）のある図２５の印刷配線板が付加されたＶ
ＧＡのあるコンピューターグラフィックスシステムのブ
ロック図である。
【図２７】パレット装置のための同期多重化のブロック
図である。
【図２８】ニブルモードで２個のビデオＲＡＭを使用す
るコンピューターグラフィックスシステムのブロック図
である。
【図２９】複合ファクシミリ兼写真複写プリンタシステ
ムのブロック図である。
【図３０】プリンタとビデオディスプレイとを有するコ
ンピューターグラフィックス及びイメージ認識システム
のブロック図である。
【図３１】クロック及びビデオ制御及びその他の特徴を
強調するパレット装置のブロック図。
【図３２】ブランク及び同期信号のタイミングを示すラ
スター走査ビデオディスプレイにおける２本の走査線の
拡大図である。
【図３３】図３１のパレット装置のブロック図であり、
パケットバス、選択可能絵素幅能力；真カラー・オーバ
ーレー特徴；ＶＧＡパススルー；１蓄積（ones-accumul
ation ）及びアナログ試験特徴；及び其の他の特徴を強
調する。
【図３４】図３１及び図３３のパレット装置の一動作モ
ードにおけるドット・クロック（絵素クロック）、ビデ
オ・クロックＶＣＬＫ、及びシフト・クロックＳＣＬＫ
波形の波形図である。
【図３５】ＳＳＲＴパルス挿入が不能にされ、ＳＣＬＫ
周波数がＶＣＬＫ周波数に等しいときの図３１及び図３
３のパレット装置についての波形図である。
【図３６】ＳＳＲＴパルス挿入が可能にされ、ＳＣＬＫ
周波数がＶＣＬＫ周波数に等しいときの図３１及び図３
３のパレット装置についての波形図である。
【図３７】ＳＳＲＴパルス挿入が不能にされ、ＳＣＬＫ
周波数がＶＣＬＫ周波数の４倍であるときの図３１及び
図３３のパレット装置についての波形図である。
【図３８】ＳＳＲＴパルス挿入が可能にされ、ＳＣＬＫ
周波数がＶＣＬＫ周波数の４倍に等しいときの図３１及
び図３３のパレット装置についての波形図である。
【図３９】同期及びブランキングのための回路が付加さ
れた、アナログカラー信号のためのＤＡ変換器の略図で
ある。
【図４０】同期信号の横に位置するフロントポーチ及び
バックポーチのあるアナログビデオ及びブランキングを
含む複合ビデオ出力の二つの波形図である。
【図４１】同期信号の横に位置するフロントポーチ及び
バックポーチのあるアナログビデオ及びブランキングを
含む複合ビデオ出力の二つの波形図である。
【図４２】図２２におけるタイミング関係を示す分割型
シフトレジスター転送のためのパルス挿入の波形図であ
る。
【図４３】特別のニブル・モードにおけるタイミングを
示す図３１及び図３３のパレット装置についての波形図
である。
【図４４】図３３の試験回路についての状態遷移図であ
る。
【図４５】図３３の試験回路中のアナログ試験回路につ
いての略図である。
【図４６】図３１及び図３３のパレット装置の回路を担
うチップを保持した半導体チップパッケージのピンの図
である。
【図４７】図３１及び図３３のパレット装置におけるレ
ジスター選択ビットＲＳ０−ＲＳ３、及び読み出し信
号、書込み信号及びデータ信号のタイミングの波形図で
ある。
【図４８】図３１及び図３３のパレット装置におけるク
ロック及びビット制御信号のタイミングの波形図であ
る。
【図４９】ＳＳＲＴパルス挿入が可能にされているとき
のブランキング、ＳＳＲＴ入力、及びシフトクロックＳ
ＣＬＫのタイミングの波形図である。
【図５０】図３９のＤＡ変換器などのＤＡ変換器をブラ
ンキングするためにサンプリングされたブランク信号
（Ｘ２４のＱ出力）を確立するために、時間分解能がだ
んだん高くなるクロック信号でブランキング信号をサン
プリングするプロセスにおけるタイミングの波形図であ
る。
【図５１】図５０のブランク信号をサンプリングするプ
ロセスを実行するために上昇する時間分解能で刻時され
るフリップフロップの略図である。
【図５２】図３１及び図３３のパレット装置におけるク
ロック制御回路の略図である。
【図５３】図３１及び図３３のパレット装置においてブ
ランキング信号をサンプリングして選択可能な可変遅延
をもたらす回路の略図である。
【図５４】図５３の回路部分の詳細な略図である。
【図５５】図３１及び図３３の試験回路のための累算器
回路の略図である。
【図５６】図３１及び図３３の試験回路のための累算器
多重化回路のブロック図である。
【図５７】オーバーレーのための別の回路のブロック図
であり、図３３のパレット装置における少数ビットの検
出の代わりに、多数ビットにおける特別の値の検出によ
ってオーバーレーが選択される様になっている。
【図５８】分割モード（splitting modes ）並びに並列
デコーダ及びＬＵＴ（参照用テーブルメモリー）を使用
するパレット装置における短縮した解読時間のための別
の回路のブロック図である。
【図５９】パレット装置及びシステムを走査するプロセ
ス及び方法の流れ図の１／３である。
【図６０】パレット装置及びシステムを走査するプロセ
ス及び方法の流れ図の１／３である。
【図６１】パレット装置及びシステムを走査するプロセ
ス及び方法の流れ図の１／３である。
【図６２】ＶＧＡパススルー及びカーソル発生の内部動
的制御のための回路のブロック図である。
【図６３】挿入画として付加された第２のグラフィック
スイメージを伴うグラフィックススクリーンの図であ
る。
【図６４】（ａ）、（ｂ）、（ｃ）は各々、右及び左の
パンニングを説明するためのビデオフレームの２本の線
における絵素の図である。
【図６５】パンニングを支援する回路の第１実施例のブ
ロック図である。
【図６６】バス幅の異なるシステムでの右及び左のパン
ニングのプロセス・ループを示す図である。
【図６７】図６５及び図６８のパンニング回路の二つの
実施例におけるＳＣＬＫのタイミングの波形図である。
【図６８】パンニング回路の第２実施例のブロック図で
ある。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年７月２３日
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】コンピューターグラフィックスシステムのブロ
ック図である。
【図２】グラフィックス副プロセッサのブロック図を示
す。
【図３】分割型シリアルレジスター（split serial reg
ister)と関連して作動するビデオメモリーの拡張し、様
式化した図である。
【図４】グラフィックスディスプレイを示す。
【図５】メモリーアレイを示す。
【図６】異なる時におけるシリアルレジスター内のビッ
トを示す。
【図７】異なる時におけるシリアルレジスター内のビッ
トを示す。
【図８】異なる時におけるシリアルレジスター内のビッ
トを示す。
【図９】異なるサイズのメモリーについての行及び列ア
ドレス配列を示す。
【図１０】異なるサイズのメモリーについての行及び列
アドレス配列を示す。
【図１１】異なるアドレスの物理的構成に従ってシリア
ルレジスターのタップ点を制御するためのマスクビット
を示す。
【図１２】異なるサイズのメモリーについての行及び列
アドレス配列を示す。
【図１３】異なるサイズのメモリーについての行及び列
アドレス配列を示す。
【図１４】シリアルレジスターの制御のための図２のグ
ラフィックス副プロセッサにおける制御レジスターのブ
ロック図である。
【図１５】図１４の制御レジスターにおけるビットを示
す。
【図１６】図１４の制御レジスターにおけるビットを示
す。
【図１７】図１４の制御レジスターにおけるビットを示
す。
【図１８】図１４の制御レジスターにおけるビットを示
す。
【図１９】図１４の制御レジスターにおけるビットを示
す。
【図２０】図１４の制御レジスターにおけるビットを示
す。
【図２１】図１４の制御レジスターにおけるビットを示
す。
【図２２】分割型シフトレジスター転送のためのブラン
キング時のパルスの挿入のための改良された回路のブロ
ック図である。
【図２３】シフトレジスター転送の一つの形における信
号の波形図である。
【図２４】信号の波形図であり、分割型シフトレジスタ
ー転送におけるブランキング時にパルス挿入される。
【図２５】図１のコンピューターグラフィックスシステ
ムのための印刷配線板の略図である。
【図２６】ＶＧＡパススルー（VGA pass through) のあ
る図２５の印刷配線板が付加されたＶＧＡのあるコンピ
ューターグラフィックスシステムのブロック図である。
【図２７】パレット装置のための同期多重化のブロック
図である。
【図２８】ニブルモードで２個のビデオＲＡＭを使用す
るコンピューターグラフィックスシステムのブロック図
である。
【図２９】複合ファクシミリ兼写真複写プリンタシステ
ムのブロック図である。
【図３０】プリンタとビデオディスプレイとを有するコ
ンピューターグラフィックス及びイメージ認識システム
のブロック図である。
【図３１】クロック及びビデオ制御及びその他の特徴を
強調するパレット装置のプロック図である。
【図３２】ブランク及び同期信号のタイミングを示すラ
スター走査ビデオディスプレイにおける２本の走査線の
拡大図である。
【図３３】図３１のパレット装置のブロック図であり、
パケットバス、選択可能絵素幅能力；真カラー・オーバ
ーレー特徴；ＶＧＡパススルー；１蓄積（ones-accumul
ation)及びアナログ試験特徴；及びその他の特徴を強調
する。
【図３４】図３１及び図３３のパレット装置の一動作モ
ードにおけるドット・クロック（絵素クロック）、ビデ
オ・クロックＶＣＬＫ、及びシフト・クロックＳＣＬＫ
波形の波形図である。
【図３５】ＳＳＲＴパルス挿入が不能にされ、ＳＣＬＫ
周波数がＶＣＬＫ周波数に等しいとき図３１及び図３３
のパレット装置についての波形図である。
【図３６】ＳＳＲＴパルス挿入が可能にされ、ＳＣＬＫ
周波数がＶＣＬＫ周波数に等しいとき図３１及び図３３
のパレット装置についての波形図である。
【図３７】ＳＳＲＴパルス挿入が不能にされ、ＳＣＬＫ
周波数がＶＣＬＫ周波数の４倍であるときの図３１及び
図３３のパレット装置についての波形図である。
【図３８】ＳＳＲＴパルス挿入が可能にされ、ＳＣＬＫ
周波数がＶＣＬＫ周波数の４倍であるときの図３１及び
図３３のパレット装置についての波形図である。
【図３９】同期及びブランキングのための回路が付加さ
れた、アナログカラー信号のためのＤＡ変換器の略図で
ある。
【図４０】同期信号の横に位置するフロントポーチ及び
バックポーチのあるアナログビデオ及びブランキングを
含む複合ビデオ出力の二つの波形図である。
【図４１】同期信号の横に位置するフロントポーチ及び
バックポーチのあるアナログビデオ及びブランキングを
含む複合ビデオ出力の二つの波形図である。
【図４２】図２２におけるタイミング関係を示す分割型
シフトレジスター転送のためのパルス挿入の波形図であ
る。
【図４３】特別のニブル・モードにおけるタイミングを
示す図３１及び図３３のパレット装置についての波形図
である。
【図４４】図３３の試験回路についての状態遷移図であ
る。
【図４５】図３３の試験回路中のアナログ試験回路につ
いての略図である。
【図４６】図３１及び図３３のパレット装置の回路を担
うチップを保持した半導体チップパッケージのピンの図
である。
【図４７】図３１及び図３３のパレット装置におけるレ
ジスター選択ビットＲＳ０−ＲＳ３、及び読出信号、書
込信号及びデータ信号のタイミングの波形図である。
【図４８】図３１及び図３３のパレット装置におけるク
ロック及びビット制御信号のタイミングの波形図であ
る。
【図４９】ＳＳＲＴパルス挿入が可能にされているとき
のブランキング、ＳＳＲＴ入力、及びシフトクロックＳ
ＣＬＫのタイミングの波形図である。
【図５０】図３９のＤＡ変換器のようなＤＡ変換器をブ
ランキングするためにサンプリングされたブランク信号
（Ｘ２４のＱ出力）を確立するめに、時間分解能がだん
だん高くなるクロック信号でブランキング信号をサンプ
リングするプロセスにおけるタイミングの波形図であ
る。
【図５１】図３９のＤＡ変換器のようなＤＡ変換器をブ
ランキングするためにサンプリングされたブランク信号
（Ｘ２４のＱ出力）を確立するめに、時間分解能がだん
だん高くなるクロック信号でブランキング信号をサンプ
リングするプロセスにおけるタイミングの波形図であ
る。
【図５２】図５０のブランク信号をサンプリングするプ
ロセスを実行するために上昇する時間分解能で刻時され
るフリップフロップの略図である。
【図５３】図３１及び図３３のパレット装置におけるク
ロック制御回路の略図である。
【図５４】図３１及び図３３のパレット装置においてブ
ランキング信号をサンプリングして選択可能な可変遅延
をもたらす回路の部分図である。
【図５５】図３１及び図３３のパレット装置においてブ
ランキング信号をサンプリングして選択可能な可変遅延
をもたらす回路の部分図である。
【図５６】図５４及び図５５の回路部分の詳細な図であ
る。
【図５７】図５４及び図５５の回路部分の詳細な図であ
る。
【図５８】図５４及び図５５の回路部分の詳細な図であ
る。
【図５９】図５４及び図５５の回路部分の詳細な図であ
る。
【図６０】図３１及び図３３の試験回路のための累算器
回路の部分図である。
【図６１】図３１及び図３３の試験回路のための累算器
回路の部分図である。
【図６２】図３１及び図３３の試験回路のための累算器
回路の部分図である。
【図６３】図３１及び図３３の試験回路のための累算器
回路の部分図である。
【図６４】図３１及び図３３の試験回路のための累算器
回路の部分図である。
【図６５】図３１及び図３３の試験回路のための累算器
多重化回路のブロック図の部分図である。
【図６６】図３１及び図３３の試験回路のための累算器
多重化回路のブロック図の部分図である。
【図６７】オーバーレーのための別の回路のブロック図
であり、図３３のパレット装置における少数ビットの検
出の代わりに、多数ビットにおける特別の値の検出によ
ってオーバーレーが選択されるようになっている。
【図６８】分割モード（splitting modes)並びに並列デ
コーダ及ぶＬＵＴ（参照用テーブルメモリー）を使用す
るパレット装置における短縮した解読時間のための別の
回路のブロック図である。
【図６９】パレット装置及びシステムを走査するプロセ
ス及び方法の流れ図の１／３である。
【図７０】パレット装置及びシステムを走査するプロセ
ス及び方法の流れ図の１／３である。
【図７１】パレット装置及びシステムを走査するプロセ
ス及び方法の流れ図の１／３である。
【図７２】ＶＧＡパススルー及びカーソル発生の内部動
的制御のための回路のブロック図である。
【図７３】挿入画として付加された第２のグラフィック
スイメージを伴うグラフィックススクリーンの図であ
る。
【図７４】（ａ）、（ｂ）、（ｃ）は各々、右及び左の
パンニングを説明するためのビデオフレームの２本の線
における絵素の図である。
【図７５】パンニングを支援する回路の第１の実施例の
ブロック図である。
【図７６】バス幅の異なるシステムでの右及び左のパン
ニングのプロセス・ループを示す図である。
【図７７】図７５及び図７８のパンニング回路の二つの
実施例におけるＳＣＬＫのタイミングの波形図である。
【図７８】パンニング回路の第２の実施例のブロック図
である。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図３】
【図４】
【図６】
【図９】
【図１】
【図１４】
【図２】
【図５】
【図７】
【図８】
【図１０】
【図１１】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図１２】
【図１３】
【図１５】
【図２１】
【図２２】
【図２３】
【図２４】
【図２６】
【図２７】
【図４５】
【図５１】
【図２５】
【図２８】
【図２９】
【図３４】
【図３０】
【図３１】
【図３２】
【図３９】
【図４０】
【図４１】
【図４２】
【図４４】
【図４６】
【図５０】
【図３３】
【図３５】
【図３６】
【図３７】
【図３８】
【図４３】
【図４９】
【図５２】
【図４７】
【図４８】
【図５６】
【図５３】
【図５４】
【図５５】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図７３】
【図７６】
【図６８】
【図７１】
【図６９】
【図７７】
【図７０】
【図７２】
【図７８】
【図７４】
【図７５】
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ５４５４２２ (32)優先日 1990年６月27日 (33)優先権主張国 米国（ＵＳ） (72)発明者 ジェフリー エル ナイ アメリカ合衆国 テキサス州 77099 ヒ ューストン ウェスト ベルフォート 11675 アパートメント 1720 (72)発明者 カール エム グッタグ アメリカ合衆国 テキサス州 77459 ミ ズーリー シティー サウス サンディー コート 4015 (72)発明者 マイケル ディー アサル アメリカ合衆国 テキサス州 77479 シ ュガー ランド ウェスト ラングクレス ト 3207

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 各バスサイクルにおいて電子回路のため
    の複数のカラーコードを供給するバスと共に用いる電子
    回路であって、 該バスからのカラーコードの入力のための多ビット入力
    と、 前記入力からのカラーコードに応じてカラーデータワー
    ドを供給する参照用テーブルメモリーと、 前記入力と前記参照用テーブルメモリーとの間に接続さ
    れて、該バスの全幅を埋める選択可能な幅のカラーコー
    ドを前記入力から前記参照用テーブルメモリーに逐次に
    供給するカラーコード転送回路とから成ることを特徴と
    する電子回路。
  2. 【請求項２】 前記カラーコード転送回路に接続されて
    前記カラーコード転送回路の動作モードを確立する構成
    回路を更に備えることを特徴とする請求項１に記載の電
    子回路。
  3. 【請求項３】 前記構成回路は制御レジスターを包含し
    ており、前記カラーコード転送回路は、前記制御レジス
    ターの内容に応じて制御信号を生じさせる制御回路を包
    含していると共に、該入力ラッチと前記参照用テーブル
    メモリーとの間に接続されて、選択されたビットを該入
    力ラッチから前記参照用テーブルメモリーへ転送する多
    重化回路を更に包含しており、前記多重化回路は、前記
    制御レジスターの内容により確立された各モードに従っ
    て該多重化回路を操作する該制御信号を受信する選択入
    力を有することを特徴とする請求項２に記載の電子回
    路。
  4. 【請求項４】 入力を有するデコーダを更に備えてお
    り、前記デコーダは、該入力に加えられた信号により特
    定される前記構成回路の種々の部分へのアクセスを可能
    にすることを特徴とする請求項２又は３に記載の電子回
    路。
  5. 【請求項５】 前記転送回路は多重化回路を包含し、こ
    の多重化回路は、バスの全幅にわたって前記入力ラッチ
    に接続された入力を有すると共に、前記バスの幅の約数
    である個数の出力を有することを特徴とする請求項１又
    は２に記載の電子回路。
  6. 【請求項６】 前記転送回路は制御回路を更に包含して
    おり、この制御回路は、前記多重化回路を操作して、前
    記入力ラッチの内容をバスの全幅にわたって前記多重化
    回路の出力の個数と等しい個数の並列ビットの組として
    前記参照用テーブルメモリーへ周期的に転送させること
    を特徴とする請求項５に記載の電子回路。
  7. 【請求項７】 前記転送回路はシフターを含むことを特
    徴とする請求項１又は２に記載の電子回路。
  8. 【請求項８】 前記カラーコード転送回路は、第１の個
    数のビットを前記多ビット入力から前記参照用テーブル
    メモリーへ送る第１バス幅状況と、第２の比較的に少数
    の個数のビットを前記多ビット入力から前記参照用テー
    ブルメモリーへ送るプログラマブルな第２バス幅状況と
    を持っており、その第２の比較的に少数のビットは、該
    第１の個数のビットを送る該入力の比較的に大きなセク
    ションの部分集合である該入力のセクションから送られ
    ることを特徴とする請求項１又は２に記載の電子回路。
  9. 【請求項９】 前記多ビット入力は、ニブルを含むカラ
    ーコードの入力のための複数のバイトを受信することが
    出来、前記カラーコード転送回路は、ニブル入力の高レ
    ベル−低レベル状態に応答すると共に該多ビット入力と
    前記参照用テーブルメモリーとの間に接続されて、該ニ
    ブル入力の高レベル又は低レベル状態に依存して、高レ
    ベル・ニブルを該多ビット入力中の複数のバイトから前
    記参照用テーブルメモリーへ送り、又は低レベル・ニブ
    ルを該多ビット入力中の複数のバイトから前記参照用テ
    ーブルメモリーへ送るニブル回路を有することを特徴と
    する請求項１又は２に記載の電子回路。
  10. 【請求項１０】 第２のバスからのカラーコードを表す
    ビットのための第２の多ビット入力を更に備えており、
    前記カラーコード転送回路は、前記入力と前記参照用テ
    ーブルメモリーとの間に接続された選択回路を有し、該
    選択回路は、選択されたカラーコードを選択された第１
    又は第２のバスから前記参照用テーブルメモリーへ転送
    すると共に、選択された第１又は第２のグラフィックス
    バスに依存して出力のためのビデオ制御信号を選択する
    様に制御可能であることを特徴とする請求項１又は２に
    記載の電子回路。
  11. 【請求項１１】 母板とマイクロコンピュータチップ
    と、その上に搭載されたメモリーチップとを有する上位
    コンピュータと、 前記母板に取りつけられていて、その上にグラフィック
    ス回路が搭載されていて、第１グラフィックスアーキテ
    クチャに従ってカラーコード信号を生成する第１印刷配
    線板であって、前記第１印刷配線板は、前記マイクロコ
    ンピュータチップによる前記グラフィックス回路の制御
    のために前記母板に取りつけられると共に該第１グラフ
    ィックスアーキテクチャに従って前記カラーコード信号
    を出力させるための特徴コネクタを有する第１印刷配線
    板と、 前記母板に取りつけられていて、その上にグラフィック
    スプロセッサが搭載されていて前記マイクロコンピュー
    タチップによる制御に応答する第２印刷配線板とを更に
    備えており、ビデオメモリーが該第２印刷配線板に搭載
    されて前記グラフィックスプロセッサに接続されて第２
    グラフィックスアーキテクチャに従って前記の第１に記
    載したバスの上にカラーコード信号を生成し、前記第２
    印刷配線板は、該第２バスへの該第１グラフィックスア
    ーキテクチャに従って前記カラーコード信号を前記第２
    印刷配線板へ入力させるための、前記第１印刷配線板の
    前記特徴コネクタに接続された特徴コネクタを有するこ
    とを特徴とする請求項１０に記載の電子回路。
  12. 【請求項１２】 同じイメージにおいて該第１及び第２
    のグラフィックスバスの選択から生じたカラーデータワ
    ードを散在させる該第１及び第２のバスの間の選択を動
    的に変化させるために前記選択回路に接続されたグラフ
    ィックス制御回路を更に備えることを特徴とする請求項
    １０又は１１に記載の電子回路。
  13. 【請求項１３】 前記参照用テーブルメモリーから情報
    を受け取るＤＡ変換器を更に備えることを特徴とする上
    記のいずれかの請求項に記載の電子回路。
  14. 【請求項１４】 前記多ビット入力と前記参照用テーブ
    ルメモリーの出力とに接続された入力を有して、前記参
    照用テーブルメモリーから供給されるカラーデータワー
    ド又は該多ビット入力からのカラーコードから成るカラ
    ーデータワードを前記ＤＡ変換器に供給する選択回路を
    更に備えることを特徴とする請求項１３に記載の電子回
    路。
  15. 【請求項１５】 前記選択回路はカラーデータワードの
    所定値のビットに応答して該ＤＡ変換器のために他のカ
    ラーデータワードのビットを選択することを特徴とする
    請求項１４に記載の電子回路。
  16. 【請求項１６】 ディジタルコンピュータと、 前記ディジタルコンピュータに接続されてビデオイメー
    ジ内の情報についてのカラーコードを記憶するビデオメ
    モリーとを更に備えており、前記バスを前記ビデオメモ
    リーの出力と該電子回路の前記多ビット入力との間に接
    続したことを特徴とする上記のいずれかの請求項に記載
    の電子回路。
  17. 【請求項１７】 前記カラーデータワードに応じてカラ
    ーディスプレイを生成するカラーディスプレイ装置を更
    に備えることを特徴とする上記のいずれかの請求項に記
    載の電子回路。
  18. 【請求項１８】 複数の参照用テーブルメモリーであっ
    て、該メモリーへのアクセスのためにそれぞれ供給され
    たカラーコードに応じてカラーデータワードを各々供給
    する参照用テーブルメモリーと、 前記の複数の参照用テーブルメモリーにそれぞれ接続さ
    れて、該メモリーからのそれぞれのカラーデータワード
    に応じて複数のアナログカラー信号を生成する複数のＤ
    Ａ変換器と、 該バスへの接続のために、その複数の出力において該参
    照用テーブルメモリーの各々に同時にアクセスするべく
    接続された分割回路とを更に備えることを特徴とする上
    記のいずれかの請求項に記載の電子回路。
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