JP2000312148A - フェーズ・ロックド・ループ回路 - Google Patents
フェーズ・ロックド・ループ回路Info
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- JP2000312148A JP2000312148A JP11119650A JP11965099A JP2000312148A JP 2000312148 A JP2000312148 A JP 2000312148A JP 11119650 A JP11119650 A JP 11119650A JP 11965099 A JP11965099 A JP 11965099A JP 2000312148 A JP2000312148 A JP 2000312148A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】本発明はＰＬＬ回路において、閉ループ内の構
成、製造ばらつきに出力信号の位相が依存しない構成と
し、出力信号の位相をプログラマブルに可変し提供する
ことにある。 【解決手段】出力および、閉ループ内にプログラマブル
な遅延回路を設け、出力信号の位相を調整する。 【効果】本発明のＰＬＬ回路によれば、分周器の分周
比、製造ばらつきによる位相のばらつきをプログラマブ
ルにコントロールできる。また、複数のモジュール間で
複数のフェーズ・ロックド・ループ回路を用いる際に各
モジュールのクロックタイミングを理想的に設定するこ
とが実現できる。
成、製造ばらつきに出力信号の位相が依存しない構成と
し、出力信号の位相をプログラマブルに可変し提供する
ことにある。 【解決手段】出力および、閉ループ内にプログラマブル
な遅延回路を設け、出力信号の位相を調整する。 【効果】本発明のＰＬＬ回路によれば、分周器の分周
比、製造ばらつきによる位相のばらつきをプログラマブ
ルにコントロールできる。また、複数のモジュール間で
複数のフェーズ・ロックド・ループ回路を用いる際に各
モジュールのクロックタイミングを理想的に設定するこ
とが実現できる。
Description
【０００１】
【発明の属する技術分野】本発明はフェーズ・ロックド
・ループ回路の有効な回路構成の一つとして出力信号の
位相をプログラマブルに調整する回路構成に関する。
・ループ回路の有効な回路構成の一つとして出力信号の
位相をプログラマブルに調整する回路構成に関する。
【０００２】
【従来の技術】図１は従来のフェーズ・ロックド・ルー
プ回路の概念図である。従来のフェーズ・ロックド・ル
ープ回路では、出力及び閉ループ内に遅延回路をもたな
い。従って複数の出力周波数を得るために１つ以上の分
周比を変更可能な可変分周器を閉ループ内、外に設ける
と、出力信号は閉ループ内のフィードバック時の遅延、
分周器の分周比、製造ばらつき等により位相が安定しな
い。
プ回路の概念図である。従来のフェーズ・ロックド・ル
ープ回路では、出力及び閉ループ内に遅延回路をもたな
い。従って複数の出力周波数を得るために１つ以上の分
周比を変更可能な可変分周器を閉ループ内、外に設ける
と、出力信号は閉ループ内のフィードバック時の遅延、
分周器の分周比、製造ばらつき等により位相が安定しな
い。
【０００３】
【発明が解決しようとする課題】しかしながらフェーズ
・ロックド・ループ回路の出力の位相にばらつきがあっ
ては出力信号を利用するモジュールに対し悪影響を及ぼ
してしまう問題点があった。また、複数のフェーズ・ロ
ックド・ループ回路を用い、複数の周波数を利用する際
に各フェーズ・ロックド・ループ回路の出力の位相にば
らつきがあっては、データ受け渡しの際のタイミングエ
ラー等によりシステム全体に悪影響を及ぼす危険性があ
る。
・ロックド・ループ回路の出力の位相にばらつきがあっ
ては出力信号を利用するモジュールに対し悪影響を及ぼ
してしまう問題点があった。また、複数のフェーズ・ロ
ックド・ループ回路を用い、複数の周波数を利用する際
に各フェーズ・ロックド・ループ回路の出力の位相にば
らつきがあっては、データ受け渡しの際のタイミングエ
ラー等によりシステム全体に悪影響を及ぼす危険性があ
る。
【０００４】
【課題を解決するための手段】本発明のフェーズ・ロッ
クド・ループ回路は、外部より入力される基準クロック
信号と内部で発生したクロック信号の位相を比較する位
相比較器と、充放電のための基準電流を前記位相比較器
の出力を用いて発生するチャージポンプ回路と、前記チ
ャージポンプ回路から出力された基準電流を低域通過フ
ィルタをとおして得た信号を受けて動作するＶＣＯ回路
と、前記ＶＣＯ回路の出力信号を遅延させた信号を分周
して位相比較器にフィードバックし閉ループを構成する
フェーズ・ロックド・ループ回路において、前記遅延回
路が閉ループ内に構成されたことを特徴とする。
クド・ループ回路は、外部より入力される基準クロック
信号と内部で発生したクロック信号の位相を比較する位
相比較器と、充放電のための基準電流を前記位相比較器
の出力を用いて発生するチャージポンプ回路と、前記チ
ャージポンプ回路から出力された基準電流を低域通過フ
ィルタをとおして得た信号を受けて動作するＶＣＯ回路
と、前記ＶＣＯ回路の出力信号を遅延させた信号を分周
して位相比較器にフィードバックし閉ループを構成する
フェーズ・ロックド・ループ回路において、前記遅延回
路が閉ループ内に構成されたことを特徴とする。
【０００５】また本発明のフェーズ・ロックド・ループ
回路は、外部より入力される基準クロック信号と内部で
発生したクロック信号の位相を比較する位相比較器と、
充放電のための基準電流を前記位相比較器の出力を用い
て発生するチャージポンプ回路と、前記チャージポンプ
回路から出力された基準電流を低域通過フィルタをとお
して得た信号を受けて動作するＶＣＯ回路と、前記ＶＣ
Ｏ回路の出力信号を遅延させ出力するプログラマブル遅
延回路と、遅延させた信号を分周して位相比較器にフィ
ードバックし閉ループを構成するフェーズ・ロックド・
ループ回路において、前記遅延回路が出力及び閉ループ
内に構成されたことを特徴とする。
回路は、外部より入力される基準クロック信号と内部で
発生したクロック信号の位相を比較する位相比較器と、
充放電のための基準電流を前記位相比較器の出力を用い
て発生するチャージポンプ回路と、前記チャージポンプ
回路から出力された基準電流を低域通過フィルタをとお
して得た信号を受けて動作するＶＣＯ回路と、前記ＶＣ
Ｏ回路の出力信号を遅延させ出力するプログラマブル遅
延回路と、遅延させた信号を分周して位相比較器にフィ
ードバックし閉ループを構成するフェーズ・ロックド・
ループ回路において、前記遅延回路が出力及び閉ループ
内に構成されたことを特徴とする。
【０００６】また本発明のフェーズ・ロックド・ループ
回路は、請求項１，２記載のフェーズ・ロックド・ルー
プ回路において、前記遅延回路が複数個の遅延インバー
タで構成されたことを特徴とする。
回路は、請求項１，２記載のフェーズ・ロックド・ルー
プ回路において、前記遅延回路が複数個の遅延インバー
タで構成されたことを特徴とする。
【０００７】また本発明のフェーズ・ロックド・ループ
回路は、請求項１，２記載のフェーズ・ロックド・ルー
プ回路において、前記遅延回路が複数個の電流調整式遅
延インバータで構成されたことを特徴とする。
回路は、請求項１，２記載のフェーズ・ロックド・ルー
プ回路において、前記遅延回路が複数個の電流調整式遅
延インバータで構成されたことを特徴とする。
【０００８】
【作用】図３は本発明のフェーズ・ロックド・ループ回
路の概念図である。
路の概念図である。
【０００９】出力に設けられたプログラマブル遅延回路
３０５及び、閉ループ内に設けられたプログラマブル遅
延回路３０６により位相をプログラマブルに可変できる
ことから、出力信号３１２の位相は＋、―双方向に調整
できる。
３０５及び、閉ループ内に設けられたプログラマブル遅
延回路３０６により位相をプログラマブルに可変できる
ことから、出力信号３１２の位相は＋、―双方向に調整
できる。
【００１０】
【発明の実施の形態】以下、実施例に基づいて本発明の
動作を詳細に説明する。
動作を詳細に説明する。
【００１１】図２は本発明の第１例の実施例である。外
部入力基準クロック信号２０９と内部発生クロック信号
２１０を位相比較器２０１により位相関係をデジタル信
号としチャージポンプ回路２０２におくる。チャージポ
ンプ回路２０２は前記デジタル信号を充放電電流に変換
し出力する。前記の信号は、低域通過フィルタを通しＶ
ＣＯ回路２０４に送られ出力クロック信号２１１として
出力される。また出力クロック信号２１１は閉ループの
信号としてプログラマブル遅延回路２０５に送られる。
プログラマブル遅延回路２０５により外部入力基準クロ
ック信号２０９に対し−の遅延を調整された出力信号は
分周器２０６及びＦＦ回路２０７のクロック入力に送ら
れる。分周器２０６では入力された信号を１／Ｎ分周し
ＦＦ回路２０７のデータ入力に送られる。ＦＦ回路では
分周器２０６の入力前の信号でサンプリングする事によ
り分周器２０６内の遅延をキャンセルしてプログラマブ
ル遅延回路２０５での遅延量調整の精度を向上してい
る。ＦＦ回路２０７の出力は内部発生クロック信号２１
０として位相比較器２０１に送られ閉ループを構成して
いる。前記フェーズ・ロックド・ループ回路において、
周波数を決定する分周比及び、位相を決定する遅延量は
複数ビットのレジスタ回路２０８により制御される。
部入力基準クロック信号２０９と内部発生クロック信号
２１０を位相比較器２０１により位相関係をデジタル信
号としチャージポンプ回路２０２におくる。チャージポ
ンプ回路２０２は前記デジタル信号を充放電電流に変換
し出力する。前記の信号は、低域通過フィルタを通しＶ
ＣＯ回路２０４に送られ出力クロック信号２１１として
出力される。また出力クロック信号２１１は閉ループの
信号としてプログラマブル遅延回路２０５に送られる。
プログラマブル遅延回路２０５により外部入力基準クロ
ック信号２０９に対し−の遅延を調整された出力信号は
分周器２０６及びＦＦ回路２０７のクロック入力に送ら
れる。分周器２０６では入力された信号を１／Ｎ分周し
ＦＦ回路２０７のデータ入力に送られる。ＦＦ回路では
分周器２０６の入力前の信号でサンプリングする事によ
り分周器２０６内の遅延をキャンセルしてプログラマブ
ル遅延回路２０５での遅延量調整の精度を向上してい
る。ＦＦ回路２０７の出力は内部発生クロック信号２１
０として位相比較器２０１に送られ閉ループを構成して
いる。前記フェーズ・ロックド・ループ回路において、
周波数を決定する分周比及び、位相を決定する遅延量は
複数ビットのレジスタ回路２０８により制御される。
【００１２】図３は本発明の第２例の実施例である。外
部入力基準クロック信号３１０と内部発生クロック信号
３１１を位相比較器３０１により位相関係をデジタル信
号としチャージポンプ回路３０２におくる。チャージポ
ンプ回路３０２は前記デジタル信号を充放電電流に変換
し出力する。前記の信号は、低域通過フィルタを通しＶ
ＣＯ回路３０４に送られる。ＶＣＯ回路３０４より出力
される内部信号３１２は、プログラマブル遅延回路３０
５により外部入力基準クロック信号３１０に対し＋の遅
延を調整し出力される。また内部信号３１２は閉ループ
の信号としてプログラマブル遅延回路３０６に送られ
る。プログラマブル遅延回路３０６により外部入力基準
クロック信号３１０に対し−の遅延を調整された出力信
号は分周器３０７及びＦＦ回路３０８のクロック入力に
送られる。分周器３０７では入力された信号を１／Ｎ分
周しＦＦ回路３０８のデータ入力に送られる。ＦＦ回路
では分周器３０７の入力前の信号でサンプリングする事
により分周器３０７内の遅延をキャンセルしてプログラ
マブル遅延回路３０６での遅延量調整の精度を向上して
いる。ＦＦ回路３０８の出力は内部発生クロック信号３
１１として位相比較器３０１に送られ閉ループを構成し
ている。前記フェーズ・ロックド・ループ回路におい
て、周波数を決定する分周比及び、位相を決定する遅延
量は複数ビットのレジスタ回路３０９により制御され
る。
部入力基準クロック信号３１０と内部発生クロック信号
３１１を位相比較器３０１により位相関係をデジタル信
号としチャージポンプ回路３０２におくる。チャージポ
ンプ回路３０２は前記デジタル信号を充放電電流に変換
し出力する。前記の信号は、低域通過フィルタを通しＶ
ＣＯ回路３０４に送られる。ＶＣＯ回路３０４より出力
される内部信号３１２は、プログラマブル遅延回路３０
５により外部入力基準クロック信号３１０に対し＋の遅
延を調整し出力される。また内部信号３１２は閉ループ
の信号としてプログラマブル遅延回路３０６に送られ
る。プログラマブル遅延回路３０６により外部入力基準
クロック信号３１０に対し−の遅延を調整された出力信
号は分周器３０７及びＦＦ回路３０８のクロック入力に
送られる。分周器３０７では入力された信号を１／Ｎ分
周しＦＦ回路３０８のデータ入力に送られる。ＦＦ回路
では分周器３０７の入力前の信号でサンプリングする事
により分周器３０７内の遅延をキャンセルしてプログラ
マブル遅延回路３０６での遅延量調整の精度を向上して
いる。ＦＦ回路３０８の出力は内部発生クロック信号３
１１として位相比較器３０１に送られ閉ループを構成し
ている。前記フェーズ・ロックド・ループ回路におい
て、周波数を決定する分周比及び、位相を決定する遅延
量は複数ビットのレジスタ回路３０９により制御され
る。
【００１３】図４は前記プログラマブル遅延回路に複数
個のインバータを用いた例の概念図である。入力クロッ
ク信号４０３はインバータ４０１のＮ段直列の回路に入
力される。セレクタ回路４０２は入力クロック信号およ
びインバータ４０１のそれぞれの出力を入力とし、０倍
からＮ倍の遅延量をセレクトし出力クロック信号４０４
を出力する。
個のインバータを用いた例の概念図である。入力クロッ
ク信号４０３はインバータ４０１のＮ段直列の回路に入
力される。セレクタ回路４０２は入力クロック信号およ
びインバータ４０１のそれぞれの出力を入力とし、０倍
からＮ倍の遅延量をセレクトし出力クロック信号４０４
を出力する。
【００１４】図５は前記プログラマブル遅延回路に電流
調整式インバータを用いた例の概念図である。定電流発
生ＰＭＯＳトランジスタ用ゲート電圧発生回路５０１
は、レジスタからの信号５１０により定電流発生ＰＭＯ
Ｓトランジスタ用ゲート電圧５１１を発生する。定電流
発生ＰＭＯＳトランジスタ用ゲート電圧５１１は定電流
発生ＰＭＯＳトランジスタのＧを駆動し各段に定電流を
発生する。前記により発生した定電流により、ＰＭＯＳ
トランジスタ５０４，５０５、ＮＭＯＳトランジスタ５
０６，５０７で構成されるインバータ回路の遅延量が決
まる。入力信号５０８はＰＭＯＳトランジスタ５０４、
ＮＭＯＳトランジスタ５０６により構成される１段目の
インバータにより反転され、前記の反転された信号を入
力とするＰＭＯＳトランジスタ５０５、ＮＭＯＳトラン
ジスタ５０７で構成されたインバータにより再び反転さ
れ入力に対し遅延を持った正転の出力信号５０９を出力
する。
調整式インバータを用いた例の概念図である。定電流発
生ＰＭＯＳトランジスタ用ゲート電圧発生回路５０１
は、レジスタからの信号５１０により定電流発生ＰＭＯ
Ｓトランジスタ用ゲート電圧５１１を発生する。定電流
発生ＰＭＯＳトランジスタ用ゲート電圧５１１は定電流
発生ＰＭＯＳトランジスタのＧを駆動し各段に定電流を
発生する。前記により発生した定電流により、ＰＭＯＳ
トランジスタ５０４，５０５、ＮＭＯＳトランジスタ５
０６，５０７で構成されるインバータ回路の遅延量が決
まる。入力信号５０８はＰＭＯＳトランジスタ５０４、
ＮＭＯＳトランジスタ５０６により構成される１段目の
インバータにより反転され、前記の反転された信号を入
力とするＰＭＯＳトランジスタ５０５、ＮＭＯＳトラン
ジスタ５０７で構成されたインバータにより再び反転さ
れ入力に対し遅延を持った正転の出力信号５０９を出力
する。
【００１５】図６は図３の各信号の位相関係である。位
相比較器３０１は外部入力基準クロック信号６０１（図
３―３１０）と内部発生クロック信号６０２（図３―３
１１）の位相関係が一致するまで充放電を繰り返す信号
をチャージポンプ回路３０２に送り続けるので、外部入
力基準クロック信号６０１（図３―３１０）と内部発生
クロック信号６０２（図３―３１１）の位相は一致す
る。出力クロック信号３１２に＋遅延出力クロック信号
６０３を出力する際はプログラマブル遅延回路３０５を
使用し出力に＋遅延を持たせる。遅延量６０５はプログ
ラマブル遅延回路３０５により調整される。出力クロッ
ク信号３１２に−遅延出力クロック信号６０４を出力す
る際はプログラマブル遅延回路３０６を使用し閉ループ
内に遅延を持たせる。位相比較器３０１は外部入力基準
クロック信号６０１（図３―３１０）と内部発生クロッ
ク信号６０２（図３―３１１）の位相を一致させるので
内部信号３１２は外部入力基準クロック信号６０１（図
３―３１０）より−遅延になり出力信号も−遅延を持っ
た−遅延出力クロック信号６０４となる。遅延量６０６
はプログラマブル遅延回路３０６により調整される。
相比較器３０１は外部入力基準クロック信号６０１（図
３―３１０）と内部発生クロック信号６０２（図３―３
１１）の位相関係が一致するまで充放電を繰り返す信号
をチャージポンプ回路３０２に送り続けるので、外部入
力基準クロック信号６０１（図３―３１０）と内部発生
クロック信号６０２（図３―３１１）の位相は一致す
る。出力クロック信号３１２に＋遅延出力クロック信号
６０３を出力する際はプログラマブル遅延回路３０５を
使用し出力に＋遅延を持たせる。遅延量６０５はプログ
ラマブル遅延回路３０５により調整される。出力クロッ
ク信号３１２に−遅延出力クロック信号６０４を出力す
る際はプログラマブル遅延回路３０６を使用し閉ループ
内に遅延を持たせる。位相比較器３０１は外部入力基準
クロック信号６０１（図３―３１０）と内部発生クロッ
ク信号６０２（図３―３１１）の位相を一致させるので
内部信号３１２は外部入力基準クロック信号６０１（図
３―３１０）より−遅延になり出力信号も−遅延を持っ
た−遅延出力クロック信号６０４となる。遅延量６０６
はプログラマブル遅延回路３０６により調整される。
【００１６】図７は本発明を利用したシステムの概念図
である。システムクロック信号７０５を受け動作するＣ
ＰＵ７０１と本発明のフェーズ・ロックド・ループ回路
を内蔵し異なった周波数で動作するフェーズ・ロックド
・ループ回路内蔵モジュールＡ７０２、Ｂ７０３により
構成されＣＰＵ７０１、フェーズ・ロックド・ループ回
路内蔵モジュールＡ７０２、Ｂ７０３間では相互のデー
タ受け渡しがある。本発明のフェーズ・ロックド・ルー
プ回路により各モジュールの位相を適切に調整すること
によりデータ受け渡しの際のタイミングエラーを防ぐこ
とができる。
である。システムクロック信号７０５を受け動作するＣ
ＰＵ７０１と本発明のフェーズ・ロックド・ループ回路
を内蔵し異なった周波数で動作するフェーズ・ロックド
・ループ回路内蔵モジュールＡ７０２、Ｂ７０３により
構成されＣＰＵ７０１、フェーズ・ロックド・ループ回
路内蔵モジュールＡ７０２、Ｂ７０３間では相互のデー
タ受け渡しがある。本発明のフェーズ・ロックド・ルー
プ回路により各モジュールの位相を適切に調整すること
によりデータ受け渡しの際のタイミングエラーを防ぐこ
とができる。
【００１７】
【発明の効果】以上説明した本発明を利用すれば、出力
クロック信号の位相を前後に変更することにより分周
比、製造によるばらつきをキャンセルする事ができる。
また、フェーズ・ロックド・ループ回路を用いたモジュ
ールから要求された位相で出力を供給できクロックタイ
ミングの理想的なシステムを実現できる。特にマスター
クロックから複数の周波数をフェーズ・ロックド・ルー
プ回路により出力し利用するシステムの際は各モジュー
ル間で位相を変更しデータの受け渡しを容易にすること
ができる。
クロック信号の位相を前後に変更することにより分周
比、製造によるばらつきをキャンセルする事ができる。
また、フェーズ・ロックド・ループ回路を用いたモジュ
ールから要求された位相で出力を供給できクロックタイ
ミングの理想的なシステムを実現できる。特にマスター
クロックから複数の周波数をフェーズ・ロックド・ルー
プ回路により出力し利用するシステムの際は各モジュー
ル間で位相を変更しデータの受け渡しを容易にすること
ができる。
【図１】従来ＰＬＬ回路の概念図。
【図２】本発明ＰＬＬ回路第一例の概念図。
【図３】本発明ＰＬＬ回路第二例の概念図。
【図４】プログラマブル遅延回路第一例の概念図。
【図５】プログラマブル遅延回路第二例の概念図。
【図６】本発明フェーズ・ロックド・ループ回路の信号
のタイミングの概念図。
のタイミングの概念図。
【図７】本発明フェーズ・ロックド・ループ回路を利用
したシステムの概念図。
したシステムの概念図。
１０１：位相比較器 １０２：チャージポンプ回路 １０３：低域通過フィルタ １０４：ＶＣＯ回路 １０５：分周器 １０６：ＦＦ回路 １０７：レジスタ回路 １０８：外部入力基準クロック信号 １０９：内部発生クロック信号 １１０：出力クロック信号 ２０１：位相比較器 ２０２：チャージポンプ回路 ２０３：低域通過フィルタ ２０４：ＶＣＯ回路 ２０５：プログラマブル遅延回路 ２０６：分周器 ２０７：ＦＦ回路 ２０８：レジスタ回路 ２０９：外部入力基準クロック信号 ２１０：内部発生クロック信号 ２１１：出力クロック信号 ３０１：位相比較器 ３０２：チャージポンプ回路 ３０３：低域通過フィルタ ３０４：ＶＣＯ回路 ３０５：プログラマブル遅延回路 ３０６：プログラマブル遅延回路 ３０７：分周器 ３０８：ＦＦ回路 ３０９：レジスタ回路 ３１０：外部入力基準クロック信号 ３１１：内部発生クロック信号 ３１２：内部信号 ３１３：出力クロック信号 ４０１：インバータ ４０２：セレクタ回路 ４０３：入力クロック信号 ４０４：出力クロック信号 ５０１：定電流発生ＰＭＯＳトランジスタ用ゲート電圧
発生回路 ５０２：１段目定電流発生ＰＭＯＳトランジスタ ５０３：２段目定電流発生ＰＭＯＳトランジスタ ５０４：１段目インバータＰＭＯＳトランジスタ ５０５：２段目インバータＰＭＯＳトランジスタ ５０６：１段目インバータＮＭＯＳトランジスタ ５０７：２段目インバータＮＭＯＳトランジスタ ５０８：入力信号 ５０９：出力信号 ５１０：レジスタからの信号 ５１１：定電流発生ＰＭＯＳトランジスタ用ゲート電圧 ６０１：外部入力基準クロック信号 ６０２：内部発生クロック信号 ６０３：＋遅延出力クロック信号 ６０４：−遅延出力クロック信号 ６０５：＋遅延量 ６０６：−遅延量 ７０１：ＣＰＵ ７０２：フェーズ・ロックド・ループ内蔵モジュールＡ ７０３：フェーズ・ロックド・ループ内蔵モジュールＢ ７０４：本発明によるフェーズ・ロックド・ループ回路 ７０５：システムクロック信号
発生回路 ５０２：１段目定電流発生ＰＭＯＳトランジスタ ５０３：２段目定電流発生ＰＭＯＳトランジスタ ５０４：１段目インバータＰＭＯＳトランジスタ ５０５：２段目インバータＰＭＯＳトランジスタ ５０６：１段目インバータＮＭＯＳトランジスタ ５０７：２段目インバータＮＭＯＳトランジスタ ５０８：入力信号 ５０９：出力信号 ５１０：レジスタからの信号 ５１１：定電流発生ＰＭＯＳトランジスタ用ゲート電圧 ６０１：外部入力基準クロック信号 ６０２：内部発生クロック信号 ６０３：＋遅延出力クロック信号 ６０４：−遅延出力クロック信号 ６０５：＋遅延量 ６０６：−遅延量 ７０１：ＣＰＵ ７０２：フェーズ・ロックド・ループ内蔵モジュールＡ ７０３：フェーズ・ロックド・ループ内蔵モジュールＢ ７０４：本発明によるフェーズ・ロックド・ループ回路 ７０５：システムクロック信号
Claims (4)
- 【請求項１】外部より入力される基準クロック信号と内
部で発生したクロック信号の位相を比較する位相比較器
と、充放電のための基準電流を前記位相比較器の出力を
用いて発生するチャージポンプ回路と、前記チャージポ
ンプ回路から出力された基準電流を低域通過フィルタを
とおして得た信号を受けて動作するＶＣＯ回路と、前記
ＶＣＯ回路の出力信号を遅延させた信号を分周して位相
比較器にフィードバックし閉ループを構成するフェーズ
・ロックド・ループ回路において、前記遅延回路が閉ル
ープ内に構成されたことを特徴とするフェーズ・ロック
ド・ループ回路。 - 【請求項２】外部より入力される基準クロック信号と内
部で発生したクロック信号の位相を比較する位相比較器
と、充放電のための基準電流を前記位相比較器の出力を
用いて発生するチャージポンプ回路と、前記チャージポ
ンプ回路から出力された基準電流を低域通過フィルタを
とおして得た信号を受けて動作するＶＣＯ回路と、前記
ＶＣＯ回路の出力信号を遅延させ出力するプログラマブ
ル遅延回路と、遅延させた信号を分周して位相比較器に
フィードバックし閉ループを構成するフェーズ・ロック
ド・ループ回路において、前記遅延回路が出力及び閉ル
ープ内に構成されたことを特徴とするフェーズ・ロック
ド・ループ回路。 - 【請求項３】請求項１，２記載のフェーズ・ロックド・
ループ回路において、前記遅延回路が複数個の遅延イン
バータで構成されたことを特徴とするフェーズ・ロック
ド・ループ回路。 - 【請求項４】請求項１，２記載のフェーズ・ロックド・
ループ回路において、前記遅延回路が複数個の電流調整
式遅延インバータで構成されたことを特徴とするフェー
ズ・ロックド・ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11119650A JP2000312148A (ja) | 1999-04-27 | 1999-04-27 | フェーズ・ロックド・ループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11119650A JP2000312148A (ja) | 1999-04-27 | 1999-04-27 | フェーズ・ロックド・ループ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000312148A true JP2000312148A (ja) | 2000-11-07 |
Family
ID=14766704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11119650A Withdrawn JP2000312148A (ja) | 1999-04-27 | 1999-04-27 | フェーズ・ロックド・ループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000312148A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008227829A (ja) * | 2007-03-12 | 2008-09-25 | Fujitsu Telecom Networks Ltd | 位相同期回路 |
-
1999
- 1999-04-27 JP JP11119650A patent/JP2000312148A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008227829A (ja) * | 2007-03-12 | 2008-09-25 | Fujitsu Telecom Networks Ltd | 位相同期回路 |
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