DE2656095C2 - Schaltungsanordnung zur Erzeugung eines zentralen Taktes in Abhängigkeit von mehreren Kanaltakten - Google Patents

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Erzeugung eines zentralen Taktes in Abhängigkeit von kanalindividuellen, mehreren Datenquellen und Datensignalen zugeordneten, Kanaltakten in einem Synchron-Zeitmultiplexnetz mit einem Eingabeadressengeber und einem Taktgeber, dessen Taktsignale den Adressengeber steuern. Dabei werden Datensignale vorausgesetzt, die je in vorgegebenen Bitrastern auftreten, wobei die einzelnen Bits nicht exakt, sondern nur im Mittel in den einzelnen Bitrastern liegen. Die einzelnen Bitraster können phasenmäßig gegeneinander beliebig verschoben sein, und die einzelnen Bits der Datensignale können mit verschiedener Bitrate abgegeben werden.

Bei der Einordnung mehrerer Datensignale in einen zentralen Multiplex-Datenstrom werden bekanntlich die Phasen der Kanaltakte an einen Multiplextakt angepaßt Diese Anpassung kann für jeden Kanal getrennt vorgenommen werden. Dabei sind für jeden Kanal Kanaltakt-Binärwertwechseldiskriminatoren und Pufferspeicher erforderlich, mit Hilfe derer die Flanken der Kanaltakte an den Multiplextakt angepaßt werden. Je größer die Anzahl der Datenquellen, Kanäle und entsprechenden Kanaltakte ist, desto größer ist der zur Anpassung der Kanaltakte erforderliche Aufwand.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung anzugeben, mit der ein zentraler Takt erzeugt wird, der anstelle der einzelnen Kanaltakte zur Einordnung synchroner Daten in einen Multiplex-Datenstrom verwendbar ist

Die Losung der erfindungsgemäßen Aufgabe besteht darin, daß der Eingabeadressengeber während der Dauer der einzelnen Bits der Datensignale mehrmals Eingabeadressen erzeugt, daß die Kanaltakte einem Multiplexer zugeführt sind, der mit den Eingabeadressen gesteuert ist und der einen Multiplextakt abgibt, daß ein Speicher vorgesehen ist, der pro Datenquelle je einem mit den Eingabeadressen adressierten Wortspeicher besitzt, daß je zwei Zellen der adressierten Wortspeicher und zwei Zellen eines Registers Teile eines Binärwertwechseldiskriminators sind, dem der Multiplextakt zugeführt ist, mit Hilfe dessen der Multiplextakt während der Dauer der einzelnen Bits m-mal abgetastet wird und der nach dem Auftreten eines Multiplextakt-Binärwertwechsels ein Rücksetzsignal abgibt und daß weitere Zellen der adressierten wortspeicher, einige Zellen eines Addierers und einige weitere Zellen des Registers einen Zähler bilden, der pro Bit der Datensignale je m Zählerstände einnimmt, dessen Zählerstand mit dem Rücksetzsignal auf einen Anfangszählerstand zurückgesetzt wird und der bei Erreichen eines vorgegebenen Zählerstandes einen Impuls des zentralen Taktes abgibt.

Die erfindungsgemäße Schaltungsanordnung zeichnet sich durch geringen Aufwand aus, weil die Wortspeicher als Teile eines Großspeichers wesentlich preisgünstiger erstellbar sind als einzelne getrennt angeordnete Wortspeicher und weil — unabhängig von der Anzahl der Datenquellen und Datenkanäle — nur ein einziger Addierer und nur ein einziges Register erforderlich sind.

Um trotz sprunghaft und in vorgegebenen Grenzen sich ändernde Kanaltakte einen stetigen zentralen Takt zu bekommen, ist es zweckmäßig, daß zwei Decodierer vorgesehen sind, die auf diejenigen Zählerstände ansprechen, die dem Anfangszählerstand folgen bzw. vorangehen, und daß die Ausgangssignale der Decodierer die Rücksetzung des Zählers auf den Anfangszählerstand verhindern.

Um trotz möglicher Verzerrungen der einzelnen

Kanaltakte einen nichtverzerrten zentralen Takt zu gewinnen, ist es zweckmäßig, daß ein weiterer Decodierer vorgesehen ist, der auf einen mittleren Zählerstand zwischen dem Anfangszählerstand und dem Endzählerstand anspricht und der über seinen Ausgang den zentralen Takt abgibt

Um den Aufwand für die Rücksetzung der Zählerstände gering zu halten, ist es zweckmäßig, daß eine Logikschaltung vorgesehen ist, der eingangs die Ausgangssignale der beiden Speicherzellen und der beiden Decodierer zugeführt sind und deren Ausgangssignal als Rücksetzsignal dem Zähler zugeführt ist.

Im folgenden werden Ausführungsbeispiele der Erfindung anhand der F i g. 1 bis 5 beschrieben.

Es zeigt

F i g. 1 ein sendeseitiges System einer Zeitmultiplexanlage mit zentraler Anpassung der Kanaltakte und Datensignale an einen zentralen Takt,

F i g. 2 ein Ausführungsbeispiel einer in F i g. 1 schematisch dargestellten zentralen Taktphasenanpassung,

Fig.3 Signale, die beim Betrieb der in Fig.2 dargestellten zentralen Taktphasenanpassung auftreten,

F i g. 4 Details der in F i g. 1 schematisch dargestellten zentralen Datenverarbeitungseinrichtung und

Fig.5 Signale, die beim Betrieb der zentralen Datenverarbeitungseinrichtung auftreten.

Fig. 1 zeigt insgesamt η Datenquellen DQX, DQ2...DQn und zugeordnete Taktgeber TGX, TC 2... TGn. Die Taktgeber geben die Kanaltakte TX, T2...Tn ab und die Datenquellen die Datensignale D1, D 2... D n. Es werden synchrone Datensignale D1, D 2... D η vorausgesetzt, die je aus einer Folge von Bits bestehen und die innerhalb des Bitrasters auftreten. Dabei müssen die einzelnen Bits nicht genau im Bitraster liegen, sondern dürfen Verzerrungen aufweisen. Die Bitraten der einzelnen Datensignale können gleich aber auch verschieden sein. Die den einzelnen Datensignalen zugeordneten Bitraster können phasenmäßig gegeneinander versetzt sein. Es ist gleichgültig, welche Bedeutung die einzelnen Bits der Datensignale haben, insbesondere ist es gleichgültig, ob es sich um Informationsbits, um Synchronisierbits, um Paritätsbits oder Statusbits handelt und es ist auch gleichgültig, ob die einzelnen Bitfolgen gruppenweise zu Envelopes -π zusammengefaßt sind oder nicht.

Der Eingabeadressengeber EA G erzeugt während der Dauer der einzelnen Bits der Datensignale mehrmals die Eingabeadressen EA. Im allgemeinen sind mehrere Leitungen erforderlich, über die die Eingabeadressen abgegeben werden. Die Anzahl ζ dieser Leitungen ist gegeben durch die Gleichung z— Id n.

Der Multiplexer MUX enthält im Prinzip zwei Schalter, die beide mit Hilfe der Eingabeadressen EA derart gesteuert werden, daß zeitlich nacheinander Teile der Kanaltakte 7Ί bis T π zum Multiplextakt Tm bzw. Teile der Datensignale DX bis Dn zum Multiplex-Datensignal D m zusammengefügt werden.

Der Ausgabeadressengeber AA G erzeugt die Ausgabeadressen AA, die im allgemeinen ebenfalls über bo mehrere Leitungen abgegeben werden.

Der Taktgeber TG gibt Taktsignale Tp und Tn ab. Mit Hilfe der zentralen Taktphasenanpassung ZTPwWd der zentrale Takt Tz erzeugt und der zentralen Datenverarbeitungseinrichtung ZDV zugeführt. Mit tv> Hilfe der zentralen Datenverarbeitungseinrichtung ZDV wird aus dem Multiplex-Datensignal Dm das zentrale Datensignal Dz abgeleitet. Das zentrale Datensignal D ζ signalisiert einen Multiplexdatenstrom, der an die Taktsignale des Taktgebers TG angepaßt ist, im Gegensatz zum Multiplex-Datensignal D m, das an die Taktsignale des Taktgebers TG noch nicht angepaßt ist.

F i g. 2 zeigt die zentrale Taktanpassung ZTPmh dem Speicher SP, dem Addierer AD, dem Inverter IN, dem NOR-Glied NOR, mit den Decodierern DCOOl, DClIl, DClOO und mit dem Register R. Der Speicher SP enthält insgesamt η Wortspeicher, ebenso viele wie Datensignale D1 bis D π vorgesehen sind. Mit Hilfe der Eingabeadressensignale EA wird genau einer dieser Wortspeicher adressiert. Gemäß F i g. 2 wird angenommen, daß der eben addressierte Wortspeicher aus den Speicherzellen 51, 52, 53, 54 und 55 gebildet wird. Mit dem Takt Tp werden die Informationen über die Leitungen a, b, c, d, e in die gerade adressierten Wortspeicher übernommen und stehen damit an deren Ausgängen zur Verfügung.

Der Addierer AD besitzt die Addierzellen A2, A4, A 5 und addiert zu den Worten die ihm über die Zellen 53, 54, 55 zugeführt werden, das Wort 001. Beispielsweise ausgehend vom Wort 000 addiert der Addierer AD laufend das Wort 001, so daß sich die Resultate 001, 010, 011... 111 ergeben, wcbei bis dahin Überträge berücksichtigt werden. Nach dem Resultat 111 wird jedoch kein Übertrag berücksichtigt, sondern es wird dann über den Ausgang des Addierers AD vieder das Resultat 000 abgegeben.

Der Decodierer DCOOl decodiert das Wort 001, der Decodierer DClIl decodiert das Wort 111, der Decodierer DClOO decodiert das Wort 100 und alle Decodierer geben bei Erkennung des decodierten Wortes ein 1 -Signal ab.

Das Register R besteht aus den Zellen R 1, R 2, R 3, R 4, R 5, deren Ausgänge über die Leitungen a, b, c, d, e an Eingänge des Speichers 5P angeschlossen sind. Mit dem Takt Tn werden die Informationen in die einzelnen Zellen des Registers R übernommen.

Im folgenden wird die Wirkungsweise der in F i g. 2 dargestellten Schaltungsanordnung anhand der F i g. 3 und anhand der Tabellen 1, 2 und 3 beschrieben. In Fig.3 sind oben die Signale Π/1, Γ1/2 und 7Ί/3 dargestellt, die als drei Ausführungsformen des Signals 7*1 anzusehen sind, das gemäß Fig. 1 vom Taktgeber TG X abgegeben wird. Das Datensignal D1 wird von der in F i g. 1 dargestellten Datenquelle DQ1 abgegeben. Zum Zeitpunkt 12 beginnt ein Bit des Datensignals D1 und zum Zeitpunkt 36 endet dieses Bit. Die Dauer dieses Bits beträgt somit 24 Zeiteinheiten. Zum Zeitpunkt 14 beginnt ein Bit des Datensignals D2, und es wird angenommen, daß deren Bitdauer das Zweifache der Bitdauer des Datensignals D1 und somit 48 Zeiteinheiten beträgt, weshalb das Ende dieses Bits in F i g. 3 nicht mehr darstellbar ist. Entsprechend dem Datensignal D2 wird auch ein Kanaltakt 7*2 abgegeben.

Die Diagramme EA X bzw. EA 2 zeigen die Eingabeadressierung des ersten bzw. zweiten Kanals, wobei berücksichtigt ist, daß das Datensignal Dl mit doppelter Bitrate im Vergleich zum Datensignal D 2 abgegeben wird. Es ist ersichtlich, daß die Eingabeadresse EA 1 während der 24 Zeiteinheiten der Bitdauer des Datensignals D1 mehrmals, und zwar viermal bei diesem Ausführungsbeispiel aufgerufen wird, wogegen die Eingabeadresse EA 2 während dei 4s Zeiteinheiten des Datensignals D 2 insgesamt achtmal aufgerufen wird.

Die Signale Tml\, Tm/2, Tm/3 zeigen verschiedene

Ausführungsformen des Multiplextaktes Tm. der Dauer der Adresse EA 2 das Signal Tm IX die

gemäß F ig. 1 vom Multiplexer MUX abgegeben wird. Binärwerte des Signals 7" 2 wiedergibt. In ähnlicher

Dem Signal Π/ι entspricht das Signal Tm/l. Während Weise werden unter Voraussetzung der Signale 7"1/2

der Dauer der adresse EA 1 zeigt das Signal TmIX die bzw. Γ1/3 die Signale Tml2b/,w. T m/3 gebildet.

Binärwerte des Signals 7"1/I, wogegen während der >

Tabelle 1	7	Al	R2	R3	R4	Λ5	51	52	53	54	55	A3	A4	A5	Γ	Tz	DCIII = I
1	8	0	0	1	0	1
9						0	0	1	0	1	1	1	0	0	0
10	1	0	1	1	0
13						1	0	1	1	0	1	1	1	0	0
14	1	i	1	1	1
15						1	1	1	1	1	0	0	0	0	0
16	1	1	0	0	0
19						1	1	0	0	0	0	0	1	0	0
20	1	1	0	0	1
21						1	1	0	0	1	0	1	0	0	0
22	0	1	0	1	0
25						1	1	0	1	0	0	1	1	0	0
26	0	1	0	1	1
27						0	1	0	1	1	1	0	0	0	1
28	0	0	1	0	0
31						0	0	1	0	0	1	0	1	0	0
32	0	0	1	0	1
					0	0	1	0	1	1	1	0	0	0

Die Tabelle 1 bezieht sich auf den Fall des Taktsignals 7Ί/1. In der ersten Kolonne der Tabelle 1 sind die Zeiten eingetragen in Übereinstimmung mit Fig. 3. In die zweite Kolonne sind die Binärzustände am Ausgang der Zellen Ri, R 2, R 3. R 4, R5 des Registers R r, eingetragen. In der dritten Kolonne sind die Binärzustände am Ausgang der mit der Eingabeadresse EA 1 adressierten Speicherzellen 51, 52, 53, 54, 55 eingetragen. Die vierte Kolonne bezieht sich auf die Binärsignale am Ausgang des Addierers AD in Übereinstimmung mit den in Fig.3 dargestellten Signalen A 3, A 4, A 5. Die vorletzte Kolonne bezieht sich auf das Rückstellsignal r am Ausgang des Gliedes NOR und die letzte auf den Ausgang des Decodierers DC 100. der das Signal Tzabgibt.

Zur Zeit 1 = 1 ist der positive Binärwertwechsel des Signals Tl/1 noch nicht erfolgt, was auch im Signa! (m/l=0 zum Ausdruck kommt. Dieses Signal TmIi wird als Signal Tm gemäß F i g. 2 der Zelle Ri zugeführt und zur Zeit r=7 mit dem Auftreten eines -,o Impulses des Taktsignals Tn in die Zelle R1 übernommen. Es wird angenommen, daß zu diesem Zeitpunkt in die Zellen Ri bis R 5 insgesamt das Wort 00101 übernommen wird. Zur Zeit i=8 werden mit einem Impuls des Taktsignals Tp die im Register R gespeicherten Informationen über die Leitungen a, b, c, d, e in die Speicherzellen 51, 52, 53, 54, 55 übernommen und gleichzeitig wird mit Hilfe des Addierers ADdas Wort 001 zum Wort 101 hinzuaddiert, so daß sich am Ausgang des Addierers A D das Resultat 110 ergibt

Zur Zeit i=9 wird mit dem Signal 7"m/l = l eine positive Flanke signalisiert und in Ri = I gespeichert. Die Zelle R 2 übernimmt das 0-Signal der Zelle 51 und die Zellen R 3, R 4, R 5 übernehmen das Wort 110 vom Ausgang des Addierers AD. Zur Zeit t—10 werden die im Register R gespeicherten Informationen wieder in die Speicherzellen 51 bis 55 übernommen und gleichzeitig wird über die Ausgänge des Addierers AD das Resultat 111 abgegeben. Das Glied NOR gibt nur dann ein Rückstellsignal r=l ab, wenn an allen Eingängen O-Signale anliegen. Mit diesem Rückstellsignal r= 1 werden gegebenenfalls alle in den Zellen R 3. R 4, R 5 gespeicherten Informationen gelöscht und es wird das Wort 000 eingeschrieben. Dieses Rückstellsignal kann nur dann abgegeben werden, wenn einerseits in den Zellen 51, 52 das Wort 10 gespeichert ist und wenn andererseits von den beiden Decodierern DCOOl DCI11 0-Signale abgegeben werden. Zur Zeit r=10 ist mit dem Wort 10 in den Speicherzellen 51, 52 die eine dieser beiden Voraussetzungen erfüllt. Da am Decodierer DClIl aber das Wort 111 anliegt, gibt dieser Decodierer ein 1 -Signal an das Glied NOR ab, so daß über den Ausgang das Signal r=0 abgegeben wird und die Rückstellung verhindert wird. Das Wort 10 der Speicherzellen 51, 52 signalisiert eine positive Flanke der Signale 7Ί/1 und TmIi, weil zur Zeit t=9 der neue Binärwert 1 in die Zelle R 1 und der alte Binärwert von Zelle 51 in die Zelle R 2 übernommen wurde. Wenn also im Gegensatz dazu in den Speicherzellen 51, 52 die Worte 00, 01 oder 11 gespeichert sind, dann kommt damit zum Ausdruck, daß kein positiver Binärwertwechsel der Signale Γ1/1 und TmIi aufgetreten ist und dieser Vorausetzung kann nie das Rückstellsignal r= 1 erzeugt werden.

Zur Zeit f=13 wird in die Zelle Al wieder der Binärwert des Signals TmIi übernommen und in die Zelle R 2 wird der Binärwert der Zelle 51 übernommen, so daß in den Zellen R1, R 2 das Wort 11 und später zur Zeit f=14 auch in den Zellen 51, 52 das Wort 11 gespeichert ist, das wie bereits erwähnt, kein Rückstellsignal r=\ auslösen kann. Zur Zeit f=14 wird daher zum Wort 111 mit Hilfe des Addierers ADdas Wort 001 addiert so daß sich das Resultat 000 ergibt Die Zellen A3, A4, R5, ferner die Zellen 53, 54, 55 und der Addierer AD bilden also einen Zähler, dessen

Zählerstände mit jedem impuls des Taktsignal?) Tp um eine Einheit erhöht werden, so d;iß sich zu den Zeitpunkten 14, 16, 20, 22, 26, 28, 32 nacheinander die Zählerstände 000, 001, 010, 011, !00, KJl. 110 ei geben. Diese Erhöhung des Zählerstandes bezieht sich nur aut die Adresse F.A 1, weshalb Vorgänge, die 7ii den Zeiten 11, 12. 17. 18, 23, 24, 29. 30, 35, 36 zur Zeit der Adresse EA 2 vor sich gehen, in Tabelle 1 nicht berücksichtigt wurden. Dieser Adresse EA 2 ist aber ebenfalls ein Zähler zugeordnet, der aus den Zellen R3, R 4, R5, ferner aus dem Addierer AD und aus weiteren Speicherzellen gebildet wird, die den Zellen S3, 54, S 5 entsprechen und die mit der Adresse EA 2 adressiert werden. Der Aufwand für diese Zähler ist somit vergleichsweise gering, weil die Zellen R 3, R4, R5 und der Addierer AD Bestandteile alle.- Zähler sind, unabhängig davon, wie viele Datenquellen. Kanäle und Adressen vorgesehen sind.

Ab der Zeit t= 15 werden immer wieder, wie bisher, die Binärwerte des Signals Tml\ in die Zelle R1 übernommen, die Binärwerte der Zelle S 1 werden in die Zelle R 2 übernommen und die Zellen R 3. R 4, R 5

Tabelle 2

speichern vorübergehend die sich erhöhenden Zählerstände. Da die Inhalte der Zellen R 3, R 4, R 5 immer in die /eilen 53, 54, 55 übernommen werden, speichern auch diese Zellen die jeweiligen sich erhöhenden Zählerstände. Solange sich die positive Flanke des Signals TMX und die entsprechende positive Flanke des Signals Tml\ nicht verändert, erfolgt die Hochzählung des Zählers periodisch in genau gleicher Weise wie in Tabelle 1 dargestellt.

Beim Hochzählen des Zählers ist der Zeitpunkt / = 26 wichtig, zu dem an den Ausgängen des Addierers AD das Wort 100 anliegt, auf das der Decodierer DClOO anspricht und das Signal tz=\ abgibt. Der zur Zeit J=26 beginnende Impuls des zentralen Taktsignals Tz erfüllt bei der zentralen Datenverarbeitung die gleiche Funktion, die der kanalindividuelle Takt Ti bei dezentralisierter Datenübernahme erfüllen würde. Zu einem späteren Zeitpunkt tritt ein in Fig.3 nicht mehr dargestellter Impuls auf, der sich auf die Datenquelle DQ 2, auf den zweiten Kanal und auf die Signale T2 und D 2 bezieht.

/	7	Al	Λ2	Λ3	Λ4	Λ5	Sl	S2	S3	S4	55	A3	A4	/45	Γ	Tz
8	0	0	1	0	1
9						0	0	1	0	1	1	1	0	0	0
10	0	0	1	1	0
13						0	0	1	1	0	1	1	1	0	0
14	1	0	1	1	1
15						1	0	1	1	1	0	0	0	i	0
16	1	1	0	0	0
19						1	1	0	0	0	0	0	1	0	0
20	1	1	0	0	1
21						1	1	0	0	1	0	1	0	0	0
22	1	1	0	1	0
25						1	1	0	1	0	0	1	1	0	0
26	0	1	0	1	1
27						1	1	0	1	1	1	0	0	0	1
28	0	1	1	0	0
31						0	1	1	0	0	1	0	1	0	0
32	0	0	1	0	1
					0	0	1	0	1	1	1	0	0	0

Die Tabelle 2 bezieht sich auf den Fall des Taktsignals Ti/2 und des entsprechenden Signals Tm/2, das nunmehr anstelle des Signals Tm gemäß Fig.2 der Zelle R 1 zugeführt wird. Die positive Impulsflanke des Signals Ti/2 tritt nun aber später auf, so daß sie erst zur Zeit f=13 durch den Binärwert Λ=1 zum Ausdruck kommt. Ansonsten werden wieder, wie im Fall der Tabelle 1, die Binärwerte der Zelle 51 immer in die Zelle R 2 übernommen und die Zählerstände, die durch die Ausgangssignale der Zellen S3, S4, 55 gegeben sind, werden mit Hilfe des Addierers AD immer um die Zahl 001 erhöht und anschließend in die Zellen R3,R4, R 5 überschrieben.

Zur Zeit t = 14 signalisieren die Zellen 51,52 mit dem Wort 10, daß kürzlich ein Binärwertwechsel stattgefunden hat, und da der Addierer AD das Wort 000 abgibt, geben auch die beiden Decodierer DCOOl und DClIl beide 0-Signale ab, so daß an allen Eingängen des Gliedes NOR 0-Signale anliegen und über den Ausgang das Rückstellungssignal r— 1 abgegeben wird. In diesem Fall bewirkt aber die Rückstellung keine Änderung des Zählerstandes, weil bereits im Zuge der Addition der Worte 111 und 011 automatisch der Anfangszählerstand 000 erreicht wurde, der zur Zeit r= 15 in die Zellen R 3, R 4, R 5 übernommen wird. Der Zähler, der aus den

so Zellen R 3, R4, Λ5 und 53, 54, 55 und dem Addierer AD gebildet wird, zählt somit in gleicher Weise wie gemäß der Tabelle 1, so daß zur Zeit f=26 der Zählerstand 100 erreicht und ein Impuls des zentralen Taktes Tz= 1 abgegeben wird. Obwohl sich die positive Flanke des Taktsignals Ti/2 gegenüber dem Taktsignal 7" 1/1 wesentlich verändert hat, entsteht somit ein Impuls des zentralen Taktes Tζ an der gleichen Stelle.

Die Tabelle 3 bezieht sich auf den Fall des Signals TiIZ, so daß das entsprechende Signal Tm/3 anstelle des Signals Tm gemäß F i g. 2 der Zelle R1 zugeführt wird. Die positiven Flanken dieser Signale werden nun aber erst zur Zeit t = 15 mit Hilfe der Zellen Ri, R 2 und zur Zeit i=16 mit Hilfe der Zellen Sl, S2 signalisiert Der Zähler wird wieder in gleicher Weise hochgezählt

es und zur Zeit f= 16 wird vom Addierer AD das Wort 001 abgegeben. Obwohl das Wort 10 der Zellen S1, S2 die Voraussetzungen zur Rückstellung des Zählerstandes erfüllen, wird vom Decodierer DCOOl mit einem

ίο

1-Signal die Erzeugung des Rückstellsignais r=\ und würde den Inhalt der Zellen R 3, R 4, R 5 auf den verhindert, so daß das Wort 001 zur Zeit (=19 in die Anfangszählerstand 000 zurücksetzen, was zur Folge Zellen R 3, R 4, R 5 übernommen wird. Damit vollzieht
sich der Zählvorgang in genau der gleichen Weise wie
gemäß den Tabellen 1 und 2, so daß auch in diesem Fall

hätte, daß das Wort 100 am Ausgang des Addierers AD nicht zur Zeit ί = 26, sondern erst zur Zeit / = 28 anliegen würde. Ohne Wirksamkeit des Decodiereis DCOOl

zur Zeit / = 26 der zentrale Takt TZ=\ abgegeben wird. würde somit der Impuls des zentralen Taktes Tz zu Wäre der Decodierer DCOOl nicht vorgesehen, dann einem späteren Zeitpunkt erzeugt werden, wäre zur Zeit /=19 das Rücksetzsignal /·= 1 wirksam

Tabelle 3

ί	7	Rl	Λ2	R3	A4	RS	51	52	53	54	55	A 1	A2	A3	r	Tz	DCOO=I
8	0.	0	1	0	1
9						0	0	1	0	1	1	1	0	0	0
10	0	0	1	1	0
13						0	0	1	1	0	1	1	1	0	0
14	0	0	1	1	1
15						0	0	1	1	1	0	0	0	0	0
16	1	p_	0	0	0
19						1	0	0	0	0	0	0	1	0	0
20	1	1	0	0	1
21						1	1	0	0	1	0	1	0	0	0
22	1	1	0	1	0
25						1	1	0	1	0	0	1	1	0
26	1	1	0	1	1
27						1	1	0	1	1	1	0	0	0	1
28	0	1	1	0	0
31						1	1	1	0	0	1	0	1	0
32	0	1	1	0	1
					0	1	1	0	1	1	1	0	0

Das Taktsignal Π/2 wird im Normalfall erzeugt, wobei der Zähler derart hochgezählt wird, daß der Impuls des zentralen Taktes Tz zur Zeit i=26 in der Bitmitte des Datensignals D1 liegt. Ohne Verwendung der beiden Decodierer DCOOl und DClIl würde nur dann ein Impuls des zentralen Taktes Tz zur gleichen Zeit r=26 entstehen, wenn der Binärwertwechsel des Taktsignals Ti/2 frühestens kurz nach der Zeit i=9 und spätestens kurz vor der Zeit /=13 auftreten würde. Der Binärwertwechsel dürfte somit nur im relativ kleinen Intervall dl auftreten. Die Decodierer DCOOl bzw. DClIl sprechen auf diejenigen Zählerstände 001 bzw. 111 an, die dem Anfangszählerstand folgen bzw. vorangehen. Auf diese Weise wird erreicht, daß der Binärwertwechsel innerhalb des größeren Intervalls d2 auftreten darf — nämlich kurz nach der Zeit f=7 und kurz vor der Zeit i= 15 — um einen Impuls des zentralen Taktes Tz immer zum gleichen Zeitpunkt /=26 zu erzeugen.

Die Wirkungsweise der Schaltungsanordnung gemäß F i g. 2 wurde bisher unter der Annahme beschrieben, daß nur zwei Datenquellen, nur zwei Kanäle, nur zwei Kanaltakte Tl, T2 und nur zwei Datensignale Dl, D 2 verfügbar sind. Im allgemeinen Fall mit η Datenquellen, Kanälen, Kanaltakten und Datensignalen ist ein Speicher SP vorgesehen, der pro Datenquelle je einen Wortspeicher 5t, 52, 53, 54, 55 besitzt, der mit den Eingabeadressen EA adressiert ist Zur Signalisierung der Binärwertwechsel sind Binärwertwechseldiskriminatoren erforderlich, die aus den jeweils adressierten Zellen 51,52 und aus den Zellen Rl, R2 des Registers R gebildet werden. Mit Hilfe dieser Binärwertwechseldiskriminatoren werden die betreffenden Kanaltakte während der Dauer der zugeordneten Bits insgesamt m-mal abgetastet Bei vorliegendem Ausführungsbeisoiel wird mit m=8 bei einer Bitdauer von 24 Zeiteinheiten des Datensignals Dl etwa beginnend ab dem Zeitpunkt 6 bis zum Zeitpunkt 30 der Multiplextakt Tm insgesamt m=8mal zu den Zeiten 7,9,13,15, 19, 21, 25, 27 abgetastet. Das gleiche gilt auch für alle übrigen oberhalb des Signals Tn angeschriebenen Zeiten. Die Bitdauer des Datensignals D 2 beträgt, wie bereits erwähnt, 48 Zeiteinheiten. Auch in diesem Fall wird der Multiplextakt Tm insgesamt achtmal abgetastet. Beispielsweise sind ab dem Zeitpunkt 9 bis zum Zeitpunkt 33 vier Abtastungen in F i g. 3 zu den Zeitpunkten 11,17, 23,29 dargestellt. Die aus dem Addierer ADund aus den Zellen R 3, R 4, R 5, 53, 54, 55 gebildeten Zähler können somit ebenso viele verschiedene Zählerstände einnehmen, wie Abtastungen des Multiplextaktes Tm pro Bitdauer des betreffenden Datensignals vorgenommen werden.
Den Binärwertwechseldiskriminatoren wird der MuI-tiplextakt Tm zugeführt und nach dem Auftreten eines Multiplextakt-Binärwertwechsels wird das Rücksetzsignal r= 1 abgegeben, wobei prinzipiell die Decodierer DCOOl und DClIl nicht erforderlich sind und die Rücksetzungen bei allen Zählerständen vorgenommen werden. Die jeweils adressierten Speicherzellen 53,54, 55 des Wortspeichers, ferner die Zellen A3, A4 des Registers R und der Addierer AD bilden pro Adresse je einen Zähler, deren Zählerstände mit dem Rücksetzsignal r= 1 auf einen Anfangszählerstand 000 zurückge- setzt werden und die bei Erreichen eines vorgegebenen Zählerstandes einen Impuls des zentralen Taktes Tz abgeben. Es ist zweckmäßig, den vorgegebenen Zählerstand derart festzulegen, daß der Impuls des zentralen Taktes Tz in die Bitmitte des entsprechenden Datensignals fällt Im vorliegenden Fall wurde gemäß F i g. 3 der Impuls des zentralen Taktes bei Erreichen des vorgegebenen Zählerabstandes 100 ausgelöst, so daß er in die Bitmitte des Datensignals D1 fällt

ί2

Das Glied NOR erfüllt insofern eine Doppelfunktion, als es einerseits zur Erzeugung des Rücksetzsignals r= I dient und andererseits zusammen mit den Decoaiei ern DCOOl und DClIl ein Bestandteil einer Sperrschaltungsanordnung ist, welche die Erzeugung des ^perrsignals r— 1 immer dann verhindert, wenn na^h einem Binärwertwechsel Zählerstände auftreten, die dem Anfangszählerstand 000 vorangehen oder diesem Anfangszählerstand unmittelbar folgen.

Fig. 4 zeigt ein Ausführungsbeispiel der in F i g. 1 scpematisch cuigesieiiien "zentralen D⁵UtM vCiii;"beitungseinrichtung ZDV. Fig.5 zeigt einige Signale, die im Zusammenhang mit dieser zentralen Datenverarbeiti'ngscinrichtung eine Rolle spk-len, wobei im Vergleich zur Fig. 3 ein größerer Maßstab gewählt wurde. Dies zeigt bereits der Kanaltakt Π, dessen Flanken zu den Zeiten !2, 24, 36,48, 60, 72, 84, 96 und 108 auftreten. Die Flanken des dazugehörigen Datensignals Dl treten etwa zu den Zeitpunkten 12, 36. 60, 874 und 108 auf. Durch die Zeitpunkte 12, 36, 60, 84, 108 ist somit ein Bitraster gegeben, innerhalb dessen die einzelnen Bits des Datensignals D1 auftreten sollen, aber nicht unbedingt müssen. Die Flanken des Kanallaktes T2 treten zu den Zeiten 14, 38, 62, 86, 110 auf. Die Flanken des zugehörigen Datensignals D 2 treten ungefähr zu den Zeiten 14, 62, 110 auf, durch die das zugehörige Bitraster markiert ist. Es ist ersichtlich, daß sich die beiden Bitraster bezüglich der Datensignale D1 und D 2 nicht decken und phasenmäßig gegeneinder verschoben sind. Zu den Zeiten 26, 50, 74, 98 treten Impulse des zentralen Taktes Tz auf, die sich auf den Kanaltakt Ti beziehen. Die Impulse des zentralen Taktes Tz zu den Zeitpunkten 42 und 90 beziehen sich auf den Kanaltakt 72.

Die in F i g. 4 dargestellte Schaltstufe SWEbesteht im wesentlichen aus einem Schalter, der mit Hilfe der Eingabeadressen gesteuert wird und der den zentralen Takt Tz zeitlich nacheinander den Kippstufen K1, K 2 ... K η zuführt. Es sind ebenso viele kippstufen vorgesehen wie Datenquellen und Kanaltakte. Allen Kippstufen K 1 bis K η wird das Multiplex-Datensignal

■> D m zugeführt, das in F i g. 3 unten dargestellt ist. Dieses Multiplex-Datcnsignal Dm signalisiert während der Dauer der Eingabeadresse EA 1 die Β:::.1η·. crte des Datensignals D1 und während der Dauer der Eingabeadresse EA 1 <Jii. Rinärwerte des Datensignals

ίο D 2. Die Kippstufen K\ bis Kn werden durch die Impulse des zentralen Taktes Tz aktiviert und 'ibcrr.chmen dann den jeweiligen Binärwort des Multiplex-Datensignals Dm. Beispielsweise gibt die Kippstufe K 1 das in F i g. 5 mit gleichem Bezugszeichen

ii bezeichnete Signal Ki ab, welches zeigt, daß zuin Zeitpunkt 26 der 1-Wert des Signals Dm übernommen und bis zum Zeitpunkt 50 gespeichert wird. In ähnlicher Weise übernimmt die Kippstufe K 2 zum Zeitpunkt 42 einen Binärwert des Signals D m.

Die Schaltstufe SWA wird mit Hilfe der Ausgangsadressen AA derart gesteuert, daß jeweils ein Ausgang der Kippstufen KX bis Kn mit dem Ausgang der Schaltstufe SWA leitend verbunden ist und über diesen Ausgang das zentrale Datensignal D ζ abgegeben wird, das in F i g. 5 unten dargestellt ist. Die Ausgangsadresse AA 1 ist bei diesem Ausführungsbeispiel ab der Zeit 32 bis zur Zeit 80 und dann wieder ab der Zeit 104 eingestellt. Während der Dauer dieser Ausgangsadresse AA 1 wird das Signal K1 über den Ausgang der Schaltstufe SWA abgegeben, wogegen während der Dauer der Ausgangsadresse AA 2 das Signal K 2 über den Ausgang der Schaltstufe SWA abgegeben wird. Die Ausgangsadressen AA entsprechen drei Zeitschlitzen, von denen zwei Zeitschlitze mit Signalanteilen des Signals K 1 und von denen ein Zeitschlitz jeweils mit Signalanteilen des Signals K 2 belegt sind.

Hierzu 3 Blatt Zeichnungen

Claims (4)

Patentansprüche:

1. Schaltungsanordnung zur Erzeugung eines zentralen Taktes in Abhängigkeit von kanalindividueilen, mehreren Datenquellen und Datensignalen zugeordneten Kanaldaten in einem Synchron-Zeitmultiplexnetz mit einem Eingabeadressengeber und einem Taktgeber, dessen Taktsignale den Eingabeadressengeber steuern, dadurch gekennzeichnet, daß der Eingabeadressengeber (EAG) während der Dauer der einzelnen Bits der Datensignale (Dl, D2 ... D/7^ mehrmals Eingabeadressen (EA) erzeugt, daß die Kanaltakte (Ti, T2...Tn) einem Multiplexer (MUX) zugeführt sind, der mit den Eingabeadressen (EA) gesteuert ist und der einen Multiplextakt (Tm) abgibt, daß ein Speicher (SP) vorgesehen ist, der pro Datenquelle (DQ 1 bis DQ n) je einen mit den Eingabeadressen (EA) adressierten Wortspeicher (S 1, 52, S3, 54, SS) besitzt, daß je zwei Zellen (Si, 52) der adressierten Wortspeicher und zwei Zellen (Ri, R 2) eines Registers (R)TeWe eines Binärwertwechseldiskriminators sind, dem der Multiplextakt (Tm) zugeführt ist, mit Hilfe dessen der Multiplextakt (Tm) während der Dauer der einzelnen Bits /n-mal abgetastet wird und der nach dem Auftreten eines Multiplextakt-Binärwertwechsels ein Rücksetzsignal (r = 1) abgibt und daß weitere Zellen (S3, 54, 55) der adressierten Wortspeicher, einige Zellen (A 3, A4, A5) eines Addierers (AD) und einige weitere Zellen (R 3, R 4, R 5) des Registers (R) einen Zähler bilden, der pro Bit der Datensignale (Di, D2... Dn) je m Zählerstände einnimmt, dessen Zählerabstand mit dem Rücksetzsignal (V= 1) auf einen Anfangszählerstand (000) zurückgesetzt wird und der bei Erreichen eines vorgegebenen Zählerstandes (100) einen Impuls des zentralen Taktes (Tz) abgibt (F i g. 1 bis 3).

2. Schaltungsanordnung nach Anspruch 1, dadurch 4η gekennzeichnet, daß zwei Decodierer (DCOOl, DClIl) vorgesehen sind, die auf diejenigen Zählerstände (001 bzw. 111) ansprechen, die dem Anfangszählerstand (000) folgen bzw. vorangehen, und daß die Ausgangssignale der Decodierer (DCOOl, DClIl) die Rücksetzung des Zählers auf den Anfangszählerstand (000) verhindern (F i g. 2).

3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß ein weiterer Decodierer (DClOO) vorgesehen ist, der auf einen mittleren Zählerstand (100) zwischen dem Anfangszählerstand (000) und dem Endzählerstand (111) anspricht und der über seinen Ausgang den zentralen Takt (Tz) abgibt (F ig. 2).

4. Schaltungsanordnung nach Anspruch 1 und 2, dadurch gekennzeichnet, daß eine Logikschaltung (IN, NOR) vorgesehen ist, der eingangs die Ausgangssignale der beiden Speicherzellen (51,52) und der beiden Decodierer (DCOOl, DClIl) zugeführt sind und deren Ausgangssignal als bo Rücksetzsignal (r=l) dem Zähler zugeführt ist (Fig. 2).