DE3036673A1 - Verfahren zum ausgleich von wortlaufzeiten und laufzeitschwankungen bei der wortweisen verschachtelung synchroner pcm-signale - Google Patents

Description

• Verfahren zum Ausgleich von Wortlaufzeiten und Laufzeit-
• schwankungen bei der wortweisen Verschachtelung synchroner l'CM-Signale Die Erfindung betrifft ein Verfahren zum Ausgleich von Wortlaufzeiten und Laufzeitschwaiilcungen gemäß dem Oberbegriff des Hauptanspruches.
• Mit solchen Verfahren wird das Zusammenhalten der zeitlich zusammengehörigen 8-bit-Wörter von der unteren bis zur oberen Hierarchiestufe bezweckt.
• Durch die DE-OS 28 14 351 ist ein Zeitrahmen für ein Multiplexsystem dritter Ordnung für Übertragungs- und Vermittlungsaufgaben mit 8-bitweiser Verschachtelung bekannt.
• Wenn dieses Multiplexsystem nur übertragungstechnische Aufgaben erfüllen soll, ist es nicht notwendig, die von den Multiplexleitungen kommenden Informationen (8-bit-Wörter) vor einer Verschachtelung zu sortieren, vielmehr könnten diese Informationen 8-bitweise in der Reihenfolge verschachtelt werden, wie sie von den vier Multiplexleitungen auflaufen.
• Bs ist bei dem in der DE-OS 28 14 351 angegebenen Multiplexsystem von Nachteil, daß die zeitlich zusammengehörigen 8-bit-Wörter von der unteren bis zur oberen Hierarchiestufe nicht zusammengehalten sind. Die von den Multiplexleitungen eintreffenden Informationen (8-bit-Wörter) haben unterschiedliche Laufzeitschwankungen und zeitliche Wortgrenzenverschiebungen in Bezug auf den Multiplexrahmen.
• Jvcr B'rfinsJunzr liegt die Aufgabe zugrunde, die auf den Übertragungsleitungen entstehenden Wortlaufzeiten und Laufzeitschwanlcungen zu eliminieren und die zeitlichen Wortgrenzenverschiebungen zum Multiplexrahmen in eine für die Verschachtelung optimale Lage zu bringen. Weiterhin werden die Informationen bei einem hinsichtlich der Synchronworte fehlerhaften Tnformationsstrom gesperrt.
• Diese Aufgabe wird durch die im Hauptanspruch gekennzeichnete Erfindung gelöst.
• Eine weitere Ausgestaltung der Erfindung besteht darin, daß der Laufzeitausgleicher aus zwei First-In/First-Out-Bausteinen besteht.
• Der mit der Erfindung erzielbare Vorteil besteht insbesondere darin, daß ein Zusammenhalten der zeitlich zusammengehörigen 8-bit-Wörter von der unteren bis zur oberen Hierarchiestufe ermöglicht ist.
• Die Erfindung wird anhand der Fig. 1 und Fig. 2 näher beschrieben.
• Es zeigen Fig. 1 Blockschaltbild des Laufzeitschwankungsausgleichers, des Wortgrenzenausgleichers und der Synchronisationseinrichtung Fig. 2 das zum Blockschaltbild nach Fig. 1 geh(jrend(? Zei tdiagramm Fig. 1 zeigt das Blockschaltbild des Laufzeitscliwankungsausgleichers 3, des Wortgrenzenausgleichers 4 und der Synchronisationseinrichtung 5.
• Die charakteristischen Parameter der Ubertragungsleitungen sind periodisch veränderlich und relativ zu ihren Anfangswerten bei Ubertragungsbeginn verschiebbar. Daraus ergibt sich eine veränderliche Phasenverschiebung. Eine fehlerfreie wortweise Verschachtelung von Informationsflüssen ist aber nur dann möglich, wenn diese Phasenverschiebungen bzw. Laufzeitschwankungen vor der wortweisen Verschachtelung beseitigt werden. Diese erfolgt erfindungsgemäß im Laufzeitschwankungsausgleicher 3.
• Die von der Zeitung kommenden und mit Laufzeitschwanzungen benafteten Signale ILN werden mit dem Leitungstakt rILN bitweise seriell in den Laufzeitschwankungsausgloicher 3 eingeschrieben und vom Zentraltakt Tz ausgelesen. Der Laufzeitschwankungsausgleicher 3 besteht vorzugsweise aus zwei Birst-In/First-Out-Bausteinen 1, 2.
• Diese First-In/First-Out-Bausteine 1, 2 sind 1 16-bit-Pufferspeicher. Sie bestehen aus einer Schreibvorrichtung, einem Speichersystem und einer Lesevorrichtung.
• Die Signale ILN werden bitweise in die Speicherzellen eingeschrieben, in dem die Schreibvorrichtung der beiden First-In/First-Out-Bausteine 1, 2 mit Hilfe eines Zählers sechzehn Taktphasen vom Leitungstakt TLN bildet.
• Die bitweise Auslesung der Signale ILN erfolgt durch Bildung von 16 Taktphasen vom Zentraltakt Tz in der Lesevorrichtung. Es muß verhindert werden, daß die Signale ILN gleichzeitig ein- und ausgelesen werden.
• Dies ist dadurch gewährleistet, daß beim Einschalten die Speicherinhalte der beiden Pirst-In/First-Out-Bausteine 1, 2 gelöscht werden. Mit Lesen kann erst begonnen werden, wenn der jeweilige First-In/Pirst-Out-Baustein 1 oder 2 mit in bits aufgeteilten Signalen gefüllt ist.
• Digitale integrierte Netze müssen bis zur dritten Hierarchieebene synchron betrieben werden, sofern sie 34 Mbit/s-Zeitvielfachvermittlungen beinhalten und eine wortweise Übertragung der Signale angewendet werden soll. Die Signale der unteren Hierarchieebene (PCM-Grundsystem) sind wortweise verschachtelt. Es ist auch für die zweite und dritte Hierarchieebene eine wortweise Verschachtelung der Signale dann vorteilhaft, wenn Zeitvielfachvermittlungstechnik zum Einsatz kommt. Durch die wortweise Verschachtelung in der zweiten und dritten Hierarchieebene wird auch die Abzweigtechnik vereinfacht, Die von den Multiplexleitungen ankommenden Signale ILN haben entsprechend der Leitungslänge auf den zentralen Worttakt bezogen unterschiedliche Laufzeiten. Da die wortweise Verschachtelung erhalten bleiben soll, muß ein automatischer Wortgrenzenausgleicher 4 (Fig. 1) vor jeden Nultiplexeingang geschaltet werden. Dieser Wortgrenzenausgleicher 4 verzögert automatisch das einlaufende Signal II so, daß die Laufzeitunterschiede#x verschwinden (Fig, 2). #x kann zwischen einem und acht bits liegen.
• Die Funktion des Wortgrenzenausgleichers 4 wird anhand der beiden Figuren beschrieben. Das Signal 11 (Zeile 6 in Fig. 2) wird vom Laufzeitschwankungsausgleicher 3 kommend in ein 8-stufiges Schieberegister 6 eingeschrieben. Sobald das Synchronwort SW (Zeile 2 in Fig. 2) des jeweils von der Leitung kommenden bit-Stromes erkannt ist, wird der Zähler 7 gelöscht und der Speicher 8 an seinem Ausgang Q (Zeile 3 in Fig. 9) positiv. der Zähler 7 wird dann durch ein Tor 9 in der Zeit #x hochgezählt (Zeile 4 in Fig. 2). Der nächste vom Zentraltakt Tz abgeleite-te zentrale Worttakt Tz/8 (Zeile 1 in Fig. 2) sperrt den Speicher 8 und bewirkt, daß der Ausgang Q dieses Speichers 8 negativ wird. Der Zählw?rt, der nach Ablauf der Zeit#x im Zähler 7 steht, markiert einen Datenselelrtor 10, so daß am jeweiligen Ausgang dieses Datenselektors 10 ein "L" steht. Dieser auf "L" gelegte jeweilige Ausgang des Datenselektors 10 bewirkt ein Durchschalten des jeweils entsprechenden Und-Gatters in einer aus acht Und-Gattern bestehenden Gatterschaltung 11. Somit wird das entsprechende Signal I1 der jeweiligen Schieberegisterzelle des Schieberegisters 6 über die Gatter-Schaltung 11 als um die Zeit?'x verzögertes Signal I2 (Zeile 7 in Fig. 2) an die Synchronisationseinrichtung 5 angelegt. Durch die Einschaltlöschung BS (in Fig. 1 nicht dargestellt) wird der inverse Ausgang Q eines Speichers 12 positiv.
• Beim ersten Durchlauf (Suchlauf des Wortgrenzenausgleichers 4) fehlt während der Zeit tx das Signal 12 (Zeile 7 in Fig. 2). Gleichzeitig mit der Sperrung den Speicher.' S wird der Speicher 12 am inversen Ausgang Q negativ und damit werden die als nächste erkannten Synchronwörter SW durch Tor 16 gesperrt. Der Zählerinhalt des Zählers 7 bleibt solange auf dem vorher eingestellten Wert, wie der inverse Ausgang Q des Speichers 12 negativ ist.
• Bei fehlerhaftem Synchronismus wird durch die Synchronisationseinrichtung 5 verhindert, daß der Multiplexer Signale erhält. Durch die Synchronisationseinrichtung 5 wird bei fehlerhaftem Synchronismus das Signal I2' gesperrt und der Ausgang Q des Speichers 12 durch einen durch Differenzierung den Inhaltswechsels (# auf L) der ersten Zelle des rechts-links-Schieberegisters 13 gebildeten Impuls x' positiv.
• Im folgenden wird die Wirkungsweise der Synchronisationseinrichtung 5 näher erläutert.
• Sobald ein erstes Synchronwort SW erkannt ist, wird in das dreizellige rechts-links-Schieberegister 13 eine eingelesen (Zeile 5 in Fig. 2). Sobald unmittelbar hintereinander drei Synchronworte SW als richtig erkannt sind, wird durch einen durch Differenzierung des Inhaltswechsels (von L auf ) der dritten Zelle des rechts-links-Schieberegisters 13 gebildeten Irnpuls III der Ausgang Q des Speichers 14 positiv und das Signal I2 kann die Synchronisationseinrichtung 5 als synchronisiertes Signal I2' über einen Und-Gatter 15 als Signalstrom für die Vermittlung bzw. das wortweise Multiplexsystem verlassen. Wenn eines der maximal drei Synchronworte SW nicht richtig erkannt wird, wird der Impuls x' von dem rechts-links-Schieberegister 13 auf den Speicher 14 gegeben, somit der Ausgang Q des Sp 14 negativ und das Gatter 15 gesperrt. Es erfolgt ein neuer Suchlauf. Ist Synchronismus hergestellt und damit das Signal 12' freigegeben, können bis zu zwei fehlerhafte Synchronworte SW eintreffen, ohne daß der Synchronismus verloren geht. Nach dem dritten fehlerhaften Synchronwort SW werden die Speicher 12 und 14 durch den Impuls x' gelöscht, so daß die Suchlaufphase erneut beginnt.

Claims (2)

1. Verfahren zum Ausgleich von Wortlaufzeiten und Laufzeitschwankungen bei der wortweisen Verschachtelung synchroner PCM-Signale 1. Verfahren zum Ausgleich von Wortlaufzeiten und Laufzeitschwankungen zur Sicherung der wortweisen Verschachtelung von synchronen PCM-Signalen der zweiten Ordnung der digitalen hierarchie zu Ausgangbiteraten der dritten Ordnung der digitalen Hierarchie, d a d u r c h g e k e n n z e i c h n e t , d a ß die Eliminierung der durch die Übertragungsleitung bedingten Laufzeitschwankungen durch einen Laufzeitschwankungsausgleicher (3) erfolgt, daß eine Beseitigung der zeitlichen Wortgrenzenverschiebungen in Bezug auf den Multiplexrahmen durch einen sich automatisch einstellenden Wortgrenzenausg] eicher (4) erfolgt und daß eine Synchronisationseinrichtung (5) den Signal strom dann sperrt, wenn der Synchronismus der Eingangssignale verloren geht.
2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Laufzeitschwankungsausgleicher (3) aus zwei rirst-In/First-Out-Bausteinen (1,2) besteht.