DE2527481A1

DE2527481A1 - Rahmenaufbau fuer einen nichthierarchischen multiplexer

Info

Publication number: DE2527481A1
Application number: DE19752527481
Authority: DE
Inventors: Ulf Dipl Ing Assmus
Original assignee: ALLGEMEINE ELEKTRIZITAETS-GESELLSCHAFT AEG-TELEFUNKEN; Tekade Felten and Guilleaume Fernmeldeanlagen GmbH; AEG Telefunken AG
Current assignee: AEG AG
Priority date: 1975-06-20
Filing date: 1975-06-20
Publication date: 1976-12-30
Also published as: DE2527481C3; DE2527481B2

Description

Rahmenaufbau für einen niahthierarchischen Multiplexer Bisher bekannt gewordene Vorschläge für Multiplexsysteme höherer Ordnung, die digitale Informationen im Zeitmultiplex zu Informationsflüssen höherer Geschwindigkeit zusammenfassen, gehen im allgemeinen davon aus, daß n gleichartige Untersysteme Eingangsinformationen liefern. Entaprechend sind die Rahmenstrukturen der Multiplexsysteme so gewählt, daß eine einwandfreie und hinreichend schnelle Synchronisierung des Demultiplexers gewahrleistet ist und im Multiplexer, falls notwendig, eine Taktanpassung vorgenommen werden kann. (Geißlers Zur Planung einer PCM-System-Hierarchie, NTZ-Report 8* Bartel, Aßmus, Hessenmüller: Eine Studie über Aufbausysteme für digitale Nachrichtentbertragung, NTZ 6, 1971; CCIT?-Empfehlung G 742).
Pur Multiplexsysteme niederer Geschwindigkeit, z.B. Datenmultiplexer für eine Ausgangsbitrate von 64 kbit/s, existieren Vorschläge für eine Rahmenstruktur, die die Multiplexbildung bei Informationen unterschiedlicher Goschwindigkeit zuläßt. Hierbei sind jedoch zwei Voraussetzungen zu erfüllen 1. Die Taktfrequenzen der Untersysteme ergeben sich durch Teilung aus den Jeweils höheren Taktfrequenzen (z.B. Untersysteme mit Bitraten von 600 bit/s; 2,4 kbit/s;, 9,6 kbit/s; 48 kbit/s). Die Multiplexfaktoren wären entsprechend 80, 20, 5, 1; die Differenz von 48 kbit/ zu 64 kbit/s ist mit Zu8atzinformationen aufzufüllen.
2. Die Untersysteme werden asynchron zueinander und synchron zum Multiplexsystem betrieben.
Für dieaen Multiplexer ist eine gemischte Beschaltung, z.B.
2 x 9,6 kbit/s, 8 x 2,4 kbit/s; 16 x 600 bit/s, zulässig.
(Pflichtenheft der DBP, Multiplexeinrichtung " 1000-A-Einr", OOITT-Beiträge: England, Skandinavien; CCITT-Empfehlung X 50) Die vorliegende Erfindung hat die Aufgabe, einen Rahmenaufbau anzugeben, mit dessen Hilfe ein Multiplexsystem Informationsfltisse unterschiedlicher Geschwindigkeit verarbeiten kann, wenn diese Informationsflüsse plesiochron zueinander und zum Multiplexsystem sind und sich die Bitraten nicht durch Teilung aus den höheren Bitraten ergeben.
Die Erfindung betrifft also einen Rahmenaufbau für einen nichthierarohischen Multiplexer zur Vereinigung von plesiochron betriebenen digitalen Zeitmultiplex-Untersystemen mit unterschiedlicher, nicht durch Teilung voneinander ableitbarer Bitrate.
Der Rahmenaufbau nach der Erfindung ist dadurch gekennzeichnet, daß unabhängig von der Bitrate der Untersysteme der Abstand zwischen zwei Synchronworten mit Jeweils 16 Bit stets 8 k Bit beträgt, wobei in der Mitte des so gebildeten Rahmens nach 4 . k Bit ein Zeitkanal von 8 Bit zum Erkennen der Taktanpassungsinformation von maximal zwei Untersystemen mit vergleichsweise hoher Bitrate freigehalten ist Bei Beschaltung mit Untersystemen unterschiedlicher und/oder niedriger Bitrate sind zusätzlich in äquidistanten Abständen von Je k Bit 6 weitere Zeitkanäle mit Je nach der Anzahl der zu vereinigenden Untersysteme unterschiedlicher Bit zahl vorgesehen.
Wählt man die Ausgangsbitrate zu 69,312 MBit/s und k = 568 Bit, so können entweder 8 Untersysteme mit Jeweils 8,448 MBit/s, oder 4 Untersysteme mit 8,448 MBit/s und ein Untersystem mit 34,368 MBit/s, oder 2 Untersysteme mit jeweils 34,268 LTBit/s, zu einem sekundären Zeitmultiplexsystem vereinigt werden.
Als Ausführungsbeispiel wird deshalb ein Multiplexer beschrieben, der bei einer Auagangebitrate von 69,312 ABit/s Informationeflüsse von 8,448 MBit/s und 34,368 MBit/s, auoh bei gemischter Beschaltung, verarbeiten kann. Außerdem ist wegen des plesiochronen Betriebes der Untersysteme eine positive Taktanpasung möglich.
Für diesen Multiplexer sind zweckmäßig ein zentraler Teil, bestehend aus Taktgenerator, Rahmenerzeugung und Zusammenfaesungund zwei dezentrale Teile, bestehend aus je einem Untermultiplexer, Je einer Schaltung zur Taktanpassung, Je einer Auswahischaltung, Je einem Zwischenspeicher und Je einem Codierer vorgesehen. Je nach der Bitrate der an den Eingängen anstehenden Informationsflüsse werden die dezentralen Teile teilweise oder vollständig ausgenutzt.
Der erfindungsgemäße Rahmenaufbau erlaubt damit eine unter Umständen günstigere Ausnutzung von Übertragungsstrecken, als es bei der Benutzung von Multiplexsystemen aus der Systemhierarchie möglich wäre.
Im Folgenden wird anhand von 4 Piguren und einer Tabelle die Erfindung erläutert.
Fig. 1 zeigt das Blockschaltbild des Multiplexers.
Fig. 2 zeigt den Rahmenaufbau für die Beschaltung mit 8 x 8,448 MBit/s.
Fig. 3 zeigt den Rahmenaufbau für die Beschaltung mit 4 x 8,448 WBit/s, 1 x 34,368 MBit/s.
Fig. 4 zeigt den Rahmenaufbau für die Beschaltung mit 2 x 34,368 MBit/e.
Der Multiplexer besteht gemäß Fig. 1 aue dem zentralen Teil: Taktgenerator (Oez), Rahmenerzeugung (RA) und Zueammenfassung (Z). Von der Rahmenerzeugung RA werden durch die Auswahlechaltung (A) als notwendig zur Rahmenbildung erkannte Steuerimpulse an die Codierer (COD) abgegeben. An bestimmten Stellen des Rahmens werden hierdurch Codewort.
zur Rahmensynchronisierung und Taktanpassung eingefügt.
Die zu verarbeitenden Informationen werden zunächst in einem Untermultiplexer M zeitlich verschachtelt, falls es sich um Informationsflüsse von 8,448 MBit/s handelt, Der Informationsfluß >3 ergibt sich dabei aus der Summe der angebotenen Informationsflüsse 1 und der benötigten Zusatzkapazität z zur Rahmenbildung und Takt anpassung zu #3 = n . #1 +1/2 #Z Im Ausführungsbeispiel beträgt dieser Wert #3 = 34,656 MBit/s mit #1=8,448 MBit/s und n = 4.
Soll statt der vier Informationaflasse 1 ein Informationsfluß von #2 = 34,368 MBit/s verarbeitet werden, wird statt des Untermultiplexers M nur eine Schaltung zur Taktanpassung TA benötigt, die ebenfalls einen Informationsfluß #3 an die Auswahlschaltung A abgibt.
Die Informationen am Ausgang der Auswahlechaltung A werden in einem Speicher Sp zwischengespeichert, um die von dem Codierer COD gelieferten Zusatzinformationen in den Informationfluß einzufügen.
Das Ausführungsbeispiel gemäß Fig. 1 enthält die bisher beschriebenen dezentralen Teile der Schaltung doppelt, um entweder 8 x #1 oder 4 x #1 und 1 x #2 oder 2 x #2 verarbeiten zu können. Der Informationsfluß #4 am Ausgang des Multiplexers ergibt sich in Jedem Fall aus der Zusammenfassung der beiden Informationsflüsse #3 in der Zusammenfassungsschaltung Z zu 914 =2 x In den Figuren Fig. 2 bis Fig. 4 sind die für die oben angegebenen Multiplexfaktoren notwendigen Rahmenstrukturen angegeben. Die Fig. 2 zeigt die Rahmenstruktur für die Beschaltung mit 8 Eingangssystemen, die Je einen Informationsfluß 1 liefern. Am Anfang des Rahmens steht ein 16 bit Wort F zur Rahmensynohronisierung. Danach folgen (k-16) bit Information. Die Taktanpassungsinformation ist in den folgenden 8 bit Kanälen S1 bis 53 verteilt angeordnet. Zwischen den Kanälen S1 bis 53 sowie zwischen S3 und S bzw. S und K und zwischen den Kanälen K von Je 8 bit sind Je (k-8) Informationebit angeordnet. Im Rahmen ergeben sich also Abschnitte von Je k bit, bestehend aus Informations- und Zusatzbits. Die Kanäle K sind dabei freie Kanäle bei Ver arbeitung der Informationsflüsse #1, während der mit S bezeichnete Kanal zur Ubermittelung der Taktanpassungsin formation zum Demultiplexer bei Beschaltung des Einganges mit einem System, das den Informationsfluß 2 liefert, freigehalten wird.
Der in Fig. 3 dargestellte Rahmen wird bei einer Eingangsbeschaltung mit 4 x #1 und 1 x 2 benötigt. Die Kanäle F und S bleiben dabei erhalten. lediglich die Kanäle und 53 und K werden gegenüber dem Rahmen der Pig. 2 auf Je 4 bit verkürzt. Der Rahmen läßt sich ebenfalls, wie der vorher besahriebene, in Abschnitte zu Je k bit unterteilen.
In der Fig. 4 ist der Rahmen bei Beschaltung mit 2 x 912 angegeben. Die Kanäle S1 bis S3 und K der Fig. 2 und Fig 3 entfallen hier. Die Information zur Taktanpassung für beide Eingangssysteme wird mit Je 3 bit im Kanal S übertragen. Die beiden freien Bits können z.B. dafür genutzt werden, dem Demultiplexer kodiert die Jeweilige Eingangsbeschaltung des Multiplexers mitzuteilen. Der Rahmen ist in zwei Abschnitte mit Jeweils 4 . k bit ein geteilt.
Die Rahmenlänge ist, wie in den Figuren 2 bis 4 dargestellt, für alle Möglichkeiten der Eingangebeschaltung konstant. Der Abstand zwischen zwei Synchronworten F beträgt in Jedem Fall R = 8 . k bit, so daß die im Demultiplexer notwendige Schaltung zur Rahmensynchronisierung, unabhangig von der Beschaltung, für alle angegebenen Rahmen benutzt werden kann.
Lediglich die Teile der Schaltung zur Erkennung der Taktanpasaungsinformationen sind der Jeweiligen Rahmenstruktur anzupassen. Dieser Umstand bedeutet aber keinesfalls, daß im Demultiplexer ein wesentlich größerer Schaltungsaufwand gegenüber einem Gerät aus der digitalen Multiplexhierarchie notwendig wird, Weitere Möglichkeiten der Eingangsbeschaltung als die in dem Ausführungebeispiel angegebenen ergeben sich, wenn entweder die Ausgangsbitrate erhöht wird oder wenn am Ein-.gang andere Bitraten (z.B. ca. 2 Mbit/s bzw. ca. 17 MBit/s zugelassen werden. Für das Ausführungsbeiapiel sind lediglich die in der folgenden Tabelle noohmals angegebenen Beschaltungen mit m = Multiplexfaktor möglich:

#1, #2 m #4

8,448 MBit/s 8

8,448 4

34,368 MBit/s 1 69,312

MBit/s

34,368 tBit/a 2

Claims

Patentansprüche 1. Rahmenaufbau für einen nichthierarchischen Multiplexer zur Vereinigung von plesiochron betriebenen, digitalen Zeitmultiplex-Untersystemen mit unterschiedlicher, nicht dadurch Teilung voneinander ableitbarer Bitrate, d a d u r ¢ h g e k e n n z e i c h n e t, daß unabhängig von der Bitrate der Untersysteme aer Abstand zwischen zwei Synchronworten (F) mit Jeweils 16 Bit stets 8 k Bit betragt, wobei in der Mitte des so gebildeten Rahmens nach 4 . k Bit ein Zeitkanal (s) von 8 Bit zum Erkennen der Taktanpassungsinformation von maximal zwei Untersystemen mit vergleichsweise hoher Bitrate freigehalten ist, und bei Beschaltung mit Untersystemen unterschiedliche und/oder niedrigere Bitrate in äquidistanten Abständen von Je k Bit 6 weitere Zeitkanäle mit je nach der Anzahl der zu vereinigenden Untersysteme unterschiedlicher Bitzahl vorgesehen sind.
2. Rahmenaufbau nach Anspruch 1, dadurch gekennzeichnet, daß bei einer vorgegebenen Auagangsbitrate von 69,312 irnit/s und einer Rahmenlänge von 8 . 368 Bit wahlweise entweder 8 Untersysteme mit jeweils 8,448 MBit/s (Fig. 2) oder 4 Untersysteme mit 8,448 MBit/s und ein Untersystem mit 34,368 MBit/s (Fig. 3)-oder 2 Untersysteme mit Jeweils 34,268 hEit/s (Fig. 4) zu einem sekundären Zeitmultiplexsystem vereinigt werden können.
3. Multiplexer für einen Rahmenaufbau nach Anspruch 2, dadurch gekennzeichnet, daß ein zentraler Teil, bestehend aus Taktgenerator (Osz), Rahmenerzeugung (RA) und Zusammenfassung (Z), und zwei dezentrale Teile, bestehend aus Je einem Untermultiplexer (M), Je einer Schaltung zur Taktanpassung (TA), Je einer Auswahlechaltung (, Je einem Zwischenspeicher (p) und Je einem Codierer (COD) vorgesehen sind, die je nach der Bitrate der an den eingängen anetehenden Informationsflüsse (1 2) teilweise oder vollständig ausgenutzt werden (Fig. 1).

L e e r s e i t e