JPS5812776B2 - デイジタルシンゴウノソクドヘンカンカイロ - Google Patents
デイジタルシンゴウノソクドヘンカンカイロInfo
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- JPS5812776B2 JPS5812776B2 JP50062811A JP6281175A JPS5812776B2 JP S5812776 B2 JPS5812776 B2 JP S5812776B2 JP 50062811 A JP50062811 A JP 50062811A JP 6281175 A JP6281175 A JP 6281175A JP S5812776 B2 JPS5812776 B2 JP S5812776B2
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- Japan
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- circuit
- clock
- phase
- frequency divider
- signal
- Prior art date
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- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
Description
【発明の詳細な説明】
この発明は一列のクロツク信号と、これに同期した少な
くとも一列のデータ信号とを入力し、入力クロツク周波
数の（１＋ｑ／ｐ）倍に速度変換してデータ信号ｐ個毎
にｑ個の余剰タイムスロットを挿入するデイジタル信号
の速度変換回路に関する。
くとも一列のデータ信号とを入力し、入力クロツク周波
数の（１＋ｑ／ｐ）倍に速度変換してデータ信号ｐ個毎
にｑ個の余剰タイムスロットを挿入するデイジタル信号
の速度変換回路に関する。
デイジタル通信方式においては、予備回線切替機能によ
って、回線全体の稼働率を向上させる方法がとられる。
って、回線全体の稼働率を向上させる方法がとられる。
このためには回線品質を常時監視することが必要である
。
。
この目的のための一つの有力な方法として、送信端局又
は中間切替局の送信側において入力データ信号の符号速
度を変換して余剰タイムスロツトを作成し、この余剰タ
イムスロットに回線監視のためのパイロットパルス又は
パリティーチェックピットを挿入し、受信端局又は中間
切替局の受信側で、この挿入パルスを検査して回線符号
誤り率を測定し、その後、挿入パルスを除去して再ひも
との符号速度に変換する方法がある。
は中間切替局の送信側において入力データ信号の符号速
度を変換して余剰タイムスロツトを作成し、この余剰タ
イムスロットに回線監視のためのパイロットパルス又は
パリティーチェックピットを挿入し、受信端局又は中間
切替局の受信側で、この挿入パルスを検査して回線符号
誤り率を測定し、その後、挿入パルスを除去して再ひも
との符号速度に変換する方法がある。
このような機能を遂行する装置を以後回線監視装置と呼
ぶこととする。
ぶこととする。
このような回線切替系においては、一般にｎ本の現用回
線に対してｍ本の予備回線を備えており、現用回線の内
最大ｍ本が同時に障害を受けてもこれらを予備回線に切
替ることにより障害回線を救済することができる。
線に対してｍ本の予備回線を備えており、現用回線の内
最大ｍ本が同時に障害を受けてもこれらを予備回線に切
替ることにより障害回線を救済することができる。
ところで、前述の如く速度変換機能をもつ回線監視切替
系においては、入力クロツクの周波数に従属して、その
（１＋ｑ／ｐ）倍（ｐ・ｑは正の整数）に周波数変換す
る回路が必要である。
系においては、入力クロツクの周波数に従属して、その
（１＋ｑ／ｐ）倍（ｐ・ｑは正の整数）に周波数変換す
る回路が必要である。
これには入力データ信号を一時記憶するためのメモリ回
路と、このメモリ回路への書込み、読出しを制御するた
めのタイミングパルスを発生するための分周回路と、余
剰タイムスロットの周期を規定するためのパルスを発生
するフレームカウンタと、電圧制御発振器とを主要構成
要素とする速度変換位相同期ループが用いられる。
路と、このメモリ回路への書込み、読出しを制御するた
めのタイミングパルスを発生するための分周回路と、余
剰タイムスロットの周期を規定するためのパルスを発生
するフレームカウンタと、電圧制御発振器とを主要構成
要素とする速度変換位相同期ループが用いられる。
本発明はこの速度変換回路において、特に位相同期ルー
プの過渡応答を改善するものである。
プの過渡応答を改善するものである。
第１図に通常使われている速度変換回路及びその位相同
期系の一例を示す。
期系の一例を示す。
同図において入力端子１からの入力クロツク信号は分周
回路１００へ供給され、この分周出力により、入力クロ
ツク信号に同期した端子２の入力データ信号がメモリ回
路３００に書込まれる。
回路１００へ供給され、この分周出力により、入力クロ
ツク信号に同期した端子２の入力データ信号がメモリ回
路３００に書込まれる。
この回路３００は分周回路２００の分周出力により読出
され、速度変換されたデータとして出力端子３へ供給さ
れる。
され、速度変換されたデータとして出力端子３へ供給さ
れる。
本図はメモリ回路３００のメモリ数を３ビットとした場
合で、分周回路１００からの出力１１〜１３は入力周波
数の１／３の周波数であって入力クロツクの１周期分ず
つ順次位相がずれている。
合で、分周回路１００からの出力１１〜１３は入力周波
数の１／３の周波数であって入力クロツクの１周期分ず
つ順次位相がずれている。
電圧制御発振器３０４の出力は端子４に速度変換された
クロツクとして供給されると共に禁止ゲート３０６を通
って分周回路２００へ供給される。
クロツクとして供給されると共に禁止ゲート３０６を通
って分周回路２００へ供給される。
分周回路２００の出力２１〜２３は分周回路１００の出
力１１〜１３のそれと同様である。
力１１〜１３のそれと同様である。
電圧制御発振器３０４の出力は分岐されてフレームカウ
ンタ３０５にも供給され、フレームカウンタ３０５は所
望の速度変換比を（１＋ｑ／ｐ）とすると、入力パルス
をｐ個数える度に次のｑタイムスロットのクロックを禁
止することのできる禁止パルス（フレームパルス）５を
禁止ゲート３０６へ出力する。
ンタ３０５にも供給され、フレームカウンタ３０５は所
望の速度変換比を（１＋ｑ／ｐ）とすると、入力パルス
をｐ個数える度に次のｑタイムスロットのクロックを禁
止することのできる禁止パルス（フレームパルス）５を
禁止ゲート３０６へ出力する。
かくして分周回路２００を駆動する信号は電圧制御発振
器３０４の出力信号をｐタイムスロット毎に次のｑタイ
ムスロットだけ禁止した信号である。
器３０４の出力信号をｐタイムスロット毎に次のｑタイ
ムスロットだけ禁止した信号である。
位相比較器３０２は分周回路１００，２００の出力の内
各々１相、第１図では出力１３及び２３の位相差を比較
し、その位相差に対応した出力を発生する。
各々１相、第１図では出力１３及び２３の位相差を比較
し、その位相差に対応した出力を発生する。
位相比較器３０２としてフリツプフロツプを用いた場合
の位相比較特性は、例えばｑ＝１、ｐ≫１、メモリ容量
ｍ＝３、とした場合は第２図に示すようになる。
の位相比較特性は、例えばｑ＝１、ｐ≫１、メモリ容量
ｍ＝３、とした場合は第２図に示すようになる。
この図の横軸は端子１のクロツクの角速度を単位として
位相差ψを目盛ってあり、分周回路１００が３分周であ
り、よって分周信号の位相比較特性の周期はクロック周
期で６πとなる。
位相差ψを目盛ってあり、分周回路１００が３分周であ
り、よって分周信号の位相比較特性の周期はクロック周
期で６πとなる。
また位相差は一方の信号に対し、他の信号の中点との差
である。
である。
なお位相比較器３０２は第４図に同一記号にて示すよう
にＤタイプのフリツプフロツプのセット端子Ｓとクロツ
ク端子Ｃとに互に位相比較されるべき信号が供給され、
Ｑ出力がデータ端子Ｄへ供給され、位相差出力はＱ出力
に得られる。
にＤタイプのフリツプフロツプのセット端子Ｓとクロツ
ク端子Ｃとに互に位相比較されるべき信号が供給され、
Ｑ出力がデータ端子Ｄへ供給され、位相差出力はＱ出力
に得られる。
位相比較器３０２の出力はループフィルタ３０３を通っ
て、電圧制御発振器３０４の制御端子に加えられる。
て、電圧制御発振器３０４の制御端子に加えられる。
信号１３は移相器３０１を通じて位相比較器３０２へ供
給されるようにされてある。
給されるようにされてある。
かくして電圧制御発振器３０４の出力は入力クロツク信
号の周波数をｆｌとし、電圧制御発振器３０４の出力ク
ロツクの周波数をｆｈとすると、ｆｈ＝（ １＋ｑ／ｐ
）ｆｌに固定され、出力クロツクから余剰タイムスロッ
トに対応するクロックを禁止した信号、即ちゲート３０
６の出力と、入力クロツクとの関係は一定の位相を保つ
ように固定される。
号の周波数をｆｌとし、電圧制御発振器３０４の出力ク
ロツクの周波数をｆｈとすると、ｆｈ＝（ １＋ｑ／ｐ
）ｆｌに固定され、出力クロツクから余剰タイムスロッ
トに対応するクロックを禁止した信号、即ちゲート３０
６の出力と、入力クロツクとの関係は一定の位相を保つ
ように固定される。
この位相は位相比較器３０２の特性が第２図に示したよ
うであれば、±πの範囲で固定され、位相比較器３０２
の特性が第２図とは極性が逆である場合はπ〜５πの範
囲で固定され、その値は電圧制御発振器３０４の自走周
波数と（１＋ｑ／ｐ）・ｆｌとの差△ｆとループの直流
ループ利得とにより決まることは、従来の位相同期ルー
プの理論が示す通りである。
うであれば、±πの範囲で固定され、位相比較器３０２
の特性が第２図とは極性が逆である場合はπ〜５πの範
囲で固定され、その値は電圧制御発振器３０４の自走周
波数と（１＋ｑ／ｐ）・ｆｌとの差△ｆとループの直流
ループ利得とにより決まることは、従来の位相同期ルー
プの理論が示す通りである。
入力データ信号を正しく速度変換するためにはメモリ回
路３００への書込みパルスと、読出しパルスとの位相差
φ、即ち第３図に定義される信号１３と信号２３との位
相差φが０±（２π−α）の範囲になければならない。
路３００への書込みパルスと、読出しパルスとの位相差
φ、即ち第３図に定義される信号１３と信号２３との位
相差φが０±（２π−α）の範囲になければならない。
こゝでαはメモリ回路３００の動作速度限界、回路の設
定誤差、温度変動等を考慮した動作範囲の減少分である
。
定誤差、温度変動等を考慮した動作範囲の減少分である
。
従って入力クロツク信号の周波数変動範囲で、信号１３
と２３との位相差がこの範囲を越えないように、ループ
のパラメータを設定する。
と２３との位相差がこの範囲を越えないように、ループ
のパラメータを設定する。
第３図の１は入力クロツクである。
このような速度変換位相同期回路をもつ回路監視装置に
おいて予備回線に用いられた系では、常時はクロツク信
号もデータ信号も入力しておらず、現用回線のどれかに
障害が発生すると、切替られた予備回線にその現用回線
に入力していたクロツク信号とデータ信号が入力してく
る。
おいて予備回線に用いられた系では、常時はクロツク信
号もデータ信号も入力しておらず、現用回線のどれかに
障害が発生すると、切替られた予備回線にその現用回線
に入力していたクロツク信号とデータ信号が入力してく
る。
最初の状態ではこの系は電圧制御発振器の自走周波数で
動作しており切替が行なわれると、入力してきた信号に
引込む。
動作しており切替が行なわれると、入力してきた信号に
引込む。
この引込過程ではメモリ回路３００への書込み、読出し
の各制御パルスの位相関係は常に変化しており、このφ
が前述の０±２π−αの範囲外にある時は入力データ信
号を正しく再生することができず符号誤りを発生する。
の各制御パルスの位相関係は常に変化しており、このφ
が前述の０±２π−αの範囲外にある時は入力データ信
号を正しく再生することができず符号誤りを発生する。
したがって系としてはできるだけ早く引込過程を終了す
ることが必要である。
ることが必要である。
一方速度変換回路が入力クロツク信号に早く応答した場
合、中継装置のクロツク再生部の応答が問題となる。
合、中継装置のクロツク再生部の応答が問題となる。
即ち、デイジタル無線回線ではクロツク再生のために、
各中継器に位相同期ループを備えているのが通常である
。
各中継器に位相同期ループを備えているのが通常である
。
回線監視装置の速度変換回路の出力周波数又は位相が急
激に変化した場合、中継器の位相同期ループはこれに追
随し得す大きな位相誤差を生じ、その結果その中継系に
おける符号誤りを発生するおそれがある。
激に変化した場合、中継器の位相同期ループはこれに追
随し得す大きな位相誤差を生じ、その結果その中継系に
おける符号誤りを発生するおそれがある。
特に速度変換位相同期ループが正帰還ループを構成する
領域に入ると出力位相は急激な変化を示すので中継器の
位相同期ループは大きな位相誤差を示す。
領域に入ると出力位相は急激な変化を示すので中継器の
位相同期ループは大きな位相誤差を示す。
更に多中継デイジタル回線ではタイミングジツタの過大
な累積を避けるために、位相同期ループのダンピング係
数を大きくとり、かつ系の雑音帯域巾を狭くする必要が
あるために、その過渡応答特性は通常の設計例よりも極
度に遅く設計せざるを得ない。
な累積を避けるために、位相同期ループのダンピング係
数を大きくとり、かつ系の雑音帯域巾を狭くする必要が
あるために、その過渡応答特性は通常の設計例よりも極
度に遅く設計せざるを得ない。
従って或る区間の回線切替時にその速度変換位相同期ル
ープの応答が中継器のクロツク位相同期ループのそれよ
りも早過ぎたり、切替時に正帰還ループにあるため当該
回線の予備回線や、それに後続する切替区間の現用回線
に符号誤りが発生し、それが回線品質の保障しきい値を
越えるようなことがあれば、本来切替を行なう必要のな
い後続の区間に対しても次々に切替指令を発生する所謂
“将棋倒し現象”が発生することになる。
ープの応答が中継器のクロツク位相同期ループのそれよ
りも早過ぎたり、切替時に正帰還ループにあるため当該
回線の予備回線や、それに後続する切替区間の現用回線
に符号誤りが発生し、それが回線品質の保障しきい値を
越えるようなことがあれば、本来切替を行なう必要のな
い後続の区間に対しても次々に切替指令を発生する所謂
“将棋倒し現象”が発生することになる。
このような事態を避けるためには速度変換位相同期ルー
プの過渡応答特性を中継系のそれと同等程度に遅くする
必要がある。
プの過渡応答特性を中継系のそれと同等程度に遅くする
必要がある。
しかしこのように遅くすると前述したように、速度変換
系での符号誤りを発生する時間を長くすることになり、
矛盾する要請となる。
系での符号誤りを発生する時間を長くすることになり、
矛盾する要請となる。
本発明の目的は上述したようなデイジタル通信系におい
て、速度変換位相同期ループの引込過程を他の条件に左
右されることなく、瞬時に引込ませる速度変換回路を提
供することにある。
て、速度変換位相同期ループの引込過程を他の条件に左
右されることなく、瞬時に引込ませる速度変換回路を提
供することにある。
本発明によれば挿入（余剰）タイムスロットの位置を指
定するためのフレームパルスを用いて、デイジタル信号
に対するメモリ回路への書込み、読出し制御パルスの位
相関係を所定値に制御する。
定するためのフレームパルスを用いて、デイジタル信号
に対するメモリ回路への書込み、読出し制御パルスの位
相関係を所定値に制御する。
この制御により位相同期ループの初期状態が負帰還ルー
プの領域に設定され、よって回線が切替えられた瞬間か
らでもメモリ回路から正しくデータ信号を読み出すこと
ができる。
プの領域に設定され、よって回線が切替えられた瞬間か
らでもメモリ回路から正しくデータ信号を読み出すこと
ができる。
その結果、ループのロツクイン周波数の範囲内であれば
殆んど符号誤りを発生することなく、引込過程を終了す
る。
殆んど符号誤りを発生することなく、引込過程を終了す
る。
また最初から負帰還ループ領域に設定されるから、位相
同期ループの応答を、中継器のクロツクの位相同期ルー
プが追従できる程度に遅くしていても最初からデータを
正しく読出せる。
同期ループの応答を、中継器のクロツクの位相同期ルー
プが追従できる程度に遅くしていても最初からデータを
正しく読出せる。
第４図は本発明により速度変換回路の一実施例の要部で
あって、ｍ＝３，ｑ＝１の場合について説明している。
あって、ｍ＝３，ｑ＝１の場合について説明している。
第１図と対応する部分には同一符号を付けてあるが、書
込み分周回路１００はＤタイプフリツプフロツプ１０１
〜１０３にて３分周回路として構成され、かつこの分周
回路１００には初期状態を並列にプリセットすることが
可能とされる。
込み分周回路１００はＤタイプフリツプフロツプ１０１
〜１０３にて３分周回路として構成され、かつこの分周
回路１００には初期状態を並列にプリセットすることが
可能とされる。
位相比較器３０２はＤタイプフリツプフロツプにて構成
される。
される。
端子５からのフレームカウンタの出力パルス（フレーム
パルス）と、端子１からの入力クロツク信号とが制御パ
ルス発生回路３０７に供給され、回路３０７からの制御
パルス６及び７により１／３分周回路１００及び２００
の各初期状態が設定される。
パルス）と、端子１からの入力クロツク信号とが制御パ
ルス発生回路３０７に供給され、回路３０７からの制御
パルス６及び７により１／３分周回路１００及び２００
の各初期状態が設定される。
この各設定される初期状態はその瞬間において位相同期
ループが負帰還ループの領域にあるように選ばれている
。
ループが負帰還ループの領域にあるように選ばれている
。
また制御パルス発生回路３０７の出力制御パルス８は出
力端子４からの電圧制御発振器の出力信号を、挿入する
タイムスロットに相当する時間だけ禁止するパルスとし
て禁止ゲート３０６へ供給される。
力端子４からの電圧制御発振器の出力信号を、挿入する
タイムスロットに相当する時間だけ禁止するパルスとし
て禁止ゲート３０６へ供給される。
制御パルス７は分周回路２００を構成するフリツプフロ
ツプ２０１，２０２及び２０３の各々リセット端子Ｒ、
セット端子Ｓおよびリセット端子Ｒにそれぞれ供給され
、このパルス７が発生した時点でフリツプフロツプ２０
１，２０２，２０３の内容は“０”，“１”，“０”に
それぞれ初期設定される。
ツプ２０１，２０２及び２０３の各々リセット端子Ｒ、
セット端子Ｓおよびリセット端子Ｒにそれぞれ供給され
、このパルス７が発生した時点でフリツプフロツプ２０
１，２０２，２０３の内容は“０”，“１”，“０”に
それぞれ初期設定される。
従って第５図Ｂに示すパルス７により制御された状態で
は分周回路２００のフリツプフロツプ２０３の出力２３
は第５図Ｅに示すように“０”である。
は分周回路２００のフリツプフロツプ２０３の出力２３
は第５図Ｅに示すように“０”である。
このパルス７の後のパルス８（第５図Ｃ）により次のタ
イムスロットの出力クロツクパルス（第５図Ｄ）を１つ
だけ禁止するので、このパルス８の間が余剰タイムスピ
ントとなり、このパルス８が終了した後の出力クロツク
パルスにより分周回路２００が制御されると信号２３は
“１”になる。
イムスロットの出力クロツクパルス（第５図Ｄ）を１つ
だけ禁止するので、このパルス８の間が余剰タイムスピ
ントとなり、このパルス８が終了した後の出力クロツク
パルスにより分周回路２００が制御されると信号２３は
“１”になる。
信号２３はパルス７に対して第５図Ｅに示すような位相
関係に固定される。
関係に固定される。
一方、パルス６は第５図Ｆに示すように入力クロック信
号（第５図Ｇ）の中からフレーム信号（第５図Ａ）の中
に前縁立上りが含まれるパルスのみを切出したものであ
る。
号（第５図Ｇ）の中からフレーム信号（第５図Ａ）の中
に前縁立上りが含まれるパルスのみを切出したものであ
る。
第４図に示すように、この制御パルス６は分周回路１０
０のフリツプフロツプ１０１，１０２及び１０３の各々
リセット端子Ｒ、リセット端子Ｒ及びセット端子Ｓにそ
れぞれ供給されている。
０のフリツプフロツプ１０１，１０２及び１０３の各々
リセット端子Ｒ、リセット端子Ｒ及びセット端子Ｓにそ
れぞれ供給されている。
せの結果フリツプフロツプ１０３の出力信号１３は第５
図Ｈに示すようにパルス６により設定された時は“１”
となり、次のクロツクにより“０”になるような位相に
固定される。
図Ｈに示すようにパルス６により設定された時は“１”
となり、次のクロツクにより“０”になるような位相に
固定される。
但し非同期状態では端子４の出力クロックと、端子１の
入力クロツクとの間には最大±πの不確定があるので信
号１３と信号２３との位相差は最大±πである。
入力クロツクとの間には最大±πの不確定があるので信
号１３と信号２３との位相差は最大±πである。
このようにフレイムパルス（第５図Ａ）により分周回路
１００及び２００は予め決められた初期状態に設定され
、この状態から分周回路１００は直ちに動作され、分周
回路２００は予め決められた余剰タイムスロット分の時
間だけ遅れて動作され、この動作状態になった瞬間に信
号１３，２３の位相はクロツクで最大±πの不確定はあ
るが予め決められた状態になる。
１００及び２００は予め決められた初期状態に設定され
、この状態から分周回路１００は直ちに動作され、分周
回路２００は予め決められた余剰タイムスロット分の時
間だけ遅れて動作され、この動作状態になった瞬間に信
号１３，２３の位相はクロツクで最大±πの不確定はあ
るが予め決められた状態になる。
つまり上述の制御により信号１３と信号２３との間の位
相差は、この制御を行なわない場合には最大±３πであ
ったものが最大±πの範囲に瞬時に設定されることにな
る。
相差は、この制御を行なわない場合には最大±３πであ
ったものが最大±πの範囲に瞬時に設定されることにな
る。
この範囲を位相比較器３０２の入力点での両入力信号間
の位相差で考えて第２図に示した特性の０±πになるよ
うに移相器３０１の移相量を適当な値に設定される。
の位相差で考えて第２図に示した特性の０±πになるよ
うに移相器３０１の移相量を適当な値に設定される。
このように設定された系では端子１からの入力クロツク
信号が無入力の状態からいきなり印加された時点で直ち
に負帰還位相同期ループが形成される。
信号が無入力の状態からいきなり印加された時点で直ち
に負帰還位相同期ループが形成される。
したがってループのロックイン周波数、即ちサイクルス
リップを繰返さずに引込む最大周波数の範囲内で過渡応
答時にも入力データ信号に符号誤りを発生することなく
速度変換機能が遂行される。
リップを繰返さずに引込む最大周波数の範囲内で過渡応
答時にも入力データ信号に符号誤りを発生することなく
速度変換機能が遂行される。
第５図は同期状態における位相関係を示しており、非同
期状態には、この第５図の状態に対し、信号１３．２３
（第５図Ｅ，Ｈ）の位相差は最大±πとなる。
期状態には、この第５図の状態に対し、信号１３．２３
（第５図Ｅ，Ｈ）の位相差は最大±πとなる。
なお上述の如き制御が可能であるためには、速度変換比
１＋ｑ／ｐ１メモリ容量ｍとしたとき、ｐ＝ｎ×ｍ（ｎ
は正の整数）の関係が成立つことが必要である。
１＋ｑ／ｐ１メモリ容量ｍとしたとき、ｐ＝ｎ×ｍ（ｎ
は正の整数）の関係が成立つことが必要である。
即ち、フレーム長ｐがメモリ容量ｍで割り切れることで
ある。
ある。
このことは各フレームでフレームパルスと分周出力との
関係が一定であることを保障する。
関係が一定であることを保障する。
もしこの関係が成立しない場合は、ｐとｍの最小公倍数
に相当するビット数毎に、上述の制御を行なうように制
御パルス発生回路３０７の構成を変えるか、或いは入力
信号の印加時にのみこの制御パルスを発生し、他の時間
は通常のループと同じ構成で動作させてもよい。
に相当するビット数毎に、上述の制御を行なうように制
御パルス発生回路３０７の構成を変えるか、或いは入力
信号の印加時にのみこの制御パルスを発生し、他の時間
は通常のループと同じ構成で動作させてもよい。
上述の実施例ではｍ＝３，ｑ＝１の場合について示した
が、ｍ，ｑか他の値の場合にも基本的に同じ考え方で二
つの分周回路の対応する二つの出力信号とフレームパル
スとの位相関係を一定の範囲内に設定することができ、
かつそのときの系の動作が負帰還位相同期ループを形成
する如く設定することができることは明らかである。
が、ｍ，ｑか他の値の場合にも基本的に同じ考え方で二
つの分周回路の対応する二つの出力信号とフレームパル
スとの位相関係を一定の範囲内に設定することができ、
かつそのときの系の動作が負帰還位相同期ループを形成
する如く設定することができることは明らかである。
更に入力クロツクの一列に同期した入力データ信号列は
一例の場合に限らず、複数列の場合にもこの発明は適用
できる。
一例の場合に限らず、複数列の場合にもこの発明は適用
できる。
以上説明したように、本発明によれば速度変換位相同期
ループへ入力のクロツク信号及びデータ信号が印加され
たとき、位相同期ループが引込み過渡状態にある場合で
もデータ信号に符号誤りを生起させることなく速度変換
を遂行することができるのでデイジタル回線の監視切替
系に用いて極めて有効である。
ループへ入力のクロツク信号及びデータ信号が印加され
たとき、位相同期ループが引込み過渡状態にある場合で
もデータ信号に符号誤りを生起させることなく速度変換
を遂行することができるのでデイジタル回線の監視切替
系に用いて極めて有効である。
第１図は従来の速度変換回路を示すブロック図、第２図
は位相比較器の特性曲線図、第３図は入力クロツク信号
及び分周回路の出力信号の関係を示す波形図、第４図は
本発明による速度変換回路の一実施例の要部を示すブロ
ック図、第５図はその動作の説明に供するための波形図
である。 １：クロツク入力端子、２：データ入力端子、３：デー
タ出力端子、４：クロック出力端子、１００：書込み分
周回路、２００：読出し分周回路、３００：メモリ回路
、３０２：位相比較器、３０３：ループフィルタ、３０
４：電圧制御発振器、３０５：フレームカウンタ、３０
６：禁止ゲート、３０７：制御パルス発生回路。
は位相比較器の特性曲線図、第３図は入力クロツク信号
及び分周回路の出力信号の関係を示す波形図、第４図は
本発明による速度変換回路の一実施例の要部を示すブロ
ック図、第５図はその動作の説明に供するための波形図
である。 １：クロツク入力端子、２：データ入力端子、３：デー
タ出力端子、４：クロック出力端子、１００：書込み分
周回路、２００：読出し分周回路、３００：メモリ回路
、３０２：位相比較器、３０３：ループフィルタ、３０
４：電圧制御発振器、３０５：フレームカウンタ、３０
６：禁止ゲート、３０７：制御パルス発生回路。
Claims (1)
- １ 一列のクロツク信号と、これに同期した少なくとも
一列のデータ信号とを入力し、その入力クロツク信号は
書込み分周回路で分周され、上記データ信号が上記書込
み分周回路の制御によりメモリ回路に書込まれ、これが
読出し分周回路の制御により読出されて入力クロツク周
波数の（１＋ｑ／ｐ倍（ｐ＋ｑは正の整数）に速度変換
してデータ信号ｐ個毎にｑ個の余剰タイムスロットを挿
入するデイジタル信号の速度変換回路において、挿入タ
イムスロットの位置を指定するためのフレーム同期パル
スを入力し、フレーム周期又はその整数倍の周期で複数
の制御パルスを出力する制御パルス発生回路が設けられ
、その制御パルス発生回路の各出力端子は上記書込み分
周回路及び上記読出し分周回路の各分周段におけるセッ
ト又はリセット端子にそれぞれ接続され、これ等接続関
係は、手記制御パルスにより制御された状態で上記読出
し分周回路を制御するクロツクに対する帰還制御ループ
における書込みクロックと読出しクロツクとの位相差が
負帰還ループ状態に設定されるように選定されてなるデ
イジタル信号の速度変換回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50062811A JPS5812776B2 (ja) | 1975-05-24 | 1975-05-24 | デイジタルシンゴウノソクドヘンカンカイロ |
| US05/688,228 US4079371A (en) | 1975-05-24 | 1976-05-20 | Rate converter for digital signals having a negative feedback phase lock loop |
| DE2623002A DE2623002C3 (de) | 1975-05-24 | 1976-05-22 | Konverter zur Umsetzung der Taktfrequenz digitaler Signale |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50062811A JPS5812776B2 (ja) | 1975-05-24 | 1975-05-24 | デイジタルシンゴウノソクドヘンカンカイロ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51138109A JPS51138109A (en) | 1976-11-29 |
| JPS5812776B2 true JPS5812776B2 (ja) | 1983-03-10 |
Family
ID=13211085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50062811A Expired JPS5812776B2 (ja) | 1975-05-24 | 1975-05-24 | デイジタルシンゴウノソクドヘンカンカイロ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4079371A (ja) |
| JP (1) | JPS5812776B2 (ja) |
| DE (1) | DE2623002C3 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4228538A (en) * | 1977-12-15 | 1980-10-14 | Harris Corporation | Real-time adaptive power control in satellite communications systems |
| DE3012402C2 (de) * | 1980-03-29 | 1984-08-30 | ANT Nachrichtentechnik GmbH, 7150 Backnang | Digitaler Phasenkomparator |
| US4397017A (en) * | 1981-03-02 | 1983-08-02 | Nippon Electric Co., Ltd. | Stuff synchronization device with reduced sampling jitter |
| US4558445A (en) * | 1984-04-18 | 1985-12-10 | The United States Of America As Represented By The Secretary Of The Air Force | Applique rate converter |
| US4675863A (en) * | 1985-03-20 | 1987-06-23 | International Mobile Machines Corp. | Subscriber RF telephone system for providing multiple speech and/or data signals simultaneously over either a single or a plurality of RF channels |
| US5067141A (en) * | 1986-08-07 | 1991-11-19 | International Mobile Machine Corporation | Interpolator for varying a signal sampling rate |
| US4825448A (en) * | 1986-08-07 | 1989-04-25 | International Mobile Machines Corporation | Subscriber unit for wireless digital telephone system |
| US5133064A (en) * | 1987-04-27 | 1992-07-21 | Hitachi, Ltd. | Data processing system generating clock signal from an input clock, phase locked to the input clock and used for clocking logic devices |
| US4782326A (en) * | 1987-10-01 | 1988-11-01 | Motorola, Inc. | ADPCM transcoder data interface circuit having an encoded enable signal |
| US5546383A (en) * | 1993-09-30 | 1996-08-13 | Cooley; David M. | Modularly clustered radiotelephone system |
| US7242229B1 (en) | 2001-05-06 | 2007-07-10 | Altera Corporation | Phase locked loop (PLL) and delay locked loop (DLL) counter and delay element programming in user mode |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL299314A (ja) * | 1962-10-18 | |||
| US3504287A (en) * | 1966-10-28 | 1970-03-31 | Northern Electric Co | Circuits for stuffing synch,fill and deviation words to ensure data link operation at designed bit rate |
| US3663760A (en) * | 1970-07-08 | 1972-05-16 | Western Union Telegraph Co | Method and apparatus for time division multiplex transmission of binary data |
| US3806654A (en) * | 1971-05-26 | 1974-04-23 | North Electric Co | Arrangement for transmitting digital pulses through an analog tdm switching system |
| US3821478A (en) * | 1972-09-20 | 1974-06-28 | Northeast Electronics Corp | Pulse code modulated time division multiplexed data transmission system |
-
1975
- 1975-05-24 JP JP50062811A patent/JPS5812776B2/ja not_active Expired
-
1976
- 1976-05-20 US US05/688,228 patent/US4079371A/en not_active Expired - Lifetime
- 1976-05-22 DE DE2623002A patent/DE2623002C3/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE2623002A1 (de) | 1976-12-02 |
| JPS51138109A (en) | 1976-11-29 |
| US4079371A (en) | 1978-03-14 |
| DE2623002C3 (de) | 1980-01-17 |
| DE2623002B2 (de) | 1979-05-23 |
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