JP3418093B2 - 入力クロック選択回路付きｐｌｌ回路 - Google Patents
入力クロック選択回路付きｐｌｌ回路Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の入力クロッ
クから１つの入力クロックを選択してＰＬＬ回路に供給
する選択回路を備えた入力クロック選択回路付きＰＬＬ
回路に関する。さらに詳しくは、本発明の入力クロック
選択回路付きＰＬＬ回路は、前記選択回路が入力クロッ
クの切換を実行したとき、切換前に入力されていた入力
クロックと切換後に入力された入力クロックに位相差が
存在し、選択回路から出力される入力クロックに余剰ビ
ットが発生する場合、この余剰ビットの影響を無くし、
ＰＬＬ回路の出力をシステムクロック等として使用する
装置が誤動作するのを有効に防止するようにした入力ク
ロック選択回路付きＰＬＬ回路に関する。 【０００２】 【従来の技術】従来技術においては、一般的に入力クロ
ックとデータは、信号伝送装置内等において、別の経路
で分配されている。図１３は、信号伝送装置等の一般的
な装置内の信号関係を示す図であり、具体的には入力ク
ロックＣとＰＬＬ出力とデータＤとフレーム信号Ｆとの
関係を示している。図１３において、フレーム信号Ｆは
多重化されたデータＤの１周期を識別するための信号で
ある。データＤの多重化等の処理は、通常、フレーム信
号Ｆ毎に行われる。 【０００３】通常の運用時においては、データＤとフレ
ーム信号Ｆは入力クロックＣにより同期が取られてい
る。すなわち、ある一定期間、例えば１フレーム期間を
見たとき、データＤのビット数と入力クロックＣのビッ
ト数は一定である。図１４は、入力クロック選択回路付
きＰＬＬ回路の従来例を示す図であり、入力クロック選
択回路付きＰＬＬ回路は、複数の入力クロックＣ１〜Ｃ
Ｎから１つの入力クロックＣを選択してＰＬＬ回路３に
供給する選択回路１を備えている。図１４に示すよう
に、ＰＬＬ回路３は、位相比較器または周波数位相比較
器３１とローパスフィルタ（図中、ＬＰＦと記載する）
３２と電圧制御発振器（図中、ＶＣＯと記載する）３３
と１／ｎ倍の分周器３４から構成されている。また、図
１４に示すように、ＰＬＬ回路３の前段には、複数の入
力クロックＣ１〜ＣＮから１つの入力クロックＣを選択
してＰＬＬ回路３に供給する選択回路１が設けられてい
る。 【０００４】一般に、図１４に示す各入力クロックＣ１
〜ＣＮは、互いに位相差を持っている。そのため、デー
タがそのままで、入力クロックだけが切り換わった場
合、あるフレーム信号から次のフレーム信号までのクロ
ック数が定常状態のクロック数よりも増えて余剰となっ
たり、減って不足となったりする現象が発生する場合が
ある。したがって、通常は、クロック切換えに起因する
ビットエラーを起こさないようにするため、余分なメモ
リ容量（ビットバッファ）を持つことが行われている。
次に、上記した余分なメモリ容量（ビットバッファ）を
備えたシステムについて、図１５を用いて説明する。 【０００５】図１５は、ＰＬＬ回路を用いてクロックを
生成している同期網を示す概念図である。図１５に示す
同期網は、上位局Ａと下位局Ｂと下位局Ｃとから構成さ
れ、上位局Ａは下位局Ｂ，Ｃに対してクロックｆ０を分
配している。また、下位局Ｂは、上位局Ａからクロック
ｆ０を受け取り、システムクロックｆｂ＝ｆ０＋△ｆｂ
を形成する。ここで、△ｆｂはクロックの揺らぎ成分で
ある。すなわち、上位局Ａから送信されたクロックｆ０
にはジッタ成分が乗っており、このジッタ成分に起因し
て、△ｆｂの揺らぎが発生する。このシステムクロック
ｆｂは、図示しないＰＬＬ回路に入力され、読み出しク
ロックＦｂｒとして出力される。 【０００６】同じく、下位局Ｃは、上位局Ａからクロッ
クｆ０を受け取り、システムクロックｆｃ＝ｆ０＋△ｆ
ｃを形成する。ここで、△ｆｃは、△ｆｂと同様に、ク
ロックｆ０のジッタ成分に起因するシステムクロックの
揺らぎ成分である。このクロックｆｃは、図示しないＰ
ＬＬ回路に入力され、読み出しクロックＦｃｒとして出
力される。 【０００７】さらに、図１５に示すように、下位局Ｂは
クロック抽出回路１５２とメモリ１５３とから構成され
る同期伝送装置１５１を備えている。すなわち、下位局
Ｂは、図示しない他の下位局から入力されるディジタル
信号ＤＳを受信して、同期伝送装置１５１のメモリ１５
３に順次格納する。この時の書き込みクロックＦｂｗ
は、クロック抽出回路１５２の働きにより、入力された
ディジタル信号ＤＳからクロック抽出することにより形
成される。メモリ１５３に格納されたディジタル信号Ｄ
Ｓは、前記した読み出しクロックＦｂｒによって順次読
み出され、ディジタル伝送路１５４を介して下位局Ｃへ
送信される。 【０００８】下位局Ｃは、下位局Ｂと同様に、クロック
抽出回路１５６とメモリ１５７とから構成される同期伝
送装置１５５を備え、下位局Ｂから送信されるディジタ
ル信号ＤＳをディジタル信号伝送路１５４を介して受信
する。下位局Ｂのクロック抽出回路１５６は、入力され
たディジタル信号ＤＳからクロックを抽出し、抽出した
クロックを書き込みクロックＦｃｗとして使用し、メモ
リ１５７にディジタル信号ＤＳを書き込む。ここで、下
位局Ｃのクロック抽出回路１５６から出力される書き込
みクロックＦｃｗは、下位局Ｂにおいて生成された書き
込みクロックＦｂｒと基本的に同一周波数のクロックで
ある。メモリ１５３に書き込まれたディジタル信号ＤＳ
は、前記した読み出しクロックＦｃｒによってメモリ１
５３から読み出されて出力される。 【０００９】上記したように、下位局Ｃは、下位局Ｂか
ら受信したディジタル信号ＤＳを書き込みクロックＦｃ
ｗ（クロックＦｂｒと同一周波数）により、いったんメ
モリ１５７に格納する。その後、下位局Ｃは、上位局Ａ
から供給されるクロックｆ０に基づいて生成したシステ
ムクロックｆｃを用いて、図示しないＰＬＬ回路からの
出力クロックＦｃｒを読み出しクロックとして使用し
て、メモリ１５７からディジタル信号ＤＳを読み出して
いる。したがって、ディジタル信号伝送路１５４におい
て発生するジッタや瞬断等のある程度の位相変動は、下
位局Ｃのメモリ１５７で吸収することができる。すなわ
ち、図１５の回路網においては、メモリ１５３及び１５
７が、前記ビットエラーを起こさないようにするための
余分なメモリ容量（ビットバッファ）としての働きをし
ている。 【００１０】しかし、一般に、通信装置においては、信
頼性向上及び運用保守性向上のため、機能を多重化し、
現用の回路と全く同じ構成の保守用の回路を複数用意し
ておき、現用の回路にトラブルがあったときには、保守
用の回路に切換えて、障害を防ぐことが行われている。
このような構成は、一般的に予備切換方式と呼ばれてい
る。 【００１１】例えば、図１５に示す同期網においては、
下位局Ｂ，Ｃは、上位局Ａのみからクロックｆ０を受信
している。しかし、通信装置においては、通常、下位局
Ｂ，Ｃは複数の局からクロックを受信し、システムの信
頼性、保守性を高めているのが通常である。そのため、
下位局Ｂ，Ｃ内のＰＬＬ回路は、通常、図１４に示すよ
うに、ＰＬＬ回路の前段に複数の入力クロックから１つ
の入力クロックを選択するための選択回路１を備えてい
る。また、一般に、下位局Ｂ，Ｃに入力される各入力ク
ロックは、互いに位相差を持っている。そのため、デー
タがそのままで、入力クロックだけが切り換わった場
合、あるフレーム信号から次のフレーム信号までのクロ
ック数が定常状態のクロック数よりも増えて余剰となっ
たり、減って不足となったりする現象が発生する。そこ
で、前記したように、メモリ１５３，１５７を設けて、
ビットエラーを起こさないようにしているのであるが、
メモリ１５３や１５７の容量を超えるような位相変動
（位相差吸収用のデータバッファの容量を超える位相変
動）が前記ＦｃｗとＦｃｒの間に生じると、書き込みが
行われていないアドレスについて読み出しを行ったり、
あるいは書き込み情報が多すぎてメモリ１５７がオーバ
ーフローし、ビットエラーとなるスリップという現象を
生じてしまう。特に、入力クロックを切換えた場合に
は、上記位相変動を吸収できない場合が多い。 【００１２】 【発明が解決しようとする課題】次に、入力クロックを
切換えた場合に、位相変動をデータバッファで吸収でき
ないという現象について説明する。 【００１３】図１６は、従来の入力クロック選択回路付
きＰＬＬ回路の問題点を説明するための波形図である。
すなわち、図１６は、図１４に示す入力クロック選択回
路付きＰＬＬ回路において、互いに位相の異なる２つの
入力クロック（０系のクロックと１系のクロック）が、
選択回路１によってＰＬＬ回路３へ切換え入力されたと
き、ＰＬＬ回路３に入力される切換時の波形が、切換の
タイミングに応じて変化する状態を示している。 【００１４】図１６において、（ａ）は０系の入力クロ
ックを示し、（ｂ）は１系の入力クロックを示してい
る。図１６の（ａ），（ｂ）に示すように、０系から１
系及び１系から０系への切換タイミングとしては、期間
Ａから期間Ｄに示す４通りのパターンがある。図１６の
（ｃ）は、期間Ａにおいて、０系から１系に切り換わっ
た状態を示している。同じく、図１６の（ｄ）は、期間
Ｂにおいて、０系から１系に切り換わった状態を示し、
図１６の（ｅ）は、期間Ｃにおいて、０系から１系に切
り換わった状態を示し、図１６の（ｆ）は、期間Ｄにお
いて、０系から１系に切り換わった状態を示している。 【００１５】また、図１６の（ｇ）は、期間Ａにおい
て、１系から０系に切り換わった状態を示している。同
じく、図１６の（ｈ）は、期間Ｂにおいて、１系から０
系に切り換わった状態を示し、図１６の（ｉ）は、期間
Ｃにおいて、１系から０系に切り換わった状態を示し、
図１６の（ｊ）は、期間Ｄにおいて、１系から０系に切
り換わった状態を示している。 【００１６】図１６の（ａ）〜（ｆ）から明らかなよう
に、０系から１系への切換えでは、０系がハイレベルで
１系がローレベルである期間Ａにおける切換え（ｃ）、
及び０系がローレベルで１系がハイレベルである期間Ｃ
における切換え（ｅ）において、余剰パルスＰ１，Ｐ２
が発生する。 【００１７】また、図１６の（ａ），（ｂ）及び（ｇ）
〜（ｊ）から明らかなように、１系から０系への切換え
では、余剰パルスは全く発生しないことがわかる。図１
７は、従来例による入力クロックが切り換わるときの波
形図である。すなわち、図１７に示す波形図は、ＰＬＬ
回路３に対する入カクロックが、期間Ａのタイミングに
おいて、０系から１系に切り換わったときの動作を示し
ている。図１７から明らかなように、入力クロックは余
剰パルスＰ１を発生しており、この余剰パルスＰ１に起
因して、以下の不都合が生じる。 【００１８】すなわち、ＰＬＬ回路３は、周知のよう
に、入力クロックの位相とＰＬＬ出力を分周（１／ｎ分
周）した信号の位相とを一致させる動作をする。また、
従来のＰＬＬ回路３は、入カクロックと分周された電圧
制御発振器３３からの帰還クロックとの位相比較を周波
数位相比較器３１で行っていた。周波数比較器３１は、
エッジの立ち上がりで位相の進み遅れを判断するため、
ＰＬＬ回路３に入力されるクロックに、図１７に示すよ
うな余剰パルスＰ１が生じると、切換えられた本来の１
系の入力クロックは０系の入力クロックよりも位相が遅
れているにもかかわらず、周波数位相比較器３１は位相
が一周期進んでいると解釈する。その結果、周波数位相
比較器３１は、図１７に示すように、分周クロックの位
相を一周期進めるような電圧を出力する。 【００１９】特に、ここで問題になるのは、ＰＬＬの出
力クロックが、通常、ＰＬＬ回路において逓倍されてい
ることである。その為、比較周波数の１周期に対してＮ
倍の周期のずれを起こす。このように、クロックの同期
が入力クロックの１周期分もずれてしまった場合には、
データエラーを吸収するために設けられているビットバ
ッファの容量を越えてしまい、ビット落ちが発生してし
まう。これが第１の問題点である。 【００２０】なお、位相比較器３１として、ＦＦ式位相
比較器（フリップフロップ式位相比較器）を使用した場
合には、図１７に示す期間Ａにおける余剰パルスＰ１が
発生しても、ＦＦ式位相比較器の感度が低いために１周
期位相がずれる動作は生じない。 【００２１】次に、上記第１の問題を解決するため、巨
大なデータバッファを設けた場合でも、０系から１系に
切換えた時と、１系から０系に切換えた時のＰＬＬ回路
３の引込み動作が不可逆的である場合には、切換えを繰
り返したときにビットずれが加算されるため、いつかは
データバッファの容量を越えてしまう。これが第２の間
題点である。ここで、不可逆的とは、０系から１系に切
換えた時に生じた位相のずれが１系から０系に切換えた
時に、もとに戻らないことをいう。例えば、図１６に示
すように、０系から１系への切換えでは余剰ビット（Ｐ
１，Ｐ２）が発生するにもかかわらず、１系から０系へ
の切換えではそれらが無い場合、不可逆な切換えである
と言える。 【００２２】本発明は、上記した従来技術の問題点に鑑
み為されたもので、ＰＬＬ回路に入力される入力クロッ
クの切換時に、切換えに起因して発生する余剰ビットを
除去した入力クロックをＰＬＬ回路に供給することが可
能な入力クロック選択回路付きＰＬＬ回路を提供するこ
とを目的としている。 【００２３】 【課題を解決するための手段】図１は、請求項１に記載
する発明の原理ブロック図である。 【００２４】請求項１に記載の発明は、複数の入力クロ
ックから１つの入力クロックを選択して出力する選択回
路１と、上記選択回路１から出力される入力クロックを
受けて動作するＰＬＬ回路３とを備えた入力クロック選
択回路付きＰＬＬ回路において、上記選択回路１とＰＬ
Ｌ回路３の間に設けられ、上記選択回路１が出力してい
る第１の入力クロックを第２の入力クロックに切換えて
出力するとき、選択回路１から出力される入力クロック
の立ち上がり時を基準にして、選択回路１から出力され
る入力クロックの半周期以上１周期未満の期間をディジ
タルカウンタを用いて定め、入力クロックを前記定めた
期間に亘ってハイレベル（“Ｈ”レベル）状態に保持し
て出力するタイマ回路２と、前記タイマ回路２と前記選
択回路１の間に、入力クロックを微分する微分回路２８
０とを備えたことを特徴とする。 【００２５】請求項１に記載の発明において、微分回路
２８０が設けられたいない場合、選択回路１とＰＬＬ回
路３の間に設けられたタイマ回路２が次のような基本的
な働きをする。 【００２６】すなわち、微分回路２８０が設けられてい
ない場合、タイマ回路２は、選択回路１から出力される
第１の入力クロックの立ち上がり時を基準にして、第１
の入力クロックの半周期以上１周期未満の期間に亘っ
て、入力クロックをハイレベル状態に保持してＰＬＬ回
路３に出力する。したがって、入力クロックの切換時に
おいて、ＰＬＬ回路３に入力される入力クロックのパル
ス幅を大きく取ることができる。 【００２７】ここで、請求項１に記載の発明は、前記タ
イマ回路２をディジタルカウンタで構成し、タイマ回路
２と選択回路１の間に入力クロックを微分する微分回路
を設けため、タイマ回路２がカウントを開始してから終
了するまでの時間を越えるような長い周期の入力クロッ
クが切換回路１から出力される場合においても、ＰＬＬ
回路３に入力される入力クロックのパルス幅を前記半周
期以上１周期未満の期間に設定することができる。 【００２８】これにより、選択回路１において、入力ク
ロックの系切換が行われた時、従来技術で問題となって
いた図１６に示すような余剰パルスＰ１，Ｐ２がＰＬＬ
回路３に入力されるのを有効に防止することができる。 【００２９】なお、ディジタル方式でタイマ回路２を実
現する場合、カウントに用いるクロックは外部より供給
するか又は入力クロックのｎ倍の周波数であるＰＬＬ３
内の電圧制御発振器（ＶＣＯ）の出力を用いることがで
きる。 【００３０】 【発明の実施の形態】以下、添付の図面を用いて、本発
明の実施の形態について説明する。 【００３１】（１）本発明に関連する第１の入力クロッ
ク選択回路付きＰＬＬ回路 図２は本発明に関連する第１の入力クロック選択回路付
きＰＬＬ回路を示す図である。図２において、図１４に
示す従来例と同一部分には、同一記号を付している。図
２に示す第１の入力クロック選択回路付きＰＬＬ回路
が、図１３に示す従来例と異なっている点は、タイマ回
路２が設けられていることである。すなわち、図２にお
いて、２１１から２１５はタイマ回路２を構成する回路
部品であり、図２から明らかなように、２１１と２１５
はノア回路、２１２はコンデンサ、２１３と２１４は抵
抗である。 【００３２】図３は、図２に示す第１の入力クロック選
択回路付きＰＬＬ回路の動作を説明するための波形図で
ある。図３において、ａからｆは、図２に同じ符号（ａ
〜ｆ）で示されている各ラインの電圧波形を示してい
る。図３に示すように、入力クロックとタイマ回路２の
フィードバック入力が共に“Ｌ”レベルの期間において
は（例えば、時刻ｔ０）、ノア回路２１１は“Ｈ”レベ
ルの出力（ｂ）を保持しており、電圧源ＶＤＤとの電位
差がないため、コンデンサ２２は非充電状態にある。し
たがって、このとき、ｂ，ｃ，ｄは、それぞれ図３に示
すように、“Ｈ”レベルとなっている。さらに、ノア回
路２１５の２つの入力端子には、“Ｈ”レベルと“Ｌ”
レベル（アース電位）が入力されるため、出力電圧であ
るｆ（ａと等しい）は“Ｌ”レベルとなっている。 【００３３】次に、図３に示すように、時刻ｔ１におい
て、入力クロックが立ち上がると、ノア回路２１１の出
力は、“Ｈ”レベルから“Ｌ”レベルに変化する。した
がって、ｂは時刻ｔ１から時刻ｔ２に亘って“Ｈ”レベ
ルから“Ｌ”レベルに変化する。上記ノア回路２１１の
出力変化に伴って、ｃ，ｄの電位は、図３に示すよう
に、時刻ｔ２において、“Ｈ”レベルから“Ｌ”レベル
に変化する。したがって、図３に示すように、時刻ｔ２
において、ノア回路２１５の２つの入力端子に共に
“Ｌ”レベルが入力されるため、ノア回路２１５の出力
ｆは時刻ｔ２において“Ｌ”レベルから“Ｈ”レベルに
変化する。 【００３４】上記ノア回路２１５が“Ｈ”レベルを出力
する期間は、抵抗２１３の抵抗値Ｒとコンデンサ２１２
の容量Ｃで決まる時定数τ（τ≒１／ＲＣ）で定まる。
すなわち、コンデンサ２１２は、時刻ｔ２から電圧源Ｖ
ＤＤによる充電が開始され、図３に示すように、ｃ，ｄ
の電位は徐々に“Ｌ”レベルから“Ｈ”レベルに回復し
て行く。したがって、上記時定数τが経過して時刻ｔ３
になると、ｃ，ｄは“Ｈ”レベルとなり、ノア回路２１
５の出力ｆ（ａと等しい）は“Ｈ”レベルから“Ｌ”レ
ベルに変化する。 【００３５】すなわち、図２に示すタイマ回路２によれ
ば、コンデンサ２１２（容量Ｃ）と抵抗２１３（抵抗
Ｒ）とによって決まる時間（τ≒１／ＲＣ）だけ、タイ
マ回路２へ入力される入力クロックとは無関係に、出力
（ｆ）を”Ｈ”レベルにホールドすることができる。し
たがって、図１に示す選択回路１から図１６の（ｃ），
（ｄ）に示すような余剰パルスＰ１，Ｐ２の乗った入力
クロックがタイマ回路２へ入力されても、余剰パルスＰ
１，Ｐ２をマスクすることができ、その影響を受けるこ
とがない入力クロック選択回路付きＰＬＬ回路を提供す
ることが可能になる。 【００３６】上記第１の入力クロック選択回路付きＰＬ
Ｌ回路において、タイマ回路２は時定数τで定まる期間
に亘って入力クロックに含まれる余剰パルスをマスクす
るように構成した。ここで、これは、例えば、図１６に
示す０系の入力クロックから１系の入力クロックに切換
える例において、図１６の（ａ）に示す０系の入力クロ
ックの期間Ａの始まりの時点を１周期の始まりの基準と
し、半周期（期間Ａ，Ｂから構成される）以上の期間か
ら１周期（期間ＡからＤで構成される）未満の期間に亘
ってマスクすれば、余剰パルスＰ１，Ｐ２の影響を無く
すことができることを意味している。 【００３７】（２）本発明に関連する第２の入力クロッ
ク選択回路付きＰＬＬ回路 図４は、本発明に関連する第２の入力クロック選択回路
付きＰＬＬ回路を示す図である。図４において、図２に
示す第１の入力クロック選択回路付きＰＬＬ回路と同一
部分には、同一符号を付している。図４に示す第２の入
力クロック選択回路付きＰＬＬ回路が図２に示す第１の
入力クロック選択回路付きＰＬＬ回路と異なる点は、タ
イマ回路２がワンショットマルチバイブレータから構成
されていることである。このワンショットマルチバイブ
レータは、図示するように、インバータ２２１とナンド
回路２２２とコンデンサ２２３と抵抗２２４とナンド回
路２２５とから構成されている。 【００３８】図４において、入力クロックをマスクする
時間は、コンデンサ２２３と抵抗２２４で定まる時定数
τ１（τ１＝１／Ｒ１・Ｃ１）で定まる。また、タイマ
回路２が上記入力クロックをマスクする期間は、第１の
実施の形態と同様に、入力クロックの立ち上がり（又は
立ち下がり）を１周期の始まりの基準として、少なくと
も半周期以上の期間から１周期未満の期間であれば良
い。 【００３９】（３）本発明に関連する第３の入力クロッ
ク選択回路付きＰＬＬ回路 図５は、本発明に関連する第３の入力クロック選択回路
付きＰＬＬ回路を示す図である。図５において、図２に
示す入力クロック選択回路付きＰＬＬ回路と同一部分に
は、同一符号を付している。図５に示す第４の入力クロ
ック選択回路付きＰＬＬ回路が図２に示す第１の入力ク
ロック選択回路付きＰＬＬ回路と異なる点は、タイマ回
路２がＯＰアンプを用いたワンショットマルチバイブレ
ータから構成されていることである。ＯＰアンプを用い
たワンショットマルチバイブレータは、図示するよう
に、インバータ２３１とコンデンサ２３２，２３８とＯ
Ｐアンプ２３３と抵抗２３４，２３５，２３６とダイオ
ード２３７とから構成されている。 【００４０】図５において、入力クロックをマスクする
時間は、コンデンサ２３２と抵抗２３４で定まる時定数
τ（τ２＝１／Ｒ２・Ｃ２）でほぼ定まる。タイマ回路
２が上記入力クロックをマスクする期間は、第１の実施
の形態と同様に、入力クロックの立ち上がり（又は立ち
下がり）を１周期の始まりの基準として、少なくとも半
周期以上の期間から１周期未満の期間であれば良い。 【００４１】（４）本発明に関連する第４の入力クロッ
ク選択回路付きＰＬＬ回路 図６は、本発明に関連する第４の入力クロック選択回路
付きＰＬＬ回路を示す図である。図６において、図２に
示す入力クロック選択回路付きＰＬＬ回路と同一部分に
は、同一符号を付している。図６に示す第４の入力クロ
ック選択回路付きＰＬＬ回路が図２に示す第１の入力ク
ロック選択回路付きＰＬＬ回路と異なる点は、タイマ回
路２がインバータを用いたワンショットマルチバイブレ
ータから構成されていることである。インバータを用い
たワンショットマルチバイブレータ（タイマ回路２）
は、図示するように、コンデンサ２４１，２４３とイン
バータ２４２，２４５と抵抗２４４，２４６とから構成
されている。また、タイマ回路２の前段には、入力クロ
ックを反転させるインバータ２４０が設けられている。 【００４２】図６において、入力クロックをマスクする
時間は、コンデンサ２４３と抵抗２４４で定まる時定数
τ３（τ３＝１／Ｒ３・Ｃ３）でほぼ定まる。タイマ回
路２が上記入力クロックをマスクする期間は、第１の実
施の形態と同様に、入力クロックの立ち上がり（又は立
ち下がり）を１周期の始まりの基準として、少なくとも
半周期以上の期間から１周期未満の期間であれば良い。 【００４３】（５）本発明に関連する第５の入力クロッ
ク選択回路付きＰＬＬ回路 図７は、本発明に関連する第５の入力クロック選択回路
付きＰＬＬ回路を示す図である。図７において、図２に
示す第１の入力クロック選択回路付きＰＬＬ回路と同一
部分には、同一符号を付している。図７に示す入力クロ
ック選択回路付きＰＬＬ回路が、図２から図６示す入力
クロック選択回路付きＰＬＬ回路と異なる点は、タイマ
回路２がディジタルタイマ回路で構成されている点であ
る。図７に示すように、タイマ回路（ディジタルタイマ
回路）２は、ＲＳフリップフロップ２５１と２進カウン
タ２５２とコンパレータ２５３から構成されている。ま
た、図８は、図７に示す実施の形態の動作を説明するた
めの波形図である。ここで、図８に示すように、入力ク
ロックは、クロック切換時に発生する余剰パルスＰ１を
伴っている。以下、図８を用いて、図７に示す第５の入
力クロック選択回路付きＰＬＬ回路の動作について説明
する。 【００４４】図８に示す時刻ｔ１において、入力クロッ
クの立上がりエッジがＲＳフリップフロップ２５１のセ
ット端子Ｓに入力されると、ＲＳフリップフロップ２５
１のＱ出力は“Ｈ”レベルに変化し、２進カウンタ２５
２のイネーブル端子に入力される。２進カウンタ２５２
は、イネーブル端子に“Ｈ”レベルが入力されたため、
ＰＬＬ回路３のＶＣＯ３３から帰還入力されるＰＬＬ出
力の立上がりエッジが入力された時点で、ＰＬＬ出力の
クロックのカウントを開始する。図８に示す例では、時
刻ｔ２において、２進カウンタ２５２は、ＰＬＬ出力の
クロックのカウントを開始する。そして、２進カウンタ
２５２の計数値Ａは、コンパレータ２５３に入力され
る。 【００４５】一方、コンパレータ２５３には、あらかじ
め定められた設定値Ｂがセットされており、コンパレー
タ２５３は２進カウンタ２５２から入力される計数値Ａ
と設定値Ｂとを比較する。そして、コンパレータ２５３
は、両者が一致した時点において、ＲＳフリップフロッ
プ２５１のリセット端子Ｒへリセット信号（“Ｈ”レベ
ル）を出力する。図８に示す例では、時刻ｔ３において
リセット信号が出力され、２進カウンタ２５２のカウン
トが終了する。また、ＳＲフリップフロップ２５１のＱ
反転出力が２進カウンタ２５２のリセット端子Ｒに入力
されるため、この時点において、２進カウンタ２５２は
リセットされる。次に、ＳＲフリップフロップ２５１に
入力クロックの立ち上がりエッジが入力されると（図８
の時刻ｔ４参照）、ディジタル回路で構成されたタイマ
回路２は、上記した動作を繰り返す。 【００４６】図７に示す第５の入力クロック選択回路付
きＰＬＬ回路において、タイマ回路２が入力クロックを
マスクする時間は、コンパレータ２５３にあらかじめ設
定される設定値で決まる。また、タイマ回路２が上記入
力クロックをマスクする期間は、第１の実施の形態と同
様に、入力クロックの立ち上がり（又は立ち下がり）を
１周期の始まりの基準として、少なくとも半周期以上の
期間から１周期未満の期間であれば良い。 【００４７】（６）本発明に関連する第６の入力クロッ
ク選択回路付きＰＬＬ回路 図９は、本発明に関連する第６の入力クロック選択回路
付きＰＬＬ回路を示す図であり、タイマ回路２に相当す
る部分だけを記載したものである。図９に示す第６の入
力クロック選択回路付きＰＬＬ回路は、図７に示す第５
の入力クロック選択回路付きＰＬＬ回路におけるタイマ
回路（ディジタルタイマ回路）２が２進カウンタ２５２
を使用ものであるのに対してプリセッタブルカウンタ２
６３を用いた点、ならびに図７に示す第５の入力クロッ
ク選択回路付きＰＬＬ回路はコンパレータ２５３を備え
ているのに対してコンパレータを備えていない点を特徴
としている。 【００４８】すなわち、図９に示すように、ディジタル
回路で構成されているタイマ回路２は、ＳＲフリップフ
ロップ２６１と微分回路２６２とプリセッタブルカウン
タ２６３とから構成されている。図９において、入力ク
ロックの立ち上がりエッジがＳＲフリップフロップ２６
１に入力されると、ＳＲフリップフロップ２６１のＱ出
力が“Ｈ”レベルになり、プリセッタブルカウンタ２６
３をイネーブルにする。これと同時に、微分回路２６２
に“Ｈ”レベル（Ｑ出力）が入力され、微分回路２６２
からプリセッタブルカウンタ２６３のロード（Ｌｏａ
ｄ）端子にパルスが入力され、あらかじめ定められてい
る設定値がプリセッタブルカウンタ２６３に読み込まれ
る。そして、プリセッタブルカウンタ２６３は、上記設
定値を初期値として、ＰＬＬ回路３のＶＣＯ３３から入
力されるＰＬＬ出力のカウントを開始する。プリセッタ
ブルカウンタ２６３のカウント値がオール“１”とな
り、プリセッタブルカウンタ２６３からＳＲフリップフ
ロップ２６１のリセット端子Ｒにリップル信号が出力さ
れる。これによって、ＳＲフリップフロップ２６１はリ
セットされ、Ｑ出力が“Ｌ”レベルになり、プリセッタ
ブルカウンタ２６３のイネーブルを解除するとともに、
Ｑ反転出力が“Ｈ”レベルとなってプリセッタブルカウ
ンタ２６３をリセットする。上記した第６の入力クロッ
ク選択回路付きＰＬＬ回路においては、図７に示す第５
の入力クロック選択回路付きＰＬＬ回路と同様に、ＳＲ
フリップフロップ２６１のＱ出力が位相比較器１へ出力
される。 【００４９】また、図１０は、図９に示す微分回路２６
２の具体例を示す回路図である。図示するように、微分
回路２６２は、インバータ２６３と抵抗２６４とコンデ
ンサ２６５とアンド回路２６６とから構成されている。
なお、微分回路２６２の構成は、言うまでもなく、図１
０に示す回路構成に限るものではない。図９に示す第６
の入力クロック選択回路付きＰＬＬ回路において、タイ
マ回路２が入力クロックをマスクする時間は、プリセッ
タブルカウンタ２６３にロードされる設定値で決まる。
また、タイマ回路２が上記入力クロックをマスクする期
間は、第１の入力クロック選択回路付きＰＬＬ回路と同
様に、入力クロックの立ち上がり（又は立ち下がり）を
１周期の始まりの基準として、少なくとも半周期以上の
期間から１周期未満の期間であれば良い。 【００５０】（７）本発明に関連する第７の入力クロッ
ク選択回路付きＰＬＬ回路 第７の入力クロック選択回路付きＰＬＬ回路は、前記し
た第５の入力クロック選択回路付きＰＬＬ回路及び第６
の入力クロック選択回路付きＰＬＬ回路において、カウ
ンタとして２進カウンタ２５２とプリセッタブルカウン
タ２６３を用いたが、これらの代わりにアップ／ダウン
カウンタを使用する。 【００５１】上記、第５の入力クロック選択回路付きＰ
ＬＬ回路及び第６の入力クロック選択回路付きＰＬＬ回
路との相違点は、上記第５の入力クロック選択回路付き
ＰＬＬ回路及ぴ第６の入力クロック選択回路付きＰＬＬ
回路において、カウンタがカウント・アップ・モードで
カウント値ゼロになるのに対して、第７の入力クロック
選択回路付きＰＬＬ回路ではカウント・ダウン・モード
でカウント値ゼロになることである。 【００５２】（８）本発明の第１の実施の形態 図１１は、本発明の第１の実施の形態を示す図である。
この第１の実施の形態は、請求項１に記載の発明に対応
する。第１の実施の形態は、タイマ回路（ディジタルタ
イマ回路）２の前段に、微分回路２８０を設けたことを
特徴としている。すなわち、図７に示す第５の入力クロ
ック選択回路付きＰＬＬ回路及び図９に示す第６の入力
クロック選択回路付きＰＬＬ回路におけるタイマ回路
（ディジタルタイマ回路）２の前段に、微分回路２８０
を設けた構成である。 【００５３】この第１の実施の形態は、次のような動作
をする。すなわち、図７に示すコンパレータ２５３から
ＲＳフリップフロップ２５１のリセット端子Ｒへリセッ
ト信号（“Ｈ”レベル）が出力されたとき、入力クロッ
クの１周期が長いため、ＲＳフリップフロップ２５１の
セット端子Ｓに入力クロックの“Ｈ”レベルが入力され
ているとする。この場合には、２進カウンタ２５２はリ
セットされず、カウント動作を続行し、誤動作の原因と
なる。上記した事態は、図９に示す第６の実施の形態に
おいても同様に生じる。 【００５４】すなわち、第５及び第６の入力クロック選
択回路付きＰＬＬ回路では、入力クロックのパルス幅が
カウント動作期間より長いと、カウントが終了しても、
カウン夕のイネーブルに‘Ｈ”が入カされるため、カウ
ントを続けて、誤動作してしまう。そこで、図１１に示
すように、微分回路２８０を追加することで、入力クロ
ックのパルス幅を適切な値に調整するものである。 【００５５】なお、微分回路２８０の構成は、言うまで
もなく、図１１に示す回路構成に限るものではない。 （９）本発明の第２の実施の形態 図１２は、本発明の第２の実施の形態を示す図である。
すなわち、上記第５から第７の入力クロック選択回路付
きＰＬＬ回路、及び図１１に示す本発明の第１の実施の
形態において、カウンタ（２５２，２６３）へ入力され
るクロックとして、ＶＣＯ３３の出力を用いている。し
かし、図１２に示すように外部のクロック源４から供給
してもよい。 【００５６】 【発明の効果】請求項１に記載の発明によれば、微分回
路とタイマ回路との働きによって、ＰＬＬ回路に出力さ
れる入力クロックのパルス幅を、入力パルスの立ち上が
り時を基準にして半周期以上１周期未満の期間に設定す
ることができる。これにより、選択回路において、入力
クロックの切換が行われた時、従来技術で問題となって
いた余剰パルスがＰＬＬ回路に入力されてしまうという
事態を防止することができる。 【００５７】すなわち、請求項１に記載の発明によれ
ば、入力クロック切換時におけるＰＬＬ回路の位相変動
を防止できるため、ＰＬＬ回路をシステムクロックとし
て用いる装置において、データエラーを吸収するために
設けられている大容量ビットバッファ（メモリ等）の容
量を越えることが無く、ビットエラーの発生が有効に防
止できる。 【００５８】また、請求項１に記載の発明によれば、Ｐ
ＬＬ回路において、大きな位相変動の発生が有効に防止
できるため、入力クロックの切換えを繰り返して実行す
ることによって生じるデータのビットエラー（不可逆性
によるビットエラー）を有効に防止することができる。
クから１つの入力クロックを選択してＰＬＬ回路に供給
する選択回路を備えた入力クロック選択回路付きＰＬＬ
回路に関する。さらに詳しくは、本発明の入力クロック
選択回路付きＰＬＬ回路は、前記選択回路が入力クロッ
クの切換を実行したとき、切換前に入力されていた入力
クロックと切換後に入力された入力クロックに位相差が
存在し、選択回路から出力される入力クロックに余剰ビ
ットが発生する場合、この余剰ビットの影響を無くし、
ＰＬＬ回路の出力をシステムクロック等として使用する
装置が誤動作するのを有効に防止するようにした入力ク
ロック選択回路付きＰＬＬ回路に関する。 【０００２】 【従来の技術】従来技術においては、一般的に入力クロ
ックとデータは、信号伝送装置内等において、別の経路
で分配されている。図１３は、信号伝送装置等の一般的
な装置内の信号関係を示す図であり、具体的には入力ク
ロックＣとＰＬＬ出力とデータＤとフレーム信号Ｆとの
関係を示している。図１３において、フレーム信号Ｆは
多重化されたデータＤの１周期を識別するための信号で
ある。データＤの多重化等の処理は、通常、フレーム信
号Ｆ毎に行われる。 【０００３】通常の運用時においては、データＤとフレ
ーム信号Ｆは入力クロックＣにより同期が取られてい
る。すなわち、ある一定期間、例えば１フレーム期間を
見たとき、データＤのビット数と入力クロックＣのビッ
ト数は一定である。図１４は、入力クロック選択回路付
きＰＬＬ回路の従来例を示す図であり、入力クロック選
択回路付きＰＬＬ回路は、複数の入力クロックＣ１〜Ｃ
Ｎから１つの入力クロックＣを選択してＰＬＬ回路３に
供給する選択回路１を備えている。図１４に示すよう
に、ＰＬＬ回路３は、位相比較器または周波数位相比較
器３１とローパスフィルタ（図中、ＬＰＦと記載する）
３２と電圧制御発振器（図中、ＶＣＯと記載する）３３
と１／ｎ倍の分周器３４から構成されている。また、図
１４に示すように、ＰＬＬ回路３の前段には、複数の入
力クロックＣ１〜ＣＮから１つの入力クロックＣを選択
してＰＬＬ回路３に供給する選択回路１が設けられてい
る。 【０００４】一般に、図１４に示す各入力クロックＣ１
〜ＣＮは、互いに位相差を持っている。そのため、デー
タがそのままで、入力クロックだけが切り換わった場
合、あるフレーム信号から次のフレーム信号までのクロ
ック数が定常状態のクロック数よりも増えて余剰となっ
たり、減って不足となったりする現象が発生する場合が
ある。したがって、通常は、クロック切換えに起因する
ビットエラーを起こさないようにするため、余分なメモ
リ容量（ビットバッファ）を持つことが行われている。
次に、上記した余分なメモリ容量（ビットバッファ）を
備えたシステムについて、図１５を用いて説明する。 【０００５】図１５は、ＰＬＬ回路を用いてクロックを
生成している同期網を示す概念図である。図１５に示す
同期網は、上位局Ａと下位局Ｂと下位局Ｃとから構成さ
れ、上位局Ａは下位局Ｂ，Ｃに対してクロックｆ０を分
配している。また、下位局Ｂは、上位局Ａからクロック
ｆ０を受け取り、システムクロックｆｂ＝ｆ０＋△ｆｂ
を形成する。ここで、△ｆｂはクロックの揺らぎ成分で
ある。すなわち、上位局Ａから送信されたクロックｆ０
にはジッタ成分が乗っており、このジッタ成分に起因し
て、△ｆｂの揺らぎが発生する。このシステムクロック
ｆｂは、図示しないＰＬＬ回路に入力され、読み出しク
ロックＦｂｒとして出力される。 【０００６】同じく、下位局Ｃは、上位局Ａからクロッ
クｆ０を受け取り、システムクロックｆｃ＝ｆ０＋△ｆ
ｃを形成する。ここで、△ｆｃは、△ｆｂと同様に、ク
ロックｆ０のジッタ成分に起因するシステムクロックの
揺らぎ成分である。このクロックｆｃは、図示しないＰ
ＬＬ回路に入力され、読み出しクロックＦｃｒとして出
力される。 【０００７】さらに、図１５に示すように、下位局Ｂは
クロック抽出回路１５２とメモリ１５３とから構成され
る同期伝送装置１５１を備えている。すなわち、下位局
Ｂは、図示しない他の下位局から入力されるディジタル
信号ＤＳを受信して、同期伝送装置１５１のメモリ１５
３に順次格納する。この時の書き込みクロックＦｂｗ
は、クロック抽出回路１５２の働きにより、入力された
ディジタル信号ＤＳからクロック抽出することにより形
成される。メモリ１５３に格納されたディジタル信号Ｄ
Ｓは、前記した読み出しクロックＦｂｒによって順次読
み出され、ディジタル伝送路１５４を介して下位局Ｃへ
送信される。 【０００８】下位局Ｃは、下位局Ｂと同様に、クロック
抽出回路１５６とメモリ１５７とから構成される同期伝
送装置１５５を備え、下位局Ｂから送信されるディジタ
ル信号ＤＳをディジタル信号伝送路１５４を介して受信
する。下位局Ｂのクロック抽出回路１５６は、入力され
たディジタル信号ＤＳからクロックを抽出し、抽出した
クロックを書き込みクロックＦｃｗとして使用し、メモ
リ１５７にディジタル信号ＤＳを書き込む。ここで、下
位局Ｃのクロック抽出回路１５６から出力される書き込
みクロックＦｃｗは、下位局Ｂにおいて生成された書き
込みクロックＦｂｒと基本的に同一周波数のクロックで
ある。メモリ１５３に書き込まれたディジタル信号ＤＳ
は、前記した読み出しクロックＦｃｒによってメモリ１
５３から読み出されて出力される。 【０００９】上記したように、下位局Ｃは、下位局Ｂか
ら受信したディジタル信号ＤＳを書き込みクロックＦｃ
ｗ（クロックＦｂｒと同一周波数）により、いったんメ
モリ１５７に格納する。その後、下位局Ｃは、上位局Ａ
から供給されるクロックｆ０に基づいて生成したシステ
ムクロックｆｃを用いて、図示しないＰＬＬ回路からの
出力クロックＦｃｒを読み出しクロックとして使用し
て、メモリ１５７からディジタル信号ＤＳを読み出して
いる。したがって、ディジタル信号伝送路１５４におい
て発生するジッタや瞬断等のある程度の位相変動は、下
位局Ｃのメモリ１５７で吸収することができる。すなわ
ち、図１５の回路網においては、メモリ１５３及び１５
７が、前記ビットエラーを起こさないようにするための
余分なメモリ容量（ビットバッファ）としての働きをし
ている。 【００１０】しかし、一般に、通信装置においては、信
頼性向上及び運用保守性向上のため、機能を多重化し、
現用の回路と全く同じ構成の保守用の回路を複数用意し
ておき、現用の回路にトラブルがあったときには、保守
用の回路に切換えて、障害を防ぐことが行われている。
このような構成は、一般的に予備切換方式と呼ばれてい
る。 【００１１】例えば、図１５に示す同期網においては、
下位局Ｂ，Ｃは、上位局Ａのみからクロックｆ０を受信
している。しかし、通信装置においては、通常、下位局
Ｂ，Ｃは複数の局からクロックを受信し、システムの信
頼性、保守性を高めているのが通常である。そのため、
下位局Ｂ，Ｃ内のＰＬＬ回路は、通常、図１４に示すよ
うに、ＰＬＬ回路の前段に複数の入力クロックから１つ
の入力クロックを選択するための選択回路１を備えてい
る。また、一般に、下位局Ｂ，Ｃに入力される各入力ク
ロックは、互いに位相差を持っている。そのため、デー
タがそのままで、入力クロックだけが切り換わった場
合、あるフレーム信号から次のフレーム信号までのクロ
ック数が定常状態のクロック数よりも増えて余剰となっ
たり、減って不足となったりする現象が発生する。そこ
で、前記したように、メモリ１５３，１５７を設けて、
ビットエラーを起こさないようにしているのであるが、
メモリ１５３や１５７の容量を超えるような位相変動
（位相差吸収用のデータバッファの容量を超える位相変
動）が前記ＦｃｗとＦｃｒの間に生じると、書き込みが
行われていないアドレスについて読み出しを行ったり、
あるいは書き込み情報が多すぎてメモリ１５７がオーバ
ーフローし、ビットエラーとなるスリップという現象を
生じてしまう。特に、入力クロックを切換えた場合に
は、上記位相変動を吸収できない場合が多い。 【００１２】 【発明が解決しようとする課題】次に、入力クロックを
切換えた場合に、位相変動をデータバッファで吸収でき
ないという現象について説明する。 【００１３】図１６は、従来の入力クロック選択回路付
きＰＬＬ回路の問題点を説明するための波形図である。
すなわち、図１６は、図１４に示す入力クロック選択回
路付きＰＬＬ回路において、互いに位相の異なる２つの
入力クロック（０系のクロックと１系のクロック）が、
選択回路１によってＰＬＬ回路３へ切換え入力されたと
き、ＰＬＬ回路３に入力される切換時の波形が、切換の
タイミングに応じて変化する状態を示している。 【００１４】図１６において、（ａ）は０系の入力クロ
ックを示し、（ｂ）は１系の入力クロックを示してい
る。図１６の（ａ），（ｂ）に示すように、０系から１
系及び１系から０系への切換タイミングとしては、期間
Ａから期間Ｄに示す４通りのパターンがある。図１６の
（ｃ）は、期間Ａにおいて、０系から１系に切り換わっ
た状態を示している。同じく、図１６の（ｄ）は、期間
Ｂにおいて、０系から１系に切り換わった状態を示し、
図１６の（ｅ）は、期間Ｃにおいて、０系から１系に切
り換わった状態を示し、図１６の（ｆ）は、期間Ｄにお
いて、０系から１系に切り換わった状態を示している。 【００１５】また、図１６の（ｇ）は、期間Ａにおい
て、１系から０系に切り換わった状態を示している。同
じく、図１６の（ｈ）は、期間Ｂにおいて、１系から０
系に切り換わった状態を示し、図１６の（ｉ）は、期間
Ｃにおいて、１系から０系に切り換わった状態を示し、
図１６の（ｊ）は、期間Ｄにおいて、１系から０系に切
り換わった状態を示している。 【００１６】図１６の（ａ）〜（ｆ）から明らかなよう
に、０系から１系への切換えでは、０系がハイレベルで
１系がローレベルである期間Ａにおける切換え（ｃ）、
及び０系がローレベルで１系がハイレベルである期間Ｃ
における切換え（ｅ）において、余剰パルスＰ１，Ｐ２
が発生する。 【００１７】また、図１６の（ａ），（ｂ）及び（ｇ）
〜（ｊ）から明らかなように、１系から０系への切換え
では、余剰パルスは全く発生しないことがわかる。図１
７は、従来例による入力クロックが切り換わるときの波
形図である。すなわち、図１７に示す波形図は、ＰＬＬ
回路３に対する入カクロックが、期間Ａのタイミングに
おいて、０系から１系に切り換わったときの動作を示し
ている。図１７から明らかなように、入力クロックは余
剰パルスＰ１を発生しており、この余剰パルスＰ１に起
因して、以下の不都合が生じる。 【００１８】すなわち、ＰＬＬ回路３は、周知のよう
に、入力クロックの位相とＰＬＬ出力を分周（１／ｎ分
周）した信号の位相とを一致させる動作をする。また、
従来のＰＬＬ回路３は、入カクロックと分周された電圧
制御発振器３３からの帰還クロックとの位相比較を周波
数位相比較器３１で行っていた。周波数比較器３１は、
エッジの立ち上がりで位相の進み遅れを判断するため、
ＰＬＬ回路３に入力されるクロックに、図１７に示すよ
うな余剰パルスＰ１が生じると、切換えられた本来の１
系の入力クロックは０系の入力クロックよりも位相が遅
れているにもかかわらず、周波数位相比較器３１は位相
が一周期進んでいると解釈する。その結果、周波数位相
比較器３１は、図１７に示すように、分周クロックの位
相を一周期進めるような電圧を出力する。 【００１９】特に、ここで問題になるのは、ＰＬＬの出
力クロックが、通常、ＰＬＬ回路において逓倍されてい
ることである。その為、比較周波数の１周期に対してＮ
倍の周期のずれを起こす。このように、クロックの同期
が入力クロックの１周期分もずれてしまった場合には、
データエラーを吸収するために設けられているビットバ
ッファの容量を越えてしまい、ビット落ちが発生してし
まう。これが第１の問題点である。 【００２０】なお、位相比較器３１として、ＦＦ式位相
比較器（フリップフロップ式位相比較器）を使用した場
合には、図１７に示す期間Ａにおける余剰パルスＰ１が
発生しても、ＦＦ式位相比較器の感度が低いために１周
期位相がずれる動作は生じない。 【００２１】次に、上記第１の問題を解決するため、巨
大なデータバッファを設けた場合でも、０系から１系に
切換えた時と、１系から０系に切換えた時のＰＬＬ回路
３の引込み動作が不可逆的である場合には、切換えを繰
り返したときにビットずれが加算されるため、いつかは
データバッファの容量を越えてしまう。これが第２の間
題点である。ここで、不可逆的とは、０系から１系に切
換えた時に生じた位相のずれが１系から０系に切換えた
時に、もとに戻らないことをいう。例えば、図１６に示
すように、０系から１系への切換えでは余剰ビット（Ｐ
１，Ｐ２）が発生するにもかかわらず、１系から０系へ
の切換えではそれらが無い場合、不可逆な切換えである
と言える。 【００２２】本発明は、上記した従来技術の問題点に鑑
み為されたもので、ＰＬＬ回路に入力される入力クロッ
クの切換時に、切換えに起因して発生する余剰ビットを
除去した入力クロックをＰＬＬ回路に供給することが可
能な入力クロック選択回路付きＰＬＬ回路を提供するこ
とを目的としている。 【００２３】 【課題を解決するための手段】図１は、請求項１に記載
する発明の原理ブロック図である。 【００２４】請求項１に記載の発明は、複数の入力クロ
ックから１つの入力クロックを選択して出力する選択回
路１と、上記選択回路１から出力される入力クロックを
受けて動作するＰＬＬ回路３とを備えた入力クロック選
択回路付きＰＬＬ回路において、上記選択回路１とＰＬ
Ｌ回路３の間に設けられ、上記選択回路１が出力してい
る第１の入力クロックを第２の入力クロックに切換えて
出力するとき、選択回路１から出力される入力クロック
の立ち上がり時を基準にして、選択回路１から出力され
る入力クロックの半周期以上１周期未満の期間をディジ
タルカウンタを用いて定め、入力クロックを前記定めた
期間に亘ってハイレベル（“Ｈ”レベル）状態に保持し
て出力するタイマ回路２と、前記タイマ回路２と前記選
択回路１の間に、入力クロックを微分する微分回路２８
０とを備えたことを特徴とする。 【００２５】請求項１に記載の発明において、微分回路
２８０が設けられたいない場合、選択回路１とＰＬＬ回
路３の間に設けられたタイマ回路２が次のような基本的
な働きをする。 【００２６】すなわち、微分回路２８０が設けられてい
ない場合、タイマ回路２は、選択回路１から出力される
第１の入力クロックの立ち上がり時を基準にして、第１
の入力クロックの半周期以上１周期未満の期間に亘っ
て、入力クロックをハイレベル状態に保持してＰＬＬ回
路３に出力する。したがって、入力クロックの切換時に
おいて、ＰＬＬ回路３に入力される入力クロックのパル
ス幅を大きく取ることができる。 【００２７】ここで、請求項１に記載の発明は、前記タ
イマ回路２をディジタルカウンタで構成し、タイマ回路
２と選択回路１の間に入力クロックを微分する微分回路
を設けため、タイマ回路２がカウントを開始してから終
了するまでの時間を越えるような長い周期の入力クロッ
クが切換回路１から出力される場合においても、ＰＬＬ
回路３に入力される入力クロックのパルス幅を前記半周
期以上１周期未満の期間に設定することができる。 【００２８】これにより、選択回路１において、入力ク
ロックの系切換が行われた時、従来技術で問題となって
いた図１６に示すような余剰パルスＰ１，Ｐ２がＰＬＬ
回路３に入力されるのを有効に防止することができる。 【００２９】なお、ディジタル方式でタイマ回路２を実
現する場合、カウントに用いるクロックは外部より供給
するか又は入力クロックのｎ倍の周波数であるＰＬＬ３
内の電圧制御発振器（ＶＣＯ）の出力を用いることがで
きる。 【００３０】 【発明の実施の形態】以下、添付の図面を用いて、本発
明の実施の形態について説明する。 【００３１】（１）本発明に関連する第１の入力クロッ
ク選択回路付きＰＬＬ回路 図２は本発明に関連する第１の入力クロック選択回路付
きＰＬＬ回路を示す図である。図２において、図１４に
示す従来例と同一部分には、同一記号を付している。図
２に示す第１の入力クロック選択回路付きＰＬＬ回路
が、図１３に示す従来例と異なっている点は、タイマ回
路２が設けられていることである。すなわち、図２にお
いて、２１１から２１５はタイマ回路２を構成する回路
部品であり、図２から明らかなように、２１１と２１５
はノア回路、２１２はコンデンサ、２１３と２１４は抵
抗である。 【００３２】図３は、図２に示す第１の入力クロック選
択回路付きＰＬＬ回路の動作を説明するための波形図で
ある。図３において、ａからｆは、図２に同じ符号（ａ
〜ｆ）で示されている各ラインの電圧波形を示してい
る。図３に示すように、入力クロックとタイマ回路２の
フィードバック入力が共に“Ｌ”レベルの期間において
は（例えば、時刻ｔ０）、ノア回路２１１は“Ｈ”レベ
ルの出力（ｂ）を保持しており、電圧源ＶＤＤとの電位
差がないため、コンデンサ２２は非充電状態にある。し
たがって、このとき、ｂ，ｃ，ｄは、それぞれ図３に示
すように、“Ｈ”レベルとなっている。さらに、ノア回
路２１５の２つの入力端子には、“Ｈ”レベルと“Ｌ”
レベル（アース電位）が入力されるため、出力電圧であ
るｆ（ａと等しい）は“Ｌ”レベルとなっている。 【００３３】次に、図３に示すように、時刻ｔ１におい
て、入力クロックが立ち上がると、ノア回路２１１の出
力は、“Ｈ”レベルから“Ｌ”レベルに変化する。した
がって、ｂは時刻ｔ１から時刻ｔ２に亘って“Ｈ”レベ
ルから“Ｌ”レベルに変化する。上記ノア回路２１１の
出力変化に伴って、ｃ，ｄの電位は、図３に示すよう
に、時刻ｔ２において、“Ｈ”レベルから“Ｌ”レベル
に変化する。したがって、図３に示すように、時刻ｔ２
において、ノア回路２１５の２つの入力端子に共に
“Ｌ”レベルが入力されるため、ノア回路２１５の出力
ｆは時刻ｔ２において“Ｌ”レベルから“Ｈ”レベルに
変化する。 【００３４】上記ノア回路２１５が“Ｈ”レベルを出力
する期間は、抵抗２１３の抵抗値Ｒとコンデンサ２１２
の容量Ｃで決まる時定数τ（τ≒１／ＲＣ）で定まる。
すなわち、コンデンサ２１２は、時刻ｔ２から電圧源Ｖ
ＤＤによる充電が開始され、図３に示すように、ｃ，ｄ
の電位は徐々に“Ｌ”レベルから“Ｈ”レベルに回復し
て行く。したがって、上記時定数τが経過して時刻ｔ３
になると、ｃ，ｄは“Ｈ”レベルとなり、ノア回路２１
５の出力ｆ（ａと等しい）は“Ｈ”レベルから“Ｌ”レ
ベルに変化する。 【００３５】すなわち、図２に示すタイマ回路２によれ
ば、コンデンサ２１２（容量Ｃ）と抵抗２１３（抵抗
Ｒ）とによって決まる時間（τ≒１／ＲＣ）だけ、タイ
マ回路２へ入力される入力クロックとは無関係に、出力
（ｆ）を”Ｈ”レベルにホールドすることができる。し
たがって、図１に示す選択回路１から図１６の（ｃ），
（ｄ）に示すような余剰パルスＰ１，Ｐ２の乗った入力
クロックがタイマ回路２へ入力されても、余剰パルスＰ
１，Ｐ２をマスクすることができ、その影響を受けるこ
とがない入力クロック選択回路付きＰＬＬ回路を提供す
ることが可能になる。 【００３６】上記第１の入力クロック選択回路付きＰＬ
Ｌ回路において、タイマ回路２は時定数τで定まる期間
に亘って入力クロックに含まれる余剰パルスをマスクす
るように構成した。ここで、これは、例えば、図１６に
示す０系の入力クロックから１系の入力クロックに切換
える例において、図１６の（ａ）に示す０系の入力クロ
ックの期間Ａの始まりの時点を１周期の始まりの基準と
し、半周期（期間Ａ，Ｂから構成される）以上の期間か
ら１周期（期間ＡからＤで構成される）未満の期間に亘
ってマスクすれば、余剰パルスＰ１，Ｐ２の影響を無く
すことができることを意味している。 【００３７】（２）本発明に関連する第２の入力クロッ
ク選択回路付きＰＬＬ回路 図４は、本発明に関連する第２の入力クロック選択回路
付きＰＬＬ回路を示す図である。図４において、図２に
示す第１の入力クロック選択回路付きＰＬＬ回路と同一
部分には、同一符号を付している。図４に示す第２の入
力クロック選択回路付きＰＬＬ回路が図２に示す第１の
入力クロック選択回路付きＰＬＬ回路と異なる点は、タ
イマ回路２がワンショットマルチバイブレータから構成
されていることである。このワンショットマルチバイブ
レータは、図示するように、インバータ２２１とナンド
回路２２２とコンデンサ２２３と抵抗２２４とナンド回
路２２５とから構成されている。 【００３８】図４において、入力クロックをマスクする
時間は、コンデンサ２２３と抵抗２２４で定まる時定数
τ１（τ１＝１／Ｒ１・Ｃ１）で定まる。また、タイマ
回路２が上記入力クロックをマスクする期間は、第１の
実施の形態と同様に、入力クロックの立ち上がり（又は
立ち下がり）を１周期の始まりの基準として、少なくと
も半周期以上の期間から１周期未満の期間であれば良
い。 【００３９】（３）本発明に関連する第３の入力クロッ
ク選択回路付きＰＬＬ回路 図５は、本発明に関連する第３の入力クロック選択回路
付きＰＬＬ回路を示す図である。図５において、図２に
示す入力クロック選択回路付きＰＬＬ回路と同一部分に
は、同一符号を付している。図５に示す第４の入力クロ
ック選択回路付きＰＬＬ回路が図２に示す第１の入力ク
ロック選択回路付きＰＬＬ回路と異なる点は、タイマ回
路２がＯＰアンプを用いたワンショットマルチバイブレ
ータから構成されていることである。ＯＰアンプを用い
たワンショットマルチバイブレータは、図示するよう
に、インバータ２３１とコンデンサ２３２，２３８とＯ
Ｐアンプ２３３と抵抗２３４，２３５，２３６とダイオ
ード２３７とから構成されている。 【００４０】図５において、入力クロックをマスクする
時間は、コンデンサ２３２と抵抗２３４で定まる時定数
τ（τ２＝１／Ｒ２・Ｃ２）でほぼ定まる。タイマ回路
２が上記入力クロックをマスクする期間は、第１の実施
の形態と同様に、入力クロックの立ち上がり（又は立ち
下がり）を１周期の始まりの基準として、少なくとも半
周期以上の期間から１周期未満の期間であれば良い。 【００４１】（４）本発明に関連する第４の入力クロッ
ク選択回路付きＰＬＬ回路 図６は、本発明に関連する第４の入力クロック選択回路
付きＰＬＬ回路を示す図である。図６において、図２に
示す入力クロック選択回路付きＰＬＬ回路と同一部分に
は、同一符号を付している。図６に示す第４の入力クロ
ック選択回路付きＰＬＬ回路が図２に示す第１の入力ク
ロック選択回路付きＰＬＬ回路と異なる点は、タイマ回
路２がインバータを用いたワンショットマルチバイブレ
ータから構成されていることである。インバータを用い
たワンショットマルチバイブレータ（タイマ回路２）
は、図示するように、コンデンサ２４１，２４３とイン
バータ２４２，２４５と抵抗２４４，２４６とから構成
されている。また、タイマ回路２の前段には、入力クロ
ックを反転させるインバータ２４０が設けられている。 【００４２】図６において、入力クロックをマスクする
時間は、コンデンサ２４３と抵抗２４４で定まる時定数
τ３（τ３＝１／Ｒ３・Ｃ３）でほぼ定まる。タイマ回
路２が上記入力クロックをマスクする期間は、第１の実
施の形態と同様に、入力クロックの立ち上がり（又は立
ち下がり）を１周期の始まりの基準として、少なくとも
半周期以上の期間から１周期未満の期間であれば良い。 【００４３】（５）本発明に関連する第５の入力クロッ
ク選択回路付きＰＬＬ回路 図７は、本発明に関連する第５の入力クロック選択回路
付きＰＬＬ回路を示す図である。図７において、図２に
示す第１の入力クロック選択回路付きＰＬＬ回路と同一
部分には、同一符号を付している。図７に示す入力クロ
ック選択回路付きＰＬＬ回路が、図２から図６示す入力
クロック選択回路付きＰＬＬ回路と異なる点は、タイマ
回路２がディジタルタイマ回路で構成されている点であ
る。図７に示すように、タイマ回路（ディジタルタイマ
回路）２は、ＲＳフリップフロップ２５１と２進カウン
タ２５２とコンパレータ２５３から構成されている。ま
た、図８は、図７に示す実施の形態の動作を説明するた
めの波形図である。ここで、図８に示すように、入力ク
ロックは、クロック切換時に発生する余剰パルスＰ１を
伴っている。以下、図８を用いて、図７に示す第５の入
力クロック選択回路付きＰＬＬ回路の動作について説明
する。 【００４４】図８に示す時刻ｔ１において、入力クロッ
クの立上がりエッジがＲＳフリップフロップ２５１のセ
ット端子Ｓに入力されると、ＲＳフリップフロップ２５
１のＱ出力は“Ｈ”レベルに変化し、２進カウンタ２５
２のイネーブル端子に入力される。２進カウンタ２５２
は、イネーブル端子に“Ｈ”レベルが入力されたため、
ＰＬＬ回路３のＶＣＯ３３から帰還入力されるＰＬＬ出
力の立上がりエッジが入力された時点で、ＰＬＬ出力の
クロックのカウントを開始する。図８に示す例では、時
刻ｔ２において、２進カウンタ２５２は、ＰＬＬ出力の
クロックのカウントを開始する。そして、２進カウンタ
２５２の計数値Ａは、コンパレータ２５３に入力され
る。 【００４５】一方、コンパレータ２５３には、あらかじ
め定められた設定値Ｂがセットされており、コンパレー
タ２５３は２進カウンタ２５２から入力される計数値Ａ
と設定値Ｂとを比較する。そして、コンパレータ２５３
は、両者が一致した時点において、ＲＳフリップフロッ
プ２５１のリセット端子Ｒへリセット信号（“Ｈ”レベ
ル）を出力する。図８に示す例では、時刻ｔ３において
リセット信号が出力され、２進カウンタ２５２のカウン
トが終了する。また、ＳＲフリップフロップ２５１のＱ
反転出力が２進カウンタ２５２のリセット端子Ｒに入力
されるため、この時点において、２進カウンタ２５２は
リセットされる。次に、ＳＲフリップフロップ２５１に
入力クロックの立ち上がりエッジが入力されると（図８
の時刻ｔ４参照）、ディジタル回路で構成されたタイマ
回路２は、上記した動作を繰り返す。 【００４６】図７に示す第５の入力クロック選択回路付
きＰＬＬ回路において、タイマ回路２が入力クロックを
マスクする時間は、コンパレータ２５３にあらかじめ設
定される設定値で決まる。また、タイマ回路２が上記入
力クロックをマスクする期間は、第１の実施の形態と同
様に、入力クロックの立ち上がり（又は立ち下がり）を
１周期の始まりの基準として、少なくとも半周期以上の
期間から１周期未満の期間であれば良い。 【００４７】（６）本発明に関連する第６の入力クロッ
ク選択回路付きＰＬＬ回路 図９は、本発明に関連する第６の入力クロック選択回路
付きＰＬＬ回路を示す図であり、タイマ回路２に相当す
る部分だけを記載したものである。図９に示す第６の入
力クロック選択回路付きＰＬＬ回路は、図７に示す第５
の入力クロック選択回路付きＰＬＬ回路におけるタイマ
回路（ディジタルタイマ回路）２が２進カウンタ２５２
を使用ものであるのに対してプリセッタブルカウンタ２
６３を用いた点、ならびに図７に示す第５の入力クロッ
ク選択回路付きＰＬＬ回路はコンパレータ２５３を備え
ているのに対してコンパレータを備えていない点を特徴
としている。 【００４８】すなわち、図９に示すように、ディジタル
回路で構成されているタイマ回路２は、ＳＲフリップフ
ロップ２６１と微分回路２６２とプリセッタブルカウン
タ２６３とから構成されている。図９において、入力ク
ロックの立ち上がりエッジがＳＲフリップフロップ２６
１に入力されると、ＳＲフリップフロップ２６１のＱ出
力が“Ｈ”レベルになり、プリセッタブルカウンタ２６
３をイネーブルにする。これと同時に、微分回路２６２
に“Ｈ”レベル（Ｑ出力）が入力され、微分回路２６２
からプリセッタブルカウンタ２６３のロード（Ｌｏａ
ｄ）端子にパルスが入力され、あらかじめ定められてい
る設定値がプリセッタブルカウンタ２６３に読み込まれ
る。そして、プリセッタブルカウンタ２６３は、上記設
定値を初期値として、ＰＬＬ回路３のＶＣＯ３３から入
力されるＰＬＬ出力のカウントを開始する。プリセッタ
ブルカウンタ２６３のカウント値がオール“１”とな
り、プリセッタブルカウンタ２６３からＳＲフリップフ
ロップ２６１のリセット端子Ｒにリップル信号が出力さ
れる。これによって、ＳＲフリップフロップ２６１はリ
セットされ、Ｑ出力が“Ｌ”レベルになり、プリセッタ
ブルカウンタ２６３のイネーブルを解除するとともに、
Ｑ反転出力が“Ｈ”レベルとなってプリセッタブルカウ
ンタ２６３をリセットする。上記した第６の入力クロッ
ク選択回路付きＰＬＬ回路においては、図７に示す第５
の入力クロック選択回路付きＰＬＬ回路と同様に、ＳＲ
フリップフロップ２６１のＱ出力が位相比較器１へ出力
される。 【００４９】また、図１０は、図９に示す微分回路２６
２の具体例を示す回路図である。図示するように、微分
回路２６２は、インバータ２６３と抵抗２６４とコンデ
ンサ２６５とアンド回路２６６とから構成されている。
なお、微分回路２６２の構成は、言うまでもなく、図１
０に示す回路構成に限るものではない。図９に示す第６
の入力クロック選択回路付きＰＬＬ回路において、タイ
マ回路２が入力クロックをマスクする時間は、プリセッ
タブルカウンタ２６３にロードされる設定値で決まる。
また、タイマ回路２が上記入力クロックをマスクする期
間は、第１の入力クロック選択回路付きＰＬＬ回路と同
様に、入力クロックの立ち上がり（又は立ち下がり）を
１周期の始まりの基準として、少なくとも半周期以上の
期間から１周期未満の期間であれば良い。 【００５０】（７）本発明に関連する第７の入力クロッ
ク選択回路付きＰＬＬ回路 第７の入力クロック選択回路付きＰＬＬ回路は、前記し
た第５の入力クロック選択回路付きＰＬＬ回路及び第６
の入力クロック選択回路付きＰＬＬ回路において、カウ
ンタとして２進カウンタ２５２とプリセッタブルカウン
タ２６３を用いたが、これらの代わりにアップ／ダウン
カウンタを使用する。 【００５１】上記、第５の入力クロック選択回路付きＰ
ＬＬ回路及び第６の入力クロック選択回路付きＰＬＬ回
路との相違点は、上記第５の入力クロック選択回路付き
ＰＬＬ回路及ぴ第６の入力クロック選択回路付きＰＬＬ
回路において、カウンタがカウント・アップ・モードで
カウント値ゼロになるのに対して、第７の入力クロック
選択回路付きＰＬＬ回路ではカウント・ダウン・モード
でカウント値ゼロになることである。 【００５２】（８）本発明の第１の実施の形態 図１１は、本発明の第１の実施の形態を示す図である。
この第１の実施の形態は、請求項１に記載の発明に対応
する。第１の実施の形態は、タイマ回路（ディジタルタ
イマ回路）２の前段に、微分回路２８０を設けたことを
特徴としている。すなわち、図７に示す第５の入力クロ
ック選択回路付きＰＬＬ回路及び図９に示す第６の入力
クロック選択回路付きＰＬＬ回路におけるタイマ回路
（ディジタルタイマ回路）２の前段に、微分回路２８０
を設けた構成である。 【００５３】この第１の実施の形態は、次のような動作
をする。すなわち、図７に示すコンパレータ２５３から
ＲＳフリップフロップ２５１のリセット端子Ｒへリセッ
ト信号（“Ｈ”レベル）が出力されたとき、入力クロッ
クの１周期が長いため、ＲＳフリップフロップ２５１の
セット端子Ｓに入力クロックの“Ｈ”レベルが入力され
ているとする。この場合には、２進カウンタ２５２はリ
セットされず、カウント動作を続行し、誤動作の原因と
なる。上記した事態は、図９に示す第６の実施の形態に
おいても同様に生じる。 【００５４】すなわち、第５及び第６の入力クロック選
択回路付きＰＬＬ回路では、入力クロックのパルス幅が
カウント動作期間より長いと、カウントが終了しても、
カウン夕のイネーブルに‘Ｈ”が入カされるため、カウ
ントを続けて、誤動作してしまう。そこで、図１１に示
すように、微分回路２８０を追加することで、入力クロ
ックのパルス幅を適切な値に調整するものである。 【００５５】なお、微分回路２８０の構成は、言うまで
もなく、図１１に示す回路構成に限るものではない。 （９）本発明の第２の実施の形態 図１２は、本発明の第２の実施の形態を示す図である。
すなわち、上記第５から第７の入力クロック選択回路付
きＰＬＬ回路、及び図１１に示す本発明の第１の実施の
形態において、カウンタ（２５２，２６３）へ入力され
るクロックとして、ＶＣＯ３３の出力を用いている。し
かし、図１２に示すように外部のクロック源４から供給
してもよい。 【００５６】 【発明の効果】請求項１に記載の発明によれば、微分回
路とタイマ回路との働きによって、ＰＬＬ回路に出力さ
れる入力クロックのパルス幅を、入力パルスの立ち上が
り時を基準にして半周期以上１周期未満の期間に設定す
ることができる。これにより、選択回路において、入力
クロックの切換が行われた時、従来技術で問題となって
いた余剰パルスがＰＬＬ回路に入力されてしまうという
事態を防止することができる。 【００５７】すなわち、請求項１に記載の発明によれ
ば、入力クロック切換時におけるＰＬＬ回路の位相変動
を防止できるため、ＰＬＬ回路をシステムクロックとし
て用いる装置において、データエラーを吸収するために
設けられている大容量ビットバッファ（メモリ等）の容
量を越えることが無く、ビットエラーの発生が有効に防
止できる。 【００５８】また、請求項１に記載の発明によれば、Ｐ
ＬＬ回路において、大きな位相変動の発生が有効に防止
できるため、入力クロックの切換えを繰り返して実行す
ることによって生じるデータのビットエラー（不可逆性
によるビットエラー）を有効に防止することができる。
【図面の簡単な説明】
【図１】請求項１に記載の発明の原理ブロック図であ
る。 【図２】本発明に関連する第１の入力クロック選択回路
付きＰＬＬ回路を示す図である。 【図３】図２に示す第１の入力クロック選択回路付きＰ
ＬＬ回路の動作を説明するための波形図である。 【図４】本発明に関連する第２の入力クロック選択回路
付きＰＬＬ回路を示す図である。 【図５】本発明に関連する第３の入力クロック選択回路
付きＰＬＬ回路を示す図である。 【図６】本発明に関連する第４の入力クロック選択回路
付きＰＬＬ回路を示す図である。 【図７】本発明に関連する第５の入力クロック選択回路
付きＰＬＬ回路を示す図である。 【図８】図７に示す第５の入力クロック選択回路付きＰ
ＬＬ回路の動作を説明するための波形図である。 【図９】本発明に関連する第６の入力クロック選択回路
付きＰＬＬ回路を示す図である。 【図１０】図９に示す微分回路の具体例を示す回路図で
ある。 【図１１】本発明の第１の実施の形態を示す図である。 【図１２】本発明の第２の実施の形態を示す図である。 【図１３】一般的な装置内の信号関係を示す図である。 【図１４】入力クロック選択回路付きＰＬＬ回路の従来
例を示す図である。 【図１５】ＰＬＬ回路を用いてクロックを生成している
同期網を示す概念図である。 【図１６】従来の入力クロック選択回路付きＰＬＬ回路
の問題点を説明するための波形図である。 【図１７】従来例による入力クロックが切り換わるとき
の波形図である。 【符号の説明】 １ 選択回路 ２ タイマ回路 ３ ＰＬＬ回路 ４ クロック源 ３１ 位相比較器 ３２ ローパスフィルタ（ＬＰＦ） ３３ 電圧制御発振器（ＶＣＯ） ３４ 分周器 ２８０ 微分回路
る。 【図２】本発明に関連する第１の入力クロック選択回路
付きＰＬＬ回路を示す図である。 【図３】図２に示す第１の入力クロック選択回路付きＰ
ＬＬ回路の動作を説明するための波形図である。 【図４】本発明に関連する第２の入力クロック選択回路
付きＰＬＬ回路を示す図である。 【図５】本発明に関連する第３の入力クロック選択回路
付きＰＬＬ回路を示す図である。 【図６】本発明に関連する第４の入力クロック選択回路
付きＰＬＬ回路を示す図である。 【図７】本発明に関連する第５の入力クロック選択回路
付きＰＬＬ回路を示す図である。 【図８】図７に示す第５の入力クロック選択回路付きＰ
ＬＬ回路の動作を説明するための波形図である。 【図９】本発明に関連する第６の入力クロック選択回路
付きＰＬＬ回路を示す図である。 【図１０】図９に示す微分回路の具体例を示す回路図で
ある。 【図１１】本発明の第１の実施の形態を示す図である。 【図１２】本発明の第２の実施の形態を示す図である。 【図１３】一般的な装置内の信号関係を示す図である。 【図１４】入力クロック選択回路付きＰＬＬ回路の従来
例を示す図である。 【図１５】ＰＬＬ回路を用いてクロックを生成している
同期網を示す概念図である。 【図１６】従来の入力クロック選択回路付きＰＬＬ回路
の問題点を説明するための波形図である。 【図１７】従来例による入力クロックが切り換わるとき
の波形図である。 【符号の説明】 １ 選択回路 ２ タイマ回路 ３ ＰＬＬ回路 ４ クロック源 ３１ 位相比較器 ３２ ローパスフィルタ（ＬＰＦ） ３３ 電圧制御発振器（ＶＣＯ） ３４ 分周器 ２８０ 微分回路
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平５−183430（ＪＰ，Ａ)
特開 平７−95059（ＪＰ，Ａ)
国際公開92／002986（ＷＯ，Ａ１)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03L 7/00 - 7/14
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 複数の入力クロックから１つの入力クロ
ックを選択して出力する選択回路と、上記選択回路から
出力される入力クロックを受けて動作するＰＬＬ回路と
を備えた入力クロック選択回路付きＰＬＬ回路におい
て、 上記選択回路とＰＬＬ回路の間に設けられ、 上記選択回路が出力している第１の入力クロックを第２
の入力クロックに切換えて出力するとき、選択回路から
出力される入力クロックの立ち上がり時を基準にして、
選択回路から出力される入力クロックの半周期以上１周
期未満の期間をディジタルカウンタを用いて定め、入力
クロックを前記定めた期間に亘ってハイレベル状態に保
持して出力するタイマ回路と、 前記タイマ回路と前記選択回路の間に、入力クロックを
微分する微分回路と を備えたことを特徴とする入力クロ
ック選択回路付きＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19101197A JP3418093B2 (ja) | 1997-07-16 | 1997-07-16 | 入力クロック選択回路付きｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19101197A JP3418093B2 (ja) | 1997-07-16 | 1997-07-16 | 入力クロック選択回路付きｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1141094A JPH1141094A (ja) | 1999-02-12 |
| JP3418093B2 true JP3418093B2 (ja) | 2003-06-16 |
Family
ID=16267399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19101197A Expired - Fee Related JP3418093B2 (ja) | 1997-07-16 | 1997-07-16 | 入力クロック選択回路付きｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3418093B2 (ja) |
-
1997
- 1997-07-16 JP JP19101197A patent/JP3418093B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH1141094A (ja) | 1999-02-12 |
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