DE2616380A1

DE2616380A1 - Schaltungsanordnung zur erzeugung einer abgleichsabfrage mit einrichtungen zum vergleichen der phasen der eingabetaktsignale und der auslesetaktsignale eines pufferspeichers

Info

Publication number: DE2616380A1
Application number: DE19762616380
Authority: DE
Inventors: Andre Auguste Aveneau
Original assignee: Societe Anonyme de Telecommunications SAT
Current assignee: Societe Anonyme de Telecommunications SAT
Priority date: 1975-04-18
Filing date: 1976-04-14
Publication date: 1976-10-28
Also published as: DE2616380C3; DE2616380B2; SE7604332L; DD125562A5; CH608152A5; US4072826A; PL112122B1; FR2308251B1; GB1547604A; IT1058400B; SU644408A3; SE411265B; FR2308251A1; BG33890A3

Description

12. April I976 1-4648 - 14/13

Societe Anonyme de Telecommunications Paris / Frankreich

Schaltungsanordnung zur Erzeugung einer Abgleichsabfrage mit Einrichtungen zum Vergleichen der Phasen der Eingabetaktsignale und der Auslesetaktsignale eines Pufferspeichers

Die Erfindung betrifft eine Schaltungsanordnung zur Erzeugung einer Abgleichsabfrage mit Einrichtungen zum Vergleichen der Phasen der Eingabetaktsignale HDI und der Auslesetaktsignale IiDL eines Pufferspeichers, in den bzw. aus dem numerische Multiplexinformationen eingegeben bzw. ausgelesen werden und der eine Kapazität von n-Binärelementen hat.

Die Erfindung bezieht sich inabesondere auf die Abgleichung von numerischen Folgen und zwar auf eine Schaltungsanordnung zum Phasenvergleich zwischen den Eingabe- und Auslesesignalen eines Pufferspeichers einer Einrichtung zur positiven Abgleichung.

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Die an den Zugriffklemmen einer Ausrüstung verfügbaren numerischen Signale sind meistens von einem für jedes Einzelsignal eigenen Sprung (gigue) beeinflußt.

Die Abgleichung besteht darin, die Eigenkapazität jeder Einzelfolge durch Zugabe von Binärelementen auf eine Einheitskapazität D abzugleichen.

In der französischen Patentschrift Nr. 1 505 037 ist beispielsweise ein Multiplexer für plesiochrone Einzelkanäle beschrieben. Dabei werden die Informationen im Takt F des jedem Einzel, signal eigenen Taktimpuls in einen Speicher eingegeben und werden im Takt des Taktimpulses D einheitlicher Synchronisation gelesen bzw. ausgelesen. Ein Permanentphasenvergleich zwischen den an den Takt F gebundenen Eingabesignalen und den

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schnelleren Lese- bzw. Auslesesignalen bestimmt das Auftreten einer Abgleichsabfrage, die zu einem für diesen Zweck vorgesehenen Augenblick in dem Raster bzw. Rahmen durch Blockierung einer Periode des Auslesetaktes bzw. -taktimpulses durchgeführt wird. Ein Abgleichsglied bewirkt die Zugabe von Bits in Abhängigkeit von der Anforderung bzw. Abfrage des Phasenvergleichers. Eine derartige Anordnung läßt jedoch während des Demultiplexvorganges einen Sprung (gigue), bei der Eigenfrequenz auftreten, die aus der numerischen Einzelfolge wiedergewonnen worden ist. Die bekannten Systeme zielen darauf ab, während des Demultiplexvorganges den Wartezeitsprung (gigue de temps d'attente) zu korrigieren bzw. auszugleichen, der durch die Verschiebung bzw. Verzögerung zwischen dem Augenblick der

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Abgleichsabfrage und dem Augenblick der Abgleichsdurchführung hervorgerufen ist.

Der Erfindung liegt die Aufgabe zugrunde, insbesondere im Fall der Multiplexbildung von Plesiochronkanälen diesen Wartesprung zu reduzieren und zwar mittels einer Schaltungsanordnung zur Erzeugung einer Abgleichsabfrage mittels eines besonders gestalteten Phasenvergleichers, der dem Multiplexer zugeordnet ist.

Zur Lösung dieser Aufgabe ist die erfindungsgemäße Schaltungsanordnung dadurch gekennzeichnet, daß diese Einrichtungen zum Vergleichen der ansteigenden Vorderflanken der HDL- und HDI-Signale erste Glieder, die ein Abgleichsabfragesignal abgeben, wenn die ansteigende Vorderflanke des HDL-Signales in dem Bereich "Eins" des HDI-Signales liegt, und zweite Glieder zur Abgabe eines den Betrieb der ersten Glieder autorisierenden Signales umfassen, das dann abgegeben wird, wenn eine ansteigende Vorderflanke von η ansteigenden Vorderflanken des HDI-Signales in dem Bereich "Null" eines Signales liegt, das aus der Teilung des HDL-Signales durch η resultiert und eine Dauer hat, die gleich der Dauer eines Binärelementes ist.

Die erfindungsgemäße Schaltungsanordnung ermöglicht einen numerischen Vergleich der Phasen der Eingabesignale mit den Phasen der Auslesesignale gemäß diskreter Vergleichszeitpunkte, wobei diese Zeitpunkte durch die Übergänge bzw. Wechsel der miteinander zu vergleichenden Taktsignale geliefert

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werden. Die zweiten Glieder ermöglichen mittels einer Quantisierung der Vergleichszeitpunkte entsprechend η Binärelementen einen Grohphasenvergleich oder ein Auffinden des "Eintritts in eine Vorratsstellung", während die ersten Glieder mittels einer Quantisierung der Vergleichszeitpunkte entsprechend einem Binärelement einen Feinphasenvergleich oder ein Auffinden des "Eintrittsin eine Raststellung" gestatten, wobei der Feinvergleich in Abhängigkeit von dem Resultat des Grobvergleichs ausgelöst bzw. eingeleitet wird.

Der Feinvergleich ist notwendig, da der alleinige Grobvergleich für bestimmte Phasenzustände bei der Multiplexbildung einen übermäßigen Wartesprung nach sich ziehen kann.

Die erfindungsgemäße Anordnung ermöglicht außerdem eine Vorauswertung bzw. Vorabschätzung einer für eine Abgleichsautorisierung ausreichenden Phasenverschiebung. Die Anordnung ermöglicht es, die Wartezeiten zwischen der Abgleichsabfrage und der Abgleichsdurchführung auf ein Minimum zu bringen.

Weitere Vorteile des erfindungsgemäßen Verfahrens und der erfindungsgemäßen Schaltungsanordnung ergeben sich aus der folgenden Beschreibung in Verbindung mit den Figuren. Es zeigen:

Fig. 1 ein Blockschaltbild derjenigen Elemente bzw. Glieder, die eine Voranzeige und eine Feinanzeige für die Abgleichsautorisierung ermöglichen, und

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Fig. 2 ein Zeitdiagramm gemäß drei unterschiedlichen Betriebszustand en.

Fig. 1 zeigt die Hauptelemente bzw. Hauptglieder der erfindungsgemäßen Schaltungsanordnung.

Die binären Datenwörter werden mit einer B'requenz F in einen Pufferspeicher 20 mit η Stufen eingegeben, d.h. der Eingebetakt

für eine Stufe des Pufferspeichers 20 beträgt F / . Die Binäre/n

Wörter werden im Takt eines Frequenztaktes D gelesen, wobei D größer als F ist. Die Taktsignale F und D werden in die Zählwerke 3 bzw. 4 eingegeben.

Eine erfindungsgemäß gestaltete Einrichtung 1 zur Anzeige bzw. zum Auffinden des Eintritts in die Raststellung empfängt die von den Zählwerken 3 und 4 abgegebenen Taktsignale. Die Einrichtung wird von zwei Speichern B_Q und B._Q, beispielsweise Flip-Flop-Schaltungen bzw. bistabile Kippschaltungen des Typs D gebildet, und der Speicher B^₀ gibt ein Signal C ab, das an das im folgenden beschriebene Abgleichsglied 2 übertragen wird.. Der "Eintritt in die Raststellung" veranlaßt die Einspeichenung einer Abgleichsanfrage in das Abgleichsglied 2. Die Durchführung dieses Abgleiche oder die Zugabe eines Binärwortes bzw. Binärelementes bewirkt das Einführen eines Phasensprunges von der Dauer eines Binärwortes und damit das "Aus-Lösen bzw. Freigeben der Raststellung". Das Signal E zur Löschung eines Zeittaktes, der die Freigabe der Raststellung bewirkt, wird in Abhängigkeit von einem NICHT-UND-Gatter P₂ eingegeben.

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Das Abgleichsglied 2 empfängt außerdem das Abgleichsautorisiersignal AJ, das bei der Gewinnung bzw. Bildung des Rahmens und durch einen Rahmenimpuls gebildet ist, und zwar an der Stelle, die für das binäre Abgleichselement reserviert ist. Das Abgleichsglied 2 ist ein Speicher, der das Signal C speichert und das Signal E wiederherstellt, wenn er das Signal AJ empfängt.

Fig. 2 beschreibt das erfindungsgemäße Verfahren bei drei Punktionszuständen. Der Zustand gemäß Fig. 2a repräsentiert eine unzulängliche Phasenverschiebung bzw. einen zu geringen Phasenfehler zwischen dem Eingabetakt HDI und dem Lesetakt HDL, um eine grobe Signalgleichrichtung und als Folge davon eine feine Signalgleichrichtung auszulösen. Das von dem Zählwerk 3 kommende Signal S ist ein Frequenzsignal F / . Der Speicher B_Q,

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beispielsweise eine bistabile Kippschaltung, empfängt an seinem Takteingang das Signal S, ebenso wie das Signal G, das am Ausgang des NICHT-UND-Gatters P^ erhalten worden ist, das von dem Zählwerk 4 zwei Signale empfängt, wobei das Signal G durch einen Negativimpuls von der Dauer gleich 1/D während aller η Lesetaktimpulse gebildet ist. Solange die ansteigende Vorderflanke des Signales S außerhalb des Impulses des Signales G ist, bleibt der Ausgang δ des Speichers Bq im Nullzustand und blockiert somit den Ausgang Q der Kippschaltung B^₀ im Nullzustand.

Der Zustand gemäß Fig. 2b repräsentiert eine gewichtigere Phasenverschiebung zwischen dem Eingabetakt HDI und der

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Frequenz F und dem Lesetakt HDL der mittleren Frequenz D . Die ansteigende Vorderflanke des Signales S wird mit dem Zustand des Signales G verglichen, und der Ausgang Q des Speichers Bg gelangt in den Zustand "Eins", d.h. er gelangt in den Eintritt in den Rastzustand bzw. die Raststellung. Das von dem Ausgang Q der Kippschaltung Bg gelieferte Signal F gibt die Raststellung-Kippschaltung B^₀ frei. In diesem Augenblick bleibt die Kippschaltung B^₀, die das Eingabetaktsignal. HDI und das Lesetaktsignal HDL an dem Takteingang empfängt, am Ausgang Q im Zustand Null, während sie jedoch bereit ist, in Raststellung einzutreten. Der Eintritt in die Raststellung in Verbindung mit der Kippschaltung B.Q erfolgt dann, wenn die Phasenabweichung ausreichend groß ist, so daß sich die ansteigende Vorderflanke des Auslesetaktimpulses HDL sich in dem Bereich "Eins" des Eingabesignales HDI befindet. Auf diese Weise wird ein Eintritt in die Raststellung "in der Mitte der Kippschaltung B^₀ verwirklicht, d.h. ihr Übergang in den Zustand "Eins" und zwar ausgehend von dem Augenblick des Eintrittes in die Vorraststeilung zu irgendeinem Zeitpunkt des Auslesetaktes HDL, sobald die Phasenabweichung ausreichend ist. Die auf diese Weise entstehende Wartezeit ist minimal. Die Kippschaltung Bg führt für alle η Binärelemente einen Phasenvergleich durch; dieses ist der Grobvergleich bzw. -abgleich. Die Kippschaltung B₁₀ führt für alle Binärelemente einen Phasenvergleich durch; dieses ist ein Feinvergleich, der nur in Abhängigkeit von dem Ergebnis des Grobvergleichs bzw. -abgleichsgleichrichtung durchgeführt wird. Ein alleiniger Feinvergleich würde es nicht ermöglichen, eine genaue Mittelphase, zwischen der Eingabe und dem Auslesen sicherzustellen.

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Bei einen Plesiochron-Multiplexer können die Abgleichsabfragen oder der Eintritt in die Raststellung in Abhängigkeit von der Kippschaltung ELq nicht unmittelbar nach einer Gruppe von systematisch eingefügten Binärelementen stattfinden, beispielsweise Rastersperrbinärelementen oder Abgieichsanzeigebinärelementen. Es ist demzufolge nicht erforderlich, daß die Vorraststellung der Grobvergleich bzw. -abgleich, die sämtliche η Binärelemente bezüglich der Raststellung oder des Feinvergleichs bzw. -abgleiche untersucht hat, sich verlängert während der Taktzeiten, die unmittelbar einer Gruppe von systematisch eingefügten Binärelementen folgt. Aus diesem Grund löscht das Sperrsignal IEB die "Vorrast-Kippschaltung Bg im Bereich einer Gruppe von systematisch eingegebenen Binärelementen. Dieser Fall ist in Fig. 2c dargestellt; das Signal IB hat einen Pegel "Null" vom Anfang einer Gruppe von systematisch eingefügten Binärelementen und gelangt wieder auf den Pegel "Eins" am Ende dieser Binärelementgruppe.

Die Ausführungsbeispiele, bei denen ein Pufferspeicher mit einer Kapazität von 8 - verwendet worden ist, zeigen bei einem Phasenvergleich bei jeweils jedem achten Binärelement eine Wartezeit bzw. einen Wartesprung von 120 ns von Spitze zu Spitze und bei einem Phasenvergleich bei jedem Binärelement von 25 ns.

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Claims

Patentansprüche

1.J Schaltungsanordnung zur Erzeugung einer Abgleichsabfrage mit Einrichtungen zum Vergleichen der Phasen der Eingabetaktsignale HDI und der Auslesetaktsignale HDL eines Pufferspeichers, in den bzw. aus dem numerische MuItiplexinfοrmationen eingegeben bzw. ausgelesen werden und der eine Kapazität von η-Binärelementen hat, dadurch gekennzeichnet, daß diese Einrichtungen zum Vergleichen der ansteigenden Vorderflanken der HDL- und HDI-Signale erste Glieder, die ein Abgleichsabfragesignal abgeben, wenn die ansteigende Vorderflanke des HDL-Signales in dem Bereich "Eins" des HDI-Signales liegt, und zweite Glieder zur Abgabe eines den Betrieb der ersten Glieder autorisierenden Signales umfassen, das dann abgegeben wird, wenn eine ansteigende Vorderflanke von η ansteigenden Vorderflanken des HDI-Signales in dem Bereich "Null" eines Signales liegt, das aus der Teilung des HDL-Signales durch η resultiert und eine Dauer hat, die gleich der Dauer eines Binärelementes ist.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß an die zweiten Glieder ein rastergebundenes Sperrsignal anlegbar ist, das den Betrieb der zweiten Glieder nur dann autorisiert, wenn es den Pegel "Eins" hat, während dieses Signal während der Zeitintervalle, die einer Gruppe von systematisch eingegebenen Binärelementen entspricht, den Pegel "Null" hat.

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