KR930005932Y1

KR930005932Y1 - 신호 지연 전달회로

Info

Publication number: KR930005932Y1
Application number: KR2019900008110U
Authority: KR
Inventors: 최영철
Original assignee: 금성일렉트론 주식회사; 문정환
Priority date: 1990-06-08
Filing date: 1990-06-08
Publication date: 1993-09-04
Also published as: KR920001566U

Abstract

내용 없음.

Description

신호 지연 전달회로

제1도는 본 고안에 따른 신호지연 전달회로의 블록도.

제2도는 제1도에 따른 상세회로도.

제3a도 내지 l도는 제2도에 따른 각부 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

1 : 입력 라이징에지 검출부 2 : 입력 플링에지 검출부

3 : 라이징에지 지연부 4 : 폴링에지 지연부

5 : 지연신호 출력부 F1-F9 : 플립플롭

CNT1, CNT2 : 카운터 ND1-ND7 : 낸드게이트

I1-I7 : 인버터

본 고안은 신호지연 전달회로에 관한 것으로, 특히 저항 및 콘덴서를 사용하지 못하는 집적회로에 적당하도록 한 신호지연 전달회로에 관한 것이다.

일반적으로 종래에는 신호의 지연전달을 저항 및 콘덴서에 의한 알씨 시정수(R,C)에 의해 지연시켜 그 시정수(R.C)만큼 지연된 신호가 전달되도록 하였다.

그러나, 이와 같은 종래의 알씨 시정수(R.C)에 의한 신호지연 전달회로는 저항 및 콘덴서를 사용하는 것이기 때문에 집적소자화 할 수가 없어서, 칩 외부에서 알씨 시정수(R.C)회로를 구성하여 신호의 지연전달을 하였다. 그러므로 특정응용소자(AS IC)에서 신호의 지연전달을 하였다. 그러므로 특정응용소자(AS IC)에서 신호지연전달이 필요한 경우 그 특정응용소자의 특성에 알맞는 저항 및 콘덴서에 따른 시정수설계가 어렵고, 콘덴서에 의한 잡음이 발생될 수 있는 문제점과 보드상에 설계하기 때문에 보드면적차지 및 핀수증가 등의 문제점이 발생되었다.

본 고안은 이와 같은 종래의 문제점을 해소시키기 위하여, 입력신호의 상승 및 하강에지를 검출하여 지연전달시간만큼의 카운트를 하는 카운터를 통해 입력신호의 지연을 시켜 지연된 신호를 출력하도록 한 디지탈화한 신호지연전달회로를 안출한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

제1도는 본 고안에 의한 신호지연 전달회로의 블록도이고, 제2도는 제1도에 따른 상세회로도로서, 이에 도시한 바와 같이 신호지연을 위한 입력신호(IN)를 플립플롭(F1)을 플립플롭(F2)의 입력(D₂)으로 인가하고, 그 플립플롭(F1)의 출력 (Q₁), 상기 플립플롭(F2)의 반전출력() 및 리세트신호(RST)를 낸드게이트(ND1)에서 조합후 인버터(I1)를 통해 플립플롭(F3)의 클럭신호(CP₃)로 인가하며, 그 플립플롭(F3)의 출력(Q₃)으로 입력신호(IN)의 라이징에지를 검출하는 입력라이징에지검출부(1)와, 그 입력라이징에지검출부(1)의 출력인 플립플롭(F3)의 출력(Q213)을 칩 디스에이블신호()로 인가받고 기준클럭(CLK)을 지연시간을 위한 N비트 카운트하는 카운터(CNT1)의 출력(Q_o,Q_n)을 낸드게이트(ND5)에서 조합하여 상기 플립플롭(F3)의 출력(Q₃)을 칩선택 디스에이블신호()로 인가받는 플립플롭(F7)의 입력(D₇)으로 인가하여, 그의 출력(Q₇)을 인버터(15)를 통해 N비트 카운트시간 지연된 신호로 출력함과 아울러 인버터(16)를 다시 통해서 상기 입력라이징에지 검출부(1)의 낸드게이트(ND5)에서 리세트신호(RST)와 조합한 후 인버터(I2)를 통해 상기 플립플롭(F3)의 칩 디스에이블신호()로 인가하도록 하는 라이징에지 지연부(3)와, 상기 입력신호 (IN)를 플립플롭(F4)을 통해 플립플롭(F5)의 입력(D5)으로 인가하고, 그 플립플롭 (F4),(F5)의 출력(),(Q₅) 및 리세트신호(RST)를 낸드게이트(ND3)에서 조합후 인버터(I3)를 통해 플립플롭(F6)의 클럭펄스(CP₆)로 인가하여 그의 출력(Q₆)을 입력신호(IN)의 폴링에지신호로 출력하는 입력폴링에지검출부(2)와, 그 입력폴링에지검출부 (2)의 플립플롭(F6) 출력(Q₆)을 칩 디스에이블신호()로 인가받고 기준클럭(CLK)을 상기 라이징에지지연부(3)의 지연시간 카운트값과 동일크기의 카운트를 하는 카운터(CNT2)의 출력(Q₀,Q_n)을 낸드게이트(ND6)에서 조합하여 상기 플립플롭(F6)의 출력(Q₆)을 칩선택 디스에이블신호()로 인가받는 플립플롭(F8)의 입력(D₈)으로 인가하고, 그의 출력(Q₈)을 입력신호의 지연된 폴링에지신호로 출력함과 아울러 상기 입력폴링에지검출부(2)의 낸드게이트(ND4)에서 리세트신호(RST)와 조합후 인버터(I4)를 통해 상기 플립플롭(F6)의 칩 디스에이블신호()로 인가시키도록 하는 폴링에지지연부(4)와, 상기 라이징에지지연부(3)의 출력을 클럭펄스(CP₉)로 인가받고, 상기 폴링에지지연부(4)의 출력을 낸드게이트(ND₇)에서 리세트신호(RST)와 조합후 인버터(I7)를 통해서 칩 디스에이블신호()로 인가받는 플립플롭(F9)을 통해 지연된 신호를 출력하는 지연신호출력부(5)로 구성하였다.

이와 같이 구성한 본 고안의 작용 및 효과를 제3a도 내지 제3l도의 본 고안에 따른 각부 타이밍도를 참조해 설명하면 다음과 같다.

제3a도와 같은 기준클럭(CLK)이 입력되고 제3b도와 같은 입력신호(IN)가 라이징에지를 갖는 신호로 플립플롭(F1)에 입력(D₁)되면, 그의 출력(Q₁)이 기준클럭 (CLK)에 동기하여 고전위신호로 출력(Q₁)된다.

이 고전위출력(Q₁)과 플립플롭(F2)의 고전위 반전출력(Q₂)에 따라 낸드게이트 (ND1)의 출력이 저전위가 된 후 기준클럭(CLK)의 한주기 후에 플립플롭(F2)의 반전출력()이 저전위가 되므로 그 낸드게이트(ND1)의 출력이 다시 저전위로 반전되고, 이에 따라 그 낸드게이트(ND₁)의 출력은 제3c도와 같은 저전위 펄스출력이 되고 이는 인버터(I1)를 통해 반전되어 플립플롭(F3)의 클럭펄스(CP₃)에 라이징에지신호를 인가시키므로 그의 출력(Q₃)이 제3d도와 같이 고전위출력이 된다.

이 고전위출력(Q₃)에 따라 카운터(CNT1)가 인에이블됨과 아울러 플립플롭 (F7)이 선택되어 동작된다. 이 카운터(CNT1)는 인에이블되면 임의의 설정된 N비트 카운트를 하는데, 이 임의의 N비트는 지연시켜야 할 시간에서 기준클럭(CLK)의 한 주기가 부족한 수의 N비트 카운트를 한다. 이는 플립플롭(F7)에서 기준클럭(CLK)의 한 주기가 다시 지연되기 때문이다.

즉, 지연시켜야 할 시간이 기준클럭(CLK)의 N+1주기인 N+1비트 지연시켜야 할 때, 카운터(CNT1)는 N비트 카운트하여 지연시키고, 플립플롭(F7)에서는 1비트 지연된다. 이와 같이 임의 설정된 n비트 카운트를 하면 카운터(CNT1)의 출력(Q₀,Q_n)을 조합하는 낸드게이트(ND5)의 출력이 제3e도에 도시한 바와 같이 N비트 지연후 저전위 펄스가 되고, 이에 따라 플립플롭(F7)에서 제3f도와 같이 저전위 펄스가 출력(Q₇)된다.

이 저전위펄스 출력은 인버터(I5)를 통해 반전되어 플립플롭(F9)의 클럭펄스 (CP₉)로 인가되므로 그의 출력(Q₉)은 제3l도와 같이 지연시간 후에 라이징에지가 발생하여 고전위가 된다.

여기서 상기 인버터(I5)의 출력은 인버터(I6)를 통해 다시 반전되어 저전위 펄스로 낸드게이트(ND2)에 인가되므로 그 낸드게이트(ND2)의 출력이 고전위펄스가 되고, 인버터(I1)를 다시 통해 저전위펄스로 플립플롭(F3)의 칩 디스에이블신호()로 인가되어 그 플립플롭(F3)을 디스에이블시키므로 다음 입력신호(IN)에 대기한다.

그리고, 입력신호(IN)를 입력(D₄)으로 인가받는 플립플롭(F4)은 입력(D₄)의 라이징에지에 고전위출력(Q₄)이 되어 플립플롭(F5)의 입력(D₅)으로 인가되므로 플립플롭(F4)의 반전출력()은 저전위상태이고, 기준클럭(CLK)의 1주기후에 플립플롭 (F5)의 출력(Q₅)은 고전위 상태가 된다. 이후 입력신호(IN)의 폴링에지가 상기 플립플롭(F4)의 입력(D₄)으로 인가되면 그의 반전출력()이 고전위가 되므로 낸드게이트 (ND3)는 제3g도에 도시한 바와 같은 입력신호(IN)의 폴링에지를 검출하는 저전위펄스가 출력되고, 이는 인버터(I3)를 통해 반전된 후 플립플롭(F6)의 클럭펄스(CP₆)로 인가된다. 이에 따라 그 플립플롭(F6)의 출력(Q₆)이 제3도의 h도에 도시한 바와 같은 고전위 출력이 되어 카운터(CNT2) 및 플립플롭(F8)를 동작시킨다.

이 카운터(CNT2)는 상기 라이징에지지연부(3)의 카운터(CNT1)와 같은 조건의 N비트 카운트를 하여 낸드게이트(ND6)에 입력시키므로 그 낸드게이트(ND6)의출력이 카운터(CNT2)의 N비트 카운트후 제3i도와 같은 저전위 신호로 플립플롭(F8)의 입력(D₈)으로 인가되고, 이 플립플롭(F8)은 제3j도에 도시한 바와 같이 저전위펄스 출력(Q₈)을 한다. 이 저전위펄스는 낸드게이트(ND4) 및 인버터(I4)를 통해 저전위 칩디스에이블신호()로 플립플롭(F6)을 디스에이블시켜 다음 입력신호(IN)에 대기하도록 하고, 그 출력(Q₈)이 낸드게이트(ND7) 및 인버터(I7)를 통한 후 저전위 신호로 플립플롭(F9)의 칩 디스에이블신호()단자에 인가되므로 그 플립플롭(F9)의 출력 (Q₉)은 저전위로 반전된다. 즉, 제3l도에 도시한 바와 같은 N+1비트 지연된 최종출력 (OUT)이 된다.

따라서, 입력신호(IN)가 입력되면, 입력라이징에지검출부(1)에서 입력신호 (IN)의 라이징에지를 검출하여 라이징에지지여부(3)의 카운터(CNT1)를 동작시키고,이에 따라 카운터(CNT1)에서 임의의 n비트 카운트하여 지연시킨 후 플립플롭(F7)을 통해 원하는 지연시간만큼 지연시킨 라이징에지지연신호를 지연신호 출력부(5)를 통해 출력시키고, 입력 폴링에지 검출부(2)를 통해 입력신호(IN)의 폴링에지를 검출하여 상기 라이징에지 지연부(3)의 지연시간만큼 카운터(CNT2)등을 통해 지연시키는 폴링에지 지연부(4)에서 지연된 폴링에지신호에 의해 상기 지연신호 출력부(5)를 제어하여 지연신호의 폴링에지신호에 의해 상기 지연신호 출력부(5)를 제어하여 지연신호의 폴링에지시간을 결정한다. 이와 같이 본 고안에서는 입력신호(IN)를 카운터(CNT1), (CNT2)의 카운트값에 의해 지연시켜 신호의 지연전달을 이룰 수 있다.

이상에서 설명한 바와 같이 본 고안은 입력신호의 상승에지 및 하강에지를 검출하고, 그 검출신호를 지연시켜 출력시킴으로써 신호의 지연전달을 디지탈화한 지연전달회로를 통해 지연전달시킬 수 있으므로 특정응용소자등에서 필요로 하는 지연전달을 집적소자 내에 설계할 수 있는 효과가 있다.

Claims

입력신호(IN)의 라이징에지를 검출하는 입력라이징에지검출부(1)와, 그 입력라이징에지검출부(1)의 출력에 따라 동작하여 임의의 시간 지연된 라이징 에지 출력을 함과 아울러 상기 입력라이징에지검출부(1)를 검출 대기상태로 만드는 라이징 에지 지연부(3)와, 상기 입력신호(IN)의 폴링에지를 검출하는 입력폴링에지검출부(2)와, 그 입력폴링에지검출부(2)의 출력에 따라 동작하여 상기 라이징에지 지연부(3)의 지연시간과 동일시간 지연시켜 지연된 폴링에지 출력을 함과 아울러 상기 입력폴링에지검출부 (2)를 검출대기 상태로 만드는 폴링에지 지연부(4)와, 상기 라이징에지 지연부(3)의 출력 및 상기 폴링에지 지연부(4)의 출력에 따라 상기 입력신호(IN)가 지연된 출력 (OUT)을 하는 지연신호 출력부(5)로 구성한 것을 특징으로 하는 신호 지연 전달회로.
제1항에 있어서, 입력라이징에지검출부(1)는 입력신호(IN)를 플립플롭(F1)에 입력(D₁)시켜 그의 출력(Q₁)을 플립플롭(F2)에 입력(D₂)시키고, 상기 플립플롭(F1), (F2)의 출력(Q₁),() 및 리세트신호(RST)를 낸드게이트(ND1)에서 조합한 후 인버터(I1)를 통해 플립플롭(F3)의 클럭펄스(CP₃)로 인가하여 그의 출력(Q₃)을 통해 입력신호의 라이징에지검출출력을 하게 구성하고, 라이징에지 지연부(3)는 상기 플립플롭 (F3)의 출력(Q₃)에 따라 인에이블되는 카운터(CNT1)를 통해 지연시간을 위한 임의의 N비트 카운트하고, 낸드게이트(ND5)를 통해 그 N비트 카운트를 검출하여 플립플롭(F7) 및 인버터(I5)를 통해 지연된 라이징에지 출력을 함과 아울러 그 라이징에지 출력을 상기 플립플롭(F3)의 칩디스에이블신호로 인가하게 구성하고, 폴링에지검출부(2)는 상기 입력신호(IN)를 플립플롭(F4)을 통해 플립플롭(F5)에 입력(D₆)시키고, 상기 플립플롭(F4),(F5)의 출력(),(Q₅) 및 상기 리세트신호(RST)를 낸드게이트(ND3)를 통해 조합한 후 인버터(I3)를 통한 후 플립플롭(F6)의 클럭펄스(CP₆)로 인가하여 그의 출력(Q₆)을 통해 입력신호의 폴링에지 검출출력을 하게 구성하며, 폴링에지지연부(4)는 상기 플립플롭(F6)의 출력(Q₆)에 따라 인에이블되는 카운터(CNT 2)를 통해 상기 카운터(CNT1)와 동일한 N비트 카운트를 하여 낸드게이트(ND6)를 통해 그 N비트 카운트를 검출한 후 플립플롭(F8)을 통해 지연된 폴링에지 출력을 함과 아울러 그 폴링에지출력을 상기 플립플롭(F6)의 칩디스에이블신호로 인가하게 구성하고, 지연신호 출력부(5)는 상기 지연된 라이징에지 출력을 플립플롭(F9)의 클럭펄스 (CP₉)로 인가하고, 상기 지연된 폴링에지 출력을 낸드게이트(ND7)에서 리세트신호 (RST)와 조합 후 인버터(I7)를 통해 그 플립플롭(F9)의 칩 디스에이블신호()로 인가하여 그의 출력(Q₉)을 통해 지연된 신호 출력(OUT)을 하도록 구성한 것을 특징으로 하는 신호지연 전달회로.