SU1608697A1

SU1608697A1 - Устройство дл контрол цифровых объектов

Info

Publication number: SU1608697A1
Application number: SU884603823A
Authority: SU
Inventors: Тарас Михайлович Демьянчук; Валерий Иванович Чашечников; Михаил Иванович Михавчук
Original assignee: Предприятие П/Я Г-4710
Priority date: 1988-08-01
Filing date: 1988-08-01
Publication date: 1990-11-23

Abstract

Изобретение относитс к автоматизированным системам контрол и может быть использовано при контроле больших и сверхбольших интегральных схем на МОП-структурах. Цель изобретени - расширение функциональных возможностей путем обеспечени контрол объектов с произвольным временем выполнени операции. Устройство содержит генератор тактовых импульсов, управл ющий вычислительный блок, группу элементов, блок пам ти тестов, счетчик адреса пам ти, регистр адреса тестовой комбинации, схему сравнени , регистр выходной тестовой комбинации, многоканальный амплитудный дискриминатор, счетчик числа повторени тестов комбинации, два элемента ЗИ, три элемента И, элемент НЕ, элемент ИЛИ, формирователь импульса, триггер. Принцип действи устройства состоит в блокировке синхроимпульсов, поступающих на вход синхронизации объекта контрол в тот момент, когда его состо ние достигает значени , записанного в регистре выходной тестовой комбинации. Объект считаетс годным, если он достигает заданного состо ни за врем , меньшее указанного в счетчике числа повторений тестовых комбинаций. 1 ил.

Description

И;обретение относитс к автомати- зиро анным системам контрол и может быть применено при контроле больших интегральных схем (БИС) и сверхбольших Iнтегральных схем (СБИС) на МОП- CTpyi Typax..

изобретени - расширение функциональных возможностей путем

контрол .объектов с про- временем выполнени опера-.

Ц€ЛЬ

:к1 И01: обесг ечени

изводьным .ции.

На чертеже приведена функциональ- на схема устройства.

Устройство содержит управл юпщй . вычислительный блок 1, счетчик 2 адреса пам ти, блок 3 пам ти тестов, регистр 4 адреса тестовой комбинации, регистр 5 выходной тестовой комбинации , контролируемый объект 6, многоканальный амплитудный дискриминатор 7, счетчик 8 числа повторени тестовых комбинаций, группу 9 элементов ЗИ, генератор 10 тактовой частоты, первый элемент ЗИ 11, схему 12 сравнени , : второй элемент ЗИ 13, три элемента И 14-16,, элемент ИЛИ 17, формирователь

о:

О 00

о: со

импульса, триггер 19 и элемент ; НЕ 20.

Устройство работает следующим образом .I 5

В исходное состо ние устройство устанавливаетс сигналом Сброс (не показан), при этом в исходное состо ние устанавливаютс счетчики 2 и 8, триггер 19 и управл ю1ций вычислитель- ю ный блок 1..

Управл ющий вычислительный блок 1 по команде Пуск передает в счетчик 2 адреса пам ти начальный адрес чейки блока 3, в которой хранитс перва 15 тестова комбинаци дл контролируе- мого типа объекта 6.-В регистр 4 адреса тестовой комбинации записьшает- с адрес тестовой комбинации,.на которой требуетс зафиксировать выходные 20 сигналы контролируемого объекта 6. В регистр 5 выходной тестовой комбинации из запоминающего устройства выходных тестовых комбинаций, вход щего в состав управл ющего вычисли- 25 тельного блока 1, поступает выходна тестова комбинаци , соответствующа выходным сигналам контролируемого объекта 6 на указанном в регистре

мент ЗИ 11. При заполнении счетчика 8 наращиваетс на 1 счетчик 2 и через формирователь 18 импульса по заднему фронту импульса устанавливаетс в исходное состо ние триггер 19.

При этом запрашиваетс блок 3 по еледующему адресу и открываетс элемент И дл записи в счетчик 8 следующей тестовой комбинации. На требуемом номере цикла (при равенстве адресов в счетчике 2 и регистре 4) схема 12 сравнени запрещаё т прохождение тактовых импульсов на счетчик 8, закрыва элемент ЗИ 11, и подает стробирую щий импульс на элемент И 15, разреша поступление сигнала неисправности контролируемого объекта б на управл ющий вычислительный блок 1 с выхода многоканального амплитудного дискриминатора 7.

При необходимости исследований выходных сигналов следующей тестовой комбинации указанный цикл повтор етс . Если контролируемый объект 6 вл етс объектом с произвольным временем выполнени операции, то в дополнительный разр д необходимой чейки блока 3 записываетс сигнал разреше

.4 адреса контролируемой тестовой ком- 30 автоматической синхронизации высобинации номере комбинации. Регистр 5 выходной тестовой комбинации соединен с многоканальным амплитудным дискриминатором 7 дл задани порога каждого канала дискриминатора.

На блок 3 из управл ющего вычислительного блока 1 поступает импульс запроса. В каждой чейке блока 3 выделены: один р д разр дов, в котором записываетс число циклов генератора 10, в течение которых на провер емую схему должна поступать данна тестова комбинаци входных воздействий; дополнительный разр д, в котором за35

40

кого логического уровн . При считывании данной чейки блока 3 на входы контролируемого объекта 6 подаютс заданные входные воздействи , а максимальное число циклов (максимальное необходимое количество тактовых импульсов генератора 10, поступающее на вход объекта 6 дл установки объекта в исходное состо ние) переписываетс в обратном коде в счетчик 8 числа повторени тестовых комбинаций через группу 9 элементов ЗИ. На счетный вход счетчика 8 подаютс импульсы с генератора 10 через эле-

писываетс сигнал разрешени дл вклю-., мент ЗИ 11. Кроме того, эти импульсы чени режима автоматической синхро- через элемент И 14 поступают на второй вход контролируемого объекта 6. При совпадении выходной тестовой комбинации объекта 6 с записанной исходной тестовой комбинацией в регистре 5 с выхода многоканального амплитудного дискриминатора 7 через элемент НЕ 20 и элемент И 16 на триг- гер 19 поступает сигнал, измен ющий по переднему фронту его состо ние. При этом сигналом низкого уровн с выхода триггера 19 запрещаетс поступление импульсов генератора 10 на синхровход контролируемого объекнизации работы контролируемого объекта 6 с системой контрол .

При считьтании чейки блока 3 на входы контролируемого объекта 6 подаютс заданные входные воздействи , а число циклов, в течение которых данные воздействи должны подаватьс на контролируемый объект, переписываютс в обратном коде в счетчик 8 числа повторени тестовых комбинаций через группу 9 элементов ЗИ. На счетный вход счетчика 8 подаютс импульсы с генератора 10 через эле автоматической синхронизации высо

мент ЗИ 11. Кроме того, эти импульсы через элемент И 14 поступают на вто

рой вход контролируемого объекта 6. При совпадении выходной тестовой комбинации объекта 6 с записанной исходной тестовой комбинацией в регистре 5 с выхода многоканального амплитудного дискриминатора 7 через элемент НЕ 20 и элемент И 16 на триг- гер 19 поступает сигнал, измен ющий по переднему фронту его состо ние. При этом сигналом низкого уровн с выхода триггера 19 запрещаетс поступление импульсов генератора 10 на синхровход контролируемого объекТА 6, так как последний выполнил заданную операцию. При заполнении с :етчика 8 наращиваетс на 1 счет- 41 :к 2 и через формирователь 18 импульса триггер 19 устанавливаетс в исходное состо ние.

Если при заполнении счетчика 8

иггер 19 не изменил своего состо - (т.е., находитс в исходном сос- нии), то сигнал с выхода счетчика через элемент ЗИ 13 и элемент -ИЛИ

поступает на вход управл ющего В1 числительного блока 1 , сигнализиTI HI

тс

8

Г

Р of

о неисправности

ъекте

6.

Ф

ормулаиз обретени

Устройство дл контрол цифровых объектов, содержащее управл ющий вы- Ч1 слительный блок, счетчик адреса пам ти, блок пам ти тестов, регистр адреса тестовой комбинации, регистр . вьходной тестовой комбинации, многоканальный амплитудный дискриминатор, етчик числа повторени тестовых комбинаций, первьй элемент ЗИ, групэлементов ЗИ, генератор тактовой

стоты и схему сравнени , первый.

п

Ч

второй ВХОДЫ и выход которой соединены соответственно с выходом pert стра адреса тестовой комбинации, вьходом счетчика адреса пам ти, сое- Д1- ненными с первым входом первого элемента ЗИ, первым входом прерыва- т управл ющего вычислительного бло- кг, первый, второй и третий инфор- м ционные выходы которого соединены

информационными входами регистра тестовой комбинации, счетчика ajpeca пам ти, регистра выходной тесКС

pi ДС

B i П В5 Пс Т(

вой комбинации, первый,-второй и етий управл ющие выходы управл ютс

TI

щ€ ГО вычислительного блока соединены

ответственно с первым входом вы- бсра блока пам ти тестов, первым входе м группы элементов ЗИ, вторым входе м первого элемента ЗИ, третий вход торого соединен с выходом генерато- тактовой частоты, а выход - с вхом .суммировани счетчика числа по- орени тестовой комбинации, выход реполнени которого соединен, с :одом суммировани счетчика адреса .м ти, вторым входом группыэлемен- iB ЗИ, вторым входом выбора блока

10

086976

пам ти тестов, перва информационна группа выходов которого соединена . с третьими входами группы элементов ЗИ, втора информационна группа выходов вл етс выходом устройства, подключенного к информационным входам контролируемого объекта, адресный вход блока пам ти тестов соединен с выходом счетчика адреса пам ти, информационный вход счетчика числа ..

повторени тестовой комбинации соединен с выходами группы элементов ЗИ, перва и втора группы входов ампли15 тудного дискриминатора соединены соответственно с входами устройства, к которым подключены .выходы контролируемого объекта и выходы регистра выходной тестовой комбинации, о т20личающеес тем, что, с целью расширени функциональных возможностей путем обеспечени контрол объектов с произвольным временем выполнени операции, в него введены вто25 рой элемент ЗИ, первый, второй, третий элементы И, элемент НЕ, формирователь импульса, триггер и элемент ИЛИ, первый , второй входы и выход которого соединены соответственно с выходом

30 второго элемента И, выходом второго элемента ЗИ, вторым входом прерывани управл ющего вычислитель ного блока, первый и второй входы и выход первого элемента И соединены соответственно с выходом первого элемента ЗИ, первым входом второго элемента ЗИ и выходом триггера, синхровыходом устройства , который подключаетс к синхро- входу контролируемого объекта, первый и второй входы второго элемента И подключены соответственно к выходу схемы сравнени , выходу амплитудного дискриминатора и входу элемента НЕ, выход которого соединен с первым входом третьего элемента И, второй вход которого соединен с вторым входом второго элемента И и третьим информационным выходом блока пам ти, вход фор- гдаровател импульса соединен с трет-ь- им входом второго элемента ЗИ и выходом переполнени счетчика числа повторени тестовой комбинации, вход сброса и вход установки триггера соединены соответственно с выходом треть - его элемента И и выходом формирова- тел импульса.

35

40

45

50

55

Claims

ормула из обретения Устройство для контроля цифровых ъектов, содержащее управляющий выслительный блок, счетчик адреса мяти, блок памяти тестов, регистр реса тестовой комбинации, регистр . ходной тестовой комбинации, многональный амплитудный дискриминатор, етчик числа повторения тестовых мбинаций, первый элемент ЗИ, груп, генератор тактовой об’ чи· па:

ар:

вь ка:

сч

КС!

пу элементов ЗИ частоты и схему сравнения, первый, В1 нс орой входы и выход которой соедини соответственно с выходом регистра адреса тестовой комбинации, >ходом счетчика адреса памяти, сое30 вь диненными с первым входом первого элемента ЗИ ни я управляющего вычислительного блока ме.ционные выходы которого соединены с адреса тестовой комбинации адреса памяти тсвой комбинации, первый,. второй и τι , первым входом прерыва35 , первый, второй и третий инфоринформационными'входами регистра , счетчика , регистра выходной тес40 етий управляющие выходы управляющего вычислительного блока соединены соответственно с первым входом выбора блока памяти тестов, первым входе м группы элементов ЗИ, вторым входе м первого элемента ЗИ, третий вход ксторого соединен с выходом генерато. ре. тактовой частоты, а выход - с входом .суммирования счетчика числа повторения тестовой комбинации, выход пе реполнения которого соединен, с входом суммирования счетчика адреса памяти, вторым входом группы элементов ЗИ, вторым входом выбора блока ₍

1608697 6 памяти тестов, первая информационная группа выходов которого соединена . с третьими входами группы элементов ЗИ, вторая информационная группа выходов является выходом устройства, подключенного к информационным входам контролируемого объекта, адресный вход блока памяти тестов соединен с выходом счетчика адреса памяти, информационный вход счетчика числа .· повторения тестовой комбинации соединен с выходами группы элементов ЗИ, первая и вторая группы входов амплитудного дискриминатора соединены соответственно с входами устройства, к которым подключены выходы контролируемого объекта и выходы регистра выходной тестовой комбинации, о тличающееся тем, что, с целью расширения функциональных возможностей путем обеспечения контроля объектов с произвольным временем выполнения операции, в него введены второй элемент ЗИ, первый, второй, третий элементы И, элемент НЕ, формирователь импульса, триггер и элемент ИЛИ, первый, второй входы и выход которого соединены соответственно с выходом второго элемента И, выходом второго элемента ЗИ, вторым входом прерывания управляющего вычислительного блока, первый и второй входы и выход первого элемента И соединены соответственно с выходом первого элемента ЗИ, первым входом второго элемента ЗИ и выходом триггера, синхровыходом устройства, который подключается к синхровходу контролируемого объекта, первый и второй входы второго элемента И подключены соответственно к выходу схемы сравнения, выходу амплитудного дискриминатора и входу элемента НЕ, выход которого соединен с первым входом третьего элемента И, второй вход которого соединен с вторым входом второго элемента И и третьим информационным выходом блока памяти, вход формирователя импульса соединен с третьим входом второго элемента ЗИ и выходом переполнения счетчика числа повторения тестовой комбинации, вход сброса и вхоц установки триггера соединены соответственно с выходом треть·его элемента И и выходом формирователя импульса.