經濟部中央標準局員工消費合作社印掣 A7 B7 五、發明説明（） 發明背景 發明之領域 本發明係關於一種信號多重化電路，尤其係關於一種 用以內插如一同步延遲電路之輸出信號之類的信號之電 路。此外，本發明亦關於一種電路，當自一外部時鐘獲得 —內部時鐘時，該電路中相對於此外部時鐘之所謂延遲時 間的週期相關性者會被消除。 相關技術之描述 在過去，PLL(鎖相回路，phase-locked loop)及 DLL(閉鎖延時回路，delay-locked loop)係應用在例如與一 同步DRAM之一外部時鐘相關的一內部時鐘之相位調 整，以及主要做爲反饋控制系統之電路，此等電路在達到 閉鎖狀態之前，需要數十甚至數百個時鐘，這顯示了延長 週期期間，操作不穩定之問題。雖然已有人提出數種同步 延遲電路以解決此問題，但此等電路皆以一數位延遲電路 爲基礎，亦即此等電路係依賴單位延遲電路之延時做爲解 決手段，而此解決手段會引起一相位誤差。然而，解決手 段可加以改進，藉由設置兩個(或四個、八個等等)延遲時間 爲1/2(或1/4、1/8等等)單位延時之同步延遲電路，相位 _差可因而降德。 圖6係一方塊圖，表示一具有一信號多重化電路之同 步延遲電路，其揭露於日本特願平第Η8-243022號專利申 請案。此習知技術之複式同步延遲電路具有：延遲時間相 3 本紙張尺度適用中國®家標辛M CNS ) Λ4规格（210Χ297公燦) (請先閱讀背面之注意事項再填寫本頁)
B7 五、發明説明（） 經濟部中央標隼局貝工消費合作社印製 異之輸入延遲電路101AA和101BA ;延遲時間相異之輸 出延遲電路102AA和102BA ;連續輸出一延遲信號之第 一和第二同步延遲電路100A和100B ; —信號多重化電路 100C，其藉由對輸入的各延遲信號進行邏輯操作以產生內 部時鐘脈衝；一接收電路105 ;第一延遲電路107 ;第二 延遲電路108 ;及一放大器電路106。 接收電路105接收一外部時鐘脈衝做爲其輸入信號， 並且產生一具有一指定脈衝寬度之脈衝。接收電路105之 輸出信號先後通過第一延遲電路107及第二延遲電路 108，第二延遲電路108之輸出信號係分別輸入至第一及 第二同步延遲電路100A及100B之輸入延遲電路101AA 及101BA，接收電路105之輸出信號亦分別輸入至第一及 第二同步延遲電路100A及100B之控制信號線109A及 109B。第一及第二同步延遲電路100A及100B之輸出信 號係輸入至信號多重化電路100C，信號多重化電路i〇〇c 之輸出信號係輸入至放大器電路106 〇 第一同步延遲電路100A及第二同步延遲電路ι〇ΟΒ之 組態幾乎相同。換言之，除輸入延遲電路101AA及輸人延 遲電路101BA之延遲時間不同外，第一同步延遲電路100A 及第二同步延遲電路100B之組態完全相同。因此，以下主 要描述第一同#延遲電路100A之內部組態及作動方式， 而第二同步延遲電路100B可依此類推。 第一同步延遲電路100A具有：一輸入延遲電路 101AA，用以調整第一與第二同步延遲電路之延遲時間 4 本紙張尺度通;f]中闽國家標毕（C’NS ) Λ4規格（2丨公釐〉 (請先閱讀背面之注意事項再填寫本頁) •-1T-- -I» m 經滴部中央標準局貝工消費合作社印犁 A7 __B7 五、發明説明（） 差；一檢波延遲電路鏈101A，其係由多數閘極級串聯而 成，該多數閘極級傳送輸入延遲電路101AA之輸出信號 時，會將此信號連續地延遲；一控制電路103A，用以將 檢波延遲電路鏈101A之各級的輸出平行傳送至傳輸延遲 電路鏈102A，並同步將一輸入至控制電路線ι〇9Α之脈衝 信號傳送至傳輸延遲電路鏈102A ; —傳輸延遲電路鏈 102A，其係由多數串聯之閘極級形成，且該多數鬧極級係 配置成使信號傳輸路徑方向與檢波延遲電路鏈101A之信 號傳輸路徑方向相反，該傳輸延遲電路鏈102A於其各閘 極級接收由控制電路103A平行輸出之各信號的反相信 號，並於傳送該等信號時，連續地將該等信號延遲；一輸 出延遲電路102AA，用以調整傳輸延遲電路鏈ι〇2Α之輸 出信號的延遲時間；及一負載調整元件104A，用以將傳 輸延遲電路鏈102A之各單位麵電路的延遲時間同時調 整爲檢波延遲電路鏈101A之各單位延遲電路的延遲時 間。 圖7係一電路圖，表示第一同步延遲電路100A之內 部組態。檢波延遲電路鏈101A及傳輸延遲電路鏈102A具 有交錯配置的雙輸入NAND電路和反相器之組態。控制電 路103A及負載調整元件l〇4A具有雙輸入NAND電路之 排列組態。詳油而言，檢波延遲電路鏈101A具有一串聯 式組態’從輸入端開始’依序爲NAND電路FN1、反相器 FI1、NAND電路FN2、反相器FI2、…、NAND電路 FNn、反相器Fin、最後爲NAND電路FNn+Ι、反相器 5 本紙張尺度適用中酬家標华（CNS )八峨格（2「0〆297公$ ) * ---------— (請先閲讀背面之注意事項再填寫本頁) -Ill ·, --訂 - c> 經濟部中央梯準局貝工消费合作社印掣 A7 __B7 ' 五、發明説明（） FIn+Ι及NAND閘FNn+2。而傳輸延遲電路鏈102A亦具 有一串聯式組態，但從輸出端開始，依序爲反相器RI1、 NAND電路RN1、反相器RI2、NAND電路RN2、…、 反相器RIn、NAND電路RNn、反相器RIn+Ι、最後爲 NAND電路RNn+Ι。控制電路103A係由一連串的NAND 電路 CN1、CN2、…、CNn 及 CNn+1 形成，各 NAND 電路之一輸入端係連接至控制信號線109A 〇負載調整元 件104A係由一連串的NAND電路GN1、GN2'..、GNn 及GNn+1形成，各NAND電路之一輸入端係連接至接地 線 110。 其次，檢波延遲電路鏈101A、傳輸延遲電路鏈102A、 控制電路103A與負載調整元件104A之間的連接關係，將 以各者之第η級閘爲例加以說明。 檢波延遲電路鏈101Α之反相器Fin的輸出端係連接至 NAND電路FNn+Ι之一輸入端，且亦連接至控制電路103A 的NAND電路CNn之未與控制信號線109A連接的輸入 端。控制電路103 A之NAND電路CNn的輸出端係連接至 檢波延遲電路鏈101A的NAND電路FNn+2之未與反相器 FIn+Ι之輸出端連接的輸入端’且亦連接至讎麵電路鏈 102A的NAND電路RNn之未與反相器RIn+Ι之輸出端連 接的輸入端。傳^延遲電路鏈102A的NAND電路RNn之 輸出端係連接至傳輸延遲電路鏈102A的反相器RIn之輸 入端。 傳輸延遲電路鏈102A的反相器RIn之輸出端係連接 6 本紙张尺度適中阀®家標準（CNS ) Λ4况格（2丨0X29*7公羧） (請先閱讀背面之注意事項再填寫本頁) 4. -訂 經濟部中央標準局貝工消費合作社印製 A7 ____B7 五、發明説明（） 至NAND電路RNn-l之未與NAND電路CNn-l之輸出端 連接的輸入端，且亦連接至負載調整元件104A的NAND 電路GMn之未與接地線11〇連接的輸入端。負載調整元件 104A的NAND電路GNn之輸出端係置於斷路狀態。檢波 延遲電路鏈101A的第一級NAND電路FN1之一輸入端係 連接至輸入延遲電路101AA之輸出端，傳輸延遲電路鏈 102A的最後一級反相器RI1係連接至輸出延遲電路102AA 之輸入端。檢波延遲電路鏈101A的第一級和第二級NAND 電路FN1和FN2之未與檢波延遲電路鏈101A的輸入延遲 電路101AA之輸出端或反相器Π1之輸出端連接的輸入 端，以及傳輸延遲電路鏈102A的第一 NAND電路級之未 與檢波延遲電路鏈101A的最後NAND電路級之輸出端連 接的輸入端，係連接至電源供應線111。 接著，對上述同步延遲電路之作動方式做一詳細描 述。 圖8係一波形圖，表示該電路不同部份的信號波形。 爲了簡化說明，假設輸入延遲電路101AA及輸出延遲電路 102AA之延遲時間爲零。時鐘脈衝201係一外部時鐘脈 衝，其輸入至接收電路1〇5，且具有一利用上升邊緣之固 定週期。時鐘脈衝群202表示檢波延遲電路鏈101A中所 宥反相器之輸出波形，其構成一高値輸出。時鐘脈衝203 係一來自接收電路105之輸出時鐘脈衝，其輸入至控制信 號線109A，且亦輸入至第一延遲電路107。時鐘脈衝群 204表示傳輸延遲電路鏈102A中所有反相器之輸出波形。 7 QI — (請先閲讀背面之注意事項再填寫本頁) ,?τ α 本紙乐尺度遙，η中國阀家標準（CNS ) Λ4规格（2i〇/297公势） 經濟部中央標準局負工消費合作社印製 A7 _B7_ 五、發明説明（） 時鐘脈衝205係一來自放大器電路1⑽之輸出時鐘脈衝。 (放大器電路106之輸出脈衝係被一來自第二同步延遲電路 100B之輸出信號內插，因此其波形並未如圖示一般。然 而，爲了簡化說明，假設圖示之波形係在信號多重化電路 之延遲時間被忽略，且第一同步延遲電路100A之輸出信 號係獨立輸出未被內插的情況下，所產生之信號波形。)放 大器電路106所輸出之時鐘脈衝係做爲，例如，一 DRAM 裝置之一內部時鐘脈衝。 由於時鐘脈衝爲週期性變化之信號脈衝，且在實際應 用上並無區別，因此爲了使作動方式易於瞭解，以下之說 明將一隨意的時鐘信號脈衝稱爲第m個時鐘信號脈衝，其 下一時鐘信號脈衝稱爲第(m+Ι)個時鐘信號脈衝，再下一個 時鐘信號脈衝則稱爲第(m+2)個時鐘信號脈衝。 第一延遲電路107之延遲時間係設定爲接收電路1〇5 之延遲時間dl，第二延遲電路108之延遲時間係設定爲放 大器電路106之延遲時間d2 〇被輸入之外部時鐘信號的週 期係定爲tCK 〇 當檢電路鏈101A及傳輸麵電路鏈102A處於 重設(reset)狀態時(此狀態發生於當輸入至檢波延遲電路鏈 101A之時鐘脈衝在某一特定時間內維持在低値時），檢波 跬遲電路鏈101 乂之反相器FI1、FI2等等之輸出信號爲低 値，而傳輸延遲電路鏈102A之反相器RI1、RI2等等之輸 出信號則爲高値。 在一接收到時鐘脈衝201之第m個時鐘信號脈衝，並 8 本紙張尺度&州屮闯ίΚ:標嗥l: rNS 規格（2丨0>*297公漦) {請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局貝工消费合作杜印製 A7 B7 五、發明説明（） 隔dl之延遲時間後，接收電路105輸出時鐘脈衝203所$ 之第m個時鐘信號脈衝。此脈衝經由第一延遲電路1〇7、 第二延遲電路108及輸入延遲電路101AA而輸入至檢 遲電路鏈101A，並行進在檢波延遲電路鏈101A中。行進 在檢波延遲電路鏈101A中的第m個時鐘信號脈衝係表示 爲時鐘脈衝群202之第m個時鐘信號脈衝群。檢波延遲電 路鏈101A中的反相器輸出信號藉由第m個時鐘信號脈衝 之行進被改變爲高値，且在第m個時鐘信號脈衝之週期內 一直維持在高値。當第m個時鐘信號脈衝之高値週期結 束，且輸入至檢波延遲電路鏈101A之時鐘脈衝變爲低値 時，此低値行進在檢波延遲電路鏈101A中。於此場合， 檢波延遲電路鏈101A有一高値信號及一低値信號於其內 行進。 在第m個時鐘信號脈衝203由接收電路105輸出後， 經過一個時鐘週期tCK時，時鐘脈衝203之第(m+l)個時鐘 信號脈衝從接收電路105被輸入至控制信號線109A 〇當 此情況發生時，第m個時鐘信號脈衝行進在檢波延遲電路 鏈101A中。舉例而言，若該信號在檢波延遲電路鏈101A 中從第j個反相器FIj行進到第(j-k)個反相器FI(j-k)，則反 相器FIj至反相器FIj-k之輸出爲高値狀態。因此，和第m 個時鐘信號脈#行進通過的反相器FIj至FIj-k之輸出端相 連接的控制電路103A之NAND電路CNj至CNj-k，其兩 輸入信號皆爲高値，因而使得其輸出信號爲低値。 緊接於此之前，傳輸延遲電路鏈102A之NAND電路 9 (請先閲讀背面之注意事項再填寫本頁)
Q 訂 本尺度適μΓ中本標4M (‘NS ) Λ4况格（2丨0/297公族) " 經濟部中央標準局員工消费合作社印裝 A7 B7 五、發明説明（） 的兩輸入係在高値中等待’其中，和控制電路103A之 NAND電路CNj至CNj-k的輸出端相連接的傳輸延遲電路 鏈102A中之NAND電路RNj至RNj-k的兩輸入中之一輸 入轉爲低値，NAND電路RNj至RNj-k的輸出由低値變高 値，而反相器RIj至RIj-k的輸出則由高値變低値》當時鐘 脈衝203之第(m+1)個時鐘信號脈衝被輸入至控制信號線 109A時，在檢波延遲電路鏈101A中，一低値信號行進通 過第1至第G-k-Ι)個反相器FI1至FIj-k-Ι，第1至第(j-k-l) 個NAND電路CN1至CNj-k-Ι的輸出會維持在高値，即使 控制信號線109A位準爲高，此將導致傳輸延遲電路鏈 102A之NAND電路RN1至RNj-k-Ι及反相器RI1至Rlj-k-1分別保持在低値及高値。 由於第(m+1)個時鐘信號脈衝被輸入至控制信號線 109A而傳送至傳輸延遲電路鏈102A的低値信號會立刻開 始傳送，並以一根據傳輸延遲電路鏈102A中各閘極之延 遲時間的速度通過傳輸延遲電路鏈102A，然後被輸出。 通過傳輸延遲電路鏈102A之低値脈衝係以時鐘脈衝群204 之第m個時鐘信號脈衝表示。 當第(m+1)個時鐘信號脈衝被輸入至控制信號線109A 時，檢波延遲電路鏈101A中之NAND電路FNj+2至 FNj-k+2的兩輸；Λ端子中，連接至控制電路103A之NAND 電路CNj至CNj-k的輸出端之輸入端子變爲低値，此造成 所有反相器FIj+2至FIj-k+2的輸出均變爲低値。於此期 間，由於低値信號通過檢波延遲電路鏈101A之故，因此 本紙張尺度埼用中囚1¾家標津（rNS ) Λ4%格（2ΙΟ χ 297公« ) (請先閱讀背面之注意事項再填寫本頁) 4 經濟部中央標準局貝4消費合作社印掣 A7 B7 五、發明説明（） 反相器FIj至FIj+Ι的輸出爲低値，且檢波延遲電路鏈101A 中之第m個時鐘信號脈衝被重設。由傳輸延遲電路鏈102A 輸出之第m個時鐘信號脈衝，當它通過輸出延遲電路 102AA、信號多重化電路100C及放大器電路106時被反 相，因此被輸出做爲一高値信號。此脈衝以時鐘脈衝205 之第m個時鐘信號脈衝表示。 當低値的第m個時鐘信號脈衝由傳輸延遲電路鏈 102A輸出時，傳輸延遲電路鏈102A回到重設狀態。在來 自接收電路105之第(m+1)個時鐘信號脈衝被輸出後，經過 dl+d2的時間時，第(m+Ι)個時鐘信號脈衝被輸入至檢波延 遲電路鏈101A，且下一週期開始。 接著，對上述同步延遲電路之延遲時間做一詳細說 明。時鐘脈衝101之第m個時鐘脈衝信號的上升邊緣與接 收電路105所輸出的時鐘脈衝203之第m個時鐘脈衝信號 的上升邊緣，兩者之間的延遲時間爲時間dl。從時鐘脈衝 203之第m個時鐘脈衝信號的上升邊緣之時間算起，一直 到時鐘脈衝群202之第一時鐘脈衝開始通過檢波延遲電路 鏈101A爲止的延遲時間爲時間dl+d2。從接收電路105 所輸出的時鐘脈衝203之第m個時鐘脈衝信號的上升邊緣 一直到正穿過檢波延遲電路鏈101A之時鐘脈衝群202的 第m個時鐘信_脈衝群回到重設狀態爲止，所經過的時間 爲時鐘週期tCK。因此，第m個時鐘信號脈衝之前端通過 檢波延遲電路鏈101A之時間爲tCK-dl-d2。由於通過傳輸 延遲電路鏈102A之低値脈衝時鐘信號的上升邊緣，其延 11 本紙乐尺度適丨Π中阀因家抒CNS ) Μ現格（公漦〉 ί I -1- ·1 1 - ---- I »111. xwrA^^r--I (請先閱讀背面之注意事項再填寫本頁) i—•訂 ,α. *5-- 經濟部中央樣準局員工消费合作社印製 A7 _ _ B7_ 五、發明説明（） 遲通道之組態所具有的級數與通過檢波延遲電路鏈101A 之時鐘信號的上升邊緣相同，因此時鐘信號之低値脈衝的 上升邊緣通過傳輸延遲電路鏈102A之時間與時鐘信號的 上升邊緣通過檢波延遲電路鏈101A之時間相等，即tCK-dl-d2。傳輸延遲電路鏈102A之第m個時鐘信號脈衝204 的上升邊緣與第m個時鐘信號脈衝205的上升邊緣，兩者 之間的延遲時間差爲通過放大器電路106所需之時間d2。 由上可知，一時鐘信號通過接收電路105、第一延遲 電路107、第二延遲電路108、檢波延遲電路鏈101A、 傳輸麵電路鏈102A及放大器電路106所需之時間，一 般爲2tCK。若忽略NAND電路FNi及反相器Fli之延遲 時間tdF與NAND電路RNi及反相器Rli之延遲時間tdR， 則第m個時鐘信號脈衝將以與時鐘脈衝201之第(m+2)個 時鐘信號脈衝相同的定時被輸出至一內部電路。 接著，說明根據習知技術之一同步延遲電路中，外部 時鐘信號(第(m+2)個時鐘信號脈衝201)與內部時鐘信號(來 自放大器電路106之第m個時鐘信號脈衝的輸出)之間的延 遲時間差對外部時鐘信號週期的相關性。 若考慮第一同步延遲電路100A中，外部時鐘信號(第 (m+2)個時鐘信號脈衝)與內部時鐘信號(來自放大器電路 106之第m個#鐘信號脈衝的輸出)之間的延遲時間差對外 部時鐘信號週期的相關性，則對於在「第m個時鐘信號脈 衝位於從第j個反相器FIj至第〇k)個反相器FIj-k之期間」 將「第(m+1)個時鐘信號脈衝輸入至控制信號線109A」之 12___ 本紙帒尺度適W中剛与家標绛（CNS )八4忧格（2!0/ 297公漦） Q^.-- (請先閱讀背面之注意事項再填寫本頁) ••訂 ,0, A7 經濟部中央標準局負工消費合作社印聚
--- B7 五、發明説明（） 時鐘信號週期而言，由於第m個時鐘信號脈衝「被傳送穿 ' 過傳輸延遲電路鏈102A內之NAND電路RNj至RNj-k， 並在傳輸延遲電路鏈102A內前進」，因此被傳送至傳輸 請 延遲電路鏈102A的NAND電路RNj至RNj-k之時鐘信號 先 閱 週期，其幅度爲第m個時鐘信號從NAND電路FNj前進至 讀 背 NAND電路FNj-k之時間，亦即爲tdF 〇當第(m+1)個時鐘 之 注 意 信號脈衝被輸入至控制信號線109A時，若第(j+Ι)個反相 事 項 再 器FIj+Ι處於過渡狀態，則NAND電路CNj+Ι之下降邊緣 填广 的速度會較NAND電路CNj至CNj-k之下降邊緣爲慢。因 II I 此緣故，反相器FIj+Ι有隨著NAND電路CNj+Ι在過渡狀 I 態中被重設的可能性，使得NAND電路CNj+Ι之輸出有可 1 1 1 能不被反相。結果’通過傳輸延遲電路鏈102A之脈衝的 1 if 真正末端係NAND電路RNj+Ι或NAND電路RNj，且幅 1 度tdR發生於時鐘脈衝群204之第m個時鐘信號脈衝的上 I 升邊緣定時。由上述情況可知，第一同步延遲電路100A 1 I 之輸出透過放大器電路106輸出者，如圖9⑻所示，放大 1 α 器電路106之第m個時鐘信號脈衝的輸出與第(m+2)個外 1 1 部時鐘信號之間的延遲時間差(不穩定性)對外部時鐘信號 1 I 週期的相關性，呈現正弦波特性，該正弦波之週期爲在檢 1 1 I 波延遲電路鏈101A中從NAND電路FNj前進至NAND電 1 1 路FNj+1之傳邊時間tdF ,且其振幅爲從NAND電路RNj 1 1 至NAND電路RNj+1之傳送時間的大約60%至70%。 1 *. 因此，在上述習知技術中，設置有多數具有相同組態 1 1 Λ 之同步延遲電路(圖6之實例者爲二)，該等同步延遲電路之 13 1 I I I 本紙張尺度適州中國1¾家標準（CNS ) Λ4規格（210 X 297公釐） 經濟部中央標準局負工消費合作社印製 A7 __B7_ 五、發明説明（） 各輸出信號以一信號多重化電路內插，藉以縮短外部時鐘 與內部時鐘之間的時間延遲差異。同步延遲電路之內插方 式說明於下。 如上所述’第一同步延遲電路100A或第二同步延遲 電路100B之輸出直接透過放大器電路106輸出者，放大器 電路106之第m個時鐘信號脈衝的輸出與第(m+2)個外部 時鐘信號之間的延遲時間差對於外部時鐘信號週期呈現正 弦波狀之相關性。 然而，第一及第二同步延遲電路100A及100B具有輸 入麵電路101AA和輸出延遲電路102AA，及輸入延遲 電路101BA和輸出延遲電路102BA。輸入延遲電路101AA 與輸入延遲電路ΗΠΒΑ之間的延遲時間差爲tdF的1/2， 而輸出延遲電路102AA與輸出延遲電路102BA之間的延 遲時間差則爲tdR的1/2。因此緣故，第一同步延遲電路 100A及第二同步延遲電路100B分別與外部時鐘信號週期 的正弦關係，如圖9(b)所示，兩者的時序相互偏離了 tdF/2。 當具有此等時序的輸出延遲電路102AA與輸出延遲電路 102BA之輸出信號被信號多重化電路100C內插時，如圖 9(c)所示，不但淸晰度可獲得改善兩倍，而且可使內部時鐘 信號輸出與外部時鐘信號脈衝之間的延遲時間差對於外部 時鐘信號週期的相關性降低至一半以下。 吾人可設想一如圖1〇所示之信號多重化電路l〇〇C， 該電路包括兩P通道MOS電晶體(以下稱PMOS電晶體)P1 和P2之並聯電路，及兩n通道電晶體(以下稱NMOS電晶 14 (請先閱讀背面之注意事項再填寫本頁} α. *丁 -'9 本紙張尺度適川巾四阀家標卑（八4現烙（2丨0X 297公矩） 經满部中央標隼局貝工消費合作社印裝 A7 ______B7_ 五、發明説明（） 體)N1和N2之串聯電路，或是具有相反的組態，亦即包括 串聯之PMOS電晶體及並聯之NMOS電晶體。對各具有完 全正弦外部時鐘關係之兩輸入者而言，圖10所示之信號多 重化電路可藉由完全補償共同特徵而徹底消除外部時鐘關 係。 如上所述，第一及第二同步延遲電路100A及100B之 輸出時鐘脈衝與外部時鐘信號脈衝之間的延遲時間差，其 外部時鐘信號週期關係呈現正弦特徵。如圖9⑻及9(b)所 示，此正弦特徵並不完整，在對稱性上呈現擾動。依據圖 所示之信號多重化電路，PMOS電晶體P1及PMOS電 晶體P2 —般係設計成相同尺寸。當具有圖9(b)所示之外部 時鐘信號週期的兩信號被輸入至圖10所示之信號多重化 電路時，由此輸出之輸出信號並未呈現出各自關係的完全 補償，即使兩特徵曲線相互偏離了半個波長，使得延遲時 間差呈現出與對稱性之擾動對應的外部時鐘信號週期關 係，如圖9(c)所示。因此，無法使內插後的時鐘信號與外 部時鐘脈衝之延遲時間差關係約小於tdR/5至tdR/3 ^ 綜觀上述習知技術中的缺點，本發明之一目的係提供 一種信號多重化電路，其可使外部時鐘脈衝對輸出的內部 時鐘脈衝之延遲時間關係更小。 發明槪要
爲了達成上述目的，本發明提供一種信號多重化電 路，包含：一並聯元件，其具有複數個第一導電型MOS 15 (請先閲讀背面之注意事項再填寫本頁) d 訂 本紙張尺度適用中阁园家標隼（CNS〉Λ4%格（210 /297公釐） 經濟部中央標準局貝工消費合作社印製 A7 B7____ 五、發明説明（） 電晶體，該等電晶體之端子中其中之一連接至第一電源供 應，該等電晶體之另一端子連接至一輸出端子，且該等電 晶體之閘極分別連接至不同的輸入端子；第一串聯元件， 其具有複數個第二導電型MOS電晶體，該等電晶體之端子 中其中之一連接至第二電源供應，該等電晶體之另一端子 連接至該輸出端子，且該等電晶體之閘極分別連接至該等 輸入端子；及一個或更多獨立的串聯元件，各串聯元件具 有複數個MOS電晶體，該等電晶體之端子中其中之一連接 至該第一電源供應，·該等電晶體之另一端子連接至該輸出 端子，且各該電晶體之閘極分別連接至該等輸入端子。 圖式之簡單說明 圖1係一電路圖’說明本發明之第一實施例。 圖2係一電路圖，說明本發明之第二實施例。 圖3係一電路圖，說明本發明之第一實施例。 圖4係一電路圖，說明本發明之第二實施例。 圖5係一電路圖，說明本發明之第三實施例。 圖ό係一方塊圖，說明與本發明相關之習知技術。 圖7係圖ό所示之電路的部分詳細圖。 圖8係不同部分的脈衝波形圖，說明圖6所示之電路 的作動方式。k 圖9係一曲線圖，表示外部時鐘周期與外部及內部時 鐘之延遲時間差異，兩者之間的關係。 圖10係一電路圖，表示用於圖ό所示之電路的信號多 _ 16 本紙張尺度適州中闽國家樣孪（CNS ) Λ4規格（210/ 297公犛） --------ύII (請先閱讀背面之注意事項再填寫本頁) 11*訂 A7 B7 經濟部中央橾準局員工消费合作社印製 五、發明説明（ 重化電路之一實例。 符號說明 100A :第一同步延遲電路 100B :第二同步延遲電路 100C :信號多重化電路 101A、101B :檢波延遲電路鏈 102A、102B :傳輸延遲電路鏈 101AA、101BA :輸人延遲電路 102AA、102BA :輸出延遲電路 103A、103B :控制電路 104A、104B :負載調整元件 105 :接收電路 106 :放大器電路 107 :第一延遲電路 108 :第二延遲電路 109A、109B :控制信號線 110 :接地線 Π1 :電源供應線 201 :時鐘脈衝 '202 :時鐘触衝群 203 :時鐘脈衝 204 :時鐘脈衝群 205 :時鐘脈衝 17 --------ο---Γ,-ΐτ------ο (請先閱讀背面之注意事項再填寫本頁) - , 本紙悵尺度適川中國國家標绛(、_CNS ) Λ4说格（210X 297公釐） 經濟部中央橾準局負工消费合作社印製 A7 ____B7 五、發明説明（） CN1 〜CNn+1、GNl~GNn+l : NAND 電路 dl :接收電路105之延遲時間 d2 :放大器電路106之延遲時間 FI1 〜FIn+1、RI1 〜RIn+Ι :反相器 FN1 〜FNn+2、RN1 〜RNn+1 : NAND 電路 IN1 :第一輸入端子 IN2 :第二輸入端子 N1 〜N8、Nil〜N14、N21 〜24、N31 〜N34 : η 通道 MOS電晶體
Ρ1 〜Ρ6、Ρ11 〜Ρ16、Ρ21〜Ρ26、Ρ31〜36 : ρ 醒MOS 電晶體 tCK :時鐘週期 tdF : NAND電路FNi及反相器Fli之延遲時間 tdR : NAND電路RNi及反相器Rli之延遲時間 較佳奮施例之詳細說明 圖1係一電路圖，表示本發明之第一實施例的組態。 與圖10所示之習知電路大不相同，圖1之電路除了包含圖 10中第一PMOS電晶體Pl(其閘極連接至第一輸入端子 IN1)與第二PMOS電晶體P2(其閘極連接至第二輸入端子 IN2)所構成之並聯電路，及第一 NMOS電晶體Nl(其閘極 連接至第一輸入端子IN1)與第二NMOS電晶體N2(其閘極 連接至第二輸入端子IN2)所構成之第一串聯電路外，尙包 括第三PMOS電晶體P3(其閘極連接至第一輸入端子IN1) QII (請先閲讀背面之注意事項再填寫本頁) 一訂 •ΟΊ. 尺度適州中阈囤家標孪（CNS ) Λ4规格(210X 297公釐） A7 B7 經濟部中央搮準局貝工消费合作社印笨 五、發明説明（） 1 與第四PMOS電晶體P4(其閘極連接至第二輸入端子IN2) * 所構成之第二串聯電路，該第二串聯電路係配置於第一電 - 源供應與輸出端子之間’且與第一 PMOS電晶體P1及第 請 二PMOS電晶體P2所構成之並聯電路並聯。此一電路係 先 閲 讀 使用作爲L脈衝204之內插器。 背 & 之 圖1所示之電路可做以下變更。 注 | (1)連接一由第三NMOS電晶體(其閘極連接至第二輸入 % 再 端子IN2)與第四NMOS電晶體(其閘極連接至第一輸入端 填r 子IN1)所構成之串聯電路，使其與第一 NMOS電晶體N1 I 1 I ’ 及第二NMOS電晶體N2所構成之串聯電路並聯，此電路 1 I 之第三NMOS電晶體做爲接地方。 J I (2)連接一由第五PMOS電晶體P5(其閘極連接至第二輸 I 订 I 入端子IN2)與第六PMOS電晶體P6(其閘極連接至第一輸 1 入端子IN1)所構成之串聯電路，使其與第三PMOS電晶體 1 P3及第四PMOS電晶體P4所構成之串聯電路並聯，此電 I 路之第六PMOS電晶體做爲電源供應方。 Q (3)將圖1之電路的第三PMOS電晶體P3及第四PMOS 1 1 電晶體P4或上述(2)所述之變更電路中第三至第六PMOS 1 1 電晶體的部份電晶體以一 NMOS電晶體取代(不包括將同 1 I 一串聯電路中所有PMOS電晶體以複數個NMOS電晶體取 1 1 I 代)。 ， 1 1 (4)爲了能夠對大量的輸入信號進行內插，故須連接必要 1 ft. 數目的PMOS電晶體，使其與第一 PMOS電晶體P1及第 I 二PMOS電晶體P2並聯，同時亦將連接至輸入端子的 19 1 1 1 本紙张尺度適用中®囤家標準（CNS > Λ4规格（2丨〇'<297公釐） 經濟部中央標率局負工消費合作社印製 Α7 Β7 五、發明説明（） NMOS電晶體及新增加的PMOS電晶體之聞極與第一及第 二NMOS電晶體N1及N2並聯。 (5)連接一阻抗元件，使其與第一 PMOS電晶體P1及第 二PMOS電晶體P2串聯，以調整流經各電晶體之電流。 圖2係一電路圖，表示本發明之第二實施例。於此電 路中，相對於第一 NMOS電晶體Nl(其閘極連接至第一輸 入端子IN1)與第二NMOS電晶體N2(其閘極連接至第二輸 入端子IN2)所構成之並聯電路，及第一 PMOS電晶體P1 (其 閘極連接至第一輸入端子IN1)與第二PMOS電晶體P2(其 閘極連接至第二輸入端子IN2)所構成之串聯電路，在輸出 端子與接地端子(第二電源供應)之間配置有第三NMOS電 晶體N3(其閘極連接至第一輸入端子IN1)與第四NMOS電 晶體N4(其閘極連接至第二輸入端子IN2)所構成之串聯電 路。此電路係用以內插Η脈衝202。 變更(1)至(5)，及導電性型態之變更亦可加至圖2所示 之電路。 茲參考相關附圖分別說明本發明之實施例。 圖3係一電路圖，表示本發明之第一實施例。在此實 施例中，一由NMOS電晶體Ν1與Ν2所構成之串聯電路 及一由NMOS電晶體N3與N4所構成之串聯電路係以輸 X信號之相反虛序配置於接地端子與輸出端子OUT之 間，以使輸入順序之特徵無法發生。換言之，閘極N1及 N4係連接至第一輸入端子IN1，而閘極N2及N3貝II連接 至輸入端子IN2。在輸出端子OUT與電源供應端子之間具 20 本紙張尺度適中國內家彳f:绛（CNS ) Λ4^格（21〇χ·297公釐） QI- (請先閲讀背面之注意事項再填寫本頁) •?τ CT. 經濟部中央標隼局員工消费合作社印製 A7 B7 五、發明説明（） 有下列元件所組成之並聯構造：PMOS電晶體Pl(其閘極 連接至第一輸入端子INI)、PMOS電晶體P2(其閘極連接 至第二輸入端子IN2)、PMOS電晶體P3(其閘極連接至第 一輸入端子IN1)與PMOS電晶體P4(其閘極連接至第二輸 入端子IN2)所構成之串聯電路、以及PMOS電晶體P5(其 閘極連接至第二輸入端子IN2)與PMOS電晶體P6(其鬧極 連接至第一輸入端子IN1)所構成之串聯電路。 此第一實施例之電路係用以內插低値脈衝。因此，此 一電路之操作的重要之點是發生在下述情況，亦即，由施 加一高値信號於第一輸入端子IN1及第二輸入端子IN2之 狀態，其中一信號先變爲低値後，另一信號亦變爲低値時。 當IN1及IN2皆爲高値時，輸出節點處於放電狀態。舉例 而言，若輸入端子IN1先變爲低値，則NMOS電晶體N1 及N4先進入斷開狀態，而PMOS電晶體I>1、P3及P6則 進入導通狀態。然而，由於PMOS電晶體P3及P6分別連 接至非導通PMOS電晶體P4及P5，因此電流並未流通， 輸出節點僅靠流經PMOS電晶體P1.之電流II充電。接著， 輸入端子IN2變爲低値，使得PMOS電晶體P2、P4及P5 進入導通狀態，因此圖3所示之電流Π、13及14得以立 亥(I流過電晶體P2至P6 〇若輸出節點達到啓始電壓値所需 之電荷爲Q，且輸入端子IN1及IN2之輸入信號的時間差 爲td，則從IN1輸入開始一直到輸出節點達到啓始電壓爲 止所經過之充電時間(延遲時間)T可由下式求得。 T=td+(Q-Il X td)/(Il+I2+I3+I4) (1) 21 (請先閱讀背面之注意事項再填寫本頁) ---f_ 本紙張尺度適用中阀囚京標準（（、、）/\4現格（2丨0/297公犛> 經濟部中央標準局負工消費合作社印衆 A7 __B7_ 五、發明説明（） 藉由將PMOS電晶體PI、P2、P3、P6、P4及P5 設計成相同尺寸，II、12及13+14成爲相等的電流値。於 此場合，式(1)因此變成： T=td+(Q-Il X td)/3Il=2/3td+Q/3Il (2) 由式(2)可看出，雖然延遲時間T正比於輸入時間差 td，但比例相關常數係由PMOS電晶體尺寸比例所決定， 且爲一與輸入順序無關之常數。當此信號多重化電路用於 圖6所示之同步延遲電路中的電路100C時，藉由設定適當 的比例常數，各相對於外部時鐘之內部時鐘的正弦延遲特 徵之偏離可被吸收掉，如圖9(b)所示，因而可使一信號幾 乎與相對於外部時鐘的延遲時間之外部時鐘信號週期無 關。 圖4係一電路圖，表示本發明之第二實施例。此實施 例之電路與上述第一實施例之電路相似，其與圖3之電路 的差異在於NMOS電晶體N5及N6取代了圖3之PMOS 電晶體P3及P5。此外，另有一直維持在導通狀態，且與 PMOS電晶體P1及P2串聯之NMOS電晶體N7及N8。 第二實施例之電路亦用以內插L脈衝。因此，此一電 路之操作的重要之點是發生在下述情況，亦即，由施加一 高値信號於第一輸入端子IN1及第二輸入端子IN2之狀 態，其中一信號先變爲低値後，另一信號亦變爲低値時。 舉例而言，若輸入端子IN1先變爲低値，則NMOS電晶體 N1及N4先進入斷開狀態，PMOS電晶體P1及P6進入導 通狀態，且NMOS電晶體N5進入斷開狀態，因此，輸出 22 本紙張尺度適州中國阀家標卑（CNsTm%格（210X297公楚— Q__ (請先閲讀背面之注意事項再填寫本頁) ?r .01. —y— 14— · 經濟部中央標準局負工消費合作社印掣 A7 B7 五、發明説明（） 節點僅靠流經PMOS電晶體P1之電流II及流經PMOS電 晶體P6和NMOS電晶體N6之電流14充電。接著，輸入 端子IN2變爲低値，導致PMOS電晶體P2、P4進入導通 狀態，而NMOS電晶體N6則進入斷開狀態，因而使得電 流14被截斷，12及II貝!1保持流動。若輸出節點達到啓始 電壓値所需之電荷爲Q，且輸入端子IN1及IN2之輸入信 號的時間差爲td，貝(I從IN1輸入開始一直到輸出節點達到 啓始電壓爲止所經過之充電時間T可由下式求得。 T=td+(Q-(Il+I4)X td)/(Il+I2) (3) 藉由將PMOS電晶體P6及P4之尺寸設計爲PMOS電 晶體P1及Η之尺寸的1/2，且將NMOS電晶體N5及N6 之尺寸設計爲NMOS電晶體N7及N8之尺寸的1/2，則電 流13及14分別爲電流II及12的1/2。於此場合，式⑶因 此變成： T=tci+(Q-3I1 X td/2)/2Il=l/4td+Q/2Il (4) 換言之，雖然延遲時間T正比於輸入時間差td，但比 例相關常數係由PMOS電晶體尺寸比例所決定’且爲一與 輸入順序無關之常數。此實施例可應用至一需要比例常數 小於1/2之電路，且可依情況做爲第一實施例之電路的另 一選擇，第一實施例之電路所需之常數須大於1/2 〇 圖5係一竃路圖，表示本發明之第三實施例。本實施 例之電路的目的在於內插四個輸入信號’且係用以內插由 將圖ό所示之同步延遲電路加上第三及第四同步延遲電路 而獲得之四個輸入信號。本實施例之電路包括一由兩組態 23 _ 本紙张尺度適用中阐國家標準（（、NS ) Λ4規格（21 〇x 297公漦） (請先閱讀背面之注意事項再填寫本頁) .3__ .10. 訂 A7 經濟部中央標準局負工消费合作社印製 B7 五、發明説明（） 與第一實施例之電路相同的信號多重化電路所構成之平行 配置，這些信號多重化電路所產生之輸出信號會再經另一 組態與第一實施例之電路相同的信號多重化電路內插，在 此電路圖中，功用與圖3之電路中的電晶體相同之參考符 號的最後數字係以共同値指定。在本實施例之電路中，第 一及第二信號係輸入至第一及第二輸入端子IN1及IN2， 第三及第四信號則輸入至第三及第四輸入端子IN3及 IN4，這些信號會被內插，各信號多重化電路所產生之輸 出信號會再經下一信號多重化電路級內插。 根據此信號多重化電路’可獲得一時鐘脈衝，其相對 於外部時鐘之相移較第一及第二實施例爲小。 本發明提供一種信號多重化電路，其可藉由適當地選 擇一相對於輸入時間差之比例常數，而調整輸出時間，使 輸出時間與輸入順序無關。藉由將本發明之信號多重化電 路應用到來自一外部時鐘且具有不同定時之同步延遲信 號，則可獲得一時鐘信號，其相對於外部時鐘之相位誤差 很小。 (請先閱锖背面之注意事項再填商本頁) .0· 訂 24 本紙用中阒國家ϋ ( CNS ) Λ4規格（210ΧΪ97公梦Γ)