TWI481992B - 位準移位資料信號的方法與使用該方法的積體電路及系統 - Google Patents

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Description

位準移位資料信號的方法與使用該方法的積體電路及系統
本案揭露一般關於積體電路，尤其關於在一積體電路內的資料傳送。
除非於此有其他指示，否則本節所述之資料不是本案之申請專利範圍的先前技術，且不因包括在本節中而被公認為先前技術。
傳統電腦系統的各種構件可整合在單一積體電路(IC)中。IC可包含數個各專用於一特定功能的區域，如記憶體控制器(MC)區域及雙倍資料速率(DDR)輸入/輸出(I/O)區域。資料可經由例如正反器為主之FIFO或移位暫存器從MC區域被傳送到DDR I/O區域。兩區域可在相同的時脈頻率下運作。然而，由於種種原因，兩區域的時脈可能源自於不同的時脈來源，例如不同的鎖相迴路(PLL)時脈來源。在某些情況下，兩區域之間的時脈扭斜可能會大於每個時脈週期的50%。為了調節時脈扭斜，可能需要額外建立正反器為主之FIFO並保持其時間容忍度，以用前後一致的方式在兩區域間傳送資料。所增加之建立和保持時序的需求可能會造成額外在資料傳送路徑中的延遲，其也許會令人不快，特別是若兩區域間的資料傳送是等待時間至關重要(latency critical)的話。
再者，IC的兩區域可在不同電壓位準下運作。就其而 論，資料在進入接收區域之後可能需要位準移位。使用分開的電路方塊來位準移位資料可能更增加延遲。
在下面的詳細說明中，會參考形成其一部分的附圖，且其經由可實行本案揭露之圖示實施例來顯示。了解到在不違反本案揭露之範疇下可利用其他實施例，並可做出結構上或邏輯上的改變。因此，下面的詳細說明並沒有限定意思，且根據本案揭露之實施例的範圍可由所附之申請專利範圍及其等效來界定。
各種操作可說明成多個依次的分開操作，某程度上其可有助於了解本案揭露之實施例；然而，說明的順序不應當作意味著這些操作是順序相依的。
為了說明的目的，「A/B」或「A及/或B」之措辭表示(A)、(B)、或(A及B)。為了說明的目的，「A、B、及C之至少一者」之措辭表示(A)、(B)、(C)、(A及B)、(A及C)、(B及C)、或(A、B、及C)。為了說明的目的，「(A)B」之措辭表示(B)、或(AB)，且A是非必要元件。
本說明可使用「在一實施例中」或「在實施例中」之措辭，其可各指一或多個相同或不同的實施例。再者，「包含」、「包括」、「具有」等之詞，如關於本案揭露之實施例所用，是同義的。
本說明可使用各種專有名詞，如「電晶體」、「反向 器」、「正反器」、「閂鎖」等等，來表示在不同實施例中使用的各種元件。了解到這些元件可以各種方法來實作及/或以類似功能之元件代替。例如，可基於一或更多正反器之部分來實作「閂鎖」，反之亦然。同樣地，「正反器」可能是基於複數個電晶體。此外，這些元件可整合到單一專用積體電路(ASIC)、場域可編程邏輯閘陣列(FPGA)等等中。因此，本案揭露從頭到尾所使用的專有名詞都只是為了說明的目的，並非視為限定。
本案揭露之各種實施例可說明一種用來從一積體電路之一傳送區域傳送資料到積體電路之一接收區域的電路。電路可將資料的位準移位到適當的電壓位準並可對時脈扭斜具有好的容許度。
第1圖係繪示根據本案揭露之各種實施例之用於在積體電路之兩區域間資料傳送的電路100之方塊圖。關於實施例，積體電路(IC)可包括一傳送區域110及一接收區域150。兩區域可由人造界線來區別，如第1圖中的虛線101所示。界線101的左邊可以是傳送區域110。傳送區域110可例如是IC的記憶體控制器(MC)區。界線101的右邊可以是接收區域150。接收區域150可例如是IC的雙倍資料速率輸入/輸出(DDR I/O)區域。電路100也可用於在IC之其他區域間的資料傳送。
在本案揭露之各種實施例中，傳送區域110可關聯於一提供時脈信號111的時脈來源(未顯示)，且接收區域150可關聯於另一提供時脈信號155的時脈來源(未顯示 )。時脈信號111和時脈信號155可具有相同的頻率。然而，彼此相對的時脈信號111和時脈信號155可能在時間上及/或相位上會扭斜。
在本案揭露之各種實施例中，傳送區域110和接收區域150可在不同電壓位準下運作。例如，傳送區域110的元件一般可在第一電壓位準下運作，而接收區域150的元件一般可在第二電壓位準下運作，第二電壓位準可高於或低於第一電壓位準。然而，某些例外也可適用，如將在本揭露的之後部分中更加詳細討論者。
在本案揭露之各種實施例中，電路100可將資料信號130從傳送區域110傳播至接收區域150。在傳送區域110，電路100可包括閂鎖122和123、及選用的正反器121。正反器121可配置來接收在正反器121之Q端上的時脈信號111。正反器121可隨著時脈信號111來同步資料信號130並產生資料信號131。資料信號131接著可提供至閂鎖122和123。在本案揭露之某些實施例中，正反器121可以閂鎖或類似元件代替。在本案揭露之某些其他實施例中，資料信號130可通訊地直接與閂鎖122和123耦接，而不通過正反器121。
在本案揭露之各種實施例中，閂鎖122可配置來接收時脈信號112，並配置來輸出資料信號132。時脈信號112可以是基於時脈信號111。尤其是，時脈信號112可以是沿著時脈信號111之偶數時脈週期的時脈信號。例如，若時脈信號111在時間0,1,2,3,4,5,6...時產生高脈衝，則時 脈信號112首先在時間0時(或不久之後)產生高脈衝，且可能直到時間2,4,6等等時(或不久之後)才再次產生高脈衝。藉此，閂鎖122可在時脈信號111之每個偶數時脈週期時獲得資料信號131。在這些偶數時脈週期中，資料信號132可停在那個資料位準直到時脈信號111之下一個偶數時脈週期開始為止。換言之，時脈信號112會是時脈信號111之關於所有偶數時脈週期的快照，且資料信號132會是在時脈信號111之偶數時脈週期期間的資料信號131之快照。
同樣地，閂鎖123可配置來接收時脈信號113，並配置來輸出資料信號133。時脈信號113可以是基於時脈信號111的奇數時脈週期，且可在時脈信號111於時間1,3,5等時產生高脈衝時或不久之後產生高脈衝。資料信號133會是在時脈信號111之奇數時脈週期期間的資料信號131之快照。
在本案揭露之某些實施例中，如上面實例所指出，閂鎖122和123兩者可以是高通透閂鎖，表示閂鎖122和123之輸出可分別跟著時脈信號112和時脈信號113的上升邊緣。在其他實施例中，也可使用低通透閂鎖、高通透閂鎖和低通透閂鎖之組合、或一些其他類型的閂鎖，只要能相應地調整時脈信號112和113即可。
在本案揭露之各種實施例中，在接收區域150，電路100可包括一記憶格170、一第一電路格160、一第二電路格180、及一選用的閂鎖173。記憶格170、及電路格160 和180可圖示成第1圖中的虛線方框。
在本案揭露之各種實施例中，記憶格170可耦接至電路格160和180。記憶格170可包括一輸入節點156及一輸出節點153。記憶格170可包括配置以儲存信號的元件，類似於靜態或動態隨機存取記憶體(RAM)格、或一些其他類型的記憶格。在一些實施例中，例如如圖所示，記憶格170可包括兩個反向器，其係環形耦接以形成反向器反饋迴圈，其運行類似於靜態RAM(SRAM)格。
在本案揭露之各種實施例中，電路格160可包含電晶體161、162、163、及164。如圖所示，在各種實施例中，電晶體161-164可以是N型電晶體。電晶體161之源極端可耦接至電晶體162之汲極端，且電晶體163之源極端可耦接至電晶體164之汲極端。電晶體161之汲極端可耦接至記憶格170的輸入節點156，電晶體163之汲極端可耦接至記憶格170的輸出節點153。電晶體162和164之源極端可耦接至VSS 或接地。在本案揭露之其他實施例中，電晶體161-164也可以是P型電晶體，且可依照本領域之通常技藝者所了解來相應地佈置電晶體161-164的各個端點。
在本案揭露之各種實施例中，電晶體161可配置來經由其閘極端接收時脈信號152。類似於傳送區域的時脈信號112，時脈信號152可以是隨著時脈信號155之偶數時脈週期而同步的時脈信號。在某些實施例中，如圖所示，取決於時脈信號155產生脈衝高或低，電晶體161可配置 來接收反向的時脈信號152。
在本案揭露之各種實施例中，電晶體162可配置來經由其閘極端接收資料信號132。根據時脈信號152，當電晶體161之閘極端上的電壓位準為高時，可導通電晶體161，因此將電晶體162電性耦接於記憶格170的輸入節點156。若資料信號132為高(例如，資料信號132是「1」)，則可導通電晶體162，因此把記憶格170之輸入節點156上的電壓位準拉下來，並在輸出節點153上產生高位準(例如，輸出節點153也是「1」)。
電晶體163可配置來經由其閘極端接收時脈信號152。電晶體164可配置來經由反向器169在其閘極端上接收資料信號132的反向版本。根據時脈信號152，當電晶體163之閘極端上的電壓位準為高時，可導通電晶體163，因此將電晶體164電性耦接於記憶格170的輸出節點153。若資料信號132為低(例如，資料信號132是「0」)，則由於反向器169電晶體162可導通，因此把記憶格170之輸出節點153上的電壓位準拉下來，並在輸出節點153上產生低位準(例如，輸出節點153也是「0」)。
當電晶體161及163之閘極端上的電壓位準為低時，可關斷電晶體161及163，因此斷開電晶體162及164與記憶格170的連接，並隔開資料信號132與記憶格170的輸出。因此，根據時脈信號152，電晶體161-164可配合地使記憶格170在輸出節點153上產生輸出信號，其是資料信號132的延遲版本。此外，節點153上的輸出信號可 被位準移位至接收區域150的電壓位準。
在本案揭露之各種實施例中，第二電路格180可配置來接收資料信號133。類似於電路格160，電路格180可包括電晶體165-168並可同樣地配置成在電路格160中的電晶體161-164。然而，電晶體165和168可配置來接收時脈信號151，其係基於時脈信號155的奇數時脈週期。根據時脈信號151，類似於電晶體161-164，電晶體165-168可配合地使記憶格170在輸出節點153上產生輸出信號，其是資料信號133的延遲版本。藉此，輸出節點153上的信號在時脈信號155的偶數時脈週期期間會基於資料信號132，並在時脈信號155的奇數時脈週期期間會基於資料信號133。當在輸出節點153上多工信號155的偶數和奇數時脈週期時，節點153上的輸出信號會是來自傳送區域之資料信號130的延遲及位準移位版本。
在本案揭露之各種實施例中，如圖所示，閂鎖173可耦接至已多工的輸出節點153，並配置來接收時脈信號155。閂鎖173更可穩定輸出信號並產生資料信號154。在位準移位及時脈抗扭斜之後，資料信號154可接著傳播通過剩餘的接收區域150。在其他實施例中，閂鎖173可以是非必要的。
雖然在接收區域150端的大部分元件可在接收區域150的電壓位準下運作，但在本案揭露之各種實施例中，電晶體162、164、166、及168可在其閘極端上接收傳送區域110之電壓位準下信號。在各種實施例中，電晶體 162、164、166、及168可基於傳送區域110與接收區域150的電壓位準之間的差異來配置。此外，即使電晶體161-168係繪成N型電晶體，但電晶體161-168可以是P型電晶體、或N型與P型電晶體兩者的混合。電晶體161-168可能或可能不具有相同大小。
第2圖係繪示根據本案揭露之各種實施例之信號傳播通過電路100之各種波形的時序圖。繪示了關於時脈信號111、112、152、113、和151、及資料信號132、133、及在輸出節點153上的記憶格170之輸出信號、及資料信號154的波形。在本案揭露之各種實施例中，時脈信號112、113、152和151可產生高脈衝或低脈衝。例如，如第2圖所示，時脈信號112及113可產生高脈衝，而時脈信號152及151可產生低脈衝。
在本案揭露之各種實施例中，如圖所示，在傳送區域110和接收區域150之間不存在時脈扭斜的理想情況下，傳送區域的時脈信號111和接收區域的時脈信號155會是相同的。再者，時脈信號152的脈衝會接在時脈信號112的脈衝之後，且時脈信號151的脈衝會接在時脈信號113的脈衝之後。就其而論，時脈信號112、152、113、和151可彼此交錯。例如，在第一時脈週期中，時脈信號113和151可保持平坦，而時脈信號112可在前半個時脈週期期間產生高脈衝或低脈衝，且時脈信號152可在後半個時脈週期期間產生高脈衝或低脈衝。在第二時脈週期中，時脈信號112和152可保持平坦，而時脈信號113可在 前半個時脈週期期間產生高脈衝或低脈衝，且時脈信號151可在後半個時脈週期期間產生高脈衝或低脈衝。
在本案揭露之各種實施例中，當傳送區域110和接收區域150之間有時脈扭斜時，電路100可展示大的保持及建立扭斜容忍度。為了展示保持扭斜容忍度，時脈信號112可比其對應之時脈信號152更早滑動。只要時脈信號112不會比時脈信號152提早多過一個時脈週期，在輸出節點153上的資料信號可仍是正確值。同樣地，只要時脈信號113不會比時脈信號151提早多過一個時脈週期，在輸出節點153上的資料信號可仍是正確值。為了展示建立扭斜容忍度，時脈信號112和113可分別比時脈信號152、151更晚滑動。假設正反器121係位在靠近接收區域處，只要時脈信號112或113不會比時脈信號152或151晚多過半個時脈週期，在輸出節點153上的資料信號可仍是正確值。因此，電路100可具有接近一整個時脈週期的保持扭斜容忍度，以及接近半個時脈週期的建立扭斜容忍度。在各種實施例中，建立扭斜容忍度可與時脈週期和資料傳播延遲有關。就其而論，建立扭斜容忍度可多於或少於半個時脈週期。
第3圖係繪示根據本案揭露之各種實施例之用於積體電路之傳送區域110的成型時脈產生器300之方塊圖。成型時脈產生器300可產生類似於如第2圖所示之時脈信號111、112、及113的時脈信號。在本案揭露之各種實施例中，也可使用其他時脈產生器，只要能產生適當的時脈波 形即可。
第4圖係繪示根據本案揭露之各種實施例之用於積體電路之接收區域150的成型時脈產生器400之方塊圖。成型時脈產生器400可產生類似於如第2圖所示之時脈信號151、152、及155的時脈信號。在本案揭露之各種實施例中，也可使用其他時脈產生器，只要能產生適當的時脈波形即可。
第5圖係繪示根據本案揭露之各種實施例之用於在積體電路之兩區域間資料傳送的電路100之一部分操作的流程圖。在方塊510中，第一成型時脈產生器可對傳送區域110產生偶數及奇數時脈信號112及113，且第二成型時脈產生器可對接收區域150產生偶數及奇數時脈信號152及151。在方塊520中，對應於偶數時脈信號112的資料信號132、及對應於奇數時脈信號113的資料信號133可基於資料信號131或130由閂鎖122及123產生，如先前所述。在方塊530中，電路格160可基於偶數時脈信號152與記憶格170互動，以基於資料信號132產生第一輸出信號。電路格180可基於奇數時脈信號151與記憶格170互動，以基於資料信號133產生第二輸出信號。由電路100進行位準移位並在節點153被多工的第一及第二輸出信號可接著傳播通過接收區域150。
第6圖繪示根據本案揭露之實施例之適合用來實行先前所述方法及設備之各種態樣的實例電腦系統。如圖所示，電腦系統600可包括一電力供應單元601、一些處理器 或處理器核心602、一系統記憶體604、一大量儲存器606、及一通訊介面610。為了本案(包括申請專利範圍)之目的，「處理器」及「處理器核心」之專有名詞可視為同義的，除非內文有明確要求用其他解釋。
在本案揭露之各種實施例中，至少一個處理器602可包括各種專用於特定功能的區域，如第1圖所示之MC區域及DDR I/O區域。處理器可更包括如先前所述之電路100以幫助在區域間的資料傳送。
此外，電腦系統600可包括一或更多有形的、非短暫電腦可讀大量儲存裝置606(如軟碟、硬碟機、光碟機唯讀記憶體(CDROM)等等)、輸入/輸出裝置608(如鍵盤、游標控制等等)。在各種實施例中，I/O裝置608可包括一或更多照相機618。元件可彼此耦接並經由系統匯流排612耦接至先前列舉的元件，其代表一或更多匯流排。在多個匯流排的情況中，它們可由一或更多匯流排橋接器(未顯示)來橋接。資料可從I/O裝置608，例如從照相機618，通過系統匯流排612至處理器602。
可使用系統記憶體604及大量儲存器606來儲存編程實行一或更多作業系統、韌體模組或驅動程式、應用程式等等之指令的作業備份及永久備份，於此全體代表為622。編程指令的永久備份可透過例如分散媒體(未顯示)(如光碟機(CD))或透過通訊介面610(從分散伺服器(未顯示))來放在工廠或場域中的永久儲存器606中。也就是，可使用一或更多具有代理程式之實作的分散媒體以 分散代理器及程式各種計算裝置。
這些元件601-622的其餘結構都是已知的，因而將不進一步說明。
雖然於此已繪示並說明具體實施例，但本領域之通常技藝者將了解到非常多種的替代及/或等效實作可代替所顯示及說明的具體實施例，而不悖離本案揭露之實施例的範圍。本案能涵蓋於此所討論之實施例的任何改編或變異。因此，顯然本案揭露之實施例乃僅受申請專利範圍及其等效者限定。
100‧‧‧電路
110‧‧‧傳送區域
150‧‧‧接收區域
101‧‧‧界線
111‧‧‧時脈信號
112‧‧‧時脈信號
113‧‧‧時脈信號
121‧‧‧正反器
122‧‧‧閂鎖
123‧‧‧閂鎖
130‧‧‧資料信號
131‧‧‧資料信號
132‧‧‧資料信號
133‧‧‧資料信號
151‧‧‧時脈信號
152‧‧‧時脈信號
155‧‧‧時脈信號
153‧‧‧輸出節點
156‧‧‧輸入節點
160‧‧‧第一電路格
170‧‧‧記憶格
173‧‧‧閂鎖
180‧‧‧第二電路格
161‧‧‧電晶體
162‧‧‧電晶體
163‧‧‧電晶體
164‧‧‧電晶體
165‧‧‧電晶體
166‧‧‧電晶體
167‧‧‧電晶體
168‧‧‧電晶體
169‧‧‧反向器
300‧‧‧成型時脈產生器
400‧‧‧成型時脈產生器
600‧‧‧電腦系統
601‧‧‧電力供應單元
602‧‧‧處理器
604‧‧‧系統記憶體
606‧‧‧大量儲存器
610‧‧‧通訊介面
608‧‧‧輸入/輸出裝置
618‧‧‧照相機
612‧‧‧系統匯流排
將經由顯示在附圖中的示範圖示(但不限定)來說明本案揭露之實施例，附圖中同樣的參考表示類似的元件，且其中：第1圖係繪示根據本案揭露之各種實施例之用於在積體電路之兩區域間資料傳送的電路之方塊圖；第2圖係繪示根據本案揭露之各種實施例之信號傳播通過電路之各種波形的時序圖；第3圖係繪示根據本案揭露之各種實施例之用於積體電路之傳送區域的成型時脈產生器之方塊圖；第4圖係繪示根據本案揭露之各種實施例之用於積體電路之接收區域的成型時脈產生器之方塊圖；第5圖係繪示根據本案揭露之各種實施例之用於在積體電路之兩區域間資料傳送的電路之一部分操作的流程圖 ；第6圖係繪示根據本案揭露之實施例之適合用來實行所述方法及/或設備之各種態樣的實例電腦系統之方塊圖。
100‧‧‧電路
101‧‧‧界線
110‧‧‧傳送區域
111‧‧‧時脈信號
112‧‧‧時脈信號
113‧‧‧時脈信號
121‧‧‧正反器
122‧‧‧閂鎖
123‧‧‧閂鎖
130‧‧‧資料信號
131‧‧‧資料信號
132‧‧‧資料信號
133‧‧‧資料信號
150‧‧‧接收區域
151‧‧‧時脈信號
152‧‧‧時脈信號
153‧‧‧輸出節點
154‧‧‧資料信號
155‧‧‧時脈信號
156‧‧‧輸入節點
160‧‧‧第一電路格
161‧‧‧電晶體
162‧‧‧電晶體
163‧‧‧電晶體
164‧‧‧電晶體
165‧‧‧電晶體
166‧‧‧電晶體
167‧‧‧電晶體
168‧‧‧電晶體
169‧‧‧反向器
170‧‧‧記憶格
173‧‧‧閂鎖
180‧‧‧第二電路格

Claims (18)

  1. 一種積體電路，包含：一電路格，設置在該積體電路上，其中該電路格係配置以：從該積體電路的一傳送區域接收至少部分的一資料信號，該資料信號係關聯於一第一時脈信號，接收關聯於該積體電路之一接收區域的至少部分之一第二時脈信號，該第二時脈信號具有與該第一時脈信號相同的頻率，將所收到之部分的該資料信號傳送到該接收區域，及將所收到之部分的該資料信號之位準從關聯於該傳送區域的一第一電壓位準移到關聯於該接收區域的一第二電壓位準。
  2. 如申請專利範圍第1項所述之積體電路，更包含一耦接該電路格的記憶格，其中該記憶格包括兩個環形耦接成迴圈狀的反向器。
  3. 如申請專利範圍第1項所述之積體電路，其中該第二時脈信號與該第一時脈信號交錯。
  4. 如申請專利範圍第1項所述之積體電路，更包含一閂鎖，其耦接該第一電路格的一輸出節點，用來增進已傳送之該資料信號的穩定度。
  5. 如申請專利範圍第1項所述之積體電路，其中該電路格包括一第一、一第二、一第三和一第四電晶體，且 其中：該第一電晶體係串接於該第二電晶體；該第三電晶體係串接於該第四電晶體；該第一與該第三電晶體係配置以分別接收至少部分的該資料信號；及該第二與該第四電晶體係配置以分別接收至少部分的該第二時脈信號。
  6. 如申請專利範圍第5項所述之積體電路，其中該第一與該第三電晶體配置以分別接收至少部分的該資料信號更包含該第一電晶體被配置以接收該至少部分的該資料信號，及該第三電晶體被配置以經由反向器接收該至少部分的該資料信號。
  7. 一種積體電路，包含：電路格設置在該積體電路上，其中該電路格係配置以：從該積體電路的一傳送區域接收至少部分的一資料信號，該資料信號係關聯於一第一時脈信號，接收關聯於該積體電路之一接收區域的至少部分之一第二時脈信號，該第二時脈信號具有與該第一時脈信號相同的頻率，及將所收到之部分的該資料信號傳送到該接收區域；其中關聯於該第一時脈信號之至少部分的該資料信號包括關聯於該第一時脈信號之偶數脈衝的該資料信號之部 分，且其中至少部分的該第二時脈信號包括該第二時脈信號之偶數脈衝。
  8. 如申請專利範圍第7項所述之積體電路，更包含耦接該第一電路格的另一電路格，該另一電路格包括一第五、一第六、一第七、和一第八電晶體，其中：該第五電晶體係串接於該第六電晶體；該第七電晶體係串接於該第八電晶體；該第五與該第七電晶體係分別配置以接收關聯於該第一時脈信號之奇數脈衝的該資料信號之部分；及該第六與該第八電晶體係分別配置以接收關聯於該第二時脈信號之奇數脈衝的該第二時脈信號之部分。
  9. 一種位準移位資料信號的方法，包含：從關聯一第一時脈信號的一積體電路(IC)之一傳送區域接收一資料信號的一第一部分和一第二部分；接收關聯於該IC之一接收區域的一第二時脈信號之一第一部分和一第二部分，其中該第二時脈信號具有與該第一時脈信號相同的頻率；及基於該資料信號的該第一部分和該第二時脈信號的該第一部分來產生一輸出信號的一第一部分；及基於該資料信號的該第二部分和該第二時脈信號的該第二部分來產生該輸出信號的一第二部分。
  10. 如申請專利範圍第9項所述之方法，更包含將該輸出信號的該第一和該第二部分多工至該輸出信號，其中該資料信號係關聯一第一電壓位準，且該輸出信號係關聯 一不同於該第一電壓位準的第二電壓位準。
  11. 如申請專利範圍第9項所述之方法，更包含：產生該第一時脈信號的一第一部分和一第二部分，其中該第一時脈信號的該第一和該第二部分分別相當於該第一時脈信號的偶數時脈週期和奇數時脈週期；基於該第一時脈信號的該第一部分來產生該資料信號的該第一部分；及基於該第一時脈信號的該第二部分來產生該資料信號的該第二部分。
  12. 如申請專利範圍第9項所述之方法，更包含：基於該第二時脈信號的偶數時脈週期來產生該第二時脈信號的該第一部分；及基於該第二時脈信號的奇數時脈週期來產生該第二時脈信號的該第二部分。
  13. 如申請專利範圍第12項所述之方法，其中該第二時脈信號的該第一部分與該第一時脈信號的該第一部分交錯；且其中該第二時脈信號的該第二部分與該第一時脈信號的該第二部分交錯。
  14. 如申請專利範圍第9項所述之方法，其中該產生該輸出信號的一第一和一第二部分更包含在一記憶格的一輸出節點上產生該輸出信號的該第一和該第二部分。
  15. 一種具有位準移位資料的系統，包含：一系統記憶體；及一處理器，係通訊地耦接該系統記憶體，該處理器包 括：一電路格，係配置以：從關聯於一第一時脈信號之該處理器的一傳送區域接收至少部分的一資料信號，接收關聯於該處理器之一接收區域的至少部分之一第二時脈信號，該第二時脈信號具有與該第一時脈信號相同的頻率，將所收到之部分的該資料信號從該傳送區域傳到該接收區域；其中該電路格包括一第一、一第二、一第三、和一第四電晶體，且其中：該第一電晶體係串接於該第二電晶體；該第三電晶體係串接於該第四電晶體；該第一與該第三電晶體係配置以分別接收至少部分的該資料信號；及該第二與該第四電晶體係配置以分別接收至少部分的該第二時脈信號。
  16. 如申請專利範圍第15項所述之系統，其中關聯於該第一時脈信號之至少部分的該資料信號包括關聯於該第一時脈信號之偶數脈衝的該資料信號之部分，且其中至少部分的該第二時脈信號包括該第二時脈信號之偶數脈衝。
  17. 如申請專利範圍第15項所述之系統，其中該處理器更包括一耦接該電路格的記憶格，其中該記憶格包括 兩個環形耦接成一反向器反饋迴圈的反向器。
  18. 如申請專利範圍第17項所述之系統，更包含耦接該反向器反饋迴圈的另一電路格，該另一電路格包括一第五、一第六、一第七、和一第八電晶體，其中：該第五電晶體係串接於該第六電晶體；該第七電晶體係串接於該第八電晶體；該第五與該第七電晶體係分別配置以接收關聯於該第一時脈信號之奇數脈衝的該資料信號之部分；及該第六與該第八電晶體係分別配置以接收關聯於該第二時脈信號之奇數脈衝的該第二時脈信號之部分。
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