JPS60136875A - ベクトル演算器 - Google Patents
ベクトル演算器Info
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- JPS60136875A JPS60136875A JP58244042A JP24404283A JPS60136875A JP S60136875 A JPS60136875 A JP S60136875A JP 58244042 A JP58244042 A JP 58244042A JP 24404283 A JP24404283 A JP 24404283A JP S60136875 A JPS60136875 A JP S60136875A
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- phase
- latch
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8076—Details on data register access
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の対象〕
本発明は、ベクトル演算器に関し、特に巡回型計算を高
速に処理するものに関する。
速に処理するものに関する。
最近のベクトル演算器は、パイプライン制御方式が採用
され、この制御により、演算処理を複数段のステージと
よばれる概念的データ処理過程に分割し、演算器に間断
なく被演算データを入力することによシ、演算の高速化
を計っている。パイプライン制御によシ、高速処理が可
能となる必要十分なる条件は、演算に用いられる被演算
データ要素間に「独立々」関係を有することである。
され、この制御により、演算処理を複数段のステージと
よばれる概念的データ処理過程に分割し、演算器に間断
なく被演算データを入力することによシ、演算の高速化
を計っている。パイプライン制御によシ、高速処理が可
能となる必要十分なる条件は、演算に用いられる被演算
データ要素間に「独立々」関係を有することである。
ところで、巡回型演算は次式で示されるように、
＄ｉ＋、＝Ｚｉ＋α、（器＝０．１，２．・・） ・
（１）直前の計算結果を必要とし、［独立な］関係を満
足しない。このため、ベクトル演算器に間断なく被演算
データを入力することはできず、演算器からの出力を待
って、該出力を再度ベクトル演算器に入力しなければな
らない。このため、ベクトル演算器のステージ段数以上
のクロックタイミングだけ被演算データを入力すること
を中断させる制御を行う必要がある。この中断によるベ
クトル演算器の巡回型計算に対する処理能力の低下は、
最新の超高速計算機に於いては他の［独立」に実行でき
る型の計算に比べ数分の−から士数分の−におよんでい
る。この顕著な性能の低下は巡回型計算のみに関するも
のではなく、ベクトル処理装置のチェイニング制御によ
って複数個のベクトル演算の入出力を概念的に結合させ
、連続する演算処理を高速化する方式においては、巡回
型計算の後続する演算処理全体の性能低下をもたらすと
いう欠点を生じる。
（１）直前の計算結果を必要とし、［独立な］関係を満
足しない。このため、ベクトル演算器に間断なく被演算
データを入力することはできず、演算器からの出力を待
って、該出力を再度ベクトル演算器に入力しなければな
らない。このため、ベクトル演算器のステージ段数以上
のクロックタイミングだけ被演算データを入力すること
を中断させる制御を行う必要がある。この中断によるベ
クトル演算器の巡回型計算に対する処理能力の低下は、
最新の超高速計算機に於いては他の［独立」に実行でき
る型の計算に比べ数分の−から士数分の−におよんでい
る。この顕著な性能の低下は巡回型計算のみに関するも
のではなく、ベクトル処理装置のチェイニング制御によ
って複数個のベクトル演算の入出力を概念的に結合させ
、連続する演算処理を高速化する方式においては、巡回
型計算の後続する演算処理全体の性能低下をもたらすと
いう欠点を生じる。
本発明の目的は、ハードウェア量のいちじるしい増大を
招くことなく°、巡回型演算の高速化を計ったベクトル
演算器を提供するととにある。
招くことなく°、巡回型演算の高速化を計ったベクトル
演算器を提供するととにある。
巡回型演算の特徴は「直前の結果を使用し処理を行う」
ことにあるが、この「直前」は１つ前の結果を意味して
いるわけではない。巡回型演算の一般式 ％式％） 〔ここでｆ（−）は変数Ｘ、の関数を意味している〕か
ら、次のような式の変形を行なうと、ｘｉ＋＋ ｆ Ｃ
ｆＣｘ１ ＋ ） ） ＝ ｔ＜ｘｉ ＋ ）［直前」
は２つ前の結果を意味することになる。この式の変形操
作をくりかえすことにょシ、任意の正の数ルに対し、 ｘｔ＋＋ ＝ｆ （ｆ（”””ｆ Ｃｊｃｉ−ｎ） ）
−Ｌ（”１−ｙｂ）、なる関係式をうる。この式は０
≦ｍ≦ル なる全てのｍについて、 ”ｚ＋＋十ｍ ＝ ’（”ｉ−ｎ十ｍ ）Ｎを満足する
。従ってＸ。、Ｘｌ、・・”ｍ ＋ ・・・−（初期値
）から、並列的に”ｎ＋ ｊ ｒ ”ｆＬ＋ ２ ＋
””” ”ｙｔ＋ｍ＋ ＋ ＋ｘ２ ｒＬ＋ Ｉという
ル＋１個の結果を得ることができる。この方式によると
、巡回型演算を行なうためにはル千１個の演算器を必要
とする。さらに関数ｆから導かれる関数ｉは、概してｆ
に比較し複雑な形式となり、変数、ｉ、 、十□から’
（”１−ｒＬ＋ｍ ） を計算する際、必要となる演
算器の数はｆを計算する場合と比べ、一般的に多くなる
。これらの理由から、巡回演算の並列処理方式は必然的
にハードウェア量の著しい増大をもたらす。
ことにあるが、この「直前」は１つ前の結果を意味して
いるわけではない。巡回型演算の一般式 ％式％） 〔ここでｆ（−）は変数Ｘ、の関数を意味している〕か
ら、次のような式の変形を行なうと、ｘｉ＋＋ ｆ Ｃ
ｆＣｘ１ ＋ ） ） ＝ ｔ＜ｘｉ ＋ ）［直前」
は２つ前の結果を意味することになる。この式の変形操
作をくりかえすことにょシ、任意の正の数ルに対し、 ｘｔ＋＋ ＝ｆ （ｆ（”””ｆ Ｃｊｃｉ−ｎ） ）
−Ｌ（”１−ｙｂ）、なる関係式をうる。この式は０
≦ｍ≦ル なる全てのｍについて、 ”ｚ＋＋十ｍ ＝ ’（”ｉ−ｎ十ｍ ）Ｎを満足する
。従ってＸ。、Ｘｌ、・・”ｍ ＋ ・・・−（初期値
）から、並列的に”ｎ＋ ｊ ｒ ”ｆＬ＋ ２ ＋
””” ”ｙｔ＋ｍ＋ ＋ ＋ｘ２ ｒＬ＋ Ｉという
ル＋１個の結果を得ることができる。この方式によると
、巡回型演算を行なうためにはル千１個の演算器を必要
とする。さらに関数ｆから導かれる関数ｉは、概してｆ
に比較し複雑な形式となり、変数、ｉ、 、十□から’
（”１−ｒＬ＋ｍ ） を計算する際、必要となる演
算器の数はｆを計算する場合と比べ、一般的に多くなる
。これらの理由から、巡回演算の並列処理方式は必然的
にハードウェア量の著しい増大をもたらす。
一方、複数ステージ段数を有するベクトル演算器を用い
て、巡回型演算処理を行なうと、第１図に示すように、
時間とＺテーツの２要素から成る空間（以後この空間を
πとよぶ）において、有効な演算の行なわれている部分
（第１図ハツチング部分）はきわめて少々い。従ってπ
内の無効処理を示す部分において、巡回演算の並列処理
方法の関数ｔの処理および巡回演算並列処理を行なえば
、ルの値は空間π内の無効部分によって制限を課せられ
るが、ハードウェアの増大を招くことなく、巡回型演算
の並列処理が可能となる。
て、巡回型演算処理を行なうと、第１図に示すように、
時間とＺテーツの２要素から成る空間（以後この空間を
πとよぶ）において、有効な演算の行なわれている部分
（第１図ハツチング部分）はきわめて少々い。従ってπ
内の無効処理を示す部分において、巡回演算の並列処理
方法の関数ｔの処理および巡回演算並列処理を行なえば
、ルの値は空間π内の無効部分によって制限を課せられ
るが、ハードウェアの増大を招くことなく、巡回型演算
の並列処理が可能となる。
以上の方式を具体的な例によって示す。最も簡単な巡回
型演算 ”ｉ＋＋＝Ｊｃｉ＋αｔ を次のように変形する。
型演算 ”ｉ＋＋＝Ｊｃｉ＋αｔ を次のように変形する。
”ｉ＋１−”ｉ−＋ ＋ ａｔ−＋ ＋ ａｉこの式を
基準にすると、具体的な巡回計算は、ｘ２−ｘｏ＋（α
。＋（１＋） 、ｚ’、 ＝、ｚ’、 ＋ （α、＋α２）：ｔ４＝Ｊ
２＋（α２＋α５） となる。ここでＸ。＋”＋は初期値として与えられてい
る。この一連の計算を、α、十α、＋５部分と、３：ｉ
＋、＝”ｉ＋ ・・・部分とに分離し、両者を時分割し
たベクトル演算器によって処理する場合、π空間は第２
図（α）のようになる。第１図と第２図（α）を比較す
れば明らかなように、 １）第２図のπ空間の有効演算部分が並列処理方式によ
って第１図のそれよシ拡大し、その結果、 ２）出力の得られる速度が約２倍になっている。
基準にすると、具体的な巡回計算は、ｘ２−ｘｏ＋（α
。＋（１＋） 、ｚ’、 ＝、ｚ’、 ＋ （α、＋α２）：ｔ４＝Ｊ
２＋（α２＋α５） となる。ここでＸ。＋”＋は初期値として与えられてい
る。この一連の計算を、α、十α、＋５部分と、３：ｉ
＋、＝”ｉ＋ ・・・部分とに分離し、両者を時分割し
たベクトル演算器によって処理する場合、π空間は第２
図（α）のようになる。第１図と第２図（α）を比較す
れば明らかなように、 １）第２図のπ空間の有効演算部分が並列処理方式によ
って第１図のそれよシ拡大し、その結果、 ２）出力の得られる速度が約２倍になっている。
この巡回型演算に対する顕著な効果は、ベクトル演算器
を増加させることなく、１つの演算器を時分割すること
によりもたらされている。
を増加させることなく、１つの演算器を時分割すること
によりもたらされている。
次にベクトル演算器を複数個直列に連結した場合の効果
について、実例を上げて説明する。
について、実例を上げて説明する。
次のような一次巡回式
％式％）
をパイプライン制御方式によって演算するためには、乗
算器と加算器を直列に連結する。当該ハードウェア構成
のベクトル演算器において、従来の巡回演算方式のπ空
間図を示すと第３図のようになる。上記−次巡回式を次
のように変形する。
算器と加算器を直列に連結する。当該ハードウェア構成
のベクトル演算器において、従来の巡回演算方式のπ空
間図を示すと第３図のようになる。上記−次巡回式を次
のように変形する。
ｘ、、 ＝ｘ６−、 ＋（ａ７ 、 ＊ａ６）＋（４１
６、＋ａ６＋４６ ）ゆえに、 Ｊ２＝、ｚ’ｏ＋ （（Ｚｏ矢α＋）＋（’ｏ”＋＋’
＋）ｘ、＝ｘ、餐（α、■−α２）＋（４１苦α２＋４
２）ｘ４＝ｘ２七（α２蒼α３）＋（石、蒼α３＋尋、
）ｘ５＝ｘ、＋（ａ、蒼ａ４）＋（ｌｒ、＋ａ４４−４
４）を得る。この一連の巡回計算を、時分割した乗加算
器連結型のベクトル演算器によって処理する場合のπ空
間図を第４図に示す。
６、＋ａ６＋４６ ）ゆえに、 Ｊ２＝、ｚ’ｏ＋ （（Ｚｏ矢α＋）＋（’ｏ”＋＋’
＋）ｘ、＝ｘ、餐（α、■−α２）＋（４１苦α２＋４
２）ｘ４＝ｘ２七（α２蒼α３）＋（石、蒼α３＋尋、
）ｘ５＝ｘ、＋（ａ、蒼ａ４）＋（ｌｒ、＋ａ４４−４
４）を得る。この一連の巡回計算を、時分割した乗加算
器連結型のベクトル演算器によって処理する場合のπ空
間図を第４図に示す。
第４図から明らかなように、パイプライン演算器を直列
に結合した型式のベクトル演算器の６場合にも、該演算
器を時分割使用することにより、巡回型演算の処理速度
を向上させることができる。
に結合した型式のベクトル演算器の６場合にも、該演算
器を時分割使用することにより、巡回型演算の処理速度
を向上させることができる。
以下、本発明の一実施例を具体的演算例にっ。
いて説明する。次の型式の巡回型計算について、Ｘ乙＋
ｊ＝ｘｉ＋αＬ を、Ｘ困−”ｉ−＋ ＋（ａｉ−１＋α、）と変形した
時の演算処理を、入力オペランドと出方について示すと
第５図のようになる。
ｊ＝ｘｉ＋αＬ を、Ｘ困−”ｉ−＋ ＋（ａｉ−１＋α、）と変形した
時の演算処理を、入力オペランドと出方について示すと
第５図のようになる。
第５図において、ベクトル演算器の処理は、クロック番
号に従って上昇順に行なわれる。このベクトル演算器（
との実施例の場合は加算器）の処理は、処理の性質によ
ってＰ、Ｎ、Ｅの３種類に分割することができる。この
うち、Ｎ−７エイズは実際は何らの処理も行なわないフ
ェイズである。変数ｌは計算対象のベクトルＸの最終要
素番号を示す。第５図では、とのｌを奇数とした。ｌが
偶数の場合は、最後のＥ−７エイズでｘｌを計算する手
続と、そのための入力オペランド計算のＰ−７エイズが
騒となる。コノ末端処理を行なった場合の処理図は本発
明の概念とは直接関係ないので省略しである。
号に従って上昇順に行なわれる。このベクトル演算器（
との実施例の場合は加算器）の処理は、処理の性質によ
ってＰ、Ｎ、Ｅの３種類に分割することができる。この
うち、Ｎ−７エイズは実際は何らの処理も行なわないフ
ェイズである。変数ｌは計算対象のベクトルＸの最終要
素番号を示す。第５図では、とのｌを奇数とした。ｌが
偶数の場合は、最後のＥ−７エイズでｘｌを計算する手
続と、そのための入力オペランド計算のＰ−７エイズが
騒となる。コノ末端処理を行なった場合の処理図は本発
明の概念とは直接関係ないので省略しである。
第５図の動作を行なう論理回路図の概要を第６図に示す
。
。
第６図において、１は被演算データα、Ｘを保持してい
るベクトルレジスタ２および３へのリクエスト要求に、
よる当該レジスタ書込みおよび読出しアドレスを生成す
るベクトルレジスタ制御回路である。ここでＸ。、ｘ、
要素はすでに定義されているものとする。４は第５図１
こ示した巡回演算のフェイズを定義する制御回路（以後
フェイズジェネレータとよぶ）である。５．６．７．１
０．１１は被演算データ（α、）が保持されるラッチ回
路で、当該ラッチ回路上の（０問は次の（”Ｌ＋＋）が
ベクトルレジスタ２から送出されると、次の段のラッチ
回路へ送シ出されるものとする。１４はバイブ２イン制
御方式の加算器８．９は当該加算器１４によってＰ−７
エイズに計算された（（α、−１＋α、））を保持する
ラッチ回路であシ、当該ラッチ回路上のデータも、次の
（（α、十αＬ＋、））が加算器１４によって送出され
ると、次段のラッチ回路へ自動的にセットされるよう制
御される。
るベクトルレジスタ２および３へのリクエスト要求に、
よる当該レジスタ書込みおよび読出しアドレスを生成す
るベクトルレジスタ制御回路である。ここでＸ。、ｘ、
要素はすでに定義されているものとする。４は第５図１
こ示した巡回演算のフェイズを定義する制御回路（以後
フェイズジェネレータとよぶ）である。５．６．７．１
０．１１は被演算データ（α、）が保持されるラッチ回
路で、当該ラッチ回路上の（０問は次の（”Ｌ＋＋）が
ベクトルレジスタ２から送出されると、次の段のラッチ
回路へ送シ出されるものとする。１４はバイブ２イン制
御方式の加算器８．９は当該加算器１４によってＰ−７
エイズに計算された（（α、−１＋α、））を保持する
ラッチ回路であシ、当該ラッチ回路上のデータも、次の
（（α、十αＬ＋、））が加算器１４によって送出され
ると、次段のラッチ回路へ自動的にセットされるよう制
御される。
１２．１５は加算器１４によって計算された（−）を保
持するラッチ回路である。本回路も次の（”ｉ＋＋ ）
が加算器１４によって計算されると、次段へ自動的に進
むよう制御されている。これらの次段ラッチ回路への自
動セットは、データ生成時のデータの有効性を示すイネ
ーブル信号を用いて、ラッチ内のデータを次段ラッチ回
路へセットすればよく、第６図には簡約化のためその制
御回路は省略されている。
持するラッチ回路である。本回路も次の（”ｉ＋＋ ）
が加算器１４によって計算されると、次段へ自動的に進
むよう制御されている。これらの次段ラッチ回路への自
動セットは、データ生成時のデータの有効性を示すイネ
ーブル信号を用いて、ラッチ内のデータを次段ラッチ回
路へセットすればよく、第６図には簡約化のためその制
御回路は省略されている。
第６図のベクトル演算器に起動指示が行なわれると、ベ
クトルレジスタ制御回路１はパス２１上に加算器スター
トを意味する信号を送る。当゛該信号によって、フェイ
ズジェネレータ４は第５図のＰ−７エイズを指示する信
号を生成し、この信号をパス２３を通して、セレクタ１
６．１７に送る。
クトルレジスタ制御回路１はパス２１上に加算器スター
トを意味する信号を送る。当゛該信号によって、フェイ
ズジェネレータ４は第５図のＰ−７エイズを指示する信
号を生成し、この信号をパス２３を通して、セレクタ１
６．１７に送る。
一方、ベクトルレジスタ制御回路１は、７エイズジエネ
レータ４がＰ−７工イズ信号を生成し、当該信号をセレ
クタ１６ 、１７へ送出するタイミングに合致するよう
、ベクトルレジスタ２上のデータα。、ａｌ、α２．・
・・・・を、リクエストパス２０゜データバス２４を通
して、ラッチ回路群５．６．７．１０．１１へ送る。第
６図から明らかなように、ラッチ７にα。がセットされ
た時、２ツチ１１にはα１がセットされている。Ｐ−７
エイズでは、セレクタ１６．１７はそれぞれラッチ７．
１１側の出力を選択し、結果を加算器１４へ送る。加算
器１４では、送られたデータが順次変換され、定まった
タイミング後、加算結果が７リツプフロツプ１已に得ら
れる。
レータ４がＰ−７工イズ信号を生成し、当該信号をセレ
クタ１６ 、１７へ送出するタイミングに合致するよう
、ベクトルレジスタ２上のデータα。、ａｌ、α２．・
・・・・を、リクエストパス２０゜データバス２４を通
して、ラッチ回路群５．６．７．１０．１１へ送る。第
６図から明らかなように、ラッチ７にα。がセットされ
た時、２ツチ１１にはα１がセットされている。Ｐ−７
エイズでは、セレクタ１６．１７はそれぞれラッチ７．
１１側の出力を選択し、結果を加算器１４へ送る。加算
器１４では、送られたデータが順次変換され、定まった
タイミング後、加算結果が７リツプフロツプ１已に得ら
れる。
フェイズジェネレータ４が生成した７工イズ信号は、加
算器１４のステージ段数定義されているディレィラッチ
群１５を通過し、上記の演算結果（α。＋ａｌ）が７リ
ツプ７０ツブ１Ｂに得られたタイミングに一致するよう
、Ｐ−７エイズを意味する信号をスイッチング回路１９
へ送る。当該回路１９はバス２５をＰ−７工イズ時に選
択し、。
算器１４のステージ段数定義されているディレィラッチ
群１５を通過し、上記の演算結果（α。＋ａｌ）が７リ
ツプ７０ツブ１Ｂに得られたタイミングに一致するよう
、Ｐ−７エイズを意味する信号をスイッチング回路１９
へ送る。当該回路１９はバス２５をＰ−７工イズ時に選
択し、。
加算結果（、ａ。＋α、）はラッチ８にセットされる。
。
同様にして、次のタイミングでは（α、十α２）がラッ
チ８に、ラッチ９には（α。＋α、）がセットされる、 次に７エイズジエネレータ４はフェイズ切換えを行い、
Ｎ−７工イズ信号をパス２３上に送出する。Ｎ−７エイ
ズではセレクタ１６．１７、およびスイッチング回路１
９ともに有意なデータを選択するようなパス間の接続を
行なわない。従って、ラッチ７．１１上のデータはその
まま保持される。一方当該Ｎ−フェイズでは、ディレィ
ラッチ群１５の出力信号（バス４４）によって、セレク
タ４２を作用させ、ベクトルレジスタ出力バス４３とラ
ッチ１２のデータバス接続を行なう。
チ８に、ラッチ９には（α。＋α、）がセットされる、 次に７エイズジエネレータ４はフェイズ切換えを行い、
Ｎ−７工イズ信号をパス２３上に送出する。Ｎ−７エイ
ズではセレクタ１６．１７、およびスイッチング回路１
９ともに有意なデータを選択するようなパス間の接続を
行なわない。従って、ラッチ７．１１上のデータはその
まま保持される。一方当該Ｎ−フェイズでは、ディレィ
ラッチ群１５の出力信号（バス４４）によって、セレク
タ４２を作用させ、ベクトルレジスタ出力バス４３とラ
ッチ１２のデータバス接続を行なう。
この動作により、ベクトルＸの初期値”Ｄ ％ ｘｊが
ラッチ１２．１５にセットされる。当該セットタイミン
グ時、７エイズジエネレータ４はＰ−フェイズ信号を生
成しておシ、セレクタ１７はラッチ１１と加算器１４と
のバスの結合を行なっている。このタイミング時、ラッ
チ７にはα２、ラッチ１１にはα、が格納されておシ、
この２番目のＰ−７エイズにおいて加算器１４は、（α
２＋α３）、・（α５＋α４）の処理を行なう。当該出
力がラッチ１８に格納されたタイミングでは、７エイズ
ジエネレータはＥ−７エイズを生成しておシ、セレクタ
１６．１７に作用して、ラッチ回路１３側を選択し、当
該出力を、加算器１４へ送る。加算器１１の出力、即ち
”２ 、”３は、その値が生成された時点、では、スイ
ッチング回路１９およびセレクタ４２はバス２６を選択
しているので、ラッチ回路１２１３へ順次セットされる
。、ｚ２、ｘ５がラッチ回路１２．１５にセットされる
時、セレクタ１７はＰ−７工イズ信号（第２図＜４）参
照）によって、ラッチ回路１１側の出力を選択して、次
のＰ−７エイズの被演算データを、加算器１４へ送出で
きるよう。
ラッチ１２．１５にセットされる。当該セットタイミン
グ時、７エイズジエネレータ４はＰ−フェイズ信号を生
成しておシ、セレクタ１７はラッチ１１と加算器１４と
のバスの結合を行なっている。このタイミング時、ラッ
チ７にはα２、ラッチ１１にはα、が格納されておシ、
この２番目のＰ−７エイズにおいて加算器１４は、（α
２＋α３）、・（α５＋α４）の処理を行なう。当該出
力がラッチ１８に格納されたタイミングでは、７エイズ
ジエネレータはＥ−７エイズを生成しておシ、セレクタ
１６．１７に作用して、ラッチ回路１３側を選択し、当
該出力を、加算器１４へ送る。加算器１１の出力、即ち
”２ 、”３は、その値が生成された時点、では、スイ
ッチング回路１９およびセレクタ４２はバス２６を選択
しているので、ラッチ回路１２１３へ順次セットされる
。、ｚ２、ｘ５がラッチ回路１２．１５にセットされる
時、セレクタ１７はＰ−７工イズ信号（第２図＜４）参
照）によって、ラッチ回路１１側の出力を選択して、次
のＰ−７エイズの被演算データを、加算器１４へ送出で
きるよう。
バスの接続を完了している。
一方、Ｅ−７エイズで計算された”２ 、”Ａはベクト
ルレジスタ制御回路１のアドレス生成値に従い、バス２
６を通って、ベクトルレジスタ回路３へ書込まれる。
ルレジスタ制御回路１のアドレス生成値に従い、バス２
６を通って、ベクトルレジスタ回路３へ書込まれる。
以上のＰ−、Ｅ−７エイズのくりかえしにょシ巡回型演
算が実行される。
算が実行される。
第７図に、フェイズジェネレータ回路４の概・略図を示
す。本図は第６図と番号づけを共有している。第７図に
おいて、３０はタイミングジェネレータ、３１は２ビツ
トのサイクリックカウンタ、５２ｄ２ビツトの７リツプ
フロツプ、３３．３４はベクトルレジスタ制御回路１か
らの起動信号、およびデータ送出終了信号をフェイズジ
ェネレータが適切なタイミングで受信するためのディレ
ィのためのラッチ群、５５．５６は論理積回路、３７は
論理和回路、６７はインバータである。フェイズジェネ
レータ４が起動される際、カウンタ６１は’１１’にリ
セットされる。
す。本図は第６図と番号づけを共有している。第７図に
おいて、３０はタイミングジェネレータ、３１は２ビツ
トのサイクリックカウンタ、５２ｄ２ビツトの７リツプ
フロツプ、３３．３４はベクトルレジスタ制御回路１か
らの起動信号、およびデータ送出終了信号をフェイズジ
ェネレータが適切なタイミングで受信するためのディレ
ィのためのラッチ群、５５．５６は論理積回路、３７は
論理和回路、６７はインバータである。フェイズジェネ
レータ４が起動される際、カウンタ６１は’１１’にリ
セットされる。
ここでバス２３上の信号を次のように定義する。
００′はＰ−フェイズ、″１１′はＮ−フェイズ、１０
′はＥ−７エイズ、０１′は無意味な信号とする。フェ
イズジェネレータ４に起動がかかり、タイミングパルス
が、カウンタ３１に送り出されると、カウンタ値は００
′→’ｏｉ’→’１０’→’１１’→ ・と変化。
′はＥ−７エイズ、０１′は無意味な信号とする。フェ
イズジェネレータ４に起動がかかり、タイミングパルス
が、カウンタ３１に送り出されると、カウンタ値は００
′→’ｏｉ’→’１０’→’１１’→ ・と変化。
する。この値は直ちにフリップフロップ３２にセットさ
れる。バス４０は該クリップ７０ツブ３２００ビツト（
以下上位ビットという）出力端に接続されている。従っ
て、バス２５の上位ビントはスタートから２クロック間
１０′となる。この時、ベクトルレジスタ制御回路１か
らの終了信号はバス２２上に送信されていないので、論
理積回路３６の出力は０′となシ、回路３７の出力も０
′となる。
れる。バス４０は該クリップ７０ツブ３２００ビツト（
以下上位ビットという）出力端に接続されている。従っ
て、バス２５の上位ビントはスタートから２クロック間
１０′となる。この時、ベクトルレジスタ制御回路１か
らの終了信号はバス２２上に送信されていないので、論
理積回路３６の出力は０′となシ、回路３７の出力も０
′となる。
即ちバス２３上の下位ビットが０′となシ、Ｐ−７エイ
ズを意味する信号を生成する。
ズを意味する信号を生成する。
３クロツク以後、カウンタ３１の出力の上位ビットは１
１′となる。一方、ベクトルレジスタ制御回路１からバ
ス２１上に送り出された［スタート信号」は、ディレィ
ラッチ群３３を通り、３クロックタイミング時に合致す
るより論理積回路３５０入力となる。従って、バス２３
の下位ビットは１′とな）、上位ビットと合わせてＮ−
７エイズを意味する信号を生成する。ここで、［スター
ト信号」は２クロック間、ベクトルレジスタ制御回路１
が送出するものと仮定している。もし当該信号を１クロ
ック間有効とする場合、フェイズジェネレータ内で、カ
ウンタ６１の出力を利用して、さらにもう１クロック間
、「スタート−信号」を保持する論理が必要である。当
該論理は本発明の根幹とは直接関係しないので、説明を
簡約化するため、第７図からは当該論理を除いた。同様
にベクトルレジスタ制御回路１からバス２２上に送出さ
れる「終了信号」についても、以後の説明では、２クロ
ック間送出されるものとする。
１′となる。一方、ベクトルレジスタ制御回路１からバ
ス２１上に送り出された［スタート信号」は、ディレィ
ラッチ群３３を通り、３クロックタイミング時に合致す
るより論理積回路３５０入力となる。従って、バス２３
の下位ビットは１′とな）、上位ビットと合わせてＮ−
７エイズを意味する信号を生成する。ここで、［スター
ト信号」は２クロック間、ベクトルレジスタ制御回路１
が送出するものと仮定している。もし当該信号を１クロ
ック間有効とする場合、フェイズジェネレータ内で、カ
ウンタ６１の出力を利用して、さらにもう１クロック間
、「スタート−信号」を保持する論理が必要である。当
該論理は本発明の根幹とは直接関係しないので、説明を
簡約化するため、第７図からは当該論理を除いた。同様
にベクトルレジスタ制御回路１からバス２２上に送出さ
れる「終了信号」についても、以後の説明では、２クロ
ック間送出されるものとする。
Ｎ−フェイズ生成後、７エイズジエネレータ４はＰ−、
Ｅ−、・・・・・の順に各７エイズを生成し、該情報を
、パス２３上に送信する。
Ｅ−、・・・・・の順に各７エイズを生成し、該情報を
、パス２３上に送信する。
ベクトルレジスタ制御回路１が［終了信号」を送信した
際、カウンタ３１がＰ−７エイズとなるよう、ベクトル
レジスタ側の制御回路１と、フェイズジェネレータ４０
間で、データ送受信に関して、タイミングの一致をとる
必要がある。゛このために、フェイズ切換信号を、バス
４１上に送信する。当該信号にょシ、レジスタ制御回路
１は、データの処理状況を知るととができ、最終データ
送出に先だち７エイズジエネレータ４が受けることので
きる適切なタイミングで、「終了信号」をバス２２によ
って送信することができる。このように生成された「終
了信号」によって、巡回演算処理の最後の段階で、Ｐ−
７エイズをＮ−フェイズ化する処理が第７図のインバー
タ３日、論理積回路３６の組合せで可能となる終了処理
時、生成されるＮ−フェイズ信号によって、セレクタ４
２（第６図）はバス４３側を選択する。この時、バス４
３上のデータについては何ら保証はないが、この最終Ｎ
−７エイズの結果は次の演算に使用されることはないの
で、本発明のベクトル演算器の動作は保証される。
際、カウンタ３１がＰ−７エイズとなるよう、ベクトル
レジスタ側の制御回路１と、フェイズジェネレータ４０
間で、データ送受信に関して、タイミングの一致をとる
必要がある。゛このために、フェイズ切換信号を、バス
４１上に送信する。当該信号にょシ、レジスタ制御回路
１は、データの処理状況を知るととができ、最終データ
送出に先だち７エイズジエネレータ４が受けることので
きる適切なタイミングで、「終了信号」をバス２２によ
って送信することができる。このように生成された「終
了信号」によって、巡回演算処理の最後の段階で、Ｐ−
７エイズをＮ−フェイズ化する処理が第７図のインバー
タ３日、論理積回路３６の組合せで可能となる終了処理
時、生成されるＮ−フェイズ信号によって、セレクタ４
２（第６図）はバス４３側を選択する。この時、バス４
３上のデータについては何ら保証はないが、この最終Ｎ
−７エイズの結果は次の演算に使用されることはないの
で、本発明のベクトル演算器の動作は保証される。
本発明によれば、高速巡回型演算のための前処理と、高
速巡回型演算そのものを、同一のパイプライン演算器に
行わせることができ、演算器時分割処理によシ、巡回型
演算をハードクエ１゜アの著しい増大を招くことなく、
高速化できる。
速巡回型演算そのものを、同一のパイプライン演算器に
行わせることができ、演算器時分割処理によシ、巡回型
演算をハードクエ１゜アの著しい増大を招くことなく、
高速化できる。
効果がある。また従来は不可能であった次のよ。
うな巡回型演算も
’ｉ＋＋ ＝″ｉ ” ”ｉ ＋−１−１” ’ｉ−ｔ
＋ ’ｉ −２パイプライン乗算器と加算器を直列に
連結した構成のハードウェアによって実現可能である。
＋ ’ｉ −２パイプライン乗算器と加算器を直列に
連結した構成のハードウェアによって実現可能である。
当該演算時のπ−空間図を第８図に示す。
第１図はパイプライン演算器によって処理される巡回型
演算処理のπ空間における部分を汗す図、第２図（α）
は本発明によって処理されるｒ同型演算のπ空間内にお
ける部分を示す図、第２図（４）は本発明による演算器
時分割回路が生成するフェイズのπ空間入力時と出力時
の位相関係を示す図、第３図はπ空間内における計算の
処理図、第４図は本発明による場合のπ空間内の巡回型
演算処理の状態図、第５図は演算器制御回路の生成する
フェイズ情報との対応表を示す図、第６図は第５図で示
した巡回型演算処理を実現するベクトル演算器のブロッ
ク図、第７図は第６図中に示されているフェイズ生成回
鈍１のブロック図、第８図は本発明による場合のπ空間
内の巡回型演算の処理図である。 符号の説明 第６図において、 １・・・ベクトルレジスタ制御回路 ２，３・・ベクトルレジスタ ４・・・フェイズジェネレータ １４・・・パイプライン制御方式の加算器第７図におい
て、 ３０・・・タイミングジェネレータ ３１・・・サイクリックカウンタ ３２・・・フリップフロップ回路 ３３ 、３４・・・ディレィラッチ群 第１圀 ｅｔｂｔＰ品を 第２Ｉｉｉ］ ／− （３＞ 第 ３ 圀 ρｍＰｕ、を 第 ４ 酌 第 Ｊ 第 ２ 目
演算処理のπ空間における部分を汗す図、第２図（α）
は本発明によって処理されるｒ同型演算のπ空間内にお
ける部分を示す図、第２図（４）は本発明による演算器
時分割回路が生成するフェイズのπ空間入力時と出力時
の位相関係を示す図、第３図はπ空間内における計算の
処理図、第４図は本発明による場合のπ空間内の巡回型
演算処理の状態図、第５図は演算器制御回路の生成する
フェイズ情報との対応表を示す図、第６図は第５図で示
した巡回型演算処理を実現するベクトル演算器のブロッ
ク図、第７図は第６図中に示されているフェイズ生成回
鈍１のブロック図、第８図は本発明による場合のπ空間
内の巡回型演算の処理図である。 符号の説明 第６図において、 １・・・ベクトルレジスタ制御回路 ２，３・・ベクトルレジスタ ４・・・フェイズジェネレータ １４・・・パイプライン制御方式の加算器第７図におい
て、 ３０・・・タイミングジェネレータ ３１・・・サイクリックカウンタ ３２・・・フリップフロップ回路 ３３ 、３４・・・ディレィラッチ群 第１圀 ｅｔｂｔＰ品を 第２Ｉｉｉ］ ／− （３＞ 第 ３ 圀 ρｍＰｕ、を 第 ４ 酌 第 Ｊ 第 ２ 目
Claims (1)
- 演算を複数個のステージに分割して処理するパイプライ
ン制御方式のベクトル演算器において、演算処理を複数
基本処理単位に分割して当該基本処理単位を管理する制
御回路を設け、当該制御回路によってベクトル演算器を
時分割で使用することより巡回型演算を行なうことを特
徴とするベクトル演算器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58244042A JPS60136875A (ja) | 1983-12-26 | 1983-12-26 | ベクトル演算器 |
| US06/685,134 US4757444A (en) | 1983-12-26 | 1984-12-21 | Vector processor capable of performing iterative processing |
| DE19843446957 DE3446957A1 (de) | 1983-12-26 | 1984-12-21 | Vektor-prozessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58244042A JPS60136875A (ja) | 1983-12-26 | 1983-12-26 | ベクトル演算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60136875A true JPS60136875A (ja) | 1985-07-20 |
| JPH0514936B2 JPH0514936B2 (ja) | 1993-02-26 |
Family
ID=17112847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58244042A Granted JPS60136875A (ja) | 1983-12-26 | 1983-12-26 | ベクトル演算器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4757444A (ja) |
| JP (1) | JPS60136875A (ja) |
| DE (1) | DE3446957A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01258067A (ja) * | 1988-04-06 | 1989-10-16 | Fujitsu Ltd | ベクトル逐次演算方式 |
| JPH02266468A (ja) * | 1989-04-06 | 1990-10-31 | Koufu Nippon Denki Kk | ベクトル演算処理装置 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6353678A (ja) * | 1986-08-22 | 1988-03-07 | Hitachi Ltd | ベクトル処理装置 |
| EP0281132B1 (en) * | 1987-03-04 | 1995-10-25 | Nec Corporation | Vector calculation circuit capable of rapidly carrying out vector calculation of three input vectors |
| EP0314809B1 (en) * | 1987-05-14 | 1993-07-21 | Fujitsu Limited | Vector processor for processing recurrent equations at a high speed |
| JPS6462764A (en) * | 1987-09-03 | 1989-03-09 | Agency Ind Science Techn | Vector computer |
| JP2512778B2 (ja) * | 1988-01-13 | 1996-07-03 | 株式会社日立製作所 | 演算処理方法 |
| US5170370A (en) * | 1989-11-17 | 1992-12-08 | Cray Research, Inc. | Vector bit-matrix multiply functional unit |
| US5119323A (en) * | 1990-01-16 | 1992-06-02 | United Technologies Corporation | Numerical processing of optical wavefront data |
| EP0453641B1 (de) * | 1990-04-20 | 1997-03-12 | Siemens Aktiengesellschaft | CORDIC-Prozessor für Vektordrehungen in Carry-Save-Architektur |
| JPH04177462A (ja) * | 1990-11-08 | 1992-06-24 | Koufu Nippon Denki Kk | ベクトル総和演算装置 |
| US5208490A (en) * | 1991-04-12 | 1993-05-04 | Hewlett-Packard Company | Functionally complete family of self-timed dynamic logic circuits |
| US5389835A (en) * | 1991-04-12 | 1995-02-14 | Hewlett-Packard Company | Vector logic method and dynamic mousetrap logic gate for a self-timed monotonic logic progression |
| US6609189B1 (en) * | 1998-03-12 | 2003-08-19 | Yale University | Cycle segmented prefix circuits |
| US7730282B2 (en) * | 2004-08-11 | 2010-06-01 | International Business Machines Corporation | Method and apparatus for avoiding data dependency hazards in a microprocessor pipeline architecture using a multi-bit age vector |
| US9355061B2 (en) | 2014-01-28 | 2016-05-31 | Arm Limited | Data processing apparatus and method for performing scan operations |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4128880A (en) * | 1976-06-30 | 1978-12-05 | Cray Research, Inc. | Computer vector register processing |
| JPS6024985B2 (ja) * | 1978-08-31 | 1985-06-15 | 富士通株式会社 | デ−タ処理方式 |
| US4302818A (en) * | 1979-07-10 | 1981-11-24 | Texas Instruments Incorporated | Micro-vector processor |
| US4400768A (en) * | 1980-06-04 | 1983-08-23 | Burroughs Corporation | Parallel access computer memory system employing a power-of-two memory modules |
| KR860001434B1 (ko) * | 1980-11-21 | 1986-09-24 | 후지쑤 가부시끼가이샤 | 데이타 처리시 스템 |
| JPS57134774A (en) * | 1981-02-13 | 1982-08-20 | Hitachi Ltd | Vector operating device |
| JPS57155666A (en) * | 1981-03-20 | 1982-09-25 | Fujitsu Ltd | Instruction controlling system of vector processor |
-
1983
- 1983-12-26 JP JP58244042A patent/JPS60136875A/ja active Granted
-
1984
- 1984-12-21 DE DE19843446957 patent/DE3446957A1/de active Granted
- 1984-12-21 US US06/685,134 patent/US4757444A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01258067A (ja) * | 1988-04-06 | 1989-10-16 | Fujitsu Ltd | ベクトル逐次演算方式 |
| JPH02266468A (ja) * | 1989-04-06 | 1990-10-31 | Koufu Nippon Denki Kk | ベクトル演算処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0514936B2 (ja) | 1993-02-26 |
| US4757444A (en) | 1988-07-12 |
| DE3446957C2 (ja) | 1991-10-31 |
| DE3446957A1 (de) | 1985-07-11 |
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| JPH0467661B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |