JPS62180600A - ダイナミツクシフトレジスタ回路のリセツト方式 - Google Patents
ダイナミツクシフトレジスタ回路のリセツト方式Info
- Publication number
- JPS62180600A JPS62180600A JP61022489A JP2248986A JPS62180600A JP S62180600 A JPS62180600 A JP S62180600A JP 61022489 A JP61022489 A JP 61022489A JP 2248986 A JP2248986 A JP 2248986A JP S62180600 A JPS62180600 A JP S62180600A
- Authority
- JP
- Japan
- Prior art keywords
- reset
- dsr
- shift register
- comes
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 10
- 230000007423 decrease Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、例えば高速ロジックのシステム部分回路と
して使用されるダイナミックシフトレジスタ回路のリセ
ット方式に関する。
して使用されるダイナミックシフトレジスタ回路のリセ
ット方式に関する。
従来、この種のダイナミックシフトレジスタ回路（以下
ＤＳＲと略称する）は、例えば第７図に示すように構成
されて−る。第７図において、（１）図はＤＳＲのブロ
ック図、（ｂ）図は（ａ）図の構成図、（ｃ）図は（ｂ
）図の素子レベルの構成例を示す図、（ｄｊ図は上記（
ａ）図〜（ｅ）図におけるクロックφ、φの発生回路を
示す図である。
ＤＳＲと略称する）は、例えば第７図に示すように構成
されて−る。第７図において、（１）図はＤＳＲのブロ
ック図、（ｂ）図は（ａ）図の構成図、（ｃ）図は（ｂ
）図の素子レベルの構成例を示す図、（ｄｊ図は上記（
ａ）図〜（ｅ）図におけるクロックφ、φの発生回路を
示す図である。
ところで、上記ＤＳＲのリセット方式としては、第１に
、ＤＳＲのクロ、りφ、７はその１まで、リセット入力
を一定時間継続的に入力し、ＤＳＲ内のデータを初期化
する。第２として上記第７図（ｂ）に示したように、Ｄ
ＳＲで一般に使用されるクロックドインバータをクロ、
クドナンド回路あるいはクロックドノア回路に置き換え
、一方の入力端にリセット信号を供給する。これによっ
て、クロックφ、７を動作させたままリセット信号を入
力し、ＤＳＨ内のデータをクロックの立ち上がりに同期
させて初期化できる。第３に、上記第７図（ｂ）におけ
る２段目のクロックドインバータの人、出力端間に、２
人力ナンドブートあるいは２人力ノアダートを設け、一
方の入力端にリセット信号を供給する。そして、クロ。
、ＤＳＲのクロ、りφ、７はその１まで、リセット入力
を一定時間継続的に入力し、ＤＳＲ内のデータを初期化
する。第２として上記第７図（ｂ）に示したように、Ｄ
ＳＲで一般に使用されるクロックドインバータをクロ、
クドナンド回路あるいはクロックドノア回路に置き換え
、一方の入力端にリセット信号を供給する。これによっ
て、クロックφ、７を動作させたままリセット信号を入
力し、ＤＳＨ内のデータをクロックの立ち上がりに同期
させて初期化できる。第３に、上記第７図（ｂ）におけ
る２段目のクロックドインバータの人、出力端間に、２
人力ナンドブートあるいは２人力ノアダートを設け、一
方の入力端にリセット信号を供給する。そして、クロ。
りφ、７は動作させたままリセット信号を少なくともク
ロ、りφ、１の半周期以上供給すると、ＤＳＨに供給さ
れるクロツクの立ち上）のタイミングを待つことなくリ
セット出力が得られる。
ロ、りφ、１の半周期以上供給すると、ＤＳＨに供給さ
れるクロツクの立ち上）のタイミングを待つことなくリ
セット出力が得られる。
しかし、上記ｖＸ１のリセット方式では、ＤＳＲを複数
段縦続接続した場合、最終段のＤＳＨにリセット出力を
得るためには、ＤＳＨの段数とクロックの１周期を乗じ
た分だけの時間がかかる。
段縦続接続した場合、最終段のＤＳＨにリセット出力を
得るためには、ＤＳＨの段数とクロックの１周期を乗じ
た分だけの時間がかかる。
このためリセットに要する時間が長くなる。
一方、第２に示したリセット方式では、リセット入力が
された時点で全段のＤＳＲのデータが無効となるので、
ＤＳＲの出力端に接続されたロジック回路に対し、例え
ばラッチ回路を設ける等の何らかのタイミング的な対策
が必要となる。
された時点で全段のＤＳＲのデータが無効となるので、
ＤＳＲの出力端に接続されたロジック回路に対し、例え
ばラッチ回路を設ける等の何らかのタイミング的な対策
が必要となる。
また、第２．第３に示したリセット方式では、ＤＳＨの
回路構成が複雑になるとともに、通常の動作時に前記第
７図に示したようなりロックドインバータのみから構成
されたＤＳＲに比べて最高動作周波数の限界が低下する
欠点がある。
回路構成が複雑になるとともに、通常の動作時に前記第
７図に示したようなりロックドインバータのみから構成
されたＤＳＲに比べて最高動作周波数の限界が低下する
欠点がある。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、最高動作周波数を低下させず
、且つ構成素子数も大幅に増加させることなくクロ、り
に非同期でリセ。
その目的とするところは、最高動作周波数を低下させず
、且つ構成素子数も大幅に増加させることなくクロ、り
に非同期でリセ。
トを行なえるダイナミックシフトレジスタ回路のリセッ
ト方式を提供することである。
ト方式を提供することである。
すなわち、この発明においては、上記の目的を達成する
ために、ダイナミックシフトレジスタ回路の各クロ、ク
ドインパータを構成しタダートにクロ、りが供給される
ＭＯＳ）ランジスタを強制的に導通させ、初段のクロッ
クドインバータの入力段にリセット信号を供給すること
によシリセットを行なうようにしている。
ために、ダイナミックシフトレジスタ回路の各クロ、ク
ドインパータを構成しタダートにクロ、りが供給される
ＭＯＳ）ランジスタを強制的に導通させ、初段のクロッ
クドインバータの入力段にリセット信号を供給すること
によシリセットを行なうようにしている。
以下、この発明の一実施例について図面を参照して説明
する。第１図（ａ）に示すＤＳＲ１１のデータ入力端に
は、ノアゲート１２の出力が供給される。このノアｆ−
） １２の一方の入力端には、データＤがインバータ１
３を介して供給され、他方の入力端にはリセット信号Ｒ
８が供給される。そして、ＤＳＲ１１の出力Ｑは次段の
ＤＳＨの入力端に順次供給されるようにして成る。
する。第１図（ａ）に示すＤＳＲ１１のデータ入力端に
は、ノアゲート１２の出力が供給される。このノアｆ−
） １２の一方の入力端には、データＤがインバータ１
３を介して供給され、他方の入力端にはリセット信号Ｒ
８が供給される。そして、ＤＳＲ１１の出力Ｑは次段の
ＤＳＨの入力端に順次供給されるようにして成る。
第１図（ｂ）は、上記第１図（ａ）のＤＳＲツノを駆動
するクロック発生回路を示している。リセット信号Ｒ８
は、インバータ１４．１５を介してＮチャネル型ＭＯＳ
トランジスタ１６のｆ−１に供給される。このＭＯＳ
トランジスタ１６は、インバータ１７の入、出力端間に
接続されており、このインバータ１７の入力端には、ク
ロックドインバータ１８の出力端が接続される。このク
ロックドインバータ１８の入力端にはクロ、り信号φ′
が供給され、上記インバータ１４から出力されるリセッ
ト信号Ｒ８の反転信号面によって制御される。
するクロック発生回路を示している。リセット信号Ｒ８
は、インバータ１４．１５を介してＮチャネル型ＭＯＳ
トランジスタ１６のｆ−１に供給される。このＭＯＳ
トランジスタ１６は、インバータ１７の入、出力端間に
接続されており、このインバータ１７の入力端には、ク
ロックドインバータ１８の出力端が接続される。このク
ロックドインバータ１８の入力端にはクロ、り信号φ′
が供給され、上記インバータ１４から出力されるリセッ
ト信号Ｒ８の反転信号面によって制御される。
次に、上記のような構成において第２図のタイミングチ
ャートを参照しつつ動作を説明する。
ャートを参照しつつ動作を説明する。
リセット信号Ｒ８がロー（′Ｌ”）レベルの時（時刻ｔ
ｏ以前〕には、ＭＯＳトランジスタ１６はオフ状態とな
シ、インバータ１４によりリセ。
ｏ以前〕には、ＭＯＳトランジスタ１６はオフ状態とな
シ、インバータ１４によりリセ。
ト信号Ｒ８はハイ（”Ｈ”）レベルとなるので、クロッ
クドインバータ１８が動作状態となり、クロックφはφ
′と同相の信号、７はφ′の反転信号となる。この時、
ノアｆ−ト１２はリセット信号Ｒ８のｌｌ Ｌ Ｉｌ＋
ｌｌルにより反転動作を行なうので、ＤＳＲＩ Ｊの入
力端にはデータＤが供給され、ＤＳＲ１１は通常動作を
行なう。
クドインバータ１８が動作状態となり、クロックφはφ
′と同相の信号、７はφ′の反転信号となる。この時、
ノアｆ−ト１２はリセット信号Ｒ８のｌｌ Ｌ Ｉｌ＋
ｌｌルにより反転動作を行なうので、ＤＳＲＩ Ｊの入
力端にはデータＤが供給され、ＤＳＲ１１は通常動作を
行なう。
一方、時刻ｔｏにリセット信号Ｒ８が１（”レベルとな
ると、ノアダート１２の出力は”Ｌ”レベルとなってデ
ータＤのＤＳＲＪ Ｊへの入力が停止されるとともに、
ＭＯＳ ）ランジスタ１６がオン状態、クロックドイン
バータ１８は非動作状態となる。従って、インバータ１
７の入力端と出力端とが接続されて同電位となる。この
電位はインバータ１７の回路しきい値である。これによ
って、クロックφ、岡は中間レベルとなシ、このクロッ
クφ、７が入力されるＭＯＳ ）ランジスタが全てオン
状態となる。従って、ＤＳＲｌｌが動作状態となシ、デ
ータ入力値（０”〕が伝達されてＤＳＲ１１がリセット
される。
ると、ノアダート１２の出力は”Ｌ”レベルとなってデ
ータＤのＤＳＲＪ Ｊへの入力が停止されるとともに、
ＭＯＳ ）ランジスタ１６がオン状態、クロックドイン
バータ１８は非動作状態となる。従って、インバータ１
７の入力端と出力端とが接続されて同電位となる。この
電位はインバータ１７の回路しきい値である。これによ
って、クロックφ、岡は中間レベルとなシ、このクロッ
クφ、７が入力されるＭＯＳ ）ランジスタが全てオン
状態となる。従って、ＤＳＲｌｌが動作状態となシ、デ
ータ入力値（０”〕が伝達されてＤＳＲ１１がリセット
される。
第３図は、上記第１図に示したＤＳＲｌ １を６段縦続
接続した回路を示し、第４図は上記第３図の回路におけ
る各信号のタイミングチャートを示している。第３図に
お−て前記第１図と同一構成部には同じ符号を付してそ
の詳細な説明は省略する。第４図に示す如く、時刻ｔｏ
にリセット信号Ｒ８が”Ｈ”レベルとなると、クロック
φ′とは非同期に各ＤＳＲｌハル１１６の出力Ｑ１〜Ｑ
６が所定時間Δｔだけ順次遅れて″ｏｎレベルとなる。
接続した回路を示し、第４図は上記第３図の回路におけ
る各信号のタイミングチャートを示している。第３図に
お−て前記第１図と同一構成部には同じ符号を付してそ
の詳細な説明は省略する。第４図に示す如く、時刻ｔｏ
にリセット信号Ｒ８が”Ｈ”レベルとなると、クロック
φ′とは非同期に各ＤＳＲｌハル１１６の出力Ｑ１〜Ｑ
６が所定時間Δｔだけ順次遅れて″ｏｎレベルとなる。
そして、時刻ｔ６にリセットが終了する。
このようなリセット方式によれば、クロックの立ち上が
り（あるいは立ち下がシ）を待つことなくリセットが行
なえ、且つ最高動作周波数が低下することもなく、回路
構成も大幅に複雑化しない。
り（あるいは立ち下がシ）を待つことなくリセットが行
なえ、且つ最高動作周波数が低下することもなく、回路
構成も大幅に複雑化しない。
第５図はこの発明の他の実施例を示すもので、ＤＳＲの
１段当シのｒ−ト遅延が大きい場合にリセットの遅れを
低減するようにしたものである。
１段当シのｒ−ト遅延が大きい場合にリセットの遅れを
低減するようにしたものである。
図において、前記第３図と同一構成部には同じ符号を付
してその詳細な説明は省略する。すなわち、前記第３図
における３段目のＤＳＲ１１３の出力端と接地点間、お
よび６段目のＤＳＲ１１６の出力端と接地点間にそれぞ
れ、リセット信号Ｒ８で導通制御されるＮチャネル型の
ＭＯＳ ）ランジスタ１９．２０を設けている。
してその詳細な説明は省略する。すなわち、前記第３図
における３段目のＤＳＲ１１３の出力端と接地点間、お
よび６段目のＤＳＲ１１６の出力端と接地点間にそれぞ
れ、リセット信号Ｒ８で導通制御されるＮチャネル型の
ＭＯＳ ）ランジスタ１９．２０を設けている。
このような構成によれば、第６図のタイミングチャート
に示すように、リセットをＤＳＲ１１１。
に示すように、リセットをＤＳＲ１１１。
１１３．１１．から同時（時刻ｔｏ ）にかけることが
でき、ＤＳＲのダート遅延が大きい場合でも高速なリセ
ット動作が行なえる。なお、ＭＯＳトランジスタ１９を
ＤＳＲＩ Ｊ ｓの出力端に設けた場合、リセット信号
Ｒ８の位相を合わせるため、ＤＳＲＩ Ｊ ３には初段
のＤＳＲ１１１と同相の信号を入力する必要がある。
でき、ＤＳＲのダート遅延が大きい場合でも高速なリセ
ット動作が行なえる。なお、ＭＯＳトランジスタ１９を
ＤＳＲＩ Ｊ ｓの出力端に設けた場合、リセット信号
Ｒ８の位相を合わせるため、ＤＳＲＩ Ｊ ３には初段
のＤＳＲ１１１と同相の信号を入力する必要がある。
以上説明したようにこの発明によれば、最高動作周波数
を低下させず、且つ構成素子数も大幅に増加させること
なくクロ、りに非同期でリセットを行なえるダイナミッ
クシフトレジスタ回路のリセット方式が得られる。
を低下させず、且つ構成素子数も大幅に増加させること
なくクロ、りに非同期でリセットを行なえるダイナミッ
クシフトレジスタ回路のリセット方式が得られる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係わるダイナミックシフ
トレジスタ回路のリセット方式について説明するための
回路図、第２図は上記ＷＪ１図の回路の動作を説明する
ためのタイミングチャート、第３図は上記第１図の回路
におけるダイナミックシフトレジスタ回路を複数段縦続
接恍して構成した回路構成例を示す図、第４図は上記第
３図の回路の動作を説明するためのタイミングチャート
、第５図および第６図はそれぞれこの発明の他の実施例
について説明するための図、第７図は従来のダイナミッ
クシフトレジスタ回路のリセット方式について説明する
ための図である。 １ ノ 、 １ １１ 〜１ １６ ・・・
ＤＳＲ、φ 、 φ 、 φ′ ・・・クロ、
り、Ｒ８、Ｒ８＝−・リセット信号。 出願人代理人 弁理士 鈴 江 武 彦ＶＯＤ
ｖｌ）。 τ −７ （Ｃ） 情 ７ 図
トレジスタ回路のリセット方式について説明するための
回路図、第２図は上記ＷＪ１図の回路の動作を説明する
ためのタイミングチャート、第３図は上記第１図の回路
におけるダイナミックシフトレジスタ回路を複数段縦続
接恍して構成した回路構成例を示す図、第４図は上記第
３図の回路の動作を説明するためのタイミングチャート
、第５図および第６図はそれぞれこの発明の他の実施例
について説明するための図、第７図は従来のダイナミッ
クシフトレジスタ回路のリセット方式について説明する
ための図である。 １ ノ 、 １ １１ 〜１ １６ ・・・
ＤＳＲ、φ 、 φ 、 φ′ ・・・クロ、
り、Ｒ８、Ｒ８＝−・リセット信号。 出願人代理人 弁理士 鈴 江 武 彦ＶＯＤ
ｖｌ）。 τ −７ （Ｃ） 情 ７ 図
Claims (2)
- （１）複数のクロックドインバータが縦続接続されて成
るダイナミックシフトレジスタ回路において、上記各ク
ロックドインバータを構成し、ゲートにクロックが供給
されるＭＯＳトランジスタを強制的に導通状態に設定し
、初段の入力端にリセット信号を供給することによりリ
セットを行なうことを特徴とするダイナミックシフトレ
ジスタ回路のリセット方式。 - （２）前記ダイナミックシフトレジスタ回路の最終段を
含む任意の段を、初段のリセット出力と同相な論理値に
設定することによりリセットを行なうことを特徴とする
特許請求の範囲第１項記載のダイナミックシフトレジス
タ回路のリセット方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61022489A JPS62180600A (ja) | 1986-02-04 | 1986-02-04 | ダイナミツクシフトレジスタ回路のリセツト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61022489A JPS62180600A (ja) | 1986-02-04 | 1986-02-04 | ダイナミツクシフトレジスタ回路のリセツト方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62180600A true JPS62180600A (ja) | 1987-08-07 |
Family
ID=12084140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61022489A Pending JPS62180600A (ja) | 1986-02-04 | 1986-02-04 | ダイナミツクシフトレジスタ回路のリセツト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62180600A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0524642A2 (en) * | 1991-07-24 | 1993-01-27 | Nec Corporation | Register control circuit for initialization of registers |
-
1986
- 1986-02-04 JP JP61022489A patent/JPS62180600A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0524642A2 (en) * | 1991-07-24 | 1993-01-27 | Nec Corporation | Register control circuit for initialization of registers |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4356411A (en) | Flip-flop circuit | |
| JPH05232196A (ja) | テスト回路 | |
| US6313673B1 (en) | Frequency-dividing circuit capable of generating frequency-divided signal having duty ratio of 50% | |
| JPH0795013A (ja) | エッジトリガ型フリップフロップ | |
| JPH09312553A (ja) | 論理回路 | |
| JPH0573268A (ja) | 加算器 | |
| JPH06197006A (ja) | 同期式論理回路 | |
| JPS62180600A (ja) | ダイナミツクシフトレジスタ回路のリセツト方式 | |
| JP3038757B2 (ja) | シフトレジスタ回路 | |
| JP3523315B2 (ja) | ディジタルデータ乗算処理回路 | |
| JPH05189990A (ja) | データ保持装置 | |
| US4741005A (en) | Counter circuit having flip-flops for synchronizing carry signals between stages | |
| US20020018539A1 (en) | Multi-bit counter | |
| EP0403836B1 (en) | Shiftregister for producing pulses in sequence | |
| JPH10290149A (ja) | マルチプレクサ | |
| JP2562995B2 (ja) | データ処理回路の制御方法 | |
| JPS6240816A (ja) | ラツチ回路およびこのラツチ回路を用いたフリツプフロツプ回路 | |
| JP3482841B2 (ja) | 信号発生装置 | |
| KR950004636B1 (ko) | 이중 위상 비중첩 클럭 발생기 | |
| JPS60245311A (ja) | 論理回路 | |
| JPS6137718B2 (ja) | ||
| JPS62185361A (ja) | 集積回路装置 | |
| JPS601650B2 (ja) | １ビツト遅延型全加算器 | |
| JPH06326564A (ja) | ラッチ回路 | |
| JPH08279735A (ja) | クロック供給回路 |