JPH01204290A - 制御信号発生回路 - Google Patents
制御信号発生回路Info
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- JPH01204290A JPH01204290A JP63029820A JP2982088A JPH01204290A JP H01204290 A JPH01204290 A JP H01204290A JP 63029820 A JP63029820 A JP 63029820A JP 2982088 A JP2982088 A JP 2982088A JP H01204290 A JPH01204290 A JP H01204290A
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- Japan
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- signal
- timing
- reference clock
- control signal
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 9
- 230000001360 synchronised effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 9
- 239000000872 buffer Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
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- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、シリアルアクセスメモリ等でメモリセルの配
列群を2分して、情報の読出しと情報の読出しの準備と
を交互にさせる切換信号に基ついて、複数の制御信号を
それぞれ異なる遅延時間の後出力する制御信号発生回路
に関する。
列群を2分して、情報の読出しと情報の読出しの準備と
を交互にさせる切換信号に基ついて、複数の制御信号を
それぞれ異なる遅延時間の後出力する制御信号発生回路
に関する。
第3図はこの種の従来の制御信号発生回路を示す構成図
、第4図は第3図の従来例の動作を示すタイムチャート
、第5図は第3図の従来例が用いられるシリアルアクセ
スメモリを示す構成図、第6図は第5図のシリアルアク
セスメモリの動作を示すタイミングチャート、第7図(
a)は第5図の第1または第2のセル群を詳細に示す構
成図、第7図(b)は第7図(a)のXシフトレジスタ
XRの1ビツトデータ保持回路F、、F2.〜.Fmの
1つを示す回路図である。
、第4図は第3図の従来例の動作を示すタイムチャート
、第5図は第3図の従来例が用いられるシリアルアクセ
スメモリを示す構成図、第6図は第5図のシリアルアク
セスメモリの動作を示すタイミングチャート、第7図(
a)は第5図の第1または第2のセル群を詳細に示す構
成図、第7図(b)は第7図(a)のXシフトレジスタ
XRの1ビツトデータ保持回路F、、F2.〜.Fmの
1つを示す回路図である。
RSフリップフロップIOはセット端Sに入力する切換
信号SXをラッチして非反転出力端Qからタイミング信
号Aを出力し、リセットfiiRに入力するタイミング
信号Fでリセットされる。遅延回路21.22,23,
24.25はそれぞわタイミング信号A。
信号SXをラッチして非反転出力端Qからタイミング信
号Aを出力し、リセットfiiRに入力するタイミング
信号Fでリセットされる。遅延回路21.22,23,
24.25はそれぞわタイミング信号A。
B、C,D、Eを入力し、タイミング信号B。
C,D、E、Fを出力する。インバータ26,27.2
8はそれぞれタイミング信号B、D、Eの論理レベルを
反転する。オア回路29はインバータ26の出力とタイ
ミング信号Fとのオアなとり、ワード線ドライブ信号W
Aとして出力する。アンド回路3oはタイミング信号C
とインバータ27の出力とのアンドをとり、シフトクロ
ックCKとして出力する。
8はそれぞれタイミング信号B、D、Eの論理レベルを
反転する。オア回路29はインバータ26の出力とタイ
ミング信号Fとのオアなとり、ワード線ドライブ信号W
Aとして出力する。アンド回路3oはタイミング信号C
とインバータ27の出力とのアンドをとり、シフトクロ
ックCKとして出力する。
アンド回路31はタイミング信号Cとインバータ28の
出力とのアンドをとり、プリチャージ信号PBLとして
出力する。
出力とのアンドをとり、プリチャージ信号PBLとして
出力する。
次に、この従来例の動作について第4図を参照して説明
する。
する。
時刻上〇にRSフリップフロップ10が切換信号Sxを
入力すると、ハイレベルのタイミング信号Aを切換信号
SXに同期して出力する。遅延回路21はタイミング信
号Aを入力し、予め設定されたBとして出力する。同様
に遅延回路22,23,24.25は時刻t2.t3.
t4.tc、にそれぞれタイミング信号C,D、E、F
を出力する。時刻上〇においてタイミング信号Bがロウ
レベルであり、インバータ26の出力がハイレベルなの
でオア回路29はワード線ドライブ信号WAをハイレベ
ルにする。時ill t 1にタイミング信号Bがハイ
レベルになり、タイミング信号Fはロウレベルなのでオ
ア回路29はワード線ドライブ信号WAをロウレベルに
する。時刻t5になると、タイミング信号Fがハイレベ
ルになるのでワード線ドライブ信号WAを再びハイレベ
ルにする。時刻12.13の間タイミング信号Cがパイ
レベル、タイミング信号りがロウレベルなので、アンド
回路30はシフトクロックCKを出力する。時刻12.
14の間タイミング信号Cがハイレベル、タイミング信
号Eがロウレベルなのでアンド回路31はプリチャージ
信号PBLを出力する。時刻t5にはタイミング信号F
がハイレベルになるのでRSフリップフロップ10はリ
セットされ、タイミング信号Aをロウレベルとする。
入力すると、ハイレベルのタイミング信号Aを切換信号
SXに同期して出力する。遅延回路21はタイミング信
号Aを入力し、予め設定されたBとして出力する。同様
に遅延回路22,23,24.25は時刻t2.t3.
t4.tc、にそれぞれタイミング信号C,D、E、F
を出力する。時刻上〇においてタイミング信号Bがロウ
レベルであり、インバータ26の出力がハイレベルなの
でオア回路29はワード線ドライブ信号WAをハイレベ
ルにする。時ill t 1にタイミング信号Bがハイ
レベルになり、タイミング信号Fはロウレベルなのでオ
ア回路29はワード線ドライブ信号WAをロウレベルに
する。時刻t5になると、タイミング信号Fがハイレベ
ルになるのでワード線ドライブ信号WAを再びハイレベ
ルにする。時刻12.13の間タイミング信号Cがパイ
レベル、タイミング信号りがロウレベルなので、アンド
回路30はシフトクロックCKを出力する。時刻12.
14の間タイミング信号Cがハイレベル、タイミング信
号Eがロウレベルなのでアンド回路31はプリチャージ
信号PBLを出力する。時刻t5にはタイミング信号F
がハイレベルになるのでRSフリップフロップ10はリ
セットされ、タイミング信号Aをロウレベルとする。
次に、第3図の制御信号発生回路から出力されるワード
線ドライブ信号WA、シフトクロックCK、プリチャー
ジ信号PBLが供給されるシリアルアクセスメモリにつ
いて第5図、第6図、第7図(a) 、 (b)を参照
して説明する。
線ドライブ信号WA、シフトクロックCK、プリチャー
ジ信号PBLが供給されるシリアルアクセスメモリにつ
いて第5図、第6図、第7図(a) 、 (b)を参照
して説明する。
シリアルアクセスメモリは第5図に示すように第1、第
2のセル群に2分されており、第1、第2のセル群のう
ち一方が準備状態にあるときは他方は読出し状態にあり
、その切換は切換信号SXにより制御される。読出しの
準備と読出しとからなる各読出しサイクルにおいて、シ
フトクロックCKごとにXシフトレジスタにより指示さ
れるワード線に接続されたメモリセルのデータはビット
線とYセンスアンプを介して読出し線に出力される。X
シフトレジスタXRは、第7図(a)のようにリンク状
に接続された1ビツトデータ保持回路F、、F2.〜.
Fmを有し、シフトクロックCKに同期して1ビツトデ
ータ保持回路F、。
2のセル群に2分されており、第1、第2のセル群のう
ち一方が準備状態にあるときは他方は読出し状態にあり
、その切換は切換信号SXにより制御される。読出しの
準備と読出しとからなる各読出しサイクルにおいて、シ
フトクロックCKごとにXシフトレジスタにより指示さ
れるワード線に接続されたメモリセルのデータはビット
線とYセンスアンプを介して読出し線に出力される。X
シフトレジスタXRは、第7図(a)のようにリンク状
に接続された1ビツトデータ保持回路F、、F2.〜.
Fmを有し、シフトクロックCKに同期して1ビツトデ
ータ保持回路F、。
F2−.Fmのいずれか1つが保持している論理レベル
1のデータを隣接する1ビツトデータ保持回路にシフト
する。シフトされた論理レベル1のデータを順次入力す
るアンド回路Nl 、 N2 。
1のデータを隣接する1ビツトデータ保持回路にシフト
する。シフトされた論理レベル1のデータを順次入力す
るアンド回路Nl 、 N2 。
〜、Nmは接続されたワード線W1.W2.〜。
Wmを順次ハイレベルにし、ハイレベルにしたワード線
W、、W2.〜.Wmに接続されたメモリセルのデータ
をプリチャージ回路によりプリチャージされたビット線
り、Dを介してYセンスアンプに出力する。1ビツトデ
ータ保持回路Fl 、F2 、〜.Fmはそれぞれ第7
図(b)のようにトライステートバッファTS、、 T
s2.TS3.TS、とインバータNV、、NV2.N
■3.N■4とからなっている。シフトクロックCKが
ハイレベルのときは、トライステートバッファTS、、
TS4がオン、トライステートバッファTS2.TS3
がオフとなるのでインバータNV、は新しいデータを読
込み、インバータNV3.NV4はインバータN■3が
出力していたデータを保持する。シフトクロックCKが
ロウレベルになるとトライステートバッファTS、。
W、、W2.〜.Wmに接続されたメモリセルのデータ
をプリチャージ回路によりプリチャージされたビット線
り、Dを介してYセンスアンプに出力する。1ビツトデ
ータ保持回路Fl 、F2 、〜.Fmはそれぞれ第7
図(b)のようにトライステートバッファTS、、 T
s2.TS3.TS、とインバータNV、、NV2.N
■3.N■4とからなっている。シフトクロックCKが
ハイレベルのときは、トライステートバッファTS、、
TS4がオン、トライステートバッファTS2.TS3
がオフとなるのでインバータNV、は新しいデータを読
込み、インバータNV3.NV4はインバータN■3が
出力していたデータを保持する。シフトクロックCKが
ロウレベルになるとトライステートバッファTS、。
TS4がオフ、トライステートバッファTS2゜TS3
がオンとなるので、インバータNV、。
がオンとなるので、インバータNV、。
NV2はインバータNV、が読込んだデータを保持し、
インバータNV3はインバータNV、。
インバータNV3はインバータNV、。
Nv2が保持しているデータを出力する。つまり各1ビ
ツトデータ保持回路F1〜FmはクロックCKに同期し
てデータを読込み、クロックCKに同期して読込んだデ
ータを出力することによって1ビツトのデータを1シフ
トクロツクサイクルでシフトする。
ツトデータ保持回路F1〜FmはクロックCKに同期し
てデータを読込み、クロックCKに同期して読込んだデ
ータを出力することによって1ビツトのデータを1シフ
トクロツクサイクルでシフトする。
(発明が解決しようとする問題点〕
上述した従来の制御信号発生回路は、制御信号の出力タ
イミングおよび時間幅設定のため遅延回路21,22.
〜.25を用いており、遅延回路21,22゜〜、25
を構成している素子のトランジスタ特性や容量値が製造
時の変動を受は易いため結果的に動作の安定性が低くな
るという欠点があり、設定すべき時間幅が大きくなるに
つれチップ上に多大な面積を要するという欠点もある。
イミングおよび時間幅設定のため遅延回路21,22.
〜.25を用いており、遅延回路21,22゜〜、25
を構成している素子のトランジスタ特性や容量値が製造
時の変動を受は易いため結果的に動作の安定性が低くな
るという欠点があり、設定すべき時間幅が大きくなるに
つれチップ上に多大な面積を要するという欠点もある。
本発明の制御信号発生回路は、
基準クロックに同期して、前記切換信号をラッチし、ラ
ッチした切換信号を順次シフトし、異なったタイミング
のタイミング信号を出力するシフトレジスタと、 セット信号を入力してからリセット信号を入力するまで
の間それぞれ制御信号を出力する複数のラッチレジスタ
と、 シフトレジスタが出力するタイミング信号を複数のラッ
チレジスタのセットおよびリセット信号として各ラッチ
レジスタに供給し、前記複数の制御信号を複数のラッチ
レジスタから出力させる接続手段とを有する。
ッチした切換信号を順次シフトし、異なったタイミング
のタイミング信号を出力するシフトレジスタと、 セット信号を入力してからリセット信号を入力するまで
の間それぞれ制御信号を出力する複数のラッチレジスタ
と、 シフトレジスタが出力するタイミング信号を複数のラッ
チレジスタのセットおよびリセット信号として各ラッチ
レジスタに供給し、前記複数の制御信号を複数のラッチ
レジスタから出力させる接続手段とを有する。
基準クロックに同期したそれぞれタイミングの異なるタ
イミング信号をシフトレジスタに出力させ、出力させた
タイミング信号を用いて制御信号を発生させているので
、遅延回路のようなアナログ的な変動を発生させること
なく制御信号の出力タイミングや時間幅を精度のよい基
準クロックの精度に合わすことができる。
イミング信号をシフトレジスタに出力させ、出力させた
タイミング信号を用いて制御信号を発生させているので
、遅延回路のようなアナログ的な変動を発生させること
なく制御信号の出力タイミングや時間幅を精度のよい基
準クロックの精度に合わすことができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の制御信号発生回路の一実施例を示す構
成図、第2図は第1図の実施例の動作を示すタイミング
チャートである。
成図、第2図は第1図の実施例の動作を示すタイミング
チャートである。
シフトレジスタ1は1ビツトデータ保持回路F、、F2
.〜.F6 (以降保持回路F、、F2〜.F6と記す
)を有する。保持回路F1は基準クロックCLKに同期
して切換信号SXを読込み、タイミング信号φ1として
出力し、読込んだ切換信号SXを次の基準クロックCL
Kに同期して保持回路F2にシフトする。保持回路F2
゜F3.〜.F6はそれぞれ基準クロックCLKに同期
してそわぞわ保持回路F、、F2.〜.F5の出力する
データを読込み、タイミング信号φ2φ3.〜.φ6を
出力する。RSフリップフロップ21はセット端S、リ
セット端Rにそれぞれタイミング信号φ6.φ1を入力
し、非反転出力端Qの出力をワード線ドライブ信号WA
として出力する。RSフリップフロップ22はセット端
S、リセット端Rにそれぞれタイミング信号φ2゜φ3
を入力し、非反転出力端Qの出力をシフトクロックCK
として出力する。RSフリップフロップ23はセット端
S、リセット端Rにそれぞれタイミング信号φ3.φ5
を入力し、非反転出力端Qの出力をプリチャージ信号P
Bとして出力する。次に本実施例の動作について第2図
を参照して説明する。
.〜.F6 (以降保持回路F、、F2〜.F6と記す
)を有する。保持回路F1は基準クロックCLKに同期
して切換信号SXを読込み、タイミング信号φ1として
出力し、読込んだ切換信号SXを次の基準クロックCL
Kに同期して保持回路F2にシフトする。保持回路F2
゜F3.〜.F6はそれぞれ基準クロックCLKに同期
してそわぞわ保持回路F、、F2.〜.F5の出力する
データを読込み、タイミング信号φ2φ3.〜.φ6を
出力する。RSフリップフロップ21はセット端S、リ
セット端Rにそれぞれタイミング信号φ6.φ1を入力
し、非反転出力端Qの出力をワード線ドライブ信号WA
として出力する。RSフリップフロップ22はセット端
S、リセット端Rにそれぞれタイミング信号φ2゜φ3
を入力し、非反転出力端Qの出力をシフトクロックCK
として出力する。RSフリップフロップ23はセット端
S、リセット端Rにそれぞれタイミング信号φ3.φ5
を入力し、非反転出力端Qの出力をプリチャージ信号P
Bとして出力する。次に本実施例の動作について第2図
を参照して説明する。
時刻10,1.間に切換信号Sxが出力されると、それ
までそわぞれ読出し状態、準備状態であった第1、第2
のセル群は時刻t1より準備状態、読出し状態に変る。
までそわぞれ読出し状態、準備状態であった第1、第2
のセル群は時刻t1より準備状態、読出し状態に変る。
そして準備状態のための制御信号WA、CK、PBLが
以下に述べるように出力される。
以下に述べるように出力される。
保持回路F1は時刻t1に基準クロックCKに同期して
切換信号SXを読込み、時刻t2には保持回路F2にシ
フトされ、時刻t3.t1.t5七6にはそれぞれ保持
回路F3.F4.F5゜F6にシフトされる。したがっ
て、保持回路F1F2.〜.F6は、順次基本クロック
CLKの1周期ずれたタイミンク信号φ寛、φ2.〜.
φ6を出力する。RSフリップフロップ21は時刻上1
にタイミンク信号φ1によりリセットされ、時刻t、に
タイミング信号φ6でセットされるので時刻1..16
間でロウレベルのワード線ドライブ信号WAを出力する
。RSフリップフロップ22は時刻t2にタイミング信
号φ2でセットされ、時刻t3にタイミング信号φ3で
リセットされるので時刻12.13間でハイレベルのシ
フトクロックCKを出力する。RSフリップフロップ2
3は時刻t3にタイミング信号φ3でセットさ打、時刻
t5にタイミング信号φ、でリセットされるので時刻1
3.1s間でハイレベルのプリチャージ信号PBLを出
力する。
切換信号SXを読込み、時刻t2には保持回路F2にシ
フトされ、時刻t3.t1.t5七6にはそれぞれ保持
回路F3.F4.F5゜F6にシフトされる。したがっ
て、保持回路F1F2.〜.F6は、順次基本クロック
CLKの1周期ずれたタイミンク信号φ寛、φ2.〜.
φ6を出力する。RSフリップフロップ21は時刻上1
にタイミンク信号φ1によりリセットされ、時刻t、に
タイミング信号φ6でセットされるので時刻1..16
間でロウレベルのワード線ドライブ信号WAを出力する
。RSフリップフロップ22は時刻t2にタイミング信
号φ2でセットされ、時刻t3にタイミング信号φ3で
リセットされるので時刻12.13間でハイレベルのシ
フトクロックCKを出力する。RSフリップフロップ2
3は時刻t3にタイミング信号φ3でセットさ打、時刻
t5にタイミング信号φ、でリセットされるので時刻1
3.1s間でハイレベルのプリチャージ信号PBLを出
力する。
これらの制御信号WA、CK、PBL間のタイミング調
整は、セット端S、リセット端Rに接続するタイミング
信号φ1.φ2.〜.φ6により自由に行なえる。例え
ば、シフトクロックCKとプリチャージ信号PBLとの
関係を第4図に示ざわている場合と同じようにするには
、RSフリップフロップ23のセット端S、リセット端
Rにそれぞれタイミング信号φ2.φ4を供給すればよ
いことは明らかである。
整は、セット端S、リセット端Rに接続するタイミング
信号φ1.φ2.〜.φ6により自由に行なえる。例え
ば、シフトクロックCKとプリチャージ信号PBLとの
関係を第4図に示ざわている場合と同じようにするには
、RSフリップフロップ23のセット端S、リセット端
Rにそれぞれタイミング信号φ2.φ4を供給すればよ
いことは明らかである。
以上説明したように本発明は、基準クロックに同期した
それぞれタイミングの異なるタイミング信号をシフトレ
ジスタに出力させ、出力させたタイミング信号から■制
御信号を発生させることにより、制御信号の出力タイミ
ングや時間幅を精度のよい基準クロックの精度に合わす
ことができ、製造時の特性変動の影響をうけない効果か
あり、遅延回路で行なうよりもシフトレジスタで行なう
方がチップ上の占有面積も少なくてすむという効果もあ
る。
それぞれタイミングの異なるタイミング信号をシフトレ
ジスタに出力させ、出力させたタイミング信号から■制
御信号を発生させることにより、制御信号の出力タイミ
ングや時間幅を精度のよい基準クロックの精度に合わす
ことができ、製造時の特性変動の影響をうけない効果か
あり、遅延回路で行なうよりもシフトレジスタで行なう
方がチップ上の占有面積も少なくてすむという効果もあ
る。
第1図は本発明の制御信号発生回路の一実施例を示す構
成図、第2図は第1図の実施例の動作を示すタイムチャ
ート、第3図は従来の制御信号発生回路を示す構成図、
第4図は第3図の従来例の動作を示すタイムチャート、
第5図は第3図の従来例が用いられるシリアルアクセス
メモリを示す構成図、第6図は第5図のシリアルアクセ
スメモリの動作を示すタイミングチャート、第7図(a
)は第5図の第1または第2のセル群を詳細に示す構成
図、第7図(b)は第7図(a)のXシフトレジスタX
Rの1ビツトデータ保持回路F、、F2゜〜、Fmの1
つを示す回路図である。 1・・・・・・・・・・・・・・・・・・・・・・・・
・・・シフトレジスタ、2、.22.23・・・・・・
RSフリップフロップ。
成図、第2図は第1図の実施例の動作を示すタイムチャ
ート、第3図は従来の制御信号発生回路を示す構成図、
第4図は第3図の従来例の動作を示すタイムチャート、
第5図は第3図の従来例が用いられるシリアルアクセス
メモリを示す構成図、第6図は第5図のシリアルアクセ
スメモリの動作を示すタイミングチャート、第7図(a
)は第5図の第1または第2のセル群を詳細に示す構成
図、第7図(b)は第7図(a)のXシフトレジスタX
Rの1ビツトデータ保持回路F、、F2゜〜、Fmの1
つを示す回路図である。 1・・・・・・・・・・・・・・・・・・・・・・・・
・・・シフトレジスタ、2、.22.23・・・・・・
RSフリップフロップ。
Claims (1)
- 【特許請求の範囲】 1)メモリセルの配列群を2分して、情報の読出しと情
報の読出しの準備とを交互にさせる切換信号に基づいて
、複数の制御信号をそれぞれ異なる遅延時間の後出力す
る制御信号発生回路であって、基準クロックに同期して
、前記切換信号をラッチし、ラッチした切換信号を順次
シフトし、異なったタイミングのタイミング信号を出力
するシフトレジスタと、 セット信号を入力してからリセット信号を入力するまで
の間それぞれ制御信号を出力する複数のラッチレジスタ
と、 シフトレジスタが出力するタイミング信号を複数のラッ
チレジスタのセットおよびリセット信号として各ラッチ
レジスタに供給し、前記複数の制御信号を複数のラッチ
レジスタから出力させる接続手段とを有する制御信号発
生回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63029820A JP2788729B2 (ja) | 1988-02-09 | 1988-02-09 | 制御信号発生回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63029820A JP2788729B2 (ja) | 1988-02-09 | 1988-02-09 | 制御信号発生回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01204290A true JPH01204290A (ja) | 1989-08-16 |
JP2788729B2 JP2788729B2 (ja) | 1998-08-20 |
Family
ID=12286661
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63029820A Expired - Lifetime JP2788729B2 (ja) | 1988-02-09 | 1988-02-09 | 制御信号発生回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2788729B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008103054A (ja) * | 2006-10-17 | 2008-05-01 | Hynix Semiconductor Inc | 半導体素子のカラム経路制御信号生成回路及びカラム経路制御信号生成方法 |
JP2011134381A (ja) * | 2009-12-24 | 2011-07-07 | Fujitsu Semiconductor Ltd | 半導体メモリ、半導体メモリの動作方法およびシステム |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60201327A (ja) * | 1984-03-26 | 1985-10-11 | Citizen Watch Co Ltd | 表示パネル |
JPS61142814A (ja) * | 1984-12-14 | 1986-06-30 | Mitsubishi Electric Corp | デイジタル遅延装置 |
JPS62291215A (ja) * | 1986-06-11 | 1987-12-18 | Hitachi Ltd | 半導体装置 |
-
1988
- 1988-02-09 JP JP63029820A patent/JP2788729B2/ja not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60201327A (ja) * | 1984-03-26 | 1985-10-11 | Citizen Watch Co Ltd | 表示パネル |
JPS61142814A (ja) * | 1984-12-14 | 1986-06-30 | Mitsubishi Electric Corp | デイジタル遅延装置 |
JPS62291215A (ja) * | 1986-06-11 | 1987-12-18 | Hitachi Ltd | 半導体装置 |
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JP2011134381A (ja) * | 2009-12-24 | 2011-07-07 | Fujitsu Semiconductor Ltd | 半導体メモリ、半導体メモリの動作方法およびシステム |
Also Published As
Publication number | Publication date |
---|---|
JP2788729B2 (ja) | 1998-08-20 |
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