JPH01204290A - 制御信号発生回路 - Google Patents
制御信号発生回路Info
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- JPH01204290A JPH01204290A JP63029820A JP2982088A JPH01204290A JP H01204290 A JPH01204290 A JP H01204290A JP 63029820 A JP63029820 A JP 63029820A JP 2982088 A JP2982088 A JP 2982088A JP H01204290 A JPH01204290 A JP H01204290A
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 9
- 230000001360 synchronised effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 9
- 239000000872 buffer Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、シリアルアクセスメモリ等でメモリセルの配
列群を２分して、情報の読出しと情報の読出しの準備と
を交互にさせる切換信号に基ついて、複数の制御信号を
それぞれ異なる遅延時間の後出力する制御信号発生回路
に関する。
列群を２分して、情報の読出しと情報の読出しの準備と
を交互にさせる切換信号に基ついて、複数の制御信号を
それぞれ異なる遅延時間の後出力する制御信号発生回路
に関する。
第３図はこの種の従来の制御信号発生回路を示す構成図
、第４図は第３図の従来例の動作を示すタイムチャート
、第５図は第３図の従来例が用いられるシリアルアクセ
スメモリを示す構成図、第６図は第５図のシリアルアク
セスメモリの動作を示すタイミングチャート、第７図（
ａ）は第５図の第１または第２のセル群を詳細に示す構
成図、第７図（ｂ）は第７図（ａ）のＸシフトレジスタ
ＸＲの１ビツトデータ保持回路Ｆ、、Ｆ２．〜．Ｆｍの
１つを示す回路図である。
、第４図は第３図の従来例の動作を示すタイムチャート
、第５図は第３図の従来例が用いられるシリアルアクセ
スメモリを示す構成図、第６図は第５図のシリアルアク
セスメモリの動作を示すタイミングチャート、第７図（
ａ）は第５図の第１または第２のセル群を詳細に示す構
成図、第７図（ｂ）は第７図（ａ）のＸシフトレジスタ
ＸＲの１ビツトデータ保持回路Ｆ、、Ｆ２．〜．Ｆｍの
１つを示す回路図である。
ＲＳフリップフロップＩＯはセット端Ｓに入力する切換
信号ＳＸをラッチして非反転出力端Ｑからタイミング信
号Ａを出力し、リセットｆｉｉＲに入力するタイミング
信号Ｆでリセットされる。遅延回路２１．２２，２３，
２４．２５はそれぞわタイミング信号Ａ。
信号ＳＸをラッチして非反転出力端Ｑからタイミング信
号Ａを出力し、リセットｆｉｉＲに入力するタイミング
信号Ｆでリセットされる。遅延回路２１．２２，２３，
２４．２５はそれぞわタイミング信号Ａ。
Ｂ、Ｃ，Ｄ、Ｅを入力し、タイミング信号Ｂ。
Ｃ，Ｄ、Ｅ、Ｆを出力する。インバータ２６，２７．２
８はそれぞれタイミング信号Ｂ、Ｄ、Ｅの論理レベルを
反転する。オア回路２９はインバータ２６の出力とタイ
ミング信号Ｆとのオアなとり、ワード線ドライブ信号Ｗ
Ａとして出力する。アンド回路３ｏはタイミング信号Ｃ
とインバータ２７の出力とのアンドをとり、シフトクロ
ックＣＫとして出力する。
８はそれぞれタイミング信号Ｂ、Ｄ、Ｅの論理レベルを
反転する。オア回路２９はインバータ２６の出力とタイ
ミング信号Ｆとのオアなとり、ワード線ドライブ信号Ｗ
Ａとして出力する。アンド回路３ｏはタイミング信号Ｃ
とインバータ２７の出力とのアンドをとり、シフトクロ
ックＣＫとして出力する。
アンド回路３１はタイミング信号Ｃとインバータ２８の
出力とのアンドをとり、プリチャージ信号ＰＢＬとして
出力する。
出力とのアンドをとり、プリチャージ信号ＰＢＬとして
出力する。
次に、この従来例の動作について第４図を参照して説明
する。
する。
時刻上〇にＲＳフリップフロップ１０が切換信号Ｓｘを
入力すると、ハイレベルのタイミング信号Ａを切換信号
ＳＸに同期して出力する。遅延回路２１はタイミング信
号Ａを入力し、予め設定されたＢとして出力する。同様
に遅延回路２２，２３，２４．２５は時刻ｔ２．ｔ３．
ｔ４．ｔｃ、にそれぞれタイミング信号Ｃ，Ｄ、Ｅ、Ｆ
を出力する。時刻上〇においてタイミング信号Ｂがロウ
レベルであり、インバータ２６の出力がハイレベルなの
でオア回路２９はワード線ドライブ信号ＷＡをハイレベ
ルにする。時ｉｌｌ ｔ １にタイミング信号Ｂがハイ
レベルになり、タイミング信号Ｆはロウレベルなのでオ
ア回路２９はワード線ドライブ信号ＷＡをロウレベルに
する。時刻ｔ５になると、タイミング信号Ｆがハイレベ
ルになるのでワード線ドライブ信号ＷＡを再びハイレベ
ルにする。時刻１２．１３の間タイミング信号Ｃがパイ
レベル、タイミング信号りがロウレベルなので、アンド
回路３０はシフトクロックＣＫを出力する。時刻１２．
１４の間タイミング信号Ｃがハイレベル、タイミング信
号Ｅがロウレベルなのでアンド回路３１はプリチャージ
信号ＰＢＬを出力する。時刻ｔ５にはタイミング信号Ｆ
がハイレベルになるのでＲＳフリップフロップ１０はリ
セットされ、タイミング信号Ａをロウレベルとする。
入力すると、ハイレベルのタイミング信号Ａを切換信号
ＳＸに同期して出力する。遅延回路２１はタイミング信
号Ａを入力し、予め設定されたＢとして出力する。同様
に遅延回路２２，２３，２４．２５は時刻ｔ２．ｔ３．
ｔ４．ｔｃ、にそれぞれタイミング信号Ｃ，Ｄ、Ｅ、Ｆ
を出力する。時刻上〇においてタイミング信号Ｂがロウ
レベルであり、インバータ２６の出力がハイレベルなの
でオア回路２９はワード線ドライブ信号ＷＡをハイレベ
ルにする。時ｉｌｌ ｔ １にタイミング信号Ｂがハイ
レベルになり、タイミング信号Ｆはロウレベルなのでオ
ア回路２９はワード線ドライブ信号ＷＡをロウレベルに
する。時刻ｔ５になると、タイミング信号Ｆがハイレベ
ルになるのでワード線ドライブ信号ＷＡを再びハイレベ
ルにする。時刻１２．１３の間タイミング信号Ｃがパイ
レベル、タイミング信号りがロウレベルなので、アンド
回路３０はシフトクロックＣＫを出力する。時刻１２．
１４の間タイミング信号Ｃがハイレベル、タイミング信
号Ｅがロウレベルなのでアンド回路３１はプリチャージ
信号ＰＢＬを出力する。時刻ｔ５にはタイミング信号Ｆ
がハイレベルになるのでＲＳフリップフロップ１０はリ
セットされ、タイミング信号Ａをロウレベルとする。
次に、第３図の制御信号発生回路から出力されるワード
線ドライブ信号ＷＡ、シフトクロックＣＫ、プリチャー
ジ信号ＰＢＬが供給されるシリアルアクセスメモリにつ
いて第５図、第６図、第７図（ａ） 、 （ｂ）を参照
して説明する。
線ドライブ信号ＷＡ、シフトクロックＣＫ、プリチャー
ジ信号ＰＢＬが供給されるシリアルアクセスメモリにつ
いて第５図、第６図、第７図（ａ） 、 （ｂ）を参照
して説明する。
シリアルアクセスメモリは第５図に示すように第１、第
２のセル群に２分されており、第１、第２のセル群のう
ち一方が準備状態にあるときは他方は読出し状態にあり
、その切換は切換信号ＳＸにより制御される。読出しの
準備と読出しとからなる各読出しサイクルにおいて、シ
フトクロックＣＫごとにＸシフトレジスタにより指示さ
れるワード線に接続されたメモリセルのデータはビット
線とＹセンスアンプを介して読出し線に出力される。Ｘ
シフトレジスタＸＲは、第７図（ａ）のようにリンク状
に接続された１ビツトデータ保持回路Ｆ、、Ｆ２．〜．
Ｆｍを有し、シフトクロックＣＫに同期して１ビツトデ
ータ保持回路Ｆ、。
２のセル群に２分されており、第１、第２のセル群のう
ち一方が準備状態にあるときは他方は読出し状態にあり
、その切換は切換信号ＳＸにより制御される。読出しの
準備と読出しとからなる各読出しサイクルにおいて、シ
フトクロックＣＫごとにＸシフトレジスタにより指示さ
れるワード線に接続されたメモリセルのデータはビット
線とＹセンスアンプを介して読出し線に出力される。Ｘ
シフトレジスタＸＲは、第７図（ａ）のようにリンク状
に接続された１ビツトデータ保持回路Ｆ、、Ｆ２．〜．
Ｆｍを有し、シフトクロックＣＫに同期して１ビツトデ
ータ保持回路Ｆ、。
Ｆ２−．Ｆｍのいずれか１つが保持している論理レベル
１のデータを隣接する１ビツトデータ保持回路にシフト
する。シフトされた論理レベル１のデータを順次入力す
るアンド回路Ｎｌ 、 Ｎ２ 。
１のデータを隣接する１ビツトデータ保持回路にシフト
する。シフトされた論理レベル１のデータを順次入力す
るアンド回路Ｎｌ 、 Ｎ２ 。
〜、Ｎｍは接続されたワード線Ｗ１．Ｗ２．〜。
Ｗｍを順次ハイレベルにし、ハイレベルにしたワード線
Ｗ、、Ｗ２．〜．Ｗｍに接続されたメモリセルのデータ
をプリチャージ回路によりプリチャージされたビット線
り、Ｄを介してＹセンスアンプに出力する。１ビツトデ
ータ保持回路Ｆｌ 、Ｆ２ 、〜．Ｆｍはそれぞれ第７
図（ｂ）のようにトライステートバッファＴＳ、、 Ｔ
ｓ２．ＴＳ３．ＴＳ、とインバータＮＶ、、ＮＶ２．Ｎ
■３．Ｎ■４とからなっている。シフトクロックＣＫが
ハイレベルのときは、トライステートバッファＴＳ、、
ＴＳ４がオン、トライステートバッファＴＳ２．ＴＳ３
がオフとなるのでインバータＮＶ、は新しいデータを読
込み、インバータＮＶ３．ＮＶ４はインバータＮ■３が
出力していたデータを保持する。シフトクロックＣＫが
ロウレベルになるとトライステートバッファＴＳ、。
Ｗ、、Ｗ２．〜．Ｗｍに接続されたメモリセルのデータ
をプリチャージ回路によりプリチャージされたビット線
り、Ｄを介してＹセンスアンプに出力する。１ビツトデ
ータ保持回路Ｆｌ 、Ｆ２ 、〜．Ｆｍはそれぞれ第７
図（ｂ）のようにトライステートバッファＴＳ、、 Ｔ
ｓ２．ＴＳ３．ＴＳ、とインバータＮＶ、、ＮＶ２．Ｎ
■３．Ｎ■４とからなっている。シフトクロックＣＫが
ハイレベルのときは、トライステートバッファＴＳ、、
ＴＳ４がオン、トライステートバッファＴＳ２．ＴＳ３
がオフとなるのでインバータＮＶ、は新しいデータを読
込み、インバータＮＶ３．ＮＶ４はインバータＮ■３が
出力していたデータを保持する。シフトクロックＣＫが
ロウレベルになるとトライステートバッファＴＳ、。
ＴＳ４がオフ、トライステートバッファＴＳ２゜ＴＳ３
がオンとなるので、インバータＮＶ、。
がオンとなるので、インバータＮＶ、。
ＮＶ２はインバータＮＶ、が読込んだデータを保持し、
インバータＮＶ３はインバータＮＶ、。
インバータＮＶ３はインバータＮＶ、。
Ｎｖ２が保持しているデータを出力する。つまり各１ビ
ツトデータ保持回路Ｆ１〜ＦｍはクロックＣＫに同期し
てデータを読込み、クロックＣＫに同期して読込んだデ
ータを出力することによって１ビツトのデータを１シフ
トクロツクサイクルでシフトする。
ツトデータ保持回路Ｆ１〜ＦｍはクロックＣＫに同期し
てデータを読込み、クロックＣＫに同期して読込んだデ
ータを出力することによって１ビツトのデータを１シフ
トクロツクサイクルでシフトする。
（発明が解決しようとする問題点〕
上述した従来の制御信号発生回路は、制御信号の出力タ
イミングおよび時間幅設定のため遅延回路２１，２２．
〜．２５を用いており、遅延回路２１，２２゜〜、２５
を構成している素子のトランジスタ特性や容量値が製造
時の変動を受は易いため結果的に動作の安定性が低くな
るという欠点があり、設定すべき時間幅が大きくなるに
つれチップ上に多大な面積を要するという欠点もある。
イミングおよび時間幅設定のため遅延回路２１，２２．
〜．２５を用いており、遅延回路２１，２２゜〜、２５
を構成している素子のトランジスタ特性や容量値が製造
時の変動を受は易いため結果的に動作の安定性が低くな
るという欠点があり、設定すべき時間幅が大きくなるに
つれチップ上に多大な面積を要するという欠点もある。
本発明の制御信号発生回路は、
基準クロックに同期して、前記切換信号をラッチし、ラ
ッチした切換信号を順次シフトし、異なったタイミング
のタイミング信号を出力するシフトレジスタと、 セット信号を入力してからリセット信号を入力するまで
の間それぞれ制御信号を出力する複数のラッチレジスタ
と、 シフトレジスタが出力するタイミング信号を複数のラッ
チレジスタのセットおよびリセット信号として各ラッチ
レジスタに供給し、前記複数の制御信号を複数のラッチ
レジスタから出力させる接続手段とを有する。
ッチした切換信号を順次シフトし、異なったタイミング
のタイミング信号を出力するシフトレジスタと、 セット信号を入力してからリセット信号を入力するまで
の間それぞれ制御信号を出力する複数のラッチレジスタ
と、 シフトレジスタが出力するタイミング信号を複数のラッ
チレジスタのセットおよびリセット信号として各ラッチ
レジスタに供給し、前記複数の制御信号を複数のラッチ
レジスタから出力させる接続手段とを有する。
基準クロックに同期したそれぞれタイミングの異なるタ
イミング信号をシフトレジスタに出力させ、出力させた
タイミング信号を用いて制御信号を発生させているので
、遅延回路のようなアナログ的な変動を発生させること
なく制御信号の出力タイミングや時間幅を精度のよい基
準クロックの精度に合わすことができる。
イミング信号をシフトレジスタに出力させ、出力させた
タイミング信号を用いて制御信号を発生させているので
、遅延回路のようなアナログ的な変動を発生させること
なく制御信号の出力タイミングや時間幅を精度のよい基
準クロックの精度に合わすことができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の制御信号発生回路の一実施例を示す構
成図、第２図は第１図の実施例の動作を示すタイミング
チャートである。
成図、第２図は第１図の実施例の動作を示すタイミング
チャートである。
シフトレジスタ１は１ビツトデータ保持回路Ｆ、、Ｆ２
．〜．Ｆ６ （以降保持回路Ｆ、、Ｆ２〜．Ｆ６と記す
）を有する。保持回路Ｆ１は基準クロックＣＬＫに同期
して切換信号ＳＸを読込み、タイミング信号φ１として
出力し、読込んだ切換信号ＳＸを次の基準クロックＣＬ
Ｋに同期して保持回路Ｆ２にシフトする。保持回路Ｆ２
゜Ｆ３．〜．Ｆ６はそれぞれ基準クロックＣＬＫに同期
してそわぞわ保持回路Ｆ、、Ｆ２．〜．Ｆ５の出力する
データを読込み、タイミング信号φ２φ３．〜．φ６を
出力する。ＲＳフリップフロップ２１はセット端Ｓ、リ
セット端Ｒにそれぞれタイミング信号φ６．φ１を入力
し、非反転出力端Ｑの出力をワード線ドライブ信号ＷＡ
として出力する。ＲＳフリップフロップ２２はセット端
Ｓ、リセット端Ｒにそれぞれタイミング信号φ２゜φ３
を入力し、非反転出力端Ｑの出力をシフトクロックＣＫ
として出力する。ＲＳフリップフロップ２３はセット端
Ｓ、リセット端Ｒにそれぞれタイミング信号φ３．φ５
を入力し、非反転出力端Ｑの出力をプリチャージ信号Ｐ
Ｂとして出力する。次に本実施例の動作について第２図
を参照して説明する。
．〜．Ｆ６ （以降保持回路Ｆ、、Ｆ２〜．Ｆ６と記す
）を有する。保持回路Ｆ１は基準クロックＣＬＫに同期
して切換信号ＳＸを読込み、タイミング信号φ１として
出力し、読込んだ切換信号ＳＸを次の基準クロックＣＬ
Ｋに同期して保持回路Ｆ２にシフトする。保持回路Ｆ２
゜Ｆ３．〜．Ｆ６はそれぞれ基準クロックＣＬＫに同期
してそわぞわ保持回路Ｆ、、Ｆ２．〜．Ｆ５の出力する
データを読込み、タイミング信号φ２φ３．〜．φ６を
出力する。ＲＳフリップフロップ２１はセット端Ｓ、リ
セット端Ｒにそれぞれタイミング信号φ６．φ１を入力
し、非反転出力端Ｑの出力をワード線ドライブ信号ＷＡ
として出力する。ＲＳフリップフロップ２２はセット端
Ｓ、リセット端Ｒにそれぞれタイミング信号φ２゜φ３
を入力し、非反転出力端Ｑの出力をシフトクロックＣＫ
として出力する。ＲＳフリップフロップ２３はセット端
Ｓ、リセット端Ｒにそれぞれタイミング信号φ３．φ５
を入力し、非反転出力端Ｑの出力をプリチャージ信号Ｐ
Ｂとして出力する。次に本実施例の動作について第２図
を参照して説明する。
時刻１０，１．間に切換信号Ｓｘが出力されると、それ
までそわぞれ読出し状態、準備状態であった第１、第２
のセル群は時刻ｔ１より準備状態、読出し状態に変る。
までそわぞれ読出し状態、準備状態であった第１、第２
のセル群は時刻ｔ１より準備状態、読出し状態に変る。
そして準備状態のための制御信号ＷＡ、ＣＫ、ＰＢＬが
以下に述べるように出力される。
以下に述べるように出力される。
保持回路Ｆ１は時刻ｔ１に基準クロックＣＫに同期して
切換信号ＳＸを読込み、時刻ｔ２には保持回路Ｆ２にシ
フトされ、時刻ｔ３．ｔ１．ｔ５七６にはそれぞれ保持
回路Ｆ３．Ｆ４．Ｆ５゜Ｆ６にシフトされる。したがっ
て、保持回路Ｆ１Ｆ２．〜．Ｆ６は、順次基本クロック
ＣＬＫの１周期ずれたタイミンク信号φ寛、φ２．〜．
φ６を出力する。ＲＳフリップフロップ２１は時刻上１
にタイミンク信号φ１によりリセットされ、時刻ｔ、に
タイミング信号φ６でセットされるので時刻１．．１６
間でロウレベルのワード線ドライブ信号ＷＡを出力する
。ＲＳフリップフロップ２２は時刻ｔ２にタイミング信
号φ２でセットされ、時刻ｔ３にタイミング信号φ３で
リセットされるので時刻１２．１３間でハイレベルのシ
フトクロックＣＫを出力する。ＲＳフリップフロップ２
３は時刻ｔ３にタイミング信号φ３でセットさ打、時刻
ｔ５にタイミング信号φ、でリセットされるので時刻１
３．１ｓ間でハイレベルのプリチャージ信号ＰＢＬを出
力する。
切換信号ＳＸを読込み、時刻ｔ２には保持回路Ｆ２にシ
フトされ、時刻ｔ３．ｔ１．ｔ５七６にはそれぞれ保持
回路Ｆ３．Ｆ４．Ｆ５゜Ｆ６にシフトされる。したがっ
て、保持回路Ｆ１Ｆ２．〜．Ｆ６は、順次基本クロック
ＣＬＫの１周期ずれたタイミンク信号φ寛、φ２．〜．
φ６を出力する。ＲＳフリップフロップ２１は時刻上１
にタイミンク信号φ１によりリセットされ、時刻ｔ、に
タイミング信号φ６でセットされるので時刻１．．１６
間でロウレベルのワード線ドライブ信号ＷＡを出力する
。ＲＳフリップフロップ２２は時刻ｔ２にタイミング信
号φ２でセットされ、時刻ｔ３にタイミング信号φ３で
リセットされるので時刻１２．１３間でハイレベルのシ
フトクロックＣＫを出力する。ＲＳフリップフロップ２
３は時刻ｔ３にタイミング信号φ３でセットさ打、時刻
ｔ５にタイミング信号φ、でリセットされるので時刻１
３．１ｓ間でハイレベルのプリチャージ信号ＰＢＬを出
力する。
これらの制御信号ＷＡ、ＣＫ、ＰＢＬ間のタイミング調
整は、セット端Ｓ、リセット端Ｒに接続するタイミング
信号φ１．φ２．〜．φ６により自由に行なえる。例え
ば、シフトクロックＣＫとプリチャージ信号ＰＢＬとの
関係を第４図に示ざわている場合と同じようにするには
、ＲＳフリップフロップ２３のセット端Ｓ、リセット端
Ｒにそれぞれタイミング信号φ２．φ４を供給すればよ
いことは明らかである。
整は、セット端Ｓ、リセット端Ｒに接続するタイミング
信号φ１．φ２．〜．φ６により自由に行なえる。例え
ば、シフトクロックＣＫとプリチャージ信号ＰＢＬとの
関係を第４図に示ざわている場合と同じようにするには
、ＲＳフリップフロップ２３のセット端Ｓ、リセット端
Ｒにそれぞれタイミング信号φ２．φ４を供給すればよ
いことは明らかである。
以上説明したように本発明は、基準クロックに同期した
それぞれタイミングの異なるタイミング信号をシフトレ
ジスタに出力させ、出力させたタイミング信号から■制
御信号を発生させることにより、制御信号の出力タイミ
ングや時間幅を精度のよい基準クロックの精度に合わす
ことができ、製造時の特性変動の影響をうけない効果か
あり、遅延回路で行なうよりもシフトレジスタで行なう
方がチップ上の占有面積も少なくてすむという効果もあ
る。
それぞれタイミングの異なるタイミング信号をシフトレ
ジスタに出力させ、出力させたタイミング信号から■制
御信号を発生させることにより、制御信号の出力タイミ
ングや時間幅を精度のよい基準クロックの精度に合わす
ことができ、製造時の特性変動の影響をうけない効果か
あり、遅延回路で行なうよりもシフトレジスタで行なう
方がチップ上の占有面積も少なくてすむという効果もあ
る。
第１図は本発明の制御信号発生回路の一実施例を示す構
成図、第２図は第１図の実施例の動作を示すタイムチャ
ート、第３図は従来の制御信号発生回路を示す構成図、
第４図は第３図の従来例の動作を示すタイムチャート、
第５図は第３図の従来例が用いられるシリアルアクセス
メモリを示す構成図、第６図は第５図のシリアルアクセ
スメモリの動作を示すタイミングチャート、第７図（ａ
）は第５図の第１または第２のセル群を詳細に示す構成
図、第７図（ｂ）は第７図（ａ）のＸシフトレジスタＸ
Ｒの１ビツトデータ保持回路Ｆ、、Ｆ２゜〜、Ｆｍの１
つを示す回路図である。 １・・・・・・・・・・・・・・・・・・・・・・・・
・・・シフトレジスタ、２、．２２．２３・・・・・・
ＲＳフリップフロップ。
成図、第２図は第１図の実施例の動作を示すタイムチャ
ート、第３図は従来の制御信号発生回路を示す構成図、
第４図は第３図の従来例の動作を示すタイムチャート、
第５図は第３図の従来例が用いられるシリアルアクセス
メモリを示す構成図、第６図は第５図のシリアルアクセ
スメモリの動作を示すタイミングチャート、第７図（ａ
）は第５図の第１または第２のセル群を詳細に示す構成
図、第７図（ｂ）は第７図（ａ）のＸシフトレジスタＸ
Ｒの１ビツトデータ保持回路Ｆ、、Ｆ２゜〜、Ｆｍの１
つを示す回路図である。 １・・・・・・・・・・・・・・・・・・・・・・・・
・・・シフトレジスタ、２、．２２．２３・・・・・・
ＲＳフリップフロップ。
Claims (1)
- 【特許請求の範囲】 １）メモリセルの配列群を２分して、情報の読出しと情
報の読出しの準備とを交互にさせる切換信号に基づいて
、複数の制御信号をそれぞれ異なる遅延時間の後出力す
る制御信号発生回路であって、基準クロックに同期して
、前記切換信号をラッチし、ラッチした切換信号を順次
シフトし、異なったタイミングのタイミング信号を出力
するシフトレジスタと、 セット信号を入力してからリセット信号を入力するまで
の間それぞれ制御信号を出力する複数のラッチレジスタ
と、 シフトレジスタが出力するタイミング信号を複数のラッ
チレジスタのセットおよびリセット信号として各ラッチ
レジスタに供給し、前記複数の制御信号を複数のラッチ
レジスタから出力させる接続手段とを有する制御信号発
生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63029820A JP2788729B2 (ja) | 1988-02-09 | 1988-02-09 | 制御信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63029820A JP2788729B2 (ja) | 1988-02-09 | 1988-02-09 | 制御信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01204290A true JPH01204290A (ja) | 1989-08-16 |
| JP2788729B2 JP2788729B2 (ja) | 1998-08-20 |
Family
ID=12286661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63029820A Expired - Lifetime JP2788729B2 (ja) | 1988-02-09 | 1988-02-09 | 制御信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2788729B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008103054A (ja) * | 2006-10-17 | 2008-05-01 | Hynix Semiconductor Inc | 半導体素子のカラム経路制御信号生成回路及びカラム経路制御信号生成方法 |
| JP2011134381A (ja) * | 2009-12-24 | 2011-07-07 | Fujitsu Semiconductor Ltd | 半導体メモリ、半導体メモリの動作方法およびシステム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60201327A (ja) * | 1984-03-26 | 1985-10-11 | Citizen Watch Co Ltd | 表示パネル |
| JPS61142814A (ja) * | 1984-12-14 | 1986-06-30 | Mitsubishi Electric Corp | デイジタル遅延装置 |
| JPS62291215A (ja) * | 1986-06-11 | 1987-12-18 | Hitachi Ltd | 半導体装置 |
-
1988
- 1988-02-09 JP JP63029820A patent/JP2788729B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60201327A (ja) * | 1984-03-26 | 1985-10-11 | Citizen Watch Co Ltd | 表示パネル |
| JPS61142814A (ja) * | 1984-12-14 | 1986-06-30 | Mitsubishi Electric Corp | デイジタル遅延装置 |
| JPS62291215A (ja) * | 1986-06-11 | 1987-12-18 | Hitachi Ltd | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008103054A (ja) * | 2006-10-17 | 2008-05-01 | Hynix Semiconductor Inc | 半導体素子のカラム経路制御信号生成回路及びカラム経路制御信号生成方法 |
| JP2011134381A (ja) * | 2009-12-24 | 2011-07-07 | Fujitsu Semiconductor Ltd | 半導体メモリ、半導体メモリの動作方法およびシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2788729B2 (ja) | 1998-08-20 |
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