KR20090044414A - 리프래쉬 제어 회로 - Google Patents

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Abstract

본 발명은 입력되는 제1어드레스 신호와 제2어드레스 신호를 펄스 신호에 동기시켜 뱅크에 대한 마스크 정보 신호와 세그먼트에 대한 마스크 정보 신호를 출력하는 MRS 래치부와, 상기 뱅크에 대한 마스크 정보 신호에 응답하여 뱅크 액티브 신호를 출력하는 뱅크 액티브 제어부와, 상기 뱅크 액티브 신호와 상기 세그먼트에 대한 마스크 정보 신호 및 제3어드레스 신호에 응답하여 로우 어드레스 디코딩 신호를 출력하는 디코딩부를 포함하는 리프래쉬 제어 회로에 관한 것이다.
리프래쉬, 뱅크, 세그먼트

Description

리프래쉬 제어 회로{REFRESH CONTROLLING CIRCUIT}
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 리프레쉬 제어 회로에 관한 것이다.
일반적으로 LPSDR이나 LPDDR에서는 PASR(Partial Array Self Refresh) Map 선택을 정해진 뱅크 영역 내에서만 결정할 수 있기 때문에, 이에 따라 뱅크 액티브 신호만 제어하면 가능했다.
도 1 은 종래 기술에 의한 4 뱅크 PASR(Partial Array Self Refresh) Map에 관한 예를 도시한 도면이다.
도 1 에 도시한 바와 같이, MRS에 따라 셀프 리프래쉬 영역이 정해지는데, 종래 기술은 임의로 뱅크를 설정할 수 없고, Full-Array, 1/2 Array, 1/4 Array만 선택이 가능하다. 즉, 뱅크1만 샐프 리프래쉬 영역으로 설정하는 것이 불가능했다.
도 2 은 종래 기술에 의한 셀프 리프래쉬 제어 회로의 블럭도이고, 도 3 는 도 2 의 뱅크 액티브 제어부의 회로도이며, 도 4 는 도 2 의 MRS 래치부의 회로도 이고, 도 5 는 도 2 의 PASR 디코더의 회로도이다.
도 1 의 테이블과 같이 MRS가 설정됐을 경우 이에 따라 MRS 출력 신호인 PAR1, PAR23의 값이 결정된다. PAR1은 Full Array나 1/2 Array가 선택됐을 경우에 '하이'로 인에이블된다. PAR23은 Full Array일 경우에만 '하이'로 인에이블된다. 뱅크 액티브 제어부는 뱅크 수만큼 존재하게 된다.
뱅크 액티브 제어부의 출력 신호인 BA<0:3>는 입력 신호인 PAR_EN이 '하이'이고, 셀프 리프래쉬 액티브 펄스 신호(SREFREQP)가 '하이'로 토글할 경우에 '하이'로 인에이블된다.
뱅크0의 경우, 도 1 의 테이블에 따르면 어떤 경우에도 항상 셀프 리프래쉬 가능 영역이므로, 뱅크0의 뱅크 액티브 제어부의 PAR_EN은 항상 '하이'로 고정된다. 뱅크1의 뱅크 액티브 제어부의 PAR_EN은 PAR1과 연결되고, 뱅크2,3의 뱅크 액티브 제어부의 PAR_EN은 PAR23과 연결된다.
만일 MRS를 통해 1/4 Array가 선택되면, PAR1 및 PAR23은 모두 '로우'이므로 셀프 리프래쉬 액티브 펄스 신호(SREFREQP)가 토글하면 BA<0>만 '하이'로 인에이블된다.
1/2 Array가 선택되면, PAR1만 '하이'가 되므로 BA<0>과 BA<1>이 '하이'로 인에이블된다. 즉, 뱅크0와 뱅크1만 액티브된다.
Full Array가 선택되면, PAR1, PAR23 모두 '하이'이므로 BA<0:3>모두 '하이'가 되어 모든 뱅크가 액티브 된다.
이와 같이 종래 기술에 의한 셀프 리프래쉬 제어 회로는 각 뱅크별 또는 뱅 크 내 세그먼트별로 원하는 특정 영역만 리프래쉬하도록 설정할 수 없었다.
따라서, 본 발명은 반도체 메모리의 각 뱅크별로 원하는 특정 영역만 리프레쉬 할 수 있도록 하는 리프레쉬 제어 회로를 제시한다.
이를 해결하기 위한 본 발명은 입력되는 제1어드레스 신호와 제2어드레스 신호를 펄스 신호에 동기시켜 뱅크에 대한 마스크 정보 신호와 세그먼트에 대한 마스크 정보 신호를 출력하는 MRS 래치부와, 상기 뱅크에 대한 마스크 정보 신호에 응답하여 뱅크 액티브 신호를 출력하는 뱅크 액티브 제어부와, 상기 뱅크 액티브 신호와 상기 세그먼트에 대한 마스크 정보 신호 및 제3어드레스 신호에 응답하여 로우 어드레스 디코딩 신호를 출력하는 디코딩부를 포함한다.
이러한 본 발명은 MRS를 통해 뱅크별, 각 세그먼트별 마스크된 정보 신호를 이용하여 각 뱅크 및 세그먼트를 각각 리프래쉬를 할 수 있다. 또한, 본 발명을 통해 PASR(Partial Array Self Refresh)이 구현되면 리프래쉬 카운터나 주기 변경 없이 사용 가능하여, 회로의 면적을 줄일 수가 있고, 셀프 리프래쉬 전류의 감소와, 칩셋의 효율적인 메모리 관리를 용이하게 할 수 있다.
이하, 본 발명의 바람직한 실시예를 도면을 참조하여 상세히 설명한다.
먼저, 도 6 은 본 발명에 의한 4 뱅크 PASR Map에 관한 예를 도시한 도면이다. 도시한 바와 같이, 각 뱅크 8개의 세그먼트(Segment)로 나뉘어져 있다. 도 6 은 MRS를 통해서 뱅크1과 세그먼트2와 세그먼트7이 마스크(Mask)된 상태를 보여주 고 있다. 즉 MRS를 통해서 유연하게 셀프 리프래쉬 영역을 설정할 수 있다. 마스크 영역은 뱅크보다 세그먼트에 우선 순위가 있다.
도 7 은 본 발명에 의한 셀프 리프래쉬 제어 회로의 블럭도이다.
도 7 에 도시한 바와 같이, 본 발명은 입력되는 제1어드레스 신호(AT<0:3>)와 제2어드레스 신호(AT<0:7>)를 펄스 신호에 동기시켜 뱅크에 대한 마스크 정보 신호(PASR_BANK<0:3>)와 세그먼트에 대한 마스크 정보 신호(PASR_SEG<0:7>)를 출력하는 MRS 래치부(10)와, 상기 뱅크에 대한 마스크 정보 신호호(PASR_BANK<0:3>)에 응답하여 뱅크 액티브 신호를 출력하는 뱅크 액티브 제어부(20)와, 상기 뱅크 액티브 신호와 상기 세그먼트에 대한 마스크 정보 신호(PASR_SEG<0:7>)에 응답하여 제3어드레스 신호(AX<10:12>)를 디코딩하여 출력하는 디코딩부(30)를 포함한다.
여기서, 상기 제1어드레스 신호(ATR<0:3>)는 뱅크 어드레스 신호이고, 상기 제2어드레스 신호(ATF<0:7>)는 세그먼트 어드레스 신호이며, 상기 제3어드레스 신호(AX<10:12>)는 로우 어드레스 신호이다.
도 8 은 도 7 의 MRS 래치부의 회로도이다. 도 8 에 도시한 바와 같이, 상기 MRS 래치부(10)는 상기 제1,2어드레스 신호를 상기 펄스 신호(EMREG_WTP)에 동기시켜 출력하는 신호 전달부(11)와, 상기 신호 전달부의 출력신호를 래치하는 래치부(12)와, 상기 래치부의 출력신호를 버퍼링하는 버퍼부(13)를 포함한다.
도 9 는 도 7 의 뱅크 액티브 제어부의 회로도이다. 도 9 에 도시한 바와 같이, 상기 뱅크 액티브 제어부(20)는 프리차지 펄스 신호(PCGP)와 외부 액티브 신호(EXTACTP) 및 뱅크 액티브 신호(BAT)에 응답하여 제1노드를 풀-업 또는 풀-다운 구동하는 제1구동부(21)와, 상기 뱅크에 대한 마스크 정보 신호(PAR_ENB)와 내부 액티브 신호(INTACTP)에 응답하여 논리 연산하는 연산부(22)와, 상기 연산부의 출력신호에 응답하여 상기 제1노드를 풀-다운 구동하는 제2구동부(23)와, 상기 제1구동부 및 상기 제2구동부의 출력신호를 래치하는 래치부(24)를 포함한다.
상기 제1구동부(21)는 프리차지 펄스 신호에 응답하여 풀-업 구동하는 풀-업 구동부(P1)와, 상기 외부 액티브 신호에 응답하여 풀-다운 구동하는 제1풀-다운 구동부(N1)와, 상기 뱅크 액티브 신호에 응답하여 풀-다운 구동하는 제2풀-다운 구동부(N2)를 포함한다.
상기 연산부(22)는 상기 뱅크에 대한 마스크 정보 신호의 반전신호와 상기 내부 액티브 신호에 응답하여 논리곱 연산하는 논리소자(ND1)를 포함한다.
상기 제2구동부(23)는 상기 연산부의 출력신호에 응답하여 풀-다운 구동하는 풀-다운 구동부(N3)를 포함한다.
도 10 은 도 7 의 디코더의 회로도이다. 도 10 에 도시한 바와 같이, 상기 디코딩부(30)는 상기 뱅크 액티브 신호(BA)에 응답하여 제3어드레스 신호(AX<10:12>)를 프리 디코딩하는 프리 디코더(31)와, 상기 세그먼트에 대한 마스크 정보 신호(PASA_SEG<0>)에 응답하여 상기 프리 디코더(31)의 출력신호(BXA<0:2>,BXAB<0:2>)를 디코딩하는 디코더(32)를 포함한다.
상기 프리 디코더(31)는 상기 제3어드레스 신호를 상기 뱅크 액티브 신호(BA)에 동기시켜 출력하는 신호 전달부(311)와, 상기 신호 전달부의 출력신호를 래치하는 래치부(312)와, 상기 래치부의 출력신호를 상기 뱅크 액티브 신호에 동기 시켜 버퍼링하는 버퍼부(313)를 포함한다.
상기 디코더(32)는 상기 프리 디코더(31)의 출력신호를 부정 논리곱 연산하는 제1연산부(ND1)와, 상기 세그먼트에 대한 마스크 정보 신호(PASA_SEG<0>)와 상기 제1연산부(ND1)의 출력신호를 부정 논리합 연산하는 제2연산부(NOR1)를 포함한다.
이와 같이, 본 발명은 MRS를 통해 PASR 정보를 저장하는 MRS 래치부(10)와 뱅크 액티브 제어부(20) 및 각 뱅크 내에 존재하는 로우 어드레스 디코딩부(30)로 구성되는데, 디코딩부(30)는 세그먼트로 제어 받는 프리 디코더를 도시한 것으로 로우 어드레스가 총 13개 즉, AT<0:12>인 경우를 예로 들었다.
MRS 래치부(10)는 MRS 명령에 의해 생성되는 펄스 신호(EMREG_WTP)에 동기시켜 뱅크 어드레스 신호(AT<0:3>)를 4개 뱅크에 대한 마스크 정보인 PASR_BANK<0:3>로 출력하게 된다. 그리고 세그먼트 어드레스 신호(AT<0:7>)를 세그먼트에 대한 마스크 정보인 PASR_SEG<0:7>로 출력하게 된다. PASR_BANK<0:3>중 값이 '하이'인 뱅크가 셀프 리프래쉬시에 리프래쉬가 되지 않는 영역이 된다. 마찬가지로 PASR_SEG<0:7>중 값이 '하이'인 세그먼트가 마스크 된다.
뱅크 액티브 제어부(20)는 PASR_BANK와 극성을 맞추기 위하여 PAR_EN대신 PAR_ENB와 인버터가 추가되었다. 그리고, 각 뱅크 액티브 제어부는 각기 PASR_BANK<0:3>에 1:1 매칭되어 PASR_BANK<0:3>중 '로우'인 뱅크만 리프래쉬를 위한 액티브가 가능하다. 즉, PASR_BANK의 값이 '하이'인 뱅크 액티브 제어부의 출력인 뱅크 액티브 신호는 셀프 리프래쉬 요청 신호가 입력되더라도 항상 로우이다.
디코딩부(30)는 도 10 에 도시한 바와 같이, 로우 어드레스가 13개로 AT<0:12>라고 가정한다면, 각 뱅크를 8개의 세그먼트로 나누기 위해서는 최상위 3개 비트를 제어하여야 한다. 따라서 AT<10:12>를 프리 디코더한 8개의 출력 어드레스에 PASR_SEG<0:7>을 각각 할당하면 PASR_SEG값에 따라 뱅크를 8등분 할 수 있다.
먼저, 내부 리프래쉬 카운터에 의해 AX<0:12>가 순차적으로 증가한다. 그 어드레스는 뱅크 액티브 신호에 의해 래치되어 각 뱅크별로 해당 어드레스 값을 저장하고 있다. 그 중 AX<10:12>는 각각 BXA<0:2>, BXAB<0:3>으로 래치되고, 이는 LAXAC<0:7>로 프리 디코더 된다. LAXAC를 출력하는 NOR에 입력되는 PASR_SEG<0:7>중 '하이'의 값을 갖는 PASR_SEG에 따라 LAXAC의 값이 '로우'가 된다. 즉 PASR_SEG이 '하이'인 마스크된 세그먼트는 입력 어드레스에 상관없이 '로우'가 되어 해당 세그먼트는 리프래쉬 되지 않는 것이다.
이와 같이 본 발명은 MRS를 통해 뱅크별, 각 세그먼트별 마스크된 정보 신호를 이용하여 각 뱅크 및 세그먼트를 각각 리프래쉬를 할 수 있다. 또한, 본 발명을 통해 PASR(Partial Array Self Refresh)이 구현되면 리프래쉬 카운터나 주기 변경 없이 사용 가능하여, 회로의 면적을 줄일 수가 있고, 셀프 리프래쉬 전류의 감소와, 칩셋의 효율적인 메모리 관리를 용이하게 할 수 있다.
도 1 은 종래 기술에 의한 4 뱅크 PASR(Partial Array Self Refresh) Map에 관한 예를 도시한 도면이다.
도 2 은 종래 기술에 의한 셀프 리프래쉬 제어 회로의 블럭도이다.
도 3 는 도 2 의 뱅크 액티브 제어부의 회로도이다.
도 4 는 도 2 의 MRS 래치부의 회로도이다.
도 5 는 도 2 의 PASR 디코더의 회로도이다.
도 6 은 본 발명에 의한 4 뱅크 PASR Map에 관한 예를 도시한 도면이다.
도 7 은 본 발명에 의한 셀프 리프래쉬 제어 회로의 블럭도이다.
도 8 은 도 7 의 MRS 래치부의 회로도이다.
도 9 는 도 7 의 뱅크 액티브 제어부의 회로도이다.
도 10 은 도 7 의 디코더의 회로도이다.

Claims (18)

  1. 입력되는 제1어드레스 신호와 제2어드레스 신호를 펄스 신호에 동기시켜 뱅크에 대한 마스크 정보 신호와 세그먼트에 대한 마스크 정보 신호를 출력하는 MRS 래치부와;
    상기 뱅크에 대한 마스크 정보 신호에 응답하여 뱅크 액티브 신호를 출력하는 뱅크 액티브 제어부와;
    상기 뱅크 액티브 신호와 상기 세그먼트에 대한 마스크 정보 신호 및 제3어드레스 신호에 응답하여 로우 어드레스 디코딩 신호를 출력하는 디코딩부;
    를 포함하는 리프래쉬 제어 회로.
  2. 제 1 항에 있어서,
    상기 제1어드레스 신호는 상기 뱅크 어드레스 신호이고, 상기 제2어드레스 신호는 세그먼트 어드레스 신호이며, 상기 제3어드레스 신호는 로우 어드레스 신호인 리프래쉬 제어 회로.
  3. 제 1 항에 있어서,
    상기 MRS 래치부는
    상기 제1,2어드레스 신호를 상기 펄스 신호에 동기시켜 출력하는 신호 전달부와;
    상기 신호 전달부의 출력신호를 래치하는 래치부와;
    상기 래치부의 출력신호를 버퍼링하는 버퍼부;
    를 포함하는 리프래쉬 제어 회로.
  4. 제 1 항에 있어서,
    상기 뱅크 액티브 제어부는
    프리차지 펄스 신호와 외부 액티브 신호 및 뱅크 액티브 신호에 응답하여 제1노드를 풀-업 또는 풀-다운 구동하는 제1구동부와;
    상기 뱅크에 대한 마스크 정보 신호와 내부 액티브 신호에 응답하여 논리 연산하는 연산부와;
    상기 연산부의 출력신호에 응답하여 상기 제1노드를 풀-다운 구동하는 제2구동부와;
    상기 제1구동부 및 상기 제2구동부의 출력신호를 래치하는 래치부;
    를 포함하는 리프래쉬 제어 회로.
  5. 제 4 항에 있어서,
    상기 제1구동부는 프리차지 펄스 신호에 응답하여 풀-업 구동하는 풀-업 구동부와;
    상기 외부 액티브 신호에 응답하여 풀-다운 구동하는 제1풀-다운 구동부와;
    상기 뱅크 액티브 신호에 응답하여 풀-다운 구동하는 제2풀-다운 구동부;
    를 포함하는 리프래쉬 제어 회로.
  6. 제 4 항에 있어서,
    상기 연산부는 상기 뱅크에 대한 마스크 정보 신호의 반전신호와 상기 내부 액티브 신호에 응답하여 논리곱 연산하는 논리소자;
    를 포함하는 리프래쉬 제어 회로.
  7. 제 4 항에 있어서,
    상기 제2구동부는 상기 연산부의 출력신호에 응답하여 풀-다운 구동하는 풀-다운 구동부;
    를 포함하는 리프래쉬 제어 회로.
  8. 제 1 항에 있어서,
    상기 디코딩부는 상기 뱅크 액티브 신호에 응답하여 제3어드레스 신호를 프리 디코딩하는 프리 디코더와;
    상기 세그먼트에 대한 마스크 정보 신호에 응답하여 상기 프리 디코더의 출력신호를 디코딩하는 디코더;
    를 포함하는 리프래쉬 제어 회로.
  9. 제 8 항에 있어서,
    상기 프리 디코더는
    상기 제3어드레스 신호를 상기 뱅크 액티브 신호에 동기시켜 출력하는 신호 전달부와;
    상기 신호 전달부의 출력신호를 래치하는 래치부와;
    상기 래치부의 출력신호를 상기 뱅크 액티브 신호에 동기시켜 버퍼링하는 버퍼부;
    를 포함하는 리프래쉬 제어 회로.
  10. 제 8 항에 있어서,
    상기 디코더는
    상기 프리 디코더의 출력신호를 부정 논리곱 연산하는 제1연산부와;
    상기 세그먼트에 대한 마스크 정보 신호와 상기 제1연산부의 출력신호를 부정 논리합 연산하는 제2연산부;
    를 포함하는 리프래쉬 제어 회로.
  11. 뱅크에 대한 마스크 정보 신호에 응답하여 뱅크 액티브 신호를 출력하는 뱅크 액티브 제어부와;
    상기 뱅크 액티브 신호와 세그먼트에 대한 마스크 정보 신호에 응답하여 로우 어드레스 디코딩 신호를 출력하는 디코딩부;
    를 포함하는 리프래쉬 제어 회로.
  12. 제 11 항에 있어서,
    상기 뱅크 액티브 제어부는
    프리차지 펄스 신호와 외부 액티브 신호 및 뱅크 액티브 신호에 응답하여 제1노드를 풀-업 또는 풀-다운 구동하는 제1구동부와;
    상기 뱅크에 대한 마스크 정보 신호와 내부 액티브 신호에 응답하여 논리 연산하는 연산부와;
    상기 연산부의 출력신호에 응답하여 상기 제1노드를 풀-다운 구동하는 제2구동부와;
    상기 제1구동부 및 상기 제2구동부의 출력신호를 래치하는 래치부;
    를 포함하는 리프래쉬 제어 회로.
  13. 제 12 항에 있어서,
    상기 제1구동부는 프리차지 펄스 신호에 응답하여 풀-업 구동하는 풀-업 구동부와;
    상기 외부 액티브 신호에 응답하여 풀-다운 구동하는 제1풀-다운 구동부와;
    상기 뱅크 액티브 신호에 응답하여 풀-다운 구동하는 제2풀-다운 구동부;
    를 포함하는 리프래쉬 제어 회로.
  14. 제 12 항에 있어서,
    상기 연산부는 상기 뱅크에 대한 마스크 정보 신호의 반전신호와 상기 내부 액티브 신호에 응답하여 논리곱 연산하는 논리소자;
    를 포함하는 리프래쉬 제어 회로.
  15. 제 12 항에 있어서,
    상기 제2구동부는 상기 연산부의 출력신호에 응답하여 풀-다운 구동하는 풀- 다운 구동부;
    를 포함하는 리프래쉬 제어 회로.
  16. 제 11 항에 있어서,
    상기 디코딩부는 상기 뱅크 액티브 신호에 응답하여 로우 어드레스 신호를 프리 디코딩하는 프리 디코더와;
    상기 세그먼트에 대한 마스크 정보 신호에 응답하여 상기 프리 디코더의 출력신호를 디코딩하는 디코더;
    를 포함하는 리프래쉬 제어 회로.
  17. 제 16 항에 있어서,
    상기 프리 디코더는
    상기 로우 어드레스 신호를 상기 뱅크 액티브 신호에 동기시켜 출력하는 신호 전달부와;
    상기 신호 전달부의 출력신호를 래치하는 래치부와;
    상기 래치부의 출력신호를 상기 뱅크 액티브 신호에 동기시켜 버퍼링하는 버퍼부;
    를 포함하는 리프래쉬 제어 회로.
  18. 제 16 항에 있어서,
    상기 디코더는
    상기 프리 디코더의 출력신호를 부정 논리곱 연산하는 제1연산부와;
    상기 세그먼트에 대한 마스크 정보 신호와 상기 제1연산부의 출력신호를 부정 논리합 연산하는 제2연산부;
    를 포함하는 리프래쉬 제어 회로.
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