JPS59185089A

JPS59185089A - 半導体記憶装置

Info

Publication number: JPS59185089A
Application number: JP58055012A
Authority: JP
Inventors: Ryoichi Hori; 堀　陵一; Kiyoo Ito; 清男伊藤; Yasushi Watanabe; 泰渡辺
Original assignee: Hitachi Ltd; Hitachi Microcomputer Engineering Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1983-04-01
Filing date: 1983-04-01
Publication date: 1984-10-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、半導体記憶装置に関し、特にワード線の遅延
時間が大きい場合の動作を安定化させる回路を備えた半
導体記憶装置に関するものである。

〔背景技術〕

半導体記憶装置では、大容量化に伴なって配線幅も微細
化されるため、配線抵抗による信号の遅延が問題となっ
てきている。すなわち、この遅延は、メモリ・アレーと
周辺回路の動作速度の不整合による誤動作となって現わ
れる。特にワード線では、メモリの動作終了時に、ワー
ド線が十分に放電されて０■になる前に、次の動作に備
えてプリチャージ動作が開始されてしまい、メモリ記憶
情報が破壊されてしまうという問題が生ずる。また、ワ
ード線区圧が十分に立ち上る前に読出し動作が開始され
ると、メモリ・セルの信号がデータ線に伝達されないま
ま読み出すので誤読み出しの原因となる。

第１図は、従来のダイナミック・メモリの回路図である
。

第１図に示すメモリでは、ワード線Ｗｌ、Ｗ２がポリシ
リコン等の比較的高抵抗材料で形成されているため、前
述のような信号遅延が起り、メモリ・セルの記憶情報が
破壊され、また誤読出しが生じるという問題がある。す
なわち、ＸデコーダＸＤＥＣ１，ＸＤＥＣ２等によりワ
ード線、例えばＷｌが選択され、それに接続される各メ
モリ・セル２からデータ線り上に読み出される信号は、
ＸデコーダＸＤＥＣ１’　、ＸＤＥＣ２’等により選択
されたダミー・ワード線Ｊ）Ｗｌ上に接続される各ダミ
ー・セル３からの参照電圧を用いて、センス・アンプ１
により増幅され、（゛σ報ｎ　１　＋＋、″０”として
弁別される。ここで、センス・アンプ１の起動パルスφ
３は、ワード線Ｗ１の電圧が立ち上がった後に発生する
パルスφ８により作られる。甘た、弁別された情報は、
選択されｆｃＹデコーダＹＤＥＣ全通して入出力回路Ｉ
１０．Ｉ１０に出力され、各種の回路を辿してデータ出
力として外部に取り出される。また、書き込み動作も、
外部から印刀口されたデータ入力情報に応じて、入出力
回路Ｉ１０．Ｉ１０に印加され、選択されたＹデコーダ
ＹＤＥＣ全通して所定のメモリ・セル２に書き込まれる
。なお、φ１はメモリ動作終Ｊ″後低レベルから高レベ
ルになるパルスであり、放電用ＦＥＴＱＯＩＱ２をオン
として選択されていたワード線、ダミー・ワード線を接
地電位に放電する。

一方、φ２はメモリ動作時には中１ｍレベルであシ、Ｆ
’ＢＴＱＩを弱いオン状態として非選択線を接地畦位に
固定する。動作終了後にはφ２は高レベルとなり、これ
によシＦＥＴＱ１は上記Ｑｏ、Ｑ１と同様にワード線の
放電用ＦＥＴとして働らく。

また、４は、データ線り、Ｄへのプリチャージ回路で、
メモリ動作完了後に、データ線り、Ｄを高レベルに初期
設定する回路である。なお、第１図では、簡略化のため
、メモリの動作のための各種ｃｖりｏツク・パルスにつ
いては、・省略しである。

以下の図においても同じである。

さて、ここで問題となるのは、読み出し動作を完了する
ために、φ１とφ２を高レベルにして、選択ワード線Ｗ
ｌ、Ｗ２をＯＶに放電させ、その後にφｐを印加してデ
ータ線り、Ｄをプリテャージする動作である。すなわち
、ワード線Ｗｌ上の近端ｎ、中点ｍ、遠端ｆのメモリ・
セルを考える。

ワード線Ｗ１の遠端ｆと近端ｎは、ＦＥＴ（電界効果ト
ランジスタ）Ｑｌ、Ｑ２によシ直ちに放電されるが、中
点ｍは、ワード線Ｗ１の高抵抗（抵抗１ｖと寄生容量Ｃ
ｖ）による長い時定数の分だけ放電が遅れる。十分放電
される前にデータ線り。

Ｄがプリチャージされると、中点ｍのメモリ・セルの記
憶容量Ｃ＝の情報電圧は、このプリチャージ電圧により
妨害を受ける結果、記・１．ハ情報が破壊されてしまう
。

第２図は記憶情報の破壊を示す図である。

第２図（ａ）は近傍ｎのメモリ・セルの電位、第２図（
ｂ）は中点ｍのメモリ・セルの電位、第２図（Ｃ）は遠
端ｆのメモリ・セルの電位をそれぞれ示している。

第２図（ｂ）に示すように、中点ｍのメモリ・セルでは
、記憶容量ＣａのノードＭＣの情報直圧がＯＶでなけれ
ばならないが、ワード線Ｗ１の放電が遅いため、プリチ
ャージ時にまだＦ”ＥＴのゲートがある電圧値にりるた
め、ノードＭ　Ｃ（７）　ｉ圧がある高レベル■０に変
化してしまう。

また、センスアンプ動作開始のだめのパルスφ３を作る
タイミングパルスφＳのタイミング設定が適切でなく、
ワード線Ｗ１、ダミー・ワード線ＤＷＩの双方、もしく
は一方の電圧が十分高くならないうちにセンスアンプ１
が動作すると、各データ線対り、Ｄにメモリ・セル、も
しくはダミー・セルの信号が十分に伝達されないままセ
ンスアンプによる増巾が行なわれるため誤読み出しの原
因となる。

このため、従来技術では、製造ばらつきによる特性変動
も考慮してセンスアンプ動作開始、及びデータ線のプリ
チャージ開始を十分遅く設計している。しかし、これで
は動作速度が遅くなシ、動作の高速化は不可能である。

〔発明の目的〕

本発明の目的は、このような従来の問題点を改善し、ワ
ード線の信号遅延による記憶情報の破壊及び誤読み出し
を防止し、かつ高速動作が可能な半導体記憶装置を提供
することにある。

〔発明の概要〕

本発明の半導体記憶装置は、複数のデータ線群とワード
線群、該データ線と該ワード線の交点に配置された複数
のメモリ・セルを有し、上記ワード線の非駆動期間中に
データ線の予備充電を行ない、ワード線を駆動してメモ
リ・セルの信号が印加されたデータ線の電圧を検知・増
幅してメモリの続出しを行なう半導体装置において、ワ
ード線、もしくはそれと等価の配線の実際のパルス応答
を検出して次のタイミング信号を発する様にしたことに
特徴がある。よシ具体的に百えば、ワード線信号の立上
りを検出し、その、送出出力によりデータ線の予備光電
手段を動作させる回路を具備したことを特徴とする。ま
た別の時機はワード線は号の立下りを検出し、その検出
出力によシデータ線或圧を検知・増幅する回路を具備し
たことにあム。

さらに具体的な特徴は以下に記す実施例の説明にて明ら
かにされる。

〔発明の実施例〕

第３図は、本発明の一実施例を示す半導体記憶装置の回
路図である。なお、点線５内は第１図と同一である。

第３図に示すように、本発明では、新たにワード線Ｗｌ
、Ｗ２とほぼ同一の時定数を有するダミー線ＤＷ３を設
け、その中点に、中点ｍの直圧がほぼＯＶになったこと
を検出する回路８を設け、その出力パルスをデータ線り
、Ｄのプリチャージ信号φｐにするのである。このダミ
ー線にはどのワード線を選択するかにかかわらずハイレ
ベルとなるデコード信号ＸＤＥＣ３が印加されるトラン
ジスタＱｄを介して、選択されたワード線と同時に駆動
パルスφＸが印加される。これにょシ中点ｍのメモリ・
セルの情報破壊は防止できる。なお、検出回路８をダミ
ー線の中点に接続するのはワード線ＩＢ号の立下ジが最
も遅れるのは本実施例においては中点だからである。

さらに本実施例ではダミー線ＤＷ３の上端にこのダミー
線の電圧が充分に立ち上ったところを検出するアンドゲ
ート７を設け、この検出出力であるパルスφａによシセ
ンスアンプを起動するだめのタイミングパルスφ３を作
る。したがって、ワード線信号の立上シの途中でセンス
アンプの増巾動作が開始されることはなく、選択された
ワード線に対応するメモリ・セル及びダミー・ワード線
に対応するダミー・セルの信号が各データ線に充分に印
加された後に増巾がなされる。したがって誤読み出しが
生じることはなく、また不必要にセンスアンプ起動タイ
ミングを遅らせることもないので高速のメモリ動作が可
能となる。なおアンドゲートをダミー線ＤＷ３の上端に
接続したのは、駆動パルス−Ｘワード線、ダミー線の上
端から印加されるので、ワード線信号の立上りが上端に
おいて最も遅れるためである。

また実施例ではワード線Ｗｌ、Ｗ２・・・・・・、及び
ダミー・ワード線ＤＷＩ、ＤＷ２とは別に、ワード線信
号の応答検出用にダミー線ＤＷ３を設けているので、第
１にダミー線ＤＷ３から検出回路７、及び８への引き出
し線１０の引き出し部のレイアウトが簡単にできること
、第２に、ダミー・ワード線ＤＷ１．Ｄ’Ｗ２の及びワ
ード線Ｗｌ、Ｗ２・・・・・・には余分な負荷が接続さ
れることはなしに実質的にワード線のパルス応答を検出
でき、ワード線Ｗｌ、Ｗ２とダミー・ワード線ＤＷＩ　
、ＤＷ２の電気的特性を近づけることができること、等
の利点がある。

なお、第３図の回路の変形例としては、ダミー線ＤＷ３
とダミー・ワード線ＤＷ１．ＤＷ２の位置を離すことも
可能であり、例えばダミー線ＤＷ３をメモリ・アン−Ｍ
Ａ（第１図参照）の右側に配置したシ、あるいはダミー
線ＤＷ３をそのままにして、ダミー・セル部ＤＡ、プリ
チャージ部ＰＲＣ（第１図参照）をメモリ・アレーＭＡ
の右側に配置することができる。

第４図は、本発明の他の実施例を示す半導体記憶装置の
回路図である。

第４図では、パルスφｐの発生にはダミー線ＤＷ３を用
い、パルスφ１の発生にはダミー・ワード線ＤＷＩ　、
ＤＷ２を用いている。このように構成すれば、中点電位
立下シ検出回路８、およびダミー・ワード線のパルス検
出回路６を、ダミー線ＤＷ３とダミー・ワード線ＤＷＩ
、ＤＷ２とで分担することによシ、ダミー線ＤＷ３の負
荷を低減することができ、ダミー線ＤＷ３とワード線Ｗ
ｌ、Ｗ２の電気的特性をよシ近づけることができる。な
お、この変形例として、前述のように、ダミー線ＤＷ３
とダミー・ワード線Ｄ　Ｗ　１　、　ＤＷ２の位置を離
すこともできる。

第５図は、本発明のさらに他の実施列を示す半導体記憶
装置の回路図である。

第５図においては、パルスφｐの発生にダミー・ワード
線ＤＷＩ、ＤＷ２を用い、パルスφ良の発生にダミー線
ＤＷ３を用いる。第５図の場曾も回路をダミー線ＤＷ３
とダミー・ワード線ＤＷＩ。

ＤＷ２とで分担しているので、ダミー線ＤＷ３、ダミー
・ワード線ＤＷ１．ＤＷ２の負荷を低減することができ
る。また、この回路においても、ダミー線ＤＷ３とダミ
ー・ワード線ＤＷＩ、ＤＷ２の位置を離すことが可能で
ある。

第６図は、本発明のさらに他の実施例を示す半導体記憶
装置の回路図である。

第６図においては、ダミー・ワード線ＤＷＩ。

ＤＷ２のみを用いて、パルスφｐ、φａを発生させる。

このように構成すれば、新たにダミー線ＤＷ３を設ける
ことなく、従来のダミー・ワード線ＤＷＩ　、ＤＷ２の
みを用いてφｐ、φａを発生することができる。

第７図は、本発明のさらに他の実施例を示す半導体記憶
装置の回路図である。

第７　図−１’ハ、第１図ニオけるＦＥＴＱｌｌＱ２と
同様な放電用ＦＥＴＱ３をワード線Ｗｌ、Ｗ２、ダミー
・ワード線ＤＷ１．ＤＷ２およびダミー線ＤＷ３の各中
点ｍに設けた場合を示している。このように構成すれば
、ワード線Ｗｌ、Ｗ２の近傍ｎ、中点ｍ、遠端ｆにおけ
る放電の遅延がなくなり、どこでも同じ時刻にＯＶにな
るので、記憶情報の破壊は殆んどなくなる。しかし、第
７図のように、中点ｍにＦＥＴＱＩがある場合にも、中
点ｍと近傍ｎとの中点ｍ′、中点ｍと遠端ｆとの中点ｍ
“では最も放電が遅くなるので、これらの点ｍ’、ｍ“
の電圧がほぼＯＶになったことを検出してパルスφｐを
発生させればよい。ｍ’　、ｍ″の放電の遅延がほぼ等
しい場合はいずれか一方のみがほぼ０■になるのを検出
してφｐを発生させればよいことは勿論である。この考
え方は、第４図〜第６図に示す各回路にも適用できる。

第８図は、本発明の実施例を示すダミー線引き出し部の
レイアウトおよび断面図であろう第８図（ａ）（ｂ）で
は、ダミー線ＤＷａを用いてノ（ルスφｐを発生させる
場合、つまり第３図、第４図。

第７図の実施例に対する変形例である。

第８図（ａ）においては、ダミー線ＤＷ３をメモリ・ア
レーＭＡに隣接して左側に配置し、ダミー・セル部ＤＡ
、プリチャージ回路部ＰＲＣをメモ１ノ・アレーＭＡの
右側に配置した例を示している。

また、タ゛ミー線ＤＷ３をワード線ＷＬＷ２と同じ構造
にするために、メモリ・セル２と同一構造の擬似セル１
１を設け、ダミー線ＤＷａをメモリ・セル２と擬似セル
１１上を通過させている。なお、なお、斜線部は記憶容
量Ｃ１１であり、ダミー線ＤＷ３、ワード線Ｗｌ、Ｗ２
はポリシリコン、データ線り、Ｄ、引き出し線１０はア
ルミニウムをそれぞれ用いている。ＣＮは、拡散層とア
ルミニウムとのコンタクトでおる。

第８図（ａ）における一点鎖線の部分の断面を第８図（
ｂ）に矢印で示す。

Ｐ形シリコノ′（（ト）３ｉ）の上にポリシリコン（Ｐ
Ｓｉ）を積層し、ＳｉＯ２を介してリン・ガラス（Ｐ　
−ＧＬ　）を形成し、記憶容量としている。

紙面に垂直方向にポリシリコン（Ｐｓｉ）で形成された
ワード線Ｗｌおよびダミー線ＤＷ３が走行している。最
上層に、アルミニウムを蒸着する。

なお、擬似セル１１の拡散層からなる出力部１２は、ア
ルミニウム配線で接続され、メモリ・アレーＭＡの端縁
で電源電圧Ｖ６を与えている。

第９図は、本発明の実施例を示す中点電位立下シ検出回
路の結線図でオシ、第１０図は第９図に示す各部の波形
図である。

第９図に示すように、電源電圧■ｃにＦＥＴＱＩ３のド
レイン電極を接続し、ＦＥＴ　Ｑｌ３のンース電極には
ＦＥＴ　Ｑｌ４とＱｌ５のドレイン電極を接続して、Ｆ
ＥＴ　Ｑｌ３のゲート電極にはパルスφ１４゜ＦＥＴ　
Ｑｌ５のゲート電極にはパルスφ１、ＦＥＴＱＩ４のゲ
ート電極には中点電位をそれぞれ印加し、ＦＥＴ　Ｑｌ
−４９，Ｑｌｓのドレイン電極から出力を得る。

ここで、パルスφ４はφ１と同相で、振幅がＦＥＴ　Ｑ
ｌ３の閾値電圧分だけ大きいノくルスであシ、引き出し
線１０がほぼＯｖになるのを検出してパルスφｐを発生
するようにしている。すなわち、第１０図に示すように
、パルスφ４が”Ｈ”レベルになると同時にパルスφｌ
は”Ｌ”レベルになり、そのとき中点電位１０はＨＩ＋
レベルのため、ｎチャネルＦＥＴ　Ｑ１＆はオフ状態で
あるが、Ｑｌ３とＱｌ４がオン状態となって出力φｐは
Ｌ”レベルである。しかし、中点電位１０が徐々に立下
り、ＦＥＴ　Ｑｌ４の閾値電圧以下になるとＱｌ４がオ
フ状態に変化するため、出力φｐは°゛Ｈ″Ｈ″レベル
。

第１１図は、φｐの駆動能力を大きくするために第９図
の回路にＱ１ａ〜Ｑ２０からなる増幅用回路を付加した
ものである。すなわち、第９図においてφｐの駆動能力
を大きくするためにはＱｌ４のトランジスタを大きく設
計する（第１１図Ｑ’１４）。

このとき、第９図において、点１０の入力寄生容量が増
大し、１０は前に述べたワード線、もしくはダミー・ワ
ード線と異なる特性を示すといった問題を生じる。この
ため第１１図ではＦＥＴ　Ｑ’１３゜Ｑ’１４１　Ｑ′
１５からなる検出回路に増幅回路Ｑ１６〜Ｑ２０を付加
し、解決を図っている。これによシ、入力を生害量の増
大なしに任意にφｐの駆動能力を大きくすることができ
る。

第１２図は第１１図の各部波形図であり、第１０図の波
形レベルと全く同じである。

〔発明の効果〕

以上説明したように、本発明によれば、ワード線信号の
立ち下がりを検知してからデータ線のプリチャージ駆動
回路を動作させるので、ワード線の遅延時間が大きくて
も記憶情報を破壊されることがなく、動作の安定を図る
ことができる。また、メモリ読み出し用のセンスアンプ
の動作開始もワード線遅延時間にかかわらず最適なタイ
ミングで行なわれ、もって高速動作が可能となる。

【図面の簡単な説明】

第１図は従来のダイナミック・メモリの回路図、第２図
は記憶情報の破壊状態を示す図、第３図は本発明の一実
施例を示す半導体記憶装置の回路図、第４図、第５図、
第６図、第７図はそれぞれ本発明の他の実施例を示す半
導体記憶装置の回路図、第８図は本発明の実施例を示す
ダミー線引き出し部のレイアウトと断面図、第９図は本
発明の一実施例を示す中点電位立ち下り検出回路の結線
図、第１０図は第９図の各部の波形図、第１１図は本発
明の他の実施例を示す中点電位立ち下り検出回路の結線
図、第１２図は第１１図の各部波形図である。１・・・でンス・アンプ、２・・・メモリ・セル、３・
・・ダミー・セル、４・・・プリチャージ回路、５・・
・メモリ主要部、６，７．８・・・検出回路、φａ、φ
ｐ。 φ１．φ２．φ３．φ４・・・パルス、Ｄ、Ｄ・・・デ
ータ線、ｗｉ、Ｗ２−’７−１−”ｉ、ＤＷＩ　、ＤＷ
２・・・第　１　図第　Ｚ　　図Ｔズ万フ χ　３　因第　４　図第　５　口第　６　図 χ　７　図ｉ、　＜　　８　　図第９図 ”Ｗ第１１１２１１

Claims

【特許請求の範囲】１、複数のデータ線群とワード線群、上記データ線とワ
ード線の交点に配置されたメモリ・セル群、上記データ
線をメモリの読み出し、書き必み動作に先立って、あら
かじめ所定の電圧に予備充電する手段を有する半導体記
憶装置において、上記ワード線信号の立ち下がシを検知
し、検知出力によυ上記データ線の予備充電手段を動作
させる回路を具備することを特徴とする半導体記憶装置
。２、前記ワード線信号立ち下がシ検知回路は、Ｍ記ワー
ド線とほぼ同一の時定数を有するし、前記ワード線と同
時に駆動されるダミー線の電圧の立ち下がシを検出する
ことを特徴とする請求３、前記ダミー線は、前記ワード
線と同一構造にするために、前記メモリ・セルと同一構
造の援似セルを設け、該擬似セルとメモリ・セルの上を
通過するように構成されていることを特徴とする特許請
求の範囲第２項記載の半導体記憶装置。４、前記ワード線信号立ち下がり検知回路は、選択した
メモリ・セルと差動によシ読み出すためのダミー・セル
を選択するダミー・ワード線を利用し、該ダミー・ワー
ド線の電圧の立ち下が夛を検出すること全特徴とする特
許請求の範囲第１項記載の半導体記憶装置。５、前記ワード線信号立ち下ｆ検出回路は、前記ダミー
線、もしくはダミーワード線の最も電圧が遅れて立ち下
る点に接続されることを＠徴とエ　　　する特許請求の
範囲第２項、第３項もしくは第４項に記載の半導体記憶
装置。、　　６．前記ダミー線、ダミーワード線、及びワード
線には、それぞれ放電用トランジスタが複数個分散して
設けられ、前記ワード線信号立ち下り検出回路は前記ダ
ミー線もしくはダミーワード線の前・起抜数個の放電用
トランジスタの接続個所の中点のうち少なくとも１個所
に接続されることを特徴とする特許請求の範囲第２項、
第３項、第４項もしくは第５項に記載の半導体記憶装置
。７、複数のデータ線群とワード線群、上記データ線とワ
ード線の交点に配置されたメモリ・セル線を有し、前記
メモリ・セルの信号が伝達された前記データ線の電圧を
検知・増幅する検知増幅手段を有する半導体装置におい
て、上記ワード線信号の立ち上りを検知し、検知出力に
よシ上記検知増幅手段を動作させる回路を具備すること
を特徴とする半導体記憶装置。８、前記ワード線信号立上シ検出回路は前記ワード線と
ほぼ同一の時定数を有し、前記ワード線と同時に駆動さ
れるダミー線の電圧の立ち上シを検出することを特徴と
する特許請求の範囲第７項記載の半導体記憶装置。９、前記ダミー線は前記ワード線と同一構造にするため
に前記メモリ・セルと同一構造の擬似セルを設け、該擬
似セルとメモリ・セルの上を通過するように構成されて
いることを特徴とする特許請求の範囲第８項記載の半導
体記憶装置。１０、前記ワード、原信号立ち上り検出回路は、選択し
たメモリ・セルと差動により読み出すためのダミー・セ
ルを選択するダミー・ワード線を利用し、該ダミー・ワ
ード線の電圧の立り上シを検出するととを特徴とする特
許請求の範囲第７項記載の半導体記憶装置。１１、前記ワード線信号立ち上、！ｌｌｌ侠出回路は前
記ダミー線もしくはダミー・ワード線の最も電圧の立ち
上りの遅れる点に接続されることを特徴とする特許請求
の範囲第８項、第９項もしくは第１０゛項に記載の半導
体記憶装置。