KR20030082353A - 반도체 메모리 - Google Patents

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KR20030082353A
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Abstract

본 발명의 리프레쉬 제어 회로는 리프레쉬 요구를 소정의 주기로 발생한다. 제1 버스트 제어 회로는 액세스 명령에 따라 소정수의 스트로브 신호를 출력한다. 액세스 명령에 의해 버스트 액세스 동작이 실행된다. 데이터 입출력 회로는 스트로브 신호에 동기하여 메모리 셀 어레이로 전송될 데이터를 연속하여 입력하거나, 메모리 셀 어레이로부터 제공되는 데이터를 연속하여 출력한다. 조정 회로는 리프레쉬 요구와 액세스 명령이 경합할 때에, 리프레쉬 동작 또는 버스트 액세스 동작 중 어느 하나를 먼저 실행할 것인지를 판정한다. 따라서, 리프레쉬 동작 및 버스트 액세스 동작은 중복되지 않고 순차적으로 실행될 수 있다. 그 결과, 판독 데이터는 고속으로 출력될 수 있고, 기록 데이터는 고속으로 입력될 수 있다. 즉, 데이터 전송 속도를 향상시킬 수 있다.

Description

반도체 메모리{SEMICONDUCTOR MEMORY}
본 발명은 커패시터를 각각 갖는 휘발성 메모리 셀들을 갖고, SRAM의 인터페이스를 갖는 반도체 메모리에 관한 것이다.
최근에, 휴대 전화 등의 모바일 기기는 서비스 기능이 고도화 되었고, 그 취급하는 데이터량은 증가되고 있다. 이에 따라, 모바일 기기에 탑재되는 워크 메모리(work memory)의 대용량화가 요구되고 있다.
종래에는 모바일 기기의 워크 메모리로서 시스템의 구성이 용이한 SRAM이 사용되었다. 그러나, SRAM은 1 비트 셀을 구성하는 소자수가 DRAM에 비하여 많기 때문에, 대용량화에는 불리하다. 이러한 이유때문에, DRAM의 대용량화 및 SRAM의 높은 사용성을 겸비한 의사 SRAM으로 칭하는 반도체 메모리가 개발되고 있다.
또한, 모바일 기기는 제3 세대 휴대 전화기 또는 모바일 단말기의 개발로 서비스 기능들이 고도화 할 것으로 예상된다. 모바일 기기의 기능의 고도화에 따라, 이러한 모바일 기기에 탑재된 워크 메모리는 대용량화 및 고속화가 요구된다.
종래의 의사 SRAM은 컬럼 어드레스를 연속하여 공급하고 판독하는 동작을 실행하는 페이지 모드(page mode)로 칭하는 기능을 갖고 있다. 이 페이지 모드의 판독 동작은 컬럼 어드레스들을 연속하여 공급함으로서 실행된다. 일반적으로, 어드레스들은 많은 비트수를 요구하고, 시스템의 메모리 이외에 기타 칩들을 제공하기 때문에, 스큐가 커지기 쉽다. 따라서, 액세스 사이클이 짧을수록, 그 액세스 사이클에 대한 어드레스 스큐의 비율은 커지기 쉽다. 어드레스 스큐가 커질수록, 타이밍 신호에 관한 어드레스들의 셋업 시간 및 유지 시간은 길게 설정되어야 한다. 따라서, 어드레스 스큐가 액세스 사이클의 단축을 방해하기 때문에, 데이터 전송 속도를 개선할 수 없는 문제가 있다.
본 발명의 목적은 DRAM의 고용량화 및 SRAM의 높은 사용성을 겸비한 반도체 메모리의 전송 속도를 향상시키는 것이다.
본 발명의 다른 목적은 반도체 메모리를 탑재하는 시스템이 반도체 메모리를 용이하게 제어할 수 있도록 시스템의 구성을 간소화하는 것이다.
본 발명의 반도체 메모리의 제1 특징에 따르면, 메모리 셀 어레이는 커패시터를 각각 갖는 휘발성 메모리 셀로 구성된다. 리프레쉬 제어 회로는 메모리 셀들을 리프레쉬하기 위한 레프레쉬 요청을 소정의 주기로 발생한다. 반도체 메모리는 액세스 명령을 받았을 때, 메모리 셀을 연속하여 동작시키는 버스트 액세스 동작을 실행한다. 제1 버스트 제어 회로는 이 액세스 명령에 대응하여 소정수의 스트로브 신호들을 출력한다. 데이터 입력/출력 회로는 스트로브 신호에 각각 동기하여 메모리 셀 어레이에 대하여 데이터를 연속적으로 입력/출력한다.
조정 회로는 리프레쉬 요구와 액세스 명령이 서로 경합할 때, 리프레쉬 동작이나 액세스 동작 중 어느 것을 먼저 실행할지를 판정한다. 예컨대, 액세스 명령에 우선순위가 제공되는 경우에, 리프레쉬 동작은 버스트 액세스 동작 후에 실행된다. 리프레쉬 요구에 우선순위가 제공되는 경우에, 버스트 액세스 동작은 리프레쉬 동작 후에 실행된다. 따라서, 리프레쉬 동작을 자동으로 실행하는 반도체 메모리에 있어서, 리프레쉬 동작 및 버스트 액세스 동작은 중복되지 않고 순차적으로 실행될 수 있다.
또한, 버스트 액세스 동작은 레프레쉬 동작을 자동으로 실행하는 반도체 메모리에서 리프레쉬 동작과 경합하지 않고 실행될 수 있기 때문에, 판독 데이터는 고속으로 출력될 수 있고, 기록 데이터는 고속으로 입력될 수 있다. 즉, 데이터 전송 속도를 향상시킬 수 있다.
본 발명의 반도체 메모리의 다른 특징에 따르면, 조정 회로는 버스트 액세스 동작 중에 리프레쉬 요구를 유지하는 리프레쉬 유지부를 갖는다. 따라서, 리프레쉬 동작 이전에 버스트 액세스 동작이 실행되면, 리프레쉬 요구가 소실되는 것을 방지할 수 있다.
본 발명의 반도체 메모리의 다른 특징에 따르면, 제2 버스트 제어 회로는 소정수의 스트로브 신호들이 출력되는 동안의 주기에 대응하여 버스트 신호를 출력한다. 리프레쉬 요구를 유지하는 리프레쉬 유지부는 리프레쉬 동작을 개시하는 리프레쉬 개시 신호를 버스트 신호의 출력 완료에 응답하여 출력한다. 따라서, 리프레쉬 동작 이전에 버스트 액세스 동작을 실행하면, 버스트 액세스 동작으로부터 리프레쉬 동작의 개시까지의 기간을 단축할 수 있다. 이것에 의해 다음 액세스 명령을 조기에 제공할 수 있고, 데이터 전송 속도를 향상시킬 수 있다.
본 발명의 반도체 메모리의 다른 특징에 따르면, 메모리 셀 어레이의 동작 후에, 리프레쉬 요구를 유지하는 리프레쉬 유지부는 데이터 입출력 회로로부터 전송되는 데이터 출력의 완료를 대기하지 않고 리프레쉬 동작을 개시하기 위한 리프레쉬 기동 신호를 출력한다. 리프레쉬 동작시, 반도체 메모리의 외부에 대하여 입출력되는 데이터는 없다. 따라서, 버스트 액세스 동작이 우선하여 실행되면, 버스트 동작 중에 리프레쉬 동작을 개시할 수 있다. 즉, 버스트 액세스 동작으로부터리프레쉬 동작의 개시까지의 기간을 더욱 단축할 수 있다. 그 결과, 다음 액세스 명령을 조기에 공급할 수 있기 때문에, 데이터 전송 속도를 더욱 향상시킬 수 있다.
본 발명의 반도체 메모리의 다른 특징에 따르면, 복수의 워드선은 소정수의 메모리 셀에 접속된다. 반도체 메모리는 액세스 명령에 따라 복수의 워드선을 순차적으로 선택하여 메모리 셀을 순차적으로 액세스하는 풀 버스트(full burst) 동작 기능을 갖는다. 풀 버스트 동작 중에 리프레쉬 요구를 유지하고 있는 리프레쉬 유지부는 리프레쉬 동작을 개시하기 위한 리프레쉬 기동 신호를 워드선의 선택/비선택을 전환하는 시간에 출력한다. 워드 라인 선택의 전환은 풀 버스트 동작에서 반드시 필요하고, 메모리 셀 어레이는 그 전환 중에 일시적으로 비활성된다. 워드선들을 전환하는 시간에 리프레쉬 동작을 실행시키는 경우에 외부 액세스를 방해하는 리프레쉬 동작의 영향을 최소화 할 수 있다. 이 결과, 풀 버스트 동작 중에 리프레쉬 동작을 삽입한 경우에도 데이터 전송 속도가 떨어지는 것을 방지할 수 있다.
본 발명의 반도체 메모리의 다른 특징에 따르면, 조정 회로는, 처음에 리프레쉬 동작을 실행할 때, 리프레쉬 동작 중에 액세스 명령을 유지하기 위한 액세스 유지부를 갖는다. 따라서, 버스트 액세스 동작 전에 리프레쉬 동작을 실행하면, 액세스 요구가 소실되는 것이 방지될 수 있다.
본 발명의 반도체 메모리의 다른 특징에 따르면, 어드레스 카운터는 액세스 명령에 대응하여 제공된 외부 어드레스를 수신하여, 그 외부 어드레스에 연속하여 내부 어드레스를 순차적으로 발생한다. 따라서, 외부 명령을 1회만 수신하는 것에의해 버스트 액세스 동작은 실행될 수 있고, 외부 어드레스의 스큐에 기인한 영향을 줄일 수 있다. 이것은 어드레스 스큐와 무관하게 동작 사이클을 단축시킬 수 있다. 그 결과, 데이터 전송 속도를 더욱 향상시킬 수 있다.
본 발명의 반도체 메모리의 다른 특징에 따르면, 메모리 셀 어레이는 데이터 레지스터로 데이터를 전송한 후에 비활성된다. 버스트 판독 동작 중에 메모리 셀 어레이의 고속 비활성은 리프레쉬 요구 또는 다음 액세스 요구에 응답하여 동작을 조기에 개시할 수 있다. 결과적으로, 데이터 전송 속도를 향상시킬 수 있다.
본 발명의 반도체 메모리의 다른 특징에 따르면, 버스트 제어 회로는 외부 클록 신호와 동기하여 스트로브 신호를 출력한다. 즉, 리프레쉬 동작이 자동으로 실행되는 클록 동기 반도체 메모리에서도, 데이터 전송 속도를 향상시킬 수 있다.
본 발명의 반도체 메모리의 다른 특징에 따르면, 데이터 출력 단자들이 무효인 것을 나타내는 대기 신호는 액세스 명령을 수신하고 판독 데이터를 출력하는 기간 동안에 대기 단자로부터 출력된다. 따라서, 반도체 메모리들을 장착한 시스템은 대기 신호에 따라 최적의 타이밍으로 반도체 메모리를 액세스할 수 있다. 예컨대, 시스템을 관리하는 CPU 등은 대기 신호를 출력하는 중에 다른 장치를 액세스할 수 있다. 그 결과, 시스템 버스들의 사용 효율을 향상시킬 수 있다.
본 발명의 반도체 메모리의 다른 특징에 따르면, 복수의 데이터 입출력 단자를 통하여 데이터가 입출력된다. 복수의 데이터 단자군은 소정의 데이터 입출력 단자들로 구성된다. 이 복수의 데이터 단자군에 대응하는 데이터 유효 단자에 제공된 데이터 유효 신호는 각 데이터 단자군에 전송되는 데이터가 유효인지 여부를 지시한다. 따라서, 데이터의 비트폭이 커지는 경우에도, 반도체 메모리를 포함하는 시스템은 데이터 기록 및 판독 동작을 효율적으로 실행할 수 있다.
본 발명의 반도체 메모리의 다른 특징에 따르면, 컬럼 스위치들은 메모리 셀들을 데이터 입출력 회로에 접속한다. 데이터 단자군에 대응하는 각각의 컬러 스위치군들은 소정수의 컬럼 스위치들로 구성된다. 데이터 유효 신호가 무효인 동안에, 제어 회로는 무효 데이터 유효 신호에 대응하는 컬럼 스위치군의 컬럼 스위치들을 턴오프한다. 기록 동작 중에, 컬럼 스위치들은 비교적 늦은 타이밍에서 동작한다. 따라서, 기록 데이터를 마스크하도록 컬럼 스위치들을 이용하면 기록 데이터의 마스크 제어는 용이하게 실행될 수 있다.
본 발명의 반도체 메모리의 다른 특징에 따르면, 모드 설정 제어 회로는, 소정의 논리값 신호들이 외부 입력 단자들로 여러번 연속하여 제공된 후에, 외부 입력 단자들 중 적어도 하나에 제공된 신호를, 동작 모드를 설정하는 설정 신호로서 수신한다. 통상적으로 발생하지 않는 어드레스 신호와 명령 신호들의 조합을 이용하여 동작 모드를 설정할 수 있기 때문에, 그 동작 모드를 설정하기 위한 전용 단자를 제공할 필요가 없다. 예컨대, 액세스 명령의 수신에서 판독 데이터의 출력을 개시할 때까지의 클록수인 레이턴시(latency)는 동작 모드로서 설정된다. 또한, 데이터를 연속적으로 입력 또는 출력하는 횟수인 버스트 길이도 동작 모드로 설정된다.
본 발명의 반도체 메모리의 다른 특징에 따르면, 제1 버스트 제어 회로는 메모리 셀 어레이를 연속하여 버스트 액세스하기 위한 액세스 명령에 대응하는 소정수의 스트로브 신호를 출력한다. 이 순간에, 제1 버스트 제어 회로의 레벨 검출 회로는 액세스 명령으로 제공되는 명령 신호 중 하나가 활성 레벨로 변화한 것을 검출한다. 명령 신호는, 예컨대 칩 인에이블 신호, 출력 인에이블 신호, 기록 인에이블 신호 등이다. 제1 버스트 제어 회로의 출력 제어 회로는 레벨 검출 회로의 검출로부터 소정 시간 측정한 후에 스트로브 신호들을 출력하기 시작한다. 데이터 입출력 회로는 스트로브 신호에 각각 동기하여 메모리 셀 어레이에 대하여 전송되는 데이터를 연속적으로 입출력한다.
판독 데이터의 출력 또는 기록 데이터의 출력은 소정의 명령 신호의 레벨 변화로부터 소정의 시간 후에 개시되기 때문에, 반도체 메모리를 탑재하는 시스템은 반도체 메모리를 용이하게 제어할 수 있다. 즉, 시스템 구성을 간소화 할 수 있다. 반도체 메모리는 명령 신호의 레벨 변화를 트리거로서 이용하여 데이터 입출력 동작을 개시한다. 따라서, 본 발명은 클록 동기 반도체 메모리 및 클록 비동기 반도체 메모리 모두에 적용될 수 있다.
본 발명의 반도체 메모리의 다른 특징에 따르면, 제1 버스트 제어 회로는 모드 레지스터에 설정된 값에 따라 소정의 시간을 측정한다.
본 발명의 다른 특징에 따르면, 이 소정의 시간은 전도 패턴의 접속 용도의 전압값에 따라 수정되며, 이러한 전도 패턴은 반도체 메모리의 제조 공정에 이용된 포토마스크의 패턴 형상에 따라 반도체 기판에 형성된다. 그 소정의 시간은 출하 반도체 메모리의 제품 명세서(동작 주파수 등)에 따라 설정될 수 있다. 이것은 동일한 제조 공정을 통하여 제조되고 동작 주파수에 충분한 마진이 있는 반도체 메모리를 동작 주파수에 따라 포토마스크를 교체하여 다른 제품으로서 출하되는 경우에 특히 이점이 있다.
본 발명의 반도체 메모리의 다른 특징에 따르면, 이 소정의 시간은 퓨즈의 프로그램에 따라 수정된다. 따라서, 예컨대, 프로브 테스트로 평가되는 바와 같이 최고의 동작주파수에 따라 퓨즈를 프로그램하는 것은 제조된 반도체 메모리의 실제 성능과 일치하는 소정의 시간을 설정할 수 있다. 이것은 동일한 포토마스크 및 제조 공정을 이용하여 제조된 반도체 메모리들을 그들의 동작 주파수에 따라 선적하기 위하여 다른 제품과 분류할 때 특히 이점이 있다.
도 1은 본 발명의 제1 실시예를 도시하는 블록도.
도 2는 도 1의 조정 회로의 상세를 도시하는 블록도.
도 3은 도 2의 조정 회로의 동작을 도시하는 타이밍도.
도 4는 도 2의 조정 회로의 별도의 동작을 도시하는 타이밍도.
도 5는 도 2의 조정 회로의 다른 별도의 동작을 도시하는 타이밍도.
도 6은 도 1의 버스트 제어 회로의 상세를 도시하는 블록도.
도 7은 도 6의 버스트 제어 회로의 동작을 도시하는 블록도.
도 8은 도 1의 모드 레지스터의 설정 방법을 도시하는 설명도.
도 9는 제1 실시예의 버스트 판독 동작을 도시하는 타이밍도.
도 10은 제1 실시예의 버스트 기록 동작을 도시하는 타이밍도.
도 11은 /ADV 신호의 기능을 도시하는 타이밍도.
도 12는 버스트 판독 동작시 /LB 신호 및 /UB 신호의 기능을 도시하는 타이밍도.
도 13은 버스트 기록 동작시 /LB 신호 및 /UB 신호의 기능을 도시하는 타이밍도.
도 14는 본 발명의 제2 실시예를 도시하는 블록도.
도 15는 제2 실시예의 버스트 판독 동작을 도시하는 타이밍도.
도 16은 본 발명의 제3 실시예를 도시하는 블록도.
도 17은 도 16의 버스트 제어 회로의 요부를 도시하는 블록도.
도 18은 도 16의 버스트 제어 회로의 별도의 요부를 도시하는 블록도.
도 19는 도 16의 모드 레지스터의 설정 방법을 도시하는 설명도.
도 20은 제3 실시예의 버스트 판독 동작을 도시하는 타이밍도.
도 21은 제3 실시예의 버스트 판독 동작을 도시하는 타이밍도.
도 22는 본 발명의 제4 실시예의 블록도.
도 23은 도 22의 버스트 제어 회로의 요부를 도시하는 블록도.
도 24는 도 22의 버스트 제어 회로의 별도의 요부를 도시하는 블록도.
도 25는 도 22의 모드 설정 제어 회로의 요부를 도시하는 블록도.
도 26은 제4 실시예의 버스트 판독 동작을 도시하는 타이밍도.
도 27은 제4 실시예의 버스트 기록 동작을 도시하는 타이밍도.
도 28은 본 발명의 제5 실시예를 도시하는 블록도.
도 29는 도 28의 모드 설정 제어 회로의 요부를 도시하는 블록도.
도 30은 모드 레지스터의 별도의 예를 도시하는 설명도.
이하, 본 발명의 실시 형태를 도면을 이용하여 설명한다.
도 1은 본 발명의 반도체 메모리의 제1 실시예를 도시한다. 도면에 실선으로 표시한 각각의 신호선은 복수의 비트로 구성된다. 도면의 좌측의 이중 원호는 외부 입력 단자들을 표시한다. 선두에 "/"이 붙은 신호는 부논리(negative logic)를 나타내는 반면, 말미에 "Z"이 붙은 신호는 정논리(positive logic)를 표시한다. 후술하는 설명에서는 단축하여 외부 클록 신호를 "CLK 신호"로 표시하고, "칩 인에이블 신호/CE"를 "/CE 신호"로 표시한다.
이 반도체 메모리는 DRAM 메모리 셀을 갖고, 또 SRAM 인터페이스를 갖는 의사 SRAM으로서 형성된다. 이 의사 SRAM은 리프레쉬 제어 회로(10), 조정 회로 (12), 명령 디코더(14), 버스트 제어 회로(16), 모드 설정 제어 회로(18), 버스트 어드레스 카운터(20), 타이밍 제어 회로(22), 어드레스 래치(24), 어드레스디코더(26), 메모리 셀 어레이(28), 판독/기록 증폭기(30), 버스트 전송 레지스터 (32), 데이터 출력 제어 회로(34) 및 데이터 입력 제어 회로(36)를 갖는다.
이 리프레쉬 제어 회로(10)는, 타이머를 내장하고 있고, 메모리 셀 어레이 (28)의 메모리 셀(MC)을 리프레쉬하기 위한 리프레쉬 요구 신호(REFZ)를 소정의 주기로 출력한다.
조정 회로(12)는 리프레쉬 요구 신호(REFZ) 또는 액세스 명령 중 어느것이 먼저 도달하는지를 판정하고, 먼저 도달하는 신호에 따라 제어 신호를 출력한다. 이 액세스 명령은 메모리 셀 어레이(28)를 연속적으로 액세스하고(버스트 액세스), 판독 동작 또는 기록 동작을 연속적으로 실행할 때 외부로부터 의사 SRAM으로 제공된다. 액세스 명령은 칩 인에이블 신호(/CE) 및 어드레스 상태 신호(/ADS) 모두가 로우 레벨을 나타낼 때에 인식된다. 버스트 액세스에서는 1회의 액세스 명령으로 복수의 데이터가 출력 또는 입력된다(버스트 액세스 동작).
리프레쉬 요구 신호(REFZ)가 먼저 도달되었다고 판정한 때에, 조정 회로(12)는 리프레쉬 기동 신호(REFS1) 및 액티브 신호(ACTZ)를 출력한다. 액세스 명령이 먼저 도달되었다고 판정한 때에, 조정 회로(12)는 액티브 신호(ACTZ)를 출력한다. 칩 인에이블 신호(/CE) 및 어드레스 상태 신호(/ADS)는 칩 인에이블 단자 및 어드레스 상태 단자를 통하여 각각 제공된다. 의사 SRAM은 어드레스 상태 신호(/ADS)가 로우 레벨을 나타낼 때 제공된 어드레스 신호(ADD)를 유효로 한다. 역으로, 의사 SRAM은 어드레스 상태 신호(/ADS)가 하이 레벨을 나타낼 때 제공된 어드레스 신호(ADD)를 무효로 한다. 의사 DRAM은 SRAM 인터페이스를 갖기 때문에, 어드레스신호 (ADD)의 로우 및 컬럼 어드레스는 동시에 제공된다.
명령 디코더(14)는, 어드레스 상태 신호(/ADS)가 로우 레벨일 때, 칩 인에이블 신호(/CE), 출력 인에이블 신호(/OE) 및 기록 인에이블 신호(/WE)(이러한 각각의 명령 신호는 "명령 신호 CMD"라고 칭함)를 디코딩하고, 디코딩 결과에 따른 제어 신호를 타이밍 제어 신호(22), 데이터 출력 제어 회로(34), 데이터 입력 제어 회로(36) 등에 출력한다. 이 출력 인에이블 신호(/OE) 및 기록 인에이블 신호(/WE)는 출력 인에이블 단자 및 기록 인에이블 단자 각각을 통하여 제공된다. 또한, 일반적으로 칩 인에이블 단자, 출력 인에이블 단자 및 기록 인에이블 단자도 각각 "명령 단자"로 칭한다.
버스트 제어 회로(16)는 외부 클록 신호(CLK), 칩 인에이블 신호(/CE), 버스트 어드레스 어드밴스 신호(/ADV) 및 모드 설정 제어 회로(18)로부터 제공된 레이턴시 신호(LTC)를 받아, 버스트 신호(BSTZ), 버스트 클록 신호(BCLK)(스트로브 신호), 타이밍 제어 회로(22)에 제공된 타이밍 신호 및 대기 신호(WAIT)를 출력한다. 외부 클록 신호(CLK) 및 버스트 어드레스 어드밴스 신호(/ADV)는 외부 클록 단자 및 버스트 어드레스 어드밴스 단자를 통해 각각 공급된다. 대기 신호(WAIT)는, 대기 단자를 통해 의사 SRAM의 외부로 출력된다. 버스트 제어 회로(16)는 버스트 클록 신호(BCLK)를 출력하는 제1 버스트 제어 회로 및 버스트 신호(BSTZ)를 출력하는 제2 버스트 제어 회로로서 동작한다.
모드 설정 제어 회로(18)는 칩 인에이블 신호(/CE), 출력 인에이블 신호(/OE), 기록 인에이블 신호(/WE), 상부 바이트 신호(/UB)(제1 데이터 유효 신호), 하부 바이트 신호(/LB)(제2 데이터 유효 신호) 및 어드레스 신호(ADD)를 받아, 레이턴시 신호(LTC) 및 버스트 길이 신호(BL)를 출력한다. /UB 신호 및 /LB 신호는 상부 바이트 단자(제1 데이터 유효 단자) 및 하부 바이트 단자(제2 데이터 유효 단자)를 통해 각각 공급된다. /UB 신호 및 /LB 신호는 판독 데이터 및 기록 데이터의 일부를 마스크하기 위한 신호이다.
모드 설정 제어 회로(18)는 의사 SRAM의 동작 모드를 설정하기 위한 회로로, 외부에서 설정 가능한 모드 레지스터를 갖고 있다. 동작 모드로서 레이턴시(LTC) 및 버스트 길이(BL)가 설정 가능하다. 이 설정된 레이턴시(LTC) 및 버스트 길이(BL)는 레이턴시 신호(LTC) 및 버스트 길이 신호(BL)로서 각각 출력된다. 레이턴시(LTC)는 액세스 명령(판독 명령)가 공급되고 나서 최초의 데이터가 출력될 때까지의 클록수이다. 버스트 길이(BL)는 하나의 액세스 명령에 대응하는 데이터의 출력 횟수 또는 데이터의 입력 횟수이다.
버스트 어드레스 카운터(20)는 타이밍 제어 회로(22)로부터 타이밍 신호에 동기하여, 어드레스 신호(ADD)에 연속하는 내부 어드레스 신호(IADD)를 발생한다. 버스트 어드레스 카운터(20)는 버스트 길이 신호(BL)가 나타내는 버스트 길이보다 하나 적은 횟수만 내부 어드레스 신호(IADD)를 발생한다. 또한, 버스트 어드레스 카운터(20)는 버스트 어드레스 어드밴스 신호(/ADV)의 하이 레벨을 받고 있는 동안, 카운트업 동작을 정지한다. 이 어드레스 신호(ADD)는 어드레스 단자를 통해 공급된다.
타이밍 제어 회로(22)는, 조정 회로(12), 명령 디코더(14) 및 버스트 제어회로(16) 등으로부터의 제어 신호를 받아, 버스트 어드레스 카운터(20), 어드레스 래치(24), 어드레스 디코더(26) 및 판독/기록 증폭기(30) 등의 동작을 제어하는 타이밍 신호를 출력한다.
어드레스 래치(24)는 어드레스 신호(ADD)를 어드레스 래치 신호(ELAT)에 동기하여 래치하고, 또 내부 어드레스 신호(IADD)를 어드레스 래치 신호(ILAT)에 동기하여 래치하여, 이 래치된 신호를 어드레스 디코더(26)에 출력한다.
어드레스 디코더(26)는 어드레스 래치(24)가 래치한 어드레스 신호를 디코딩하여, 메모리 셀 어레이(28) 내의 메모리 셀(MC)을 선택하기 위한 신호를 출력한다. 구체적으로는, 어드레스 디코더(26)는 어드레스 신호에 따라서 후술하는 워드 라인(WL)을 선택하기 위한 워드 라인 신호 및 후술하는 칼럼 스위치(SW)를 온으로 하기 위한 칼럼 라인 신호를 출력한다.
메모리 셀 어레이(28)는 매트릭스형으로 배치된 복수의 휘발성 메모리 셀(MC)과, 메모리 셀(MC)에 접속된 복수의 워드 라인(WL) 및 복수의 비트선(BL)과, 비트선(BL)에 접속된 복수의 감지 증폭기(SA)와, 비트선(BL)을 각각 판독/기록 증폭기(30)에 접속하는 복수의 칼럼 스위치(SW)를 갖고 있다. 메모리 셀(MC)은 일반 DRAM의 메모리 셀과 동일하며, 데이터를 전하로서 유지하기 위한 커패시터와, 이 커패시터와 비트선(BL) 사이에 배치된 전송 트랜지스터를 갖고 있다. 각각의 전송 트랜지스터의 게이트는 관련된 워드 라인(WL)에 접속된다.
칼럼 스위치(SW)는 /UB 신호에 대응하는 제1 칼럼 스위치군과, /LB 신호에 대응하는 제2 칼럼 스위치군으로 분류된다. 버스트 기록 동작시에, 제1 칼럼 스위치군은 /UB 신호가 로우 레벨일 때만 어드레스 신호에 응답하여 온으로 된다. 버스트 기록 동작시에, 제2 칼럼 스위치군은 /LB 신호가 로우 레벨일 때만 어드레스 신호에 응답하여 온으로 된다. 즉, 기록 데이터는 칼럼 스위치(SW)를 제어함으로써 마스크된다.
실제로는 타이밍 제어 회로(22)가 /UB, /LB 신호에 응답하여 어드레스 디코더를 동작시켜, 칼럼 선택 신호(CL)를 출력함으로써, 제1 및 제2 칼럼 스위치군의 동작을 제어한다. 기록 데이터의 마스크 제어는 데이터 입출력 단자(DQ)에서 수신한 기록 데이터가 칼럼 스위치(SW)에 전달될 때까지 실행될 수 있다. 이 때문에, 기록 데이터의 마스크 제어는 용이하게 실시될 수 있다.
판독/기록 증폭기(30)는 메모리 셀 어레이(28)로부터 제공된 병렬의 판독 데이터를 판독 증폭기 인에이블 신호(RAEN)에 동기하여 데이터 버스(DB)에 출력한다. 또, 판독/기록 증폭기(30)는 버스트 전송 레지스터(32)로부터 제공된 병렬의 기록 데이터를 기록 증폭기 인에이블 신호(WAEN)에 동기하여 메모리 셀 어레이(28)로 출력한다.
버스트 전송 레지스터(32)는 데이터를 유지하는 복수의 데이터 레지스터(DT0, DT1 등)를 갖고 있다. 버스트 전송 레지스터(32)는 판독/기록 증폭기(30)로부터의 병렬의 판독 데이터를 직렬 데이터로 변환하고, 버스트 클록 신호(BCLK)에 동기하여 공통 데이터 버스(CDB)로 출력한다. 또, 버스트 전송 레지스터(32)는 공통 데이터 버스(CDB)로부터의 직렬의 기록 데이터를 병렬 데이터로 변환하여, 이 병렬 데이터를 버스트 클록 신호(BCLK)에 동기하여 판독/기록증폭기(30)로 출력한다.
데이터 출력 제어 회로(34)는 판독 동작시에 활성화되어, 데이터 버스(DB) 상의 판독 데이터를 출력 버퍼를 통해 데이터 입출력 단자(DQ)로 출력한다. 데이터 입출력 단자(DQ)는 16비트로 구성되어 있다. 데이터 출력 제어 회로(34)는 상부 바이트 신호(/UB)가 로우 레벨일 때, 16비트의 판독 데이터 중 상위의 8비트를 출력하고, 또 하부 바이트 신호(/LB)가 로우 레벨일 때, 16비트의 판독 데이터 중 하위의 8비트를 출력한다. 데이터 입출력 단자(DQ)는 /UB 신호에 대응하는 8비트의 제1 데이터 단자군(UDQ)과, /LB 신호에 대응하는 8비트의 제2 데이터 단자군(LDQ)으로 구성되어 있다.
데이터 입력 제어 회로(36)는 기록 동작시에 활성화되어, 데이터 입출력 단자(DQ)를 통해 기록 데이터를 수신하여, 이 수신 데이터를 공통 데이터 버스(CDB)로 출력한다. 버스트 전송 레지스터(32), 데이터 출력 제어 회로(34) 및 데이터 입력 제어 회로(36)는 복수의 데이터를 연속적으로 입력 또는 출력하는 데이터 입출력 회로로서 동작한다.
도 2는 도 1에 도시된 조정 회로(12)를 상세히 나타내고 있다.
조정 회로(12)는 리프레시 판정부(12a), 리프레시 유지부(12b), 명령 발생부(12c) 및 액세스 유지부(12d)를 갖고 있다.
리프레시 판정부(12a)는 RS 플립플롭을 갖고 있으며, 액티브 신호(ACTZ)가 로우 레벨 기간에 동작하고, 리프레시 요구 신호(REFZ) 또는 액세스 신호(ACSZ) 중 어느 것이 먼저 도달하는지를 판정한다. 액세스 신호(ACSZ)는 /CE 신호와 /ADS 신호의 OR 논리(부논리)를 나타내는 신호이다. 즉, /CE 신호 또는 /ADS 신호가 로우 레벨로 변할 때, 액세스 명령의 공급이 검출되고, ACSZ 신호가 출력된다. 리프레시 판정부(12a)는 REFZ 신호가 먼저 도달한 것으로 판정한 경우, 리프레시 인에이블 신호(REFENZ)를 하이 레벨로 변화시키고, ACSZ 신호가 먼저 도달한 것으로 판정한 경우, 리프레시 인에이블 신호(REFENZ)를 로우 레벨로 유지한다.
리프레시 유지부(12b)는 리프레시 인에이블 신호(REFENZ)가 로우 레벨 또는 버스트 신호(BSTZ)가 하이 레벨일 때, 리프레시 요구 신호(REFZ)를 유지한다. 이 유지된 리프레시 요구 신호(REFZ)는 버스트 신호(BSTZ)의 하강 에지에 동기하여 리프레시 기동 신호(REFS1, REFS2)로서 출력된다. 또, 리프레시 유지부(12b)는 리프레시 인에이블 신호(REFENZ)가 하이 레벨, 또 버스트 신호(BSTZ)가 로우 레벨일 때, 리프레시 요구 신호(REFZ)에 응답하여 리프레시 기동 신호(REFS1, REFS2)를 출력한다. 또, 리프레시 유지부(12b)는 리프레시 동작의 완료시에 출력되는 리프레시 정지 신호(RSTPZ)에 동기하여 리프레시 기동 신호(REFS1)의 출력을 정지한다.
버스트 신호(BSTZ)는 버스트 액세스 동작 중(버스트 판독 또는 버스트 기록중)에 출력되는 신호이다. 즉, 본 발명에서는, 버스트 동작 중에 리프레시 요구는 소실되지 않고 유지되어, 이 유지된 리프레시 요구에 대응하는 리프레시 동작은 메모리 셀 어레이(28)의 버스트 동작후(의사 SRAM의 버스트 동작 완료전)에 실행된다. 이 때문에, 버스트 동작으로부터 리프레시 동작을 시작할 때까지의 기간을 짧게 할 수 있어, 데이터 전송 속도를 향상할 수 있다.
명령 발생부(12c)는 리프레시 기동 신호(REFS2) 또는 액세스 기동신호(ACSS)에 응답하여 액티브 신호(ACTZ)를 출력한다. 액티브 신호(ACTZ)의 출력에 의해, 버스트 액세스 동작 또는 리프레시 동작이 실행된다.
액세스 유지부(12d)는 액티브 신호(ACTZ)가 로우 레벨일 때, 액세스 신호(ACSZ)에 응답하여 액세스 기동 신호(ACSS)를 출력한다. 액세스 유지부(12d)는 액티브 신호(ACTZ)가 하이 레벨일 때에 액세스 신호(ACSZ)를 수신한 경우, 액세스 신호(ACSZ)를 소실되지 않고 유지하여, 이 유지한 신호(ACSZ)를 액티브 신호(ACTZ)의 하강 에지에 동기하여 액세스 기동 신호(ACSS)로서 출력한다. 일반적으로, 버스트 액세스 동작시에, 메모리 셀 어레이(28)의 동작 중에 새로운 액세스 명령에 의한 메모리 셀 어레이(28)의 액세스 요구가 공급되는 일은 없다. 이 때문에, 액세스 신호(ACSZ)의 유지는 리프레시 동작에 따라 액티브 신호(ACTZ)가 출력되고 있을 때에 실행된다.
도 3은 도 2에 도시한 조정 회로(12)의 동작을 나타낸다. 도 3은 액세스 명령을 수신한 직후에 리프레시 요구가 발생하는 경우를 나타낸다. 즉, 리프레시 동작은 버스트 판독 동작 후에 실행된다. 이러한 예에서, 판독 레이턴시는 "4"로 설정되고, 버스트 길이는 "4"로 설정되고 있다.
우선, 0번째의 CLK 신호의 상승 에지에 동기하여, 어드레스 신호(ADD)(A0), /ADS 신호, /CE 신호, /OE 신호가 공급된다(도 3(a)). 즉, 판독 명령이 공급된다. 조정 회로(12)는 /ADS 신호 및 /CE 신호에 응답하여 액세스 신호(ACSZ)를 출력한다(도 3(b)).
액세스 신호(ACSZ)가 출력된 후, 리프레시 요구 신호(REFZ)가 출력된다(도3(c)). 리프레시 판정부(12a)는 ACSZ 신호가 먼저 도달하는 것을 판정하여, 리프레시 인에이블 신호(REFENZ)를 로우 레벨로 유지한다. 리프레시 유지부(12b)는 로우 레벨의 REFENZ 신호를 받아, 도면에 파선으로 나타낸 바와 같이, 리프레시 동작이 시작될 때까지 리프레시 요구 신호(REFZ)를 유지한다(도 3(d)).
액세스 유지부(12d)는 ACSZ 신호를 받아 액세스 기동 신호(ACSS)를 출력한다. 명령 발생부(12c)는 ACSS 신호를 받아, 액티브 신호(ACTZ)를 출력한다(도 3(e)). ACTZ 신호의 하이 레벨로 변화에 의해, 메모리 셀 어레이(28)의 상태는 스탠바이 상태(STBY)에서 액티브 상태(ACTV)로 변화된다.
도 1에 도시한 버스트 제어 회로(16)는 액세스 명령을 받아, 버스트 신호(BSTZ) 및 대기 신호(WAIT)를 출력한다(도 3의 (f), (g)). 의사 SRAM을 탑재하는 시스템은 대기 신호(WAIT)를 받아 의사 SRAM에서 판독 데이터가 출력되지 않는 것을 검출하여, 예컨대 다른 디바이스를 액세스할 수 있다. 이 때문에, 시스템 버스의 사용 효율은 향상된다.
이 후, 버스트 판독 동작이 시작되어, 데이터 버스(DB)에 최초의 판독 데이터(D0, D1)가 출력된다(도 3(h)). 이 후, 메모리 셀 어레이(28)의 판독 동작이 완료되어, 판독 데이터(D2, D3)가 출력된다. 버스트 제어 회로(16)에 의해 버스트 신호(BSTZ)는 로우 레벨로 변화된다(도 3(i)).
메모리 셀 어레이(28)는 판독 데이터(D2, D3)의 출력후, 비활성화된다. 조정 회로(12)의 리프레시 유지부(12b)는 버스트 신호(BSTZ)의 하강 에지에 동기하여 리프레시 동작을 시작하기 위한 리프레시 기동 신호(REFS1 , REFS2)를 출력한다(도3(j)). 이와 같이, 리프레시 기동 신호(REFS1, REFS2)는 메모리 셀 어레이(28)의 동작후, 버스트 전송 레지스터(32)로부터의 판독 데이터(D2, D3)의 출력 완료를 기다리지 않고 출력된다. 데이터 버스(DB)를 사용하지 않는 리프레시 동작이 판독 데이터의 출력 완료전에 개시함으로써, 데이터 버스(DB)의 사용 효율을 향상할 수 있다. 구체적으로는 다음 액세스 명령을 빠른 타이밍으로 수신 가능하게 된다.
액티브 신호(ACTZ)는 리프레시 기동 신호(REFS2)에 응답하여, 다시 하이 레벨로 변화되어, 리프레시 동작이 실행된다(도 3(k)). 즉, 메모리 셀 어레이(28)의 상태는 판독 데이터(D2, D3)가 데이터 입출력 단자(DQ)로 전송되고 있는 동안에 리프레시 상태(REF)로 변화된다.
리프레시 동작의 완료에 동기하여 리프레시 정지 신호(RSTPZ)가 출력되어, 리프레시 기동 신호(REFS1) 및 액티브 신호(ACTZ)가 각각 로우 레벨로 변화된다(도 3의 (l), (m)). 그리고, 메모리 셀 어레이(28)의 상태는 스탠바이 상태(STBY)로 변화된다. 이 후, /CE 신호 및 /OE 신호가 하이 레벨로 되어, 버스트 판독 동작이 완료된다(도 3(n)).
도 4는 조정 회로(12)의 다른 동작을 도시하는 타이밍도이다. 도 3과 동일한 동작에 대해서는 상세한 설명을 생략한다. 도 4는 액세스 명령을 수신하기 직전에 리프레시 요구가 발생하는 경우를 나타내고 있다. 즉, 리프레시 동작은 버스트 판독 동작에 우선하여 실행된다. 이러한 예로서, 판독 레이턴시는 "4"로 설정되고, 버스트 길이는 "4"로 설정된다.
우선, 리프레시 요구 신호(REFZ)가 출력된다(도 4(a)). 리프레시판정부(12a)는 리프레시 요구 신호(REFZ)가 먼저 도달하는 것을 판정하여, 리프레시 인에이블 신호(REFENZ)가 하이 레벨로 변화된다(도 4(b)). 이 때, 메모리 셀 어레이(28)는 스탠바이 상태(STBY)이기 때문에, 버스트 신호(BSTZ)는 출력되지 않는다. 이 때문에, 리프레시 유지부(12b)는 REFENZ 신호를 받아, 리프레시 기동 신호(REFS1, REFS2)를 출력한다(도 4(c)).
이 후, 0번째의 CLK 신호의 상승 에지에 동기하여, 어드레스 신호(ADD)(AO), /ADS 신호, /CE 신호, /OE 신호가 공급되어, 액세스(ACSZ)가 하이 레벨로 변화된다(도 4(d)). 명령 발생부(12c)는 리프레시 기동 신호(REFS2)에 응답하여 액티브 신호(ACTZ)를 출력한다(도 4(e)). 그리고, 리프레시 동작이 실행된다. 대기 신호(WAIT)는 리프레시 중 및 액티브 기간의 최초에 하이 레벨로 변화된다(도 4(f)). 대기 신호(WAIT)의 상세한 것은 후술하는 도 6에서 설명한다.
액세스 유지부(12d)는 하이 레벨의 ACTZ 신호를 받아, ACSZ 신호를 유지한다(도 4(g)). 액세스 유지부(12d)는 리프레시 동작의 완료에 따른 ACTZ 신호의 하강 에지에 동기하여, ACTZ 신호를 출력한다(도 4(h)). ACTZ 신호의 하이 레벨로의 변화에 의해, 메모리 셀 어레이(28)의 상태는 스탠바이 상태(STBY)를 거치는 일없이, 리프레시 상태(REF)에서 액티브 상태(ACTV)로 직접 변화된다. 이 때문에, 버스트 판독 동작을 빠르게 개시할 수 있다.
이 후, 도 3과 같이 버스트 판독 동작이 실행되어, 판독 데이터(D0-D4)가 출력된다(도 4(i)).
도 5는 조정 회로(12)의 다른 동작을 도시하는 타이밍도이다. 도 3과 동일한동작에 대해서는 상세한 설명을 생략한다. 도 5는 동작 모드로서 풀 버스트 모드가 설정되어 있을 때에, 액세스 명령을 수신한 직후에 리프레시 요구가 발생하는 경우를 나타내고 있다. 풀 버스트 모드(풀 버스트 기능)란, 1회의 액세스 명령에 응답하여, /CE 신호가 로우 레벨인 동안, 데이터가 연속해서 출력(또는 입력)되는 동작 모드이다.
풀 버스트 모드에서는, 도 1에 도시한 버스트 어드레스 카운터는 /CE 신호가 로우 레벨인 기간 동안, 내부 어드레스 신호(IADD)를 순차적으로 발생한다. 보다 상세하게는, 선택하고 있는 워드 라인(WL)에 대응하는 내부 어드레스 신호(IADD)가 순차적으로 발생된 후, 인접하는 워드 라인(WL)에 대응하는 내부 어드레스 신호(IADD)가 순차적으로 발생된다. 즉, 풀 버스트 동작 중에, 워드 라인(WL)의 선택 전환이 실시된다.
도면에 있어서, 판독 데이터(Dn-3, Dn-2, Dn-1, Dn)에 대응하는 워드 라인(WL)과, 판독 데이터(D0, D1, D2, D3)에 대응하는 워드 라인(WL)은 상이하다. 즉, 8번째의 클록 기간에 워드 라인(WL)의 선택 전환이 실시된다. 그리고, 워드 라인(WL)의 전환시에 리프레시 동작이 실행된다. 도면 중의 부호 (a)-(m)의 동작은 도 3과 동일하기 때문에, 설명을 생략한다.
워드 라인(WL)의 전환 동작에 따라 판독 데이터를 출력할 수 없는 기간은 대기 신호(WAIT)가 출력된다(도 5(n)).
워드 라인(WL)을 전환하기 위해서, 도 1에 도시한 조정 회로(12) 및 버스트 제어 회로(16)는 한번 비활성화된 버스트 신호(BSTZ) 및 액티브 신호(ACTZ)를 다시활성화한다(도 5(o)). 그리고, 새롭게 선택된 워드 라인(WL)에 접속된 메모리 셀(MC)의 버스트 판독 동작이 실행된다.
도 6은 도 1에 도시한 버스트 제어 회로(16)를 상세히 나타내고 있다.
버스트 제어 회로(16)는 7비트의 시프트 레지스터(16a), 버스트 길이(BL)에 따른 횟수만큼 버스트 클록 신호(BCLK)를 출력하는 조합 회로(16b), 버스트 클록 신호(BCLK)를 출력할 때까지의 동안에 대기 신호(WAIT1)를 출력하는 플립플롭 회로(16c) 및 대기 제어 회로(16d)를 갖고 있다. 도 6의 "DLY" 및 "PLS"은 각각 지연 회로 및 펄스 발생 회로를 나타내고 있다.
대기 제어 회로(16d)는 버스트 액세스 동작 중에 데이터 입출력 단자(DQ)에 데이터가 입출력되지 않을 때에, 대기 신호(WAIT2)를 출력한다. 예컨대, 대기 신호(WAIT2)는 풀 버스트 동작 중에 워드 라인의 선택을 전환할 때에 출력된다. 대기 단자에 출력되는 대기 신호(WAIT)는 대기 신호(WAIT1 , WAIT2)의 OR 논리이다.
도 7은 도 6에 도시한 버스트 제어 회로(16)의 동작을 나타내고 있다. 이 예에서는, 도 1에 도시한 모드 설정 제어 회로(18)의 모드 레지스터에, 레이턴시="4"가 설정되어 있는 경우에 관해서 설명한다. 이 때, 도 6에 도시한 LTC 신호를 받는 NAND 게이트 중 카운트 신호(BCNT3)를 받는 NAND 게이트만이 반전 회로로서 동작하고, 다른 NAND 게이트는 하이 레벨을 출력하고 있다.
우선, 액세스 명령이 공급되어(이 예에서는 /OE 신호가 로우 레벨이기 때문에 판독 명령), 도 1에 도시한 버스트 제어 회로(16)는 버스트 신호(BSTZ)를 하이 레벨로 변화시킨다(도 7(a)). 하이 레벨의 버스트 신호(BSTZ)에 의해, 시프트 레지스터(16a)의 리셋이 해제된다. 시프트 레지스터(16a)는 외부 클록 신호(CLK)에 동기하여, 카운트 신호(BCNT1-4)를 순차 하이 레벨로 변화시킨다(도 7(b)).
카운트 신호(BCNT1)의 상승 에지에 동기하여 플립플롭 회로(16c)가 셋트되어, 대기 신호(WAIT1)가 하이 레벨로 변화된다(도 7(c)).
인에이블 신호(BCNTEN)는 카운트 신호(BCNT3)의 상승 에지에 동기하여 하이 레벨로 변화된다(도 7(d)). 플립플롭 회로(16c)는 하이 레벨의 인에이블 신호(BCNTEN)에 의해 리셋되어, 대기 신호(WAIT1)는 로우 레벨로 변화된다(도 7(e)).
하이 레벨의 인에이블 신호(BCNTEN)에 의해, 외부 클록 신호(CLK)에 동기하여 버스트 클록 신호(BCLK)가 출력된다(도 7(f)). 버스트 클록 신호(BCLK)(스트로브 신호)는 모드 레지스터에 설정되어 있는 버스트 길이(BL)에 대응하는 횟수만큼 출력된다. 그리고, 버스트 클록 신호(BCLK)에 동기하여 판독 데이터가 데이터 입출력 단자(DQ)에 출력된다.
버스트 제어 회로(16)는 6번째의 외부 클록 신호(CLK)에 동기하여 버스트 신호(BSTZ)를 로우 레벨이 되게 한다(도 7(g)). 즉, 버스트 신호(BSTZ)는 버스트 클록 신호(BCLK)가 출력되는 기간에 대응하여 출력된다. 로우 레벨의 버스트 신호(BSTZ)에 의해 시프트 레지스터(16)는 리셋되어, 카운트 신호(BCNT1-4)는 로우 레벨로 변화된다(도 7(h)).
카운트 신호(BCNT3)의 로우 레벨에 의해, 인에이블 신호(BCNTEN)는 로우 레벨로 되고, 버스트 클록 신호(BCLK)의 출력은 정지한다(도 7(i)). 이 결과, 모드레지스터에 설정되어 있는 레이턴시(LTC)에 대응하여 판독 데이터의 출력이 시작되어, 버스트 길이(BL)에 대응하는 횟수만큼 판독 데이터가 출력된다(도 7(j)).
도 8은 도 1에 도시한 모드 설정 제어 회로(18) 내의 모드 레지스터의 설정 방법을 나타내고 있다.
모드 레지스터는 소정의 명령(CMD)(CMD1, CMD2, CMD3, CMD4) 및 소정의 어드레스(ADD)(CODE1, CODE2, CODE3, CODE4)가 4회 연속하여 공급된 후, 어드레스 단자에 소정의 코드(CODE5, CODE6)가 공급됨으로써 설정된다. 코드(CODE5)에 따라서 버스트 길이(BL)가 설정되고, 코드(CODE6)에 따라서 레이턴시 (LTC)가 설정된다. 즉, 모드 레지스터는 코드(CODE5, CODE6)를 동작 모드를 설정하는 설정 신호로서 수신한다. 예컨대, 동작 모드는 코드(CODE5)가 16진의 "0"일 때, 8워드 버스트 모드로 설정되고, 코드(CODE5)가 16진의 "3"일 때, 풀 버스트 모드로 설정된다.
도 9는 전술한 의사 SRAM에서의 풀 버스트 모드시의 판독 동작을 나타내고 있다.
우선, 0번째의 CLK 신호의 상승 에지에 동기하여, 어드레스 신호(ADD)(An), /ADS 신호, /CE 신호, /OE 신호가 공급된다(도 9(a)). 도 1에 도시한 타이밍 제어 회로(22)는 외부로부터 제공된 어드레스 신호(ADD)를 래치하는 어드레스 래치 신호(ELAT)를 출력한다(도 9(b)). 어드레스 래치(24)는 어드레스 래치 신호(ELAT)에 동기하여 어드레스 신호(ADD)(An)를 래치한다(도 9(c)).
다음에, 타이밍 제어 회로(22)는 판독 증폭기 인에이블 신호(RAEN)를 출력한다(도 9(d)). 판독 증폭기 인에이블 신호(RAEN)에 의해 판독/기록 증폭기(30)가 동작하여, 데이터 버스(DB0, DB1)에 병렬 판독 데이터(D0, D1)가 출력된다(도 9(e)). 이 병렬 판독 데이터(D0, D1)는 버스트 클록 신호(BCLK)에 동기하여 버스트 전송 레지스터(32)의 데이터 레지스터에 의해 직렬로 변환되어, 공통 데이터 버스(CDB)에 순차 출력된다. 그리고, 판독 데이터(D0, D1)는 클록 신호(CLK)에 동기하여 데이터 입출력 단자(DQ)에서 출력된다(도 9(f)).
다음에, 타이밍 제어 회로(22)는 어드레스 래치 신호(ILAT)를 출력한다(도 9(g)). 어드레스 래치(24)는 어드레스 래치 신호(ILAT)에 동기하여 내부 어드레스 신호(IADD)(An+1)를 래치한다(도 9(h)). 그리고, 전술한 바와 같이, 내부 어드레스 신호(IADD)에 대응하는 판독 데이터(D2, D3)가 출력된다(도 9(i)).
이 후, 타이밍 제어 회로(22)는 어드레스 래치 신호(ILAT)를 순차 출력하고(도 9(j)), 버스트 어드레스 카운터(20)에 의해 발생된 내부 어드레스 신호(IADD)에 따라서, 판독 데이터가 순차 출력된다(도 9 (k)).
도 10은 전술한 의사 SRAM에서 풀 버스트 모드시의 기록 동작을 나타내고 있다.
우선, 0번째의 CLK 신호의 상승 에지에 동기하여, 어드레스 신호(ADD)(An), /ADS 신호, /CE신호, /WE 신호가 공급된다(도 10(a)). 도 1에 도시한 타이밍 제어 회로(22)는 외부로부터 제공된 어드레스 신호(ADD)를 래치하는 어드레스 래치 신호(ELAT)를 출력한다(도 10(b)). 이 어드레스 래치(24)는 어드레스 래치 신호(ELAT)에 동기하여 어드레스 신호(ADD)(An)를 래치한다(도 10(c)) .
기록 동작에 있어서, 액세스 명령을 수신하는 CLK 신호의 상승 에지에 동기하여 기록 데이터가 순차 공급된다(도 10(d)). 버스트 전송 레지스터(32)의 데이터 레지스터는 공통 데이터 버스(CDB) 상의 기록 데이터를, 버스트 클록 신호(BCLK)에 동기하여 순차 유지하고, 이 유지한 데이터를 데이터 버스(DB0, DB1)에 각각 전송한다. 즉, 공통 데이터 버스(CDB) 상의 직렬 기록 데이터는 병렬 기록 데이터로 변환된다(도 10(e)).
판독/기록 증폭기(30)는 데이터 버스(DB0, DB1)에서 제공된 기록 데이터를 기록 증폭기 인에이블 신호(WAEN)에 동기하여 메모리 셀 어레이(28)에 기록한다(도 10(f)).
이 후, 도 9와 같이, 내부 어드레스 신호(IADD)는 어드레스 래치 신호(ILAT)에 동기하여 래치된다(도 10(g)). 그리고, 기록 데이터(D3, D4, D5 …)는 내부 어드레스 신호(IADD)에 대응하는 메모리 셀(MC)에 순차 기록된다(도 10(h)).
도 11은 버스트 어드레스 어드밴스 신호(/ADV)의 기능을 나타내고 있다.
/ADV 신호는 버스트 액세스 동작을 일시 정지하여, 판독 데이터의 출력을 유지하기 위해서 공급된다. 예컨대, 4번째의 클록 신호(CLK)의 상승 에지에 동기하여 하이 레벨의 /ADV 신호가 공급되면, 버스트 액세스 동작이 일시 정지되고, 다음의 클록 사이클에 동기하여 출력되는 판독 데이터(D1)는 4번째의 클록 사이클뿐만 아니라, 5번째의 클록 사이클에서도 유지된다. 즉, /ADV 신호의 공급에 의해, 의사 SRAM의 내부 동작은 1 클록 사이클 후에 전환된다.
도 12는, 버스트 판독 동작시에 하부 바이트 신호(/LB) 및 상부 바이트 신호(/UB)의 기능을 나타낸다. 도면의 이해를 돕기 위해서, 공통 데이터 버스(CDB)를 /LB 신호에 대응하는 LCDB와, /UB에 대응하는 UCDB로 나누어 기재하고 있다.
/LB 신호는 데이터의 하위 8비트를 유효하게 하기 위해서 공급되는 신호이다. /UB 신호는, 데이터의 상위 8비트를 유효하게 하기 위해서 공급되는 신호이다. 이 실시형태에서, 판독 동작시, 클록 신호(CLK)의 상승 에지에 동기하여 하이 레벨의 /LB 신호(또는 /UB 신호)가 공급되면, 다음의 클록 사이클에 동기하여 출력되는 판독 데이터의 출력이 금지된다. 즉, 도 1에 도시한 데이터 출력 제어 회로(34) 내의 출력 버퍼(도시하지 않음)는 비활성화되어, 데이터 입출력 단자(DQ)는 고임피던스 상태가 된다.
도 13은 버스트 기록 동작시 하부 바이트 신호(/LB) 및 상부 바이트 신호(/UB)의 기능을 나타내고 있다. 도면의 설명을 이해하기 쉽게 하기 위해서, 공통 데이터 버스(CDB)를, /LB 신호에 대응하는 LCDB와 /UB에 대응하는 UCDB로 나누어 기재하고 있다. 또, 데이터 버스(DB0)를, /LB 신호에 대응하는 LDB0과 /UB에 대응하는 UDB0로 나누어 기재하고 있다. 유사하게, 데이터 버스(DB1)는 /LB에 대응하는 LDB1 및 /UB에 대응하는 UDB1으로 나누어 기재하고 있다.
이 실시형태에서는, 기록 동작에 있어서, 클록 신호(CLK)의 상승 에지에 동기하여 하이 레벨의 /LB 신호(또는 /UB 신호)가 공급되면, 이 클록 신호(CLK)에 동기하여 공급되고 있는 기록 데이터는 무효가 된다. 보다 상세하게는 /LB 신호(또는 /UB 신호)가 하이 레벨일 때에, 대응하는 칼럼 선택 신호(CL)(LCL0, UCL0, LCL1, UCL1)는 출력되지 않고, 칼럼 스위치(SW)는 온으로 되지 않는다. 이 때문에, 하이 레벨의 /LB 신호(또는 /UB 신호)에 대응하는 기록 데이터는 메모리 셀(MC)에 기록되지 않는다.
예컨대, 0번째의 클록 신호(CLK)에 동기하는 /UB 신호는 하이 레벨이다(B1). 1번째의 클록 신호(CLK)에 동기하는 /LB 신호는 하이 레벨이다(C1). 이 때문에, 대응하는 칼럼 선택 신호(UCL0, LCL1)는 출력되지 않고, 데이터 버스(LDB1, UDB0)에 전달된 기록 데이터는 메모리 셀(MC)에 기록되지 않는다.
전술한 제1 실시형태에서, 리프레시 요구 신호(REFZ)와 액세스 명령의 공급이 서로 경합할 때, 조정 회로(12)는 리프레시 동작 및 버스트 액세스 동작 중 어느 것을 먼저 실행할지를 판정한다. 이 때문에, 의사 SRAM에 있어서, 리프레시 동작과 버스트 액세스 동작을 중복되는 일없이 순차 실행할 수 있다. 버스트 액세스 동작을 리프레시 동작과 경합하지 않고 실행할 수 있기 때문에, 판독 데이터를 고속으로 출력할 수 있고, 기록 데이터를 고속으로 입력할 수 있다. 즉, 데이터 전송 속도를 향상할 수 있다.
조정 회로(12)에 버스트 액세스 동작 중에 리프레시 요구 신호(REFZ)를 유지하는 리프레시 유지부(12b)를 형성했기 때문에, 버스트 액세스 동작을 리프레시 동작보다 우선하여 실행할 때에, 리프레시 요구 신호(REFZ)의 소실을 방지할 수 있다. 조정 회로(12)에 리프레시 동작 중에 액세스 명령을 유지하는 액세스 유지부(12d)를 형성했기 때문에, 리프레시 동작을 버스트 액세스 동작보다 우선하여 실행할 때에, 액세스 요구의 소실을 방지할 수 있다.
리프레시 유지부(12b)는 리프레시 기동 신호(REFS1, REFS2)를, 버스트 신호(BSTZ)의 출력 완료에 응답하여 출력한다. 이 때문에, 버스트 액세스 동작이우선하여 실행될 때, 버스트 액세스 동작에서부터 리프레시 동작이 시작할 때까지의 기간을 단축할 수 있다. 이 결과, 다음 액세스 명령을 빠르게 공급할 수 있고, 데이터 전송 속도를 향상할 수 있다.
마찬가지로, 리프레시 유지부(12b)는 리프레시 기동 신호(REFS1, REFS2)를, 버스트 전송 레지스터(32)로부터의 판독 데이터의 출력 완료를 기다리지 않고서 출력한다. 이 때문에, 버스트 동작 중에 리프레시 동작을 시작할 수 있어, 데이터 전송 속도를 더욱 향상시킬 수 있다.
풀 버스트 동작 중에, 리프레시 유지부(12b)는 리프레시 기동 신호(REFS1, REFS2)를 워드 라인(WL)의 선택 전환시에 출력한다. 리프레시 동작을 버스트 동작의 중단 기간(워드 라인의 전환시)에 맞춰 실행함으로써, 외부 액세스가 방해가 되는 리프레시 동작의 영향을 최소한으로 할 수 있다. 이 결과, 풀 버스트 동작을 리프레시 동작에 삽입하는 경우에도 데이터 전송 속도가 저하되는 것을 방지할 수 있다.
버스트 어드레스 카운터(20)는 액세스 명령에 대응하여 공급되는 어드레스 신호(ADD)에 따라서, 버스트 동작에 필요한 내부 어드레스 신호(IADD)를 순차적으로 발생한다. 버스트 동작에 필요한 어드레스 신호를, 의사 SRAM 내부에서 발생함으로써, 어드레스 신호의 스큐 영향을 줄일 수 있다. 따라서, 동작 사이클을 어드레스 스큐에 의존하지 않고 단축할 수 있으며, 데이터 전송 속도를 더욱 향상시킬 수 있다.
데이터 입출력 단자(DQ)가 무효임을 나타내는 대기 신호(WAIT)를 출력하는대기 단자가 형성된다. 이 때문에, 의사 SRAM을 탑재하는 시스템은 대기 신호(WAIT)에 따라서, 최적의 타이밍에 의사 SRAM을 액세스할 수 있다. 예컨대, 시스템을 관리하는 CPU 등은, 대기 신호(WAIT)의 출력 중에 다른 디바이스를 액세스할 수 있다. 이 결과, 시스템 버스의 사용 효율을 향상시킬 수 있다.
/UB, /LB 신호에 따라서, 기록 데이터의 입력 및 판독 데이터의 출력을 마스크했기 때문에, 데이터 신호(DQ)의 비트 폭이 큰 경우에도, 의사 SRAM을 탑재하는 시스템은, 데이터 신호(DQ)를 효율적으로 기록하고, 효율적으로 판독할 수 있다.
기록 동작 기간에, 비교적 느린 타이밍에 동작하는 칼럼 스위치의 오프에 의해 기록 데이터를 마스크하기 때문에, 기록 데이터의 마스크 제어를 용이하게 할 수 있다.
모드 설정 제어 회로는 어드레스 단자 및 명령 단자에 소정 논리값의 신호를 4회 연속하여 받은 후, 어드레스 단자에 공급되는 신호(CODE5, CODE6)를, 판독 레이턴시(LTC) 및 버스트 길이(BL)를 설정하는 설정 신호로서 수신한다. 이 때문에, 동작 모드를 설정하기 위한 전용의 단자를 필요로 하지 않을 수 있다.
버스트 동작시에, 판독 데이터가 버스트 전송 레지스터(32)의 데이터 레지스터에 전송된 후, 메모리 셀 어레이(28)는 비활성화 된다. 버스트 판독시에 메모리 셀 어레이(28)를 신속히 비활성화 함으로써, 리프레시 요구 또는 다음 액세스 요구에 대한 동작을 빠르게 개시할 수 있다. 이 결과, 데이터 전송 속도를 향상할 수 있다.
도 14는 본 발명의 반도체 메모리의 제2 실시형태를 나타내고 있다. 제1 실시형태와 동일한 요소에 대해서는 동일한 부호를 붙여, 이들에 대한 상세한 설명을 생략한다.
이 실시형태에서는, 제1 실시형태의 타이밍 제어 회로(22), 판독/기록 증폭기(30) 및 버스트 전송 레지스터(32) 대신에, 타이밍 제어 회로(38), 판독/기록 증폭기(40) 및 버스트 전송 레지스터(42)가 형성되어 있다. 판독/기록 증폭기(40)와 버스트 전송 레지스터(42)를 접속하는 데이터 버스(DB)의 비트 폭은 공통 데이터 버스(CDB)의 비트 폭과 동일하다. 그 밖의 구성은, 제1 실시형태와 동일하다.
타이밍 제어 회로(38)는 버스트 동작시에, 클록 신호(CLK)의 각 상승 에지에 동기하여 판독 증폭기 인에이블 신호(RAEN) 혹은 기록 증폭기 인에이블 신호(WAEN)를 출력한다. 버스트 전송 레지스터(42)는 판독/기록 증폭기(40)로부터의 판독 데이터를 공통 데이터 버스(CDB)를 통해 데이터 출력 제어 회로(34)에 직접 전송한다. 즉, 판독 데이터는 병렬 직렬 변환되지 않는다. 또한, 버스트 전송 레지스터(42)는 데이터 입력 제어 회로(36)로부터 제공된 기록 데이터를 데이터 버스(DB)를 통해 판독/기록 증폭기(40)에 직접 출력한다. 즉, 기록 데이터는 직렬 병렬 변환되지 않는다.
도 15는 도 1 4에 도시한 의사 SRAM의 풀 버스트 판독 동작을 나타내고 있다. 제1 실시형태(도 5)와 동일한 동작에 관하여는 상세한 설명을 생략한다.
도 15에서는, 액세스 명령을 수신한 직후에 리프레시 요구가 발생한다. 즉, 리프레시 동작은 판독 동작 후에 실행된다. 이 예에서는, 판독 레이턴시(LTC)는 "4"로 설정되고 있다.
우선, 0번째의 CLK 신호의 상승 에지에 동기하여, 판독 명령이 공급되어, 도 2에 도시한 조정 회로(12)는, 액세스 신호(ACSZ)를 출력한다(도 15(a)). 조정 회로(12)의 리프레시 판정부(12a)는 판독 명령이 공급된 후, 리프레시 요구 신호(REFZ)를 수신한다. 이 때문에, 리프레시 인에이블 신호(REFENZ)는 로우 레벨로 유지된다(도 15(b)). 명령 발생부(12c)는 액세스 신호(ACSZ)에 응답하여 액티브 신호(ACTZ)를 출력한다(도 15(c)). 액티브 신호(ACTZ)의 하이 레벨로의 변화에 의해, 메모리 셀 어레이(28)의 상태는 스탠바이 상태(STBY)에서 액티브 상태(ACTV)로 변화된다.
다음에, 버스트 신호(BSTZ)가 하이 레벨로 변화되어, 대기 신호(WAIT)가 소정 기간 동안 하이 레벨을 나타낸다. 타이밍 제어 회로(38)는 3-6번째의 클록 신호(CLK) 의 각 상승 에지에 동기하여 판독 증폭기 인에이블 신호(RAEN)를 출력한다(도 15(d)). 레이턴시 제어 회로(16)는 3-6번째의 클록 신호(CLK)의 상승 에지에 동기하여 버스트 클록 신호(BCLK)를 출력한다(도 15(e)). 그리고, 판독 동작이 실행되어, 데이터 버스(DB)에 판독 데이터(Dn-3, Dn-2, Dn-1, Dn)가 순차 출력된다(도 15(f)).
이 실시형태에서는, 판독/기록 증폭기(40)는 판독 데이터(Dn-3, Dn-2, Dn-1, Dn)를, 클록 신호(CLK)마다 출력한다. 이 때문에, 메모리 셀 어레이(28)는 4번째의 판독 데이터(Dn)를 판독/기록 증폭기(40)에 전송할 때까지 동작해야 한다. 이 때문에, 액티브 상태(ACTV)의 기간은 제1 실시형태(도 5)보다 1 클록 사이클 길게 된다(도 15(g)).
판독 동작의 완료후, 리프레시 동작이 실행된다(도 15(h)). 리프레시 동작은 제1 실시형태(도 5)보다 1 클록 사이클 지연되어 실행된다. 이 때문에, 풀 버스트 동작에 있어서 다음 판독 동작의 시작도 1클록 사이클 지연된다. 따라서, 데이터 전송 속도는 도 5에 비교해서 낮아진다.
그러나, 의사 SRAM에 있어서 버스트 동작을 가능하게 하여, 버스트 동작 짬짬이 리프레시 동작을 실행함으로써, 데이터 전송 속도는 종래에 비하여 높아진다.
이 실시형태에서도, 상술한 제1 실시형태와 동일한 효과를 얻을 수 있다.
도 16은 본 발명의 반도체 메모리의 제3 실시형태를 나타내고 있다. 제1 실시형태와 동일한 요소에 대해서는 동일한 부호를 붙여, 이들에 관한 상세한 설명을 생략한다.
이 실시형태에서는, 제1 실시형태의 명령 디코더(14), 버스트 제어 회로(16), 모드 설정 제어 회로(18) 및 버스트 전송 레지스터(32) 대신에, 명령 디코더(44), 버스트 제어 회로(46)(제1 버스트 제어 회로), 모드 설정 제어 회로(48) 및 버스트 전송 레지스터(50)가 형성되어 있다. 그 밖의 구성은 제1 실시형태와 동일하다.
명령 디코더(44)는 명령 단자를 통해 판독 명령 및 기록 명령을 수신했을 때, 판독 제어 신호(RDZ) 및 기록 제어 신호(WRZ)를 각각 출력한다. 버스트 제어 회로(46)는 판독 동작시에 판독 제어 신호(RDZ)를 받아, 판독 레이턴시 신호(RLTC)에 따른 횟수만큼 클록수를 카운트한 후에, 버스트 길이(BL)에 따른 횟수만큼 판독 버스트 클록 신호(RBCLK)를 출력한다. 또한, 버스트 제어 회로(46)는 기록 동작시에 기록 제어 신호(WRZ)를 받아, 기록 레이턴시 신호(WLTC)에 따른 횟수만큼 클록수를 카운트한 후에, 버스트 길이(BL)에 따른 횟수만큼 기록 버스트 클록 신호(WBCLK)를 출력한다.
모드 설정 제어 회로(48)는 외부에서 설정 가능한 모드 레지스터를 갖고 있다. 모드 레지스터에는 버스트 길이(BL), 판독 레이턴시(RLTC), 기록 레이턴시(WLTC)가 설정된다. 설정된 값은, 버스트 길이 신호(BL), 판독 레이턴시 신호(RLTC) 및 기록 레이턴시 신호(WLTC)로서, 버스트 제어 회로(46)에 출력된다. 판독 레이턴시(RLTC)는 판독 명령이 공급되고 나서 최초의 데이터가 출력될 때까지의 클록수이다. 보다 상세하게는, 판독 레이턴시(RLTC)는 판독 동작시에 칩 인에이블 신호(/CE)의 하강 에지에서부터 최초의 데이터가 출력될 때까지의 클록수를 나타낸다.
기록 레이턴시(WLTC)는 기록 명령이 공급되고 나서 최초의 데이터가 입력될 때까지의 클록수이다. 보다 상세하게는, 기록 레이턴시(WLTC)는 기록 동작 레이턴시(WLTC)는 기록 동작시에 칩 인에이블 신호(/CE)의 하강 에지에서부터 최초의 데이터가 입력될 때까지의 클록수를 나타낸다. 이와 같이, 이 실시형태는 판독 동작 및 기록 동작 각각에 대해 레이턴시를 설정할 수 있는 것을 특징으로 한다.
버스트 전송 레지스터(50)는 데이터를 유지하는 복수의 데이터 레지스터(DT0, DT1 등)를 갖고 있다. 버스트 전송 레지스터(50)는 판독/기록 증폭기(30)로부터의 병렬의 판독 데이터를 직렬 데이터로 변환하여, 판독 버스트 클록 신호(RBCLK)에 동기하여 공통 데이터 버스(CDB)에 출력한다. 또한, 버스트 전송 레지스터(50)는 공통 데이터 버스(CDB)로부터의 직렬의 기록 데이터를 병렬 데이터로 변환하여, 기록 버스트 클록 신호(WBCLK)에 동기하여 판독/기록 증폭기(30)에 출력한다.
도 17 및 도 18은 도 16에 도시한 버스트 제어 회로(46)를 상세히 나타내고 있다. 도 17은 버스트 제어 회로(46) 중 판독 동작시에 판독 버스트 클록 신호(RBCLK) 및 대기 신호(WAIT)를 발생하는 회로를 나타내고 있다. 도 18은 버스트 제어 회로(46) 중 기록 동작시에 기록 버스트 클록 신호(WBCLK)를 발생하는 회로를 나타내고 있다.
도 17에 있어서, 버스트 제어 회로(46)는 클록 발생 회로(46a), 7비트의 시프트 레지스터(46b), 판독 버스트 클록 신호(RBCLK)를 출력하는 조합 회로(46c), 대기 신호(WAIT1)를 출력하는 플립플롭 회로(16c), 대기 제어 회로(16d), 지연 회로(DLY) 및 펄스 발생 회로(PLS)를 갖고 있다. 클록 발생 회로(46a)는 칩 인에이블 신호(/CE)가 로우 레벨일 때에 동작하여, 클록 신호(CLK)를 내부 클록 신호(RCLK1)로서 출력한다. 클록 발생 회로(46a)는 액세스 명령으로서 공급되는 칩 인에이블 신호(/CE)(명령 신호)가 액티브 레벨(로우 레벨)로 변하는 것을 검출하는 검출 회로로서 동작한다.
시프트 레지스터(46b) 및 조합 회로(46c)는 제1 실시형태의 시프트 레지스터(16a) 및 조합 회로(16b)(도 6)와 거의 동일한 회로이다. 이 때문에, 시프트 레지스터(46b) 및 조합 회로(46c)의 기본적인 동작은 제1 실시형태(도 7)와 동일하다. 조합 회로(46c)의 2입력 NAND 게이트 및 인버터에 붙인 숫자는, 판독 레이턴시(RLTC)의 값에 대응하고 있다. 예컨대, 판독 레이턴시(RLTC)가 "4"로 설정되어 있을 때, "4"가 붙여 있는 NAND 게이트만이 활성화된다.
조합 회로(46c)는 출력 인에이블 신호(/OE)가 로우 레벨(RDZ 신호가 하이 레벨)일 때에, 칩 인에이블 신호(/CE)의 공급(판독 명령의 공급)에서 판독 레이턴시(RLTC)에 대응하는 클록수 만큼 지연되어, 버스트 길이(BL)에 따른 횟수만큼 판독 버스트 클록 신호(RBCLK)를 출력한다. 즉, 시프트 레지스터(46b) 및 조합 회로(46c)는 칩 인에이블 신호(/CE) 및 출력 인에이블 신호(/OE)가 액티브 레벨로 변화되고 나서 소정 시간을 측정한 후에 판독 버스트 클록 신호(RBCLK)의 출력을 시작하는 출력 제어 회로로서 동작한다.
대기 신호(WAIT)를 발생하는 회로는 제1 실시형태와 동일하기 때문에, 설명을 생략한다.
도 18에 있어서, 버스트 제어 회로(46)는 클록 발생 회로(46d), 8비트의 시프트 레지스터(46e) 및 기록 버스트 클록 신호(WBCLK)를 출력하는 조합 회로(46f)를 갖고 있다. 클록 발생 회로(46d)는 칩 인에이블 신호(/CE)가 로우 레벨일 때에 동작하여, 클록 신호(CLK)를 내부 클록 신호(WCLK1)로서 출력한다. 클록 발생 회로(46d)는 액세스 명령으로서 공급되는 칩 인에이블 신호(/CE)(명령 신호)가 액티브 레벨로 변하는 것을 검출하는 레벨 검출 회로로서 동작한다.
시프트 레지스터(46e) 및 조합 회로(46f)는 도 17에 도시한 시프트 레지스터(46b) 및 조합 회로(46c)와 동일하다. 조합 회로(46f)의 2입력 NAND 게이트 및 인버터에 붙인 숫자는 기록 레이턴시(WLTC)의 값에 대응하고 있다. 예컨대,기록 레이턴시(WLTC)가 "4"로 설정되어 있을 때, "4"가 붙여진 NAND 게이트만이 활성화된다.
조합 회로(46f)는 기록 인에이블 신호(/WE)가 로우 레벨(즉,WRZ 신호가 하이 레벨)일 때에, 칩 인에이블 신호(/CE)의 공급(기록 명령의 공급)으로부터 기록 레이턴시(WLTC)에 대응하는 클록수만큼 지연되어, 버스트 길이(BL)에 따른 횟수만큼 기록 버스트 클록 신호(WBCLK)를 출력한다. 즉, 시프트 레지스터(46e) 및 조합 회로(46f)는 칩 인에이블 신호(/CE)가 액티브 레벨로 변화되고 나서 소정 시간을 측정한 후에 기록 버스트 클록 신호(WBCLK)의 출력을 시작하는 출력 제어 회로로서 동작한다. 시프트 레지스터(46e) 및 조합 회로(46f)의 기본적인 동작은 제1 실시형태(도 7)와 동일하다.
도 18의 지연 회로(DLY1, DLY2)의 지연 시간은 도 17의 지연 회로(DLY1, DLY2)의 지연 시간과 다르다. 즉, 전술한 소정의 시간은 판독 동작과 기록 동작 사이의 시간 간격이 다르다. 그러나, 도 18의 지연 회로(DLY1, DLY2)의 지연 시간이 도 17의 지연 회로(DLY1, DLY2)와 동일하게 설정되기 때문에, 전술한 기록 동작과 판독 동작시에 소정의 시간 길이는 같아진다.
도 19는 도 16에 도시한 모드 설정 제어 회로(48) 내의 모드 레지스터의 설정 방법을 나타내고 있다.
모드 레지스터는 소정의 명령(CMD)(CMD1, CMD2, CMD3, CMD4) 및 소정 어드레스(ADD)(CODE1, CODE2, CODE3, CODE4)가 4회 연속하여 공급된 후, 어드레스 단자에 소정의 코드(CODE5)가 공급됨으로써 설정된다. 즉, 모드 레지스터는 코드(CODE5)를, 동작 모드를 설정하는 설정 신호로서 수신한다. 모드 레지스터를 설정하기 위한 클록 사이클수는 제1 실시형태에 비해 하나 적어진다.
이 실시형태에서는, 코드(CODE5)로서 공급되는 1바이트의 어드레스(A7-A0) 중, 하위의 2비트에 의해 버스트 길이(BL)가 설정되고, 다음 3비트에 의해 판독 레이턴시(RLTC)가 설정되고, 상위의 3비트에 의해 기록 레이턴시(WLTC)가 설정된다. 판독 레이턴시(RLTC)는 "1"에서 "8"까지 8가지의 설정이 가능하다. 기록 레이턴시(WLTC)는 "0"에서 "7"까지 8가지의 설정이 가능하다. 이와 같이, 판독 동작시와 기록 동작시에 있어서, 레이턴시는 독립적으로 설정 가능하다. 바꾸어 말하면, 도 16에 도시한 버스트 제어 회로(46)는 판독 동작시와 기록 동작시에 있어서 각각 독립의 타이밍에 버스트 클록 신호(RBCLK, WBCLK)를 발생할 수 있다. 이 결과, 의사 SRAM을 탑재하는 시스템의 사용성이 향상된다.
도 20은 제3 실시형태의 의사 SRAM에서의 버스트 모드시의 판독 동작을 나타내 있다. 판독 동작의 기본적인 타이밍은 제1 실시형태(도 7 및 도 9)와 동일하기 때문에, 제1 실시형태와 동일한 동작에 대해서는 설명을 생략한다. 이 예에서는, 판독 레이턴시(RLTC)는 "4"로 설정되고 있다.
우선, 도 17에 도시한 클록 발생 회로(46a)는 칩 인에이블 신호(/CE)의 로우 레벨에 의해 활성화되어, 내부 클록 신호(RCLK1)의 출력을 시작한다(도 20(a)). 칩 인에이블 신호(/CE)의 로우 레벨과 출력 인에이블 신호(/OE)의 로우 레벨에 의해, 판독 제어 신호(RDZ)가 출력된다(도 20(b)). 시프트 레지스터(46b)는 2번째의 클록 신호(CLK)에 동기하여 카운트 신호(BCNT3)를 하이 레벨로 변화시킨다(도 20(c)).
조합 회로(46c)는 하이 레벨의 판독 제어 신호(RDZ) 및 카운트 신호(BCNT3)에 의해 활성화되어, 클록 신호(CLK)를 판독 버스트 클록 신호(RBCLK)로서 출력한다(도 20(d)). 즉, 3번째의 클록 신호(CLK)에 동기하여 판독 버스트 클록 신호(RBCLK)의 출력이 시작된다.
이 후, 제1 실시형태와 같은 식으로, 판독 버스트 클록 신호(RBCLK)에 동기하여 판독 데이터가 순차 출력된다. 의사 SRAM을 탑재하는 시스템은 4번째의 클록 신호(CLK)의 상승 에지에 동기하여 최초의 판독 데이터를 수신한다(도 20(e)).
도 16에 도시한 버스트 어드레스 카운터(20)는 판독 버스트 클록 신호(RBCLK)의 출력 개시에 동기하여 버스트 제어 회로(46)로부터 출력되는 제어 신호를, 타이밍 제어 회로(22)를 통해 수신함으로써, 카운트업되어, 그 값을 내부 어드레스 신호(IADD)로서 출력한다(도 20 (f)).
또, 도시하지 않지만, 판독 레이턴시(RLTC)가 ''1''로 설정되어 있을 때, 조합 회로(46c)는 항상 활성화된다. 이 때문에, 최초의 판독 버스트 클록 신호(RBCLK)는 0번째의 클록 신호(CLK)에 동기하여 출력된다. 그리고, 판독 데이터는 1번째의 클록 신호(CLK)에 동기하여 시스템이 수신할 수 있는 타이밍에 출력된다.
도 21은 제3 실시형태의 의사 SRAM에서의 버스트 모드시의 기록 동작을 나타내고 있다. 제1 실시형태(도 10)와 동일한 동작에 관하여는 설명을 생략한다. 이 예에서는, 기록 레이턴시(WLTC)는 ''4''로 설정되고 있다.
우선, 도 18에 도시한 클록 발생 회로(46d)는 칩 인에이블 신호(/CE)의 로우레벨에 의해 활성화되어, 내부 클록 신호(WCLK1)의 출력을 시작한다(도 21(a)). 칩 인에이블 신호(/CE)의 로우 레벨과 기록 인에이블 신호(/WE)의 로우 레벨에 의해, 기록 제어 신호(WRZ)가 출력된다(도 21(b)). 시프트 레지스터(46e)는 3번째의 클록 신호(CLK)에 동기하여 카운트 신호(BCNT4)를 하이 레벨로 변화시킨다(도 21(c)).
조합 회로(46f)는, 하이 레벨의 기록 제어 신호(WRZ) 및 카운트 신호(BCNT4)에 의해 활성화되어, 클록 신호(CLK)를 기록 버스트 클록 신호(WBCLK)로서 출력한다(도 21(d)). 즉, 4번째의 클록 신호(CLK)에 동기하여 기록 버스트 클록 신호(WBCLK)의 출력이 시작된다.
또한, 의사 SRAM을 탑재하는 시스템은 예컨대, 3번째의 클록 신호(CLK)의 하강 에지에 동기하여 최초의 기록 데이터를 의사 SRAM에 출력한다(도 21(e)). 의사 SRAM은 4번째의 클록 신호의 상승 에지에 동기하여 이 기록 데이터를 수신하여, 공통 데이터 버스(CDB)에 전송한다(도 21(f)). 공통 데이터 버스(CDB) 상의 기록 데이터는 기록 버스트 클록 신호(WBCLK)에 동기하여, 데이터 버스(DB) (DB0 또는 DB1)에 전송된다.
도 16에 도시한 버스트 어드레스 카운터(20)는 기록 버스트 클록 신호(WBCLK)의 출력 개시에 동기하여 버스트 제어 회로(46)로부터 출력되는 제어 신호를, 타이밍 제어 회로(22)를 통해 수신함으로써, 카운트업되어, 그 값을 내부 어드레스 신호(IADD)로서 발생한다(도 21(g)). 이 후, 순차 공급되는 기록 데이터는 기록 버스트 클록 신호(WBCLK)에 동기하여 데이터 버스(DB)에 전송되어, 메모리 셀(MC)에 기록된다.
또, 도시하지 않지만, 기록 레이턴시(WLTC)가 '0''으로 설정되어 있을 때, 조합 회로(46f)는 항상 활성화된다. 이 때문에, 최초의 기록 버스트 클록 신호(WBCLK)는 0번째의 클록 신호(CLK)에 동기하여 출력된다. 이 때, 의사 SRAM을 탑재하는 시스템은 의사 SRAM이 0번째의 클록 신호(CLK)에 동기하여 수신할 수 있는 타이밍에, 기록 데이터를 출력한다.
전술한 실시형태에서도, 전술한 제1 실시형태와 동일한 효과를 얻을 수 있다. 또한, 칩 인에이블 신호(/CE)가 변화되고 나서 소정의 레이턴시(RLTC, WLTC) 후에 판독 데이터의 출력 또는 기록 데이터의 입력이 시작되기 때문에, 의사 SRAM을 탑재하는 시스템은, 의사 SRAM을 용이하게 제어할 수 있다. 즉, 시스템 구성을 간소하게 할 수 있다. 또, 의사 SRAM은 칩 인에이블 신호(/CE)의 변화를 트리거로 하여 데이터의 입출력 동작을 시작한다. 이 때문에, 본 발명은, 클록 동기식 의사 SRAM 및 클록 비동기식의 의사 SRAM의 쌍방에 적용할 수 있다.
외부에서 설정 가능한 모드 레지스터에 유지된 레이턴시(RLTC, WLTC)에 따라서, 판독 데이터의 출력 개시 타이밍 및 기록 데이터의 입력 개시 타이밍을 설정할 수 있다. 이 때문에, 레이턴시(RLTC, WLTC)를, 시스템의 성능에 따라서 알맞게 설정할 수 있다.
모드 레지스터는 판독 레이턴시(RLTC) 및 기록 레이턴시(WLTC)를 각각 독립적으로 설정할 수 있다. 이 때문에, 시스템의 특성에 맞추어 레이턴시(RLTC, WLTC)를 자유롭게 설정할 수 있어, 시스템의 성능을 향상할 수 있다.
도 22는 본 발명의 반도체 메모리의 제4 실시형태를 나타내고 있다. 제1 및제3 실시형태와 동일한 요소에 관하여는, 동일한 부호를 붙여, 이들에 관한 상세한 설명을 생략한다.
이 실시형태에서는, 제1 실시형태의 명령 디코더(14), 버스트 제어 회로(16), 모드 설정 제어 회로(18) 및 버스트 전송 레지스터(32) 대신에, 명령 디코더(44), 버스트 제어 회로(52), 모드 설정 제어 회로(54) 및 버스트 전송 레지스터(50)가 형성되어 있다. 그 밖의 구성은 제1 실시형태와 동일하다. 명령 디코더(44) 및 버스트 전송 레지스터(50)는 제2 실시형태와 동일한 회로이다.
버스트 제어 회로(52)는 판독 동작시에, 판독 제어 신호(RDZ) 및 출력 인에이블 신호(/OE)에 따라서 판독 버스트 클록 신호(RBCLK)를 발생한다. 또한, 버스트 제어 회로(52)는 기록 동작시에, 기록 제어 신호(WRZ) 및 기록 인에이블 신호(/WE)에 따라서 기록 버스트 클록 신호(WBCLK)를 발생한다.
모드 설정 레지스터(50)는 미리 결정된 소정의 판독 레이턴시 신호(RLTC) 및 기록 레이턴시 신호(WLTC)를 출력한다.
도 23 및 도 24는 도 22에 도시한 버스트 제어 회로(52)를 상세히 나타내고 있다. 도 23은 버스트 제어 회로(52) 중 판독 동작시에 판독 버스트 클록 신호(RBCLK) 및 대기 신호(WAIT)를 발생하는 회로를 나타내고 있다. 도 24는, 버스트 제어 회로(52) 중 기록 동작시에 기록 버스트 클록 신호(WBCLK)를 발생하는 회로를 나타내고 있다.
도 23에 도시한 버스트 제어 회로(52)는 클록 발생 회로(46a)에 칩 인에이블 신호(/CE) 대신에 출력 인에이블 신호(/OE)가 공급되는 것을 제외하고 제3 실시형태(도 17)와 동일하다. 버스트 제어 회로(52)의 시프트 레지스터(46b) 및 조합 회로(46c)는 출력 인에이블 신호(/OE)가 액티브 레벨로 변화되고 나서 소정 시간을 측정한 후에 판독 버스트 클록 신호(RBCLK)의 출력을 시작하는 출력 제어 회로로서 동작한다.
도 24에 도시한 버스트 제어 회로(52)는 클록 발생 회로(46d)에, 칩 인에이블 신호(/CE) 대신에 기록 인에이블 신호(/WE)가 공급되는 것을 제외하고, 제3 실시형태(도 18)와 동일하다. 버스트 제어 회로(52)의 시프트 레지스터(46e) 및 조합 회로(46f)는 기록 인에이블 신호(/WE)가 액티브 레벨로 변화되고 나서 소정 시간을 측정한 후에 기록 버스트 클록 신호(WBCLK)의 출력을 시작하는 출력 제어 회로로서 동작한다.
도 25는 도 22에 도시한 모드 설정 제어 회로(54)를 상세히 나타내고 있다.
모드 설정 제어 회로(54)는 모드 레지스터(54a)와, 모드 레지스터(54a)의 8비트의 출력(A0-A7)에 각각 접속된 스위치 회로(54b)를 갖고 있다. 모드 레지스터(54a)는 제3 실시형태의 모드 레지스터와 동일하며, 도 19에서 설명한 방법에 의해 버스트 길이(BL), 판독 레이턴시(RLTC) 및 기록 레이턴시(WLTC)가 설정 가능하다.
각 스위치 회로(54b)는 전원전압(VDD)에 접속된 스위치(SW1), 접지전압(VSS)에 접속된 스위치(SW2) 및 모드 레지스터(54a)의 출력의 하나에 접속된 스위치(SW3)를 갖고 있다. 스위치(SW1, SW2, SW3) 중 어느 것은 의사 SRAM의 제조 공정(배선 공정)으로 도통된다.
보다 상세히 말하면, 배선 공정에서 사용하는 2장의 포토마스크가, 미리 제작된다. 한쪽의 포토마스크에는, 모든 스위치 회로(54b)의 스위치(SW3)를 도통하는 배선 패턴이 형성되어 있다. 다른 쪽의 포토마스크에는, 모든 스위치 회로(54b)에 있어서, 스위치(SW1) 또는 스위치(SW2)를 도통하는 배선 패턴이 형성되어 있다. 그리고, 제조 공정에서 사용하는 포토마스크에 따라서, 모드 레지스터(54a)의 값에 따라서 버스트 길이(BL) 및 레이턴시(RLTC, WLTC)를 변경할 수 있는 제품과, 버스트 길이(BL) 및 레이턴시(RLTC, WLTC)가 소정치로 고정되는 제품이 제조된다.
모드 설정 제어 회로(54)는 포토마스크의 배선 패턴에 대응하여 의사 SRAM의 기판 상에 형성된 스위치(SW1, SW2, SW3 중 어느 것)에 따라서 버스트 길이(BL) 및 레이턴시(RLTC, WLTC)를 출력한다. 버스트 제어 회로(52)는 모드 설정 제어 회로(54)로부터 출력되는 버스트 길이(BL) 및 레이턴시(RLTC, WLTC)에 따른 타이밍에 버스트 클록 신호(RBCLK)(또는 WBCLK)을 출력한다. 바꾸어 말하면, 버스트 제어 회로(52)는 스위치 회로(54b)의 도전 패턴의 접속처의 전압치에 따른 레이턴시(RLTC)(또는 WLTC)에 대응하는 시간을 측정하여, 측정후에 버스트 클록 신호(RBCLK)(또는 WBCLK)의 출력을 시작한다.
도 26은 제4 실시형태의 의사 SRAM에 있어서의 버스트 모드시의 판독 동작을 나타내고 있다. 이 예에서는, 판독 레이턴시(RLTC)는 "2"로 설정되어 있다. 판독 레이턴시(RLTC)는 출력 인에이블 신호(/OE)가 활성화되고 나서, 최초의 판독 데이터가 출력될 때까지의 클록수이다.
버스트 제어 회로(52)는 판독 동작시에, 출력 인에이블 신호(/OE)의 활성화에 응답하여 내부 클록 신호(RCLK1)의 출력을 시작한다(도 26(a)). 이후의 버스트 판독 동작의 기본적인 타이밍은 제3 실시형태(도 20)와 동일하기 때문에, 설명을 생략한다.
도 27은 제4 실시형태의 의사 SRAM에서의 버스트 모드시의 기록 동작을 나타내고 있다. 이 예에서는, 기록 레이턴시(WLTC)는 "2"로 설정되어 있다. 기록 레이턴시(WLTC)는 기록 인에이블 신호(/WE)가 활성화되고 나서, 최초의 기록 데이터가 입력될 때까지의 클록수이다.
버스트 제어 회로(52)는 기록 동작시에, 기록 인에이블 신호(/WE)의 활성화에 응답하여 내부 클록 신호(WCLK1)의 출력을 시작한다(도 27(a)). 이후의 버스트 기록 동작의 기본적인 타이밍은 제3 실시형태(도 21)와 동일하기 때문에, 설명을 생략한다.
전술한 실시형태에 있어서도, 전술한 제1 및 제3 실시형태와 동일한 효과를 얻을 수 있다. 또한, 포토마스크의 전환에 의하여, 레이턴시(RLTC, WLTC)를 설정 가능하게 했기 때문에, 출하되는 반도체 메모리의 제품 사양(동작 주파수 등)에 따라서, 레이턴시(RLTC, WLTC)를 설정할 수 있다. 특히, 동일한 제조 프로세스를 사용하여 제조되어, 동작 주파수에 충분히 여유가 있는 의사 SRAM을, 포토마스크의 전환에 의해 동작 주파수에 따른 복수의 제품으로서 출하하는 경우에 유효하다.
도 28은 본 발명의 반도체 메모리의 제5 실시형태를 나타내고 있다. 제1 및 제3 실시형태와 동일한 요소에 관하여는, 동일한 부호를 붙여, 이들에 관한 상세한 설명을 생략한다.
이 실시형태에서는, 제1 실시형태의 명령 디코더(14), 버스트 제어 회로(16), 모드 설정 제어 회로(18) 및 버스트 전송 레지스터(32) 대신에, 명령 디코더(44), 버스트 제어 회로(46), 모드 설정 제어 회로(56) 및 버스트 전송 레지스터(50)가 형성되어 있다. 그 밖의 구성은 제1 실시형태와 동일하다. 명령 디코더(44), 버스트 제어 회로(46) 및 버스트 전송 레지스터(50)는 제2 실시형태와 동일한 회로이다.
도 29는 모드 설정 제어 회로(56)를 상세히 나타내고 있다.
모드 설정 제어 회로(56)는 모드 레지스터(56a)와, 모드 레지스터(56a)의 8비트의 출력(A0-A7)을 각각 받는 모드 설정 회로(56b)를 갖고 있다. 모드 레지스터(56a)는 제3 실시형태의 모드 레지스터와 동일하며, 도 19에서 설명한 방법에 의해 버스트 길이(BL), 판독 레이턴시(RLTC) 및 기록 레이턴시(WLTC)가 설정 가능하다.
각 모드 설정 회로(56b)는 1비트의 데이터가 각각 프로그램되는 2개의 퓨즈 회로(56c)를 갖고 있다. 퓨즈 회로(56c)는 의사 SRAM의 전원 투입시에 일시적으로 하이 레벨로 되는 스타터 신호(STTZ)(파워온 리셋 신호)에 의해 초기화되어, 퓨즈(FS1, FS2)의 프로그램 상태에 따른 논리값을 출력한다. 퓨즈(FS1)가 프로그램되어 있을 때(용단 상태), 신호(V1)는 로우 레벨로 변화하고, 신호(/V1)는 하이 레벨로 변화한다. 퓨즈(FS1)가 프로그램되어 있지 않을 때(미용단 상태), 신호(V1)는 하이 레벨로 변화하고, 신호(/V1)는 로우 레벨로 변화된다. 마찬가지로, 퓨즈(FS2)가 프로그램되어 있을 때(용단 상태), 신호(V2)는 로우 레벨로 변화하고,신호(/V2)는 하이 레벨에 변화한다. 퓨즈(FS2)가 프로그램되어 있지 않을 때(미용단 상태), 신호(V2)는 하이 레벨로 변화하고, 신호(/V2)는 로우 레벨로 변화한다.
이 실시형태에서는, 모드 레지스터(56a)의 값에 따라서 버스트 길이(BL) 및 레이턴시(RLTC, WLTC)를 변경할 수 있는 제품을 제조하는 경우, 시험 공정에서, 모든 모드 설정 회로(56b)의 퓨즈(FS1, FS2)는 미용단 상태(not-yet-cut condition)로 된다. 이 때, 도면의 가장 아래의 NAND 게이트가 로우 레벨을 출력하여, CMOS 전달 게이트가 온으로 된다. 그리고, 모드 레지스터(56a)에 설정되어 있는 값이, 버스트 길이(BL) 및 레이턴시(RLTC, WLTC)로서 출력된다.
제조 공정에 있어서, 버스트 길이(BL) 및 레이턴시(RLTC, WLTC)를 소정의 값으로 고정하는 경우, 모든 모드 설정 회로(56b)에 있어서, 퓨즈(F1) 또는 퓨즈(F2)가 용단(cut)된다. 이 때, CMOS 전달 게이트는 오프가 되고, 모드 레지스터(56a)의 출력은 마스크된다. 퓨즈(F1)가 용단되고, 퓨즈(F2)가 용단되지 않는 경우, 접지전압(VSS)이 출력된다. 퓨즈(F2)가 용단되고, 퓨즈(F1)가 용단되지 않는 경우, 전원전압(VDD)이 출력된다. 즉, 모드 설정 회로(56b)는 퓨즈(F1, F2)의 프로그램 상태에 따라서 하이 레벨 또는 로우 레벨을 출력한다. 즉, 버스트 길이(BL) 및 레이턴시(RLTC, WLTC)가 소정치에 고정된 제품이 제조된다.
이와 같이, 모드 설정 제어 회로(56)는 퓨즈(FS1, FS2)의 프로그램 상태에 따라서, 버스트 어드레스 카운터(20) 및 버스트 제어 회로(46)에 버스트 길이(BL), 판독 레이턴시(RLTC), 및 기록 레이턴시(WLTC)를 출력한다. 바꾸어 말하면, 버스트 제어 회로(46)는 퓨즈(FS1, FS2)의 프로그램 상태에 따른 레이턴시(RLTC)(또는WLTC)에 대응하는 시간을 측정하여, 측정후에 버스트 클록 신호(RBCLK)(또는 WBCLK)의 출력을 시작한다.
버스트 판독 동작 및 버스트 기록 동작은 제3 실시형태와 동일하기 때문에, 설명을 생략한다.
이상, 이 실시형태에서도, 상술한 제1 및 제3 실시형태와 동일한 효과를 얻을 수 있다. 또한, 퓨즈(FS1, FS2)의 프로그램에 의해, 레이턴시(RLTC, WLTC)를 설정 가능하기 때문에, 프로브 시험으로 평가한 최고 동작 주파수에 따라서 퓨즈(FS1, FS2)를 프로그램함으로써, 제조된 의사 SRAM의 실력에 따라서 상기 소정 시간을 설정할 수 있다. 특히, 동일한 포토마스크 및 제조프로세스를 사용하여 제조되는 의사 SRAM을, 동작 주파수의 성능에 따라서 복수의 제품으로 분류하여 출하할 때에 유효하다.
또한, 전술한 제1 및 제2 실시형태에서는, 버스트 판독 동작시의 레이턴시 (LTC)가 "4"로 설정되어 있는 예에 관해서 설명했다. 본 발명은 이것에 한정되는 것이 아니다. 레이턴시(LTC)는 클록 주기에 따라서 최적의 값으로 설정하면 된다.
본 발명은 버스트 길이(BL) 및 레이턴시(LTC)를 모드 레지스터에 설정하는 코드(CODE5, CODE6)를 어드레스 단자에서 수신한 예에 관해서 설명했다. 그러나, 본 발명은 이것에 한정되는 것이 아니라, 예컨대, 명령 단자 또는 데이터 단자로 코드(COED5, CODE6)를 수신하더라도 좋다.
상술한 제3 내지 제5 실시형태에서는, 판독 레이턴시(RLTC)와 기록레이턴시(WLTC)를 독립적으로 설정한 예에 대해 설명했다. 본 발명은 이것에 한정되는 것이 아니다. 예컨대, 도 30에 도시한 바와 같이, 모드 레지스터의 비트(A4-A2)를 판독 레이턴시(RLTC)와 기록 레이턴시(WLTC)에서 공통으로 하더라도 좋다. 혹은, 기록 레이턴시(WLTC)를 항상 판독 레이턴시(RLTC)보다 "1" 작게 설정하더라도 좋다. 이 경우, 모드 레지스터의 비트수를 줄일 수 있다.
본 발명은 전술한 실시예에 국한된 것이 아니라, 본 발명의 사상 및 범위에 벗어남이 없이 다양한 수정이 이루어질 수 있고, 모든 구성 부분들을 개선할 수 있다.

Claims (34)

  1. 커패시터를 갖는 휘발성 메모리 셀로 구성되는 메모리 셀 어레이와,
    상기 메모리 셀을 리프레쉬 하기 위한 리프레쉬 요구를 소정의 주기로 발생하는 리프레쉬 제어 회로와,
    상기 메모리 셀 어레이를 연속적으로 버스트 액세스하기 위한 액세스 명령에 대응하여 소정수의 스트로브 신호를 출력하는 제1 버스트 제어 회로와,
    상기 스트로브 신호에 각각 동기하여 상기 메모리 셀 어레이에 대하여 전송되는 데이터를 연속적으로 입출력하는 데이터 입출력 회로와,
    상기 리프레쉬 요구와 상기 액세스 명령이 경합하는 경우에, 리프레쉬 동작 및 버스트 액세스 동작 중 어느 것을 먼저 실행할지를 판정하는 조정 회로를 포함하는 것인 반도체 메모리.
  2. 제1항에 있어서, 상기 조정 회로는 상기 버스트 액세스 동작을 먼저 실행하는 경우에, 상기 버스트 액세스 동작 중에 상기 리프레쉬 요구를 유지하는 리프레쉬 유지부를 포함하는 것인 반도체 메모리.
  3. 제2항에 있어서, 상기 소정수의 스트로브 신호를 출력하는 기간에 대응하여 버스트 신호를 출력하는 제2 버스트 제어 회로를 더 포함하고,
    상기 리프레쉬 요구를 유지하는 리프레쉬 유지부는 상기 버스트 신호의 출력완료에 응답하여 상기 리프레쉬 동작을 개시하기 위한 리프레쉬 기동 신호를 출력하는 것인 반도체 메모리.
  4. 제2항에 있어서, 상기 리프레쉬 요구를 유지하는 상기 리프레쉬 유지부는, 상기 메모리 셀 어레이의 동작 후에, 상기 데이터 입출력 회로로부터 데이터의 출력 완료를 대기하지 않고 상기 리프레쉬 동작을 개시하기 위하여 리프레쉬 기동 신호를 출력하는 것인 반도체 메모리.
  5. 제2항에 있어서, 상기 메모리 셀 중 소정수의 메모리 셀에 각각 접속된 복수의 워드 라인을 더 포함하고,
    상기 액세스 명령에 따라 복수의 상기 워드 라인을 순차 선택하여 상기 메모리 셀을 액세스하는 풀 버스트 기능(full burst function)을 포함하며,
    상기 풀 버스트 동작 중에 상기 리프레쉬 요구를 유지하는 상기 리프레쉬 유지부는 상기 워드 라인의 선택을 전환하는 경우에 상기 리프레쉬 동작을 개시하기 위하여 리프레쉬 기동 신호를 출력하는 것인 반도체 메모리.
  6. 제2항에 있어서, 상기 데이터 입출력 회로는 상기 메모리 셀 어레이로부터 전송된 병렬 판독 데이터를 직렬 데이터로 변환하는 데이터 레지스터를 포함하고,
    상기 리프레쉬 요구를 유지하는 상기 리프레쉬 유지부는, 상기 데이터 레지스터가 상기 직렬 데이터의 출력을 완료하기 전에, 상기 리프레쉬 동작을 개시하기위하여 리프레쉬 기동 신호를 출력하는 것인 반도체 메모리.
  7. 제1항에 있어서, 상기 조정 회로는 상기 리프레쉬 동작을 먼저 실행한 경우에 상기 리프레쉬 동작 중에 상기 액세스 명령을 유지하기 위한 액세스 유지부를 포함하는 것인 반도체 메모리.
  8. 제1항에 있어서, 상기 액세스 명령에 대응하여 제공된 외부의 어드레스를 수신하며, 상기 외부 어드레스에 후속하는 내부 어드레스를 순차적으로 발생하는 어드레스 카운터를 더 포함하는 것인 반도체 메모리.
  9. 제8항에 있어서, 상기 데이터 입출력 회로는 상기 외부 어드레스 및 상기 내부 어드레스에 의해 지정된 상기 메모리 셀로부터 출력되는 판독 데이터를 유지하고, 상기 유지된 판독 데이터를 상기 스트로브 신호와 동기하여 공통 데이터 버스로 순차 출력하는 데이터 레지스터를 포함하는 것인 반도체 메모리.
  10. 제9항에 있어서, 상기 메모리 셀 어레이는 상기 판독 데이터를 상기 데이터 레지스터로 전송한 후에 비활성되는 것인 반도체 메모리.
  11. 제8항에 있어서, 상기 데이터 입출력 회로는 상기 외부 어드레스 및 내부 어드레스에 의해 지정된 메모리 셀로 전송될 기록 데이터를 상기 스트로브 신호와 동기하여 순차적으로 유지하고, 이 유지된 기록 데이터를 상기 메모리 셀 어레이로 출력하기 위한 데이터 레지스터를 포함하는 반도체 메모리.
  12. 제1항에 있어서, 상기 버스트 제어 회로는 외부 클록 신호와 동기하여 상기 스트로브 신호들을 출력하는 것인 반도체 메모리.
  13. 제1항에 있어서, 내부 회로들을 활성화하기 위하여 칩 인에이블 신호를 수신하는 칩 인에이블 단자와,
    외부 어드레스의 유효를 지시하는 어드레스 상태 신호를 수신하는 어드레스 상태 단자를 더 포함하고,
    상기 조정 회로는 상기 칩 인에이블 신호 및 상기 어드레스 상태 신호 중 적어도 하나를 입력하는 경우에 상기 액세스 명령의 제공을 검출하는 것인 반도체 메모리.
  14. 제1항에 있어서, 상기 액세스 명령을 수신하여 판독 데이터를 출력하는 기간 동안에 데이터 출력 단자의 무효를 지시하는 대기 신호를 출력하기 위한 대기 단자를 더 포함하는 것인 반도체 메모리.
  15. 제8항에 있어서, 상기 외부 어드레스의 유효를 지시하는 어드레스 상태 신호를 수신하기 위한 어드레스 상태 단자를 더 포함하는 것인 반도체 메모리.
  16. 제1항에 있어서, 데이터를 입출력하기 위한 복수의 데이터 입출력 단자들과,
    상기 데이터 입출력 단자들 중 소정수의 데이터 입출력 단자들로 각각 만들어진 복수의 데이터 단자 그룹과,
    상기 데이터 단자 그룹으로 각각 전송된 데이터의 유효를 지시하는 데이터 유효 신호를 수신하기 위한 복수의 데이터 유효 단자를 더 포함하는 것인 반도체 메모리.
  17. 제16항에 있어서, 상기 데이터 입출력 회로는 상기 데이터 유효 신호들이 무효인 기간 동안에 상기 메모리 셀 어레이로부터 전송된 판독 데이터의 출력을 각각 금지하고, 상기 데이터 단자 그룹에 대응하는 출력 버퍼들을 포함하는 것인 반도체 메모리.
  18. 제16항에 있어서, 상기 메모리 셀을 상기 데이터 입출력 회로에 접속하는 복수의 컬럼 스위치와,
    상기 컬럼 스위치 중 소정수의 컬럼 스위치로 각각 구성되고, 상기 데이터 단자 그룹에 해당하는 복수의 컬럼 스위치 그룹과,
    상기 데이터 유효 신호 중 하나가 무효일 경우, 상기 무효 데이터 유효 신호에 해당하는 상기 컬럼 스위치 그룹 중 하나의 그룹의 컬럼 스위치들을 턴오프하는 제어 회로를 더 포함하는 것인 반도체 메모리.
  19. 제1항에 있어서, 상기 버스트 액세스 동작을 일시 정지하고, 판독 데이터의 출력을 유지하기 위하여 버스트 어드밴스 신호(burst advance signal)를 수신하는 버스트 어드밴스 단자를 더 포함하는 것인 반도체 메모리.
  20. 제1항에 있어서, 외부 입력 단자에서 소정의 논리값 신호들을 연속적으로 여러번 수신한 후에, 동작 모드를 설정하는 설정 신호로서, 상기 외부 입력 단자 중 적어도 어느 하나에 제공되는 신호를 수신하는 모드 설정 제어 회로를 더 포함하는 것인 반도체 메모리.
  21. 제20항에 있어서, 상기 모드 설정 제어 회로는 상기 액세스 명령을 수신하고부터 판독 데이터 출력을 개시할 때까지의 클록수인 레이턴시(lantency)를 설정하는 모드 레지스터를 포함하는 것인 반도체 메모리.
  22. 제20항에 있어서, 상기 모드 설정 제어 회로는 데이터를 연속하여 입력 또는 출력하는 횟수인 버스트 길이를 설정하는 모드 레지스터를 포함하는 것인 반도체 메모리.
  23. 제1항에 있어서, 상기 제1 버스트 제어 회로는 상기 액세스 명령으로서 제공되는 명령 신호 중 하나가 액티브 레벨로 변화하는 것을 검출하는 레벨 검출 회로와,
    상기 레벨 검출 회로의 검출로부터 소정 시간을 측정한 후에 상기 스트로브 신호의 출력을 개시하는 출력 제어 회로를 포함하는 것인 반도체 메모리.
  24. 메모리 셀을 갖는 메모리 셀 어레이와,
    상기 메모리 셀 어레이를 연속하여 버스트 액세스하기 위한 액세스 명령에 대응하여 소정수의 스트로브 신호를 출력하는 제1 버스트 제어 회로와,
    상기 스트로브 신호에 각각 동기하여 상기 메모리 셀 어레이에 대하여 전송되는 데이터를 연속적으로 입출력하는 데이터 입출력 회로를 포함하고,
    상기 제1 버스트 제어 회로는,
    상기 액세스 명령으로서 제공되는 명령 신호들 중 하나를 액티브 레벨로 변화하는 것을 검출하는 레벨 검출 회로와,
    상기 레벨 검출 회로의 검출로부터 소정 시간을 측정한 후에 상기 스트로브 신호의 출력을 개시하는 출력 제어 회로를 포함하는 것인 반도체 메모리.
  25. 제24항에 있어서, 상기 제1 버스트 회로는 판독 동작시에, 상기 명령 신호 중 하나인 칩 인에이블 신호의 액티브 레벨을 검출하고 소정 시간 후에 상기 메모리 셀 어레이로부터의 데이터를 출력하기 위하여 상기 스트로브 신호의 출력을 개시하는 것인 반도체 메모리.
  26. 제24항에 있어서, 상기 제1 버스트 제어 회로는 판독 동작시에, 상기 명령 신호 중 하나인 출력 인에이블 신호의 액티브 레벨을 검출하고나서 소정의 시간 후에 상기 메모리 셀 어레이로부터 전송될 데이터를 출력하기 위하여 상기 스트로브 신호의 출력을 개시하는 것인 반도체 메모리.
  27. 제24항에 있어서, 상기 제1 버스트 제어 회로는 기록 동작시에, 상기 명령 신호 중 하나인 칩 인에이블 신호의 액티브 레벨을 검출하면서 부터 소정의 시간 후에 상기 메모리 셀 어레이로 전송될 데이터를 입력하기 위하여 상기 스트로브 신호의 출력을 개시하는 것인 반도체 메모리.
  28. 제24항에 있어서, 상기 제1 버스트 제어 회로는 기록 동작시, 상기 명령 신호 중 하나인 기록 인에이블 신호의 액티브 레벨을 검출하고나서 상기 소정 시간 후에 상기 메모리 셀 어레이로 전송될 데이터를 입력하기 위하여 상기 스트로브 신호의 출력을 개시하는 것인 반도체 메모리.
  29. 제24항에 있어서, 상기 소정의 시간 길이는 판독 동작시 및 기록 동작시 서로 다른 것인 반도체 메모리.
  30. 제24항에 있어서, 상기 소정의 시간 길이는 판독 동작시 및 기록 동작시 서로 같은 것인 반도체 메모리.
  31. 제24항에 있어서, 상기 액세스 명령에 대응하여 제공되는 외부 어드레스를 수신하고, 상기 외부 어드레스에 후속하는 내부 어드레스를 순차 발생하는 어드레스 카운터를 더 포함하고,
    상기 어드레스 카운터는 상기 스트로브 신호의 출력의 개시에 응답하여 상기 내부 어드레스를 발생할 때까지 카운트하는 것인 반도체 메모리.
  32. 제24항에 있어서, 상기 소정 시간을 외부로부터 설정하는 모드 레지스터를 더 포함하고,
    상기 제1 버스트 제어 회로는 상기 모드 레지스터에 설정된 값에 따라 상기 소정 시간을 측정하는 것인 반도체 메모리.
  33. 제24항에 있어서, 반도체 메모리 제조 공정에서 사용되는 포토마스크의 패턴 형상에 따라 반도체 기판에 형성되는 전도 패턴에 의해 구성되는 스위치를 더 포함하고,
    상기 제1 버스트 제어 회로는 상기 전도 패턴의 접속선(destination)의 전압값에 따라 상기 소정 시간을 측정하는 것인 반도체 메모리.
  34. 제24항에 있어서, 상기 소정 시간을 나타내는 정보가 프로그램되는 퓨즈를 더 포함하고,
    상기 제1 버스트 제어 회로는 상기 퓨즈에 프로그램된 정보에 따라 상기 소정의 시간을 측정하는 것인 반도체 메모리.
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