KR100851398B1 - 반도체기억장치 - Google Patents

Abstract

본 발명은 반도체기억장치에 관한 것으로서, 주기적으로 기억정보를 보유유지하기 위한 리플레쉬동작을 필요로 하는 메모리셀에 대해서 기억정보의 독출 혹은 기입을 실행하는 제 1 메모리동작과, 상기 제 1 메모리동작과 다른 어드레스지정에 의한 제 2 메모리동작 또는 리플레쉬동작이 시간적으로 경합한 경우, 상기 제 1 메모리동작 또는 제 2 메모리동작 또는 리플레쉬동작을 실시하는 타임멀티모드를 설치하고, 상기 제 1 메모리동작과 그 전후에 실시되는 제 2 메모리동작 또는 리플레쉬동작이 필요로 하는 최단의 엑세스시간을 상기 제 1 메모리동작과 제 2 메모리동작 또는 리플레쉬동작에 있어서, 메모리셀 기억정보가 상호 영향을 받지 않는 것을 조건으로 하여 상기 제 1 메모리동작에 필요한 시간과 상기 제 2 메모리동작 또는 상기 리플레쉬동작이 필요로 하는 시간을 가산한 시간보다 짧게 하여 사용편의를 도모하면서 고속의 사이클시간을 실현한 반도체기억장치의 기술을 제공한다.

Description

반도체기억장치{A SEMICONDUCTOR MEMORY DEVICE}

도 1 은 본 발명의 기본개념의 제 1 실시예를 설명하기 위한 블록도이다.

도 2 는 도 1의 실시예의 동작을 설명하기 위한 타이밍챠트도이다.

도 3 은 본 발명의 기본개념의 제 2 실시예를 설명하기 위한 블록도이다.

도 4 는 본 발명의 기본개념의 제 3 실시예를 설명하기 위한 블록도이다.

도 5 는 도 4의 실시예의 동작을 설명하기 위한 타이밍챠트도이다.

도 6 은 본 발명의 기본개념의 제 4 실시예를 설명하기 위한 블록도이다.

도 7 은 도 6의 실시예의 동작을 설명하기 위한 타이밍챠트도이다.

도 8 은 본 발명의 기본개념의 제 1 실시예의 변형예를 나타내는 블록도이다.

도 9 는 본 발명의 기본개념의 제 1 실시예의 또다른 변형예를 나타내는 블록도이다.

도 10 은 도 9의 구체저인 한 실시예를 나타내는 블록도이다.

도 11 은 도 10안의 판정회로의 한 실시예를 나타내는 회로도이다.

도 12 는 도 10안의 선착판정회로의 한 실시예를 나타내는 회로도이다.

도 13 은 도 10안의 타이밍 생성회로의 한 실시예를 나타내는 블록도이다.

도 14 는 도 13안의 기본펄스생성회로의 한 실시예를 나타내는 회로도이다.

도 15 는 도 13안의 타이밍조정회로 2, 8, 10의 한 실시예를 나타내는 회로도이다.

도 16 은 도 13안의 타이밍조정회로 3, 5, 6, 7, 9의 한 실시예를 나타내는 회로도이다.

도 17 은 도 13안의 타이밍조정회로 1, 4의 한 실시예를 나타내는 회로도이다.

도 18 은 도 10안의 행어드레스 래치의 한실시예를 나타내는 회로도이다.

도 19 는 도 10안의 열어드레스래치의 한 실시예를 나타내는 회로도이다.

도 20 은 도 18, 도 19안의 레지스터의 한 실시예를 나타내는 회로도이다.

도 21 은 도 10안의 셀렉터의 한 실시예를 나타내는 회로도이다.

도 22 는 본 발명에 이용되는 클록 인버터의 심볼도이다.

도 23 은 도 22의 클록인버터의 한 실시예를 나타내는 회로도이다.

도 24 는 도 10의 실시예의 제 1 동작(기이-기입-독출동작)을 설명하기 위한 타이밍챠트도이다.

도 25 는 도 10의 실시예의 제 2 동작(리플레쉬-독출-독출동작)을 설명하기 위한 타이밍챠트도이다.

도 26 은 도 10의 실시예의 제 3 동작(리플레쉬-기입-기입-독출동작)을 설명하기 위한 타이밍챠트도이다.

도 27 은 도 10의 실시예의 제 4동작(리플레쉬-기입-독출-독출동작)을 설명하기 위한 타이밍챠트도이다.

도 28 은 도 9의 구체적인 제 2 실시예를 나타내는 블록도이다.

도 29 는 도 9의 구체적인 제 3 실시예를 나타내는 블록도이다.

도 30 은 도 9의 구체적인 제 4 실시예를 나타내는 블록도이다.

도 31 은 도 30안의 행어드레스 래치의 한 실시예를 나타내는 회로도이다.

도 32 는 도 4의 구체적인 제 1 실시예를 나타내는 블록도이다.

도 33 은 도 4의 구체적인 제 2 실시예를 나타내는 블록도이다.

도 34 는 도 4의 구체적인 제 3 실시예를 나타내는 블록도이다.

도 35 는 도 4의 구체적인 제 4 실시예를 나타내는 블록도이다.

도 36 은 본 발명의 실시예를 실현하는 외부에서의 리플레쉬가 불필요한 DRAM래치의 실장형태의 한 실시예를 나타내는 구성도이다.

도 37 은 종래기술의 일례를 나타내는 타이밍챠트도이다.

도 38 은 도 9의 구체적인 제 5 실시예를 나타내는 블록도이다.

도 39 는 도 38안의 어드레스래치의 한 실시예를 나타내는 회로도이다.

도 40 은 도 39안의 ADL스위치 및 도 39안의 ADL스위치 2의 실시예를 나타내는 회로도이다.

도 41 은 도 38의 실시예의 동작을 설명하기 위한 타이밍챠트도이다.

<주요부분을 나타내는 부호의 설명>

101, 501, 601, 801, 1001, 1101 : 메모리LSI CLQ

102, 502, 602, 802, 1002, 1102 : 통상의 DRAM동작을 보증하는 전체회로(MCALL)

103, 503, 603, 803, 1003, 1103 : 리플레쉬동작/기입·독출동작모드 절환등의 전체를 제어하는 제어회로(CNT)

104, 504, 604, 804, 1004, 1104 : 어드레스 카운터(ADC)

105, 505, 805, 1005, 1105 : 지연시간 측정회로(DELMES)

100, 506, 606, 806, 1006, 1106 : 입력/출력신호선

107, 307, 507, 607, 807, 1007, 1107 : 외부입출력신호(I/O)

605, 808 : 검출회로(DET)

1008, 1108, 3009, 3109, 3209, 3409, 3509, 3609, 3709 : 리플레쉬 타이머(REFTIM)

1109, 3005, 3105, 3205, 3405, 3505, 3605, 3705 : ATD

1110 : ATD출력

1201, 3001, 3101, 3201, 3401, 3501, 3601, 3701 : 메모리셀 어레이(MC)

1202, 3002, 3102, 3202, 3402, 3502, 3602, 3702 : 커맨드용 입력버퍼(CIBF)

1203, 3003, 3103, 3203, 3403, 3503, 3603, 3703 : 커맨드 디코더(CD)

1204, 3004, 3104, 3204, 3404, 3504, 3604, 3704 : 어드레스용 입력버퍼(AIBF)

1206, 3006, 3106, 3206, 3406, 3506, 3606, 3706 : 행어드레스 래치(RAL)

1207, 3007, 3107, 3207, 3407, 3507, 3607, 3707 : 행프리디코더(RPDEC)

1208, 3008, 3408, 3508 : 행컨트롤러 1(RCTL 1)

1211, 3011, 3411, 3511 : 행컨트롤러 2(RCTL 2)

1212, 3012, 3411, 3511 : 셀렉터(SEL)

1213, 3023, 3113, 3213, 3423, 3513, 3613, 3713 : 행디코더(RDEC)

1214, 3114, 3214, 3514, 3614, 3714 : 어레이컨트롤(ACTL)

1215, 3015, 3115, 3215, 3415, 3515, 3615, 3715 : 열어드레스 래치(CAL)

1216, 3016, 3116, 3216, 3416, 3516, 3617, 3717 : 입출력버퍼(IOBF)

1218, 3018, 3118, 3218, 3418, 3518, 3618, 3718 : 입출력회로(IOC)

1219, 3019, 3119, 3219, 3419, 3519, 3619, 3719 : 기입/독출회로(RWC)

1220, 3020, 3120, 3220, 3420, 3520, 3620, 3720 : 판정회로(JUDGE)

1221, 3021, 3121, 3221, 3421, 3521, 3621, 3721 : 타이밍 생성회로(TIMGEN)

1301, 1302 : 선착판정회로(FAJDG 1, 2)

1303, 1304, 1305, 1601, 1705, 1708, 1805, 1808 : 지연회로(DEL, DEL 1, DEL 2)

1401 : 선착신호선정회로

1402, 1403, 2010 : AND게이트

1404, 1602, 1701, 1703, 1710, 1712, 1801, 1803, 1812, 1905, 1907, 1912,

1914, 2003, 2006, 2008, 2012, 2014, 2016, 2103, 2107, 2109, 2111, 2201,

2204, 2205, 2301, 3301 : 인버터

1501, 2013, 2108 :OR게이트

1502, 1503 : 기본펄스 생성회로(PULGEN 1, 2)

1504 ~ 1513 : 탕밍 조정회로(TIMADJ 1 ~ 10)

1702, 1704, 1706, 1707, 1709, 1711, 1802, 1804, 1806, 1807, 1809, 1811,

1812, 1902, 1903, 1904, 1906, 1909, 1910, 1911, 1913, 2004, 2005, 2007,

2009, 2015, 2104, 2105, 2110, 2202, 2203, 2206, 2207, 2302 ~ 2305,

2401, 3302, 3303 : 클록인버터

1813, 1814 : 펄스폭조정회로(PULADJ 1, 2)

1901 : 도 17에 나타나는 타이밍조정회로

1908 : 도 18에 나타나는 타이밍조정회로

2001, 2002, 2006, 2101, 2102, 2106 : 레지스터

2011 : 행어드레스 이네이블 래치

2501, 2502 : PMOS

2503, 2504 : NMOS

3024, 3424 : 어레이 컨트롤 1(ACTL 1)

3025, 3026 : 어레이 컨트롤 2(ACTL 2)

3108, 3208, 3608, 3708 : 행컨트롤러(RCTL)

3110, 3210, 3610, 3710 : 어드레스 카운터(ADC)

1104, 3110, 3210, 3510, 3610, 3710 : 어드레스 카운터(ADC)

3304 : 셀렉터

3422, 3522, 3622, 3722 : 비트선 프리챠지 검출회로(BLDET)

3801 : 실장형태를 위에서 본 도면

3802 : 실장형태의 단면도

3803 : 기판 3804 : 후래쉬 칩

3805 : 외부에서의 리플레쉬를 필요로 하는 DRAM 칩

3806 : 납땜범프 4003 : 지연회로(DEL)

4101, 4104 : 인버터 4102, 4103 : 클록인버터

4001 : 레지스터 3901 : 입력버퍼(ALIBF)

3902 : ADL 펄스 생성회로(ALPL) 3903 : ADL스위치(SW)

3904 : 어드레스래치(AAL) 4002 : ADL 스위치 2(SW 2)

본 발명은 리플레쉬동작을 필요로 하는 반도체기억장치에 관한 것이고 주로 외부에서 판독/기입동작과 내부회로에서 실시되는 리플레쉬동작을 하나의 메모리사이클안에 실행하도록 한 다이나믹형 램덤·엑세스·메모리(이하, 단순히 DRAM으로 명기)등에 이용하기에 유효한 기술에 관한 것이다.

DRAM을 SRAM(스태틱형 랜덤 엑세스 메모리; static ramdon access memory)와 동일하게 취급하는 것이 가능하도록 되기 때문에 도 37에 나타나는 바와 같이 판독/기입동작과 리플레쉬동작을 1사이클안에 각각의 시간을 분할하여 실시하도록 하거나, 혹은 판독/기입동작과 리플레쉬동작이 경합한 경우만 상기 2가지의 동작을 실시하는 이른바 타임 멀티 방식의 DRAM이 일본국특개소61-71494호 공보에 제안되어 있다.

도 37에 나타나는 바와 같이 타이밍챠트도에서는 전반에서 실행되는 리플레쉬(Refresh)동작의 종료를 비트선이 프리챠지된 것으로 검지하고 판독/기입(Read/Write)으로 절환하도록 하고 있다. 동도에서는, 전반에 리플레쉬동작, 후반에 기입·독출동작을 실행하는 예가 나타나 있지만 전반에 기입·독출동작을 실행하고 후반에 리플레쉬동작을 실행하도록 하여도 용이한 것도 기재되어 있다.

상기와 같은 타임멀티방식에서는 전반 사이클에서의 리플레쉬동작의 종료를 내부의 각 노이드가 대기상태로 이루어진 것을 검출하고 그것을 수취하여 후반사이클에 의해 외부 어드레스를 변환하도록 하여 통상의 기입 혹은 독출동작을 실행하는 것에 의해 상기 동작에 의해 메모리선택동작의 오동작과 메모리셀의 기억정보가 파괴되어 버리는 것을 방지하고 있다. 따라서, 상기와 같은 타임멀티방식에서는 오동작 방지등을 위하여 두개의 동작을 시간적으로 완전하게 분리하는 것이고 필연적으로 사이클타임이 길어져버리는 문제가 발생한다.

상기 DRAM에 있어서, 워드선이 비선택상태가 되어비트선의 프리챠지동작이 종료하여 비트선이 하이인피던스상태가 되기까지의 시간과 다음 워드선의 선택동작이 중복되지 않도록 하면 메모리셀의 정보의 파괴를 방지하는 것이 가능하다. 바꾸어 말하면, 상기 전반 사이클에 있어서 비트선의 프리챠지 동작을 실시하고 있을 때 후반 사이클에 있어서 워드선을 선택상태로 해버리면 선택된 메모리셀에도 상기 비트선의 프리챠지전압이 기입되어 버려 기억정보가 파괴된다. 이것에 착안하여 본원 발명자에 있어서는 상기와 같은 타임멀티방식으로 동작하는 DRAM의 메모리사이클의 단축화를 도모하려고 하였다.

본 발명의 목적은 사용편의를 용이하게 하면서 고속사이클시간을 실현한 반동체기억장치를 제공하는 것이다. 본 발명의 상기 및 그 외의 목적과 신규특징은 본 명세서의 기술 및 첨부도면에서 명확해 질 것이다.

본 원에 있어서 개시되는 발명가운데 대표적인 것의 개요를 간단하게 설명하면 하기와 같다. 즉, 주기적으로 기억정보의 보유유지를 위하여 리플레쉬동작을 필요로 하는 메모리셀에 대해서 기억정보의 독출 혹은 기입을 실행하는 제 1 메모리동작과, 상기 제 1 메모리동작과 다른 어드레스지정에 의한 제 2 메모리동작 또는 리플레쉬동작이 시간적으로 경합한 경우 상기 제 1 메모리동작의 전후에제 2 메모리동작 또는 리플레쉬동작을 실시하는 타임멀티모드를 설치하고, 상기 제 1 메모리동작과 그 전후에 실시되는 제 2 메모리동작 또는 리플레쉬동작이 필요로하는 최단엑세스시간을 상기 제 1 메모리동작과 제 2 메모리동작 또는 리플레쉬동작에 있어서 메모리셀의 기억정보가 상호 영향을 받지 않는 것을 조건으로 하여 상기 제 1 메모리동작에 필요한 시간과 상기 제 2 메모리동작 또는 상기 리플레쉬동작에 필요한 시간을 가산한 시간보다 짧게한다.

본 원에 있어서 개시되는 발명가운데 다른 대표적인 것의 개요를 간단하게 설명하면 하기와 같다. 즉, 복수의 비트선과 복수의 워드선에 대응하여 설치되고, 주기적으로 기억정보의 보유유지를 위한 리플레쉬동작을 필요로 하는 복수의 메모 리셀을 포함하는 메모리어레이와, 상기 비트선을 프리챠지하는 프리챠지회로와, 어드레스신호에 따라서 상기 복수의 워드선 가운데 특정 워드선과 상기 복수의 비트선가운데 특정비트선을 선택하는 어드레스선택회로와, 상기 메모리셀에 대해서 기억정보의 독출 혹은 기입을 실행하는 제 1 메모리동작이 지시된 경우 상기 제 1 메모리동작 후에 상기 제 1 메모리동작과는 다른 어드레스지정에 의한 제 2 메모리동작 또는 리플레쉬동작을 실시하는 시간을 할당하는 타임멀티제어회로를 구비하고, 상기 타임멀티제어회로에 의해 상기 제 1 메모리동작의 지시에 대응하여 상기 비트선의 프리챠지를 해제하고 상기 제 1 메모리동작에서의 어드레스 신호에 대응하여 워드선 및 비트선의 선택동작을 실행하여 메모리셀의 정보의 독출 또는 외부정보를 메모리셀에 기입하는 제 1 동작과, 상기 비트선을 다시 프리챠지하는 제 1 프리챠지동작과, 상기 비트선의 프리챠지동작을 해제하여 제 2 메모리동작 또는 리플레쉬동작에 대응하여 워드선의 선택동작을 실행하여 상기 제 2 메모리동작 또는 리플레쉬동작이 필요로 하는 시간을 할당한다.

도 1은 본 발명의 기본개념을 설명하는 제 1 실시블록도이다. 메모리LSI칩(101)내에 통상의DRAM 동작을 보증하는 전체회로(MCALL)(102)와 동작모드절환등의 전체제어를 실시하는 제어회로(CNT)(103)와, 어드레스카운터(ADC)(104)와, 지연시간 측정회로(DELMES)(105)를 갖춘다.

도 1에 나타나는 반도체기억장치에서는 기입 ·독출동작과 리플레쉬동작의 절환은 제어회로(CNT)(103) 및 지연시간측정회로(DELMES)(105)에 의해 다음과 같이 자동적으로 실행한다. 우선, 입력/출력신호선(106)에서 외부입력신호(I/O)(107)가 입력되면, 즉시 리플레쉬동작을 실행한다. 어드레스카운터(ADC)(104)가 지정하는 워드선상의 메모리셀의 리플레쉬가 종료하고 워드선이 폐쇄하고 비트선이 프리챠지된다. 그 후, 즉시, 기입·독출동작의 어드레스에서 지정되는 워드선이 활성화된다.

상기 후반의 기입·독출동작은 외부어드레스가 입력되고 나서 비트선이 프리챠지된기 까지의 시간을 예측할 수있고 지연시간 측정회로(DELMES)(105)에 의해 외부어드레스를 변환하는 타이밍을 적절하게 조정하여 상기 어드레스에 대응하는 워드선의 활성과 상기 리플레쉬동작에서의 비트선의 프리챠지가 중복되지 않도록 하는 것을 실현할 수 있다.

이 지연시간측정회로(DELMES)(105)는 제어회로(CNT)(103)에서 출력된 신호를 필요한 시간(t1+t2-t4)만 지연시키는 회로이다. 여기에서, t1은 어드레스운터출력에서 워드선 드라이버입력까지의 지연시간, t2는 워드선 드라이버 입력에서 비트선이 프리챠지되기 까지의 시간, t4는 어드레스입력에서 워드선 드라이버입력까지의지연시간을 나타낸다.

도 2 타이밍챠트를 나타낸다. 도 37에 나타나는 종래예의 타이밍챠트와 비교한다. 전반사이클의 워드선 활성화기간과 후반 사이클 워드선활성화기간 사이의 공시간을 최소한으로 설정하는 것이 가능하고, (t3+t4-α)만큼 사이클시간을 고속화 할 수 있다. 여기에서 t3은 비트선 프리챠지 검출시간, α는 프로세스·전압·온도변화에 의해 비트선의 프리챠지와 다음 워드선의 상승이 중복하는 것을 방지하 기 위한 타이밍 한계이다.

이상은, 전반에 리플레쉬동작, 후반에 기입·독출동작을 실행하는 예에 대해서 기술하였지만 전반에 기입·독출동작, 후반에 리플레쉬동작을 실행하는 경우도 동일하게 실행하면 용이하다. 또한, 어드레스 입력의 타이밍이 아닌 워드선 드라이버, 어드레스 디코드, 어드레스 프리디코드등의 활성화타이밍을 지연시간 측정회로(DEMLMES)(105)에 의해 적절하게 배치하는 경우에서도 상기 공시간을 수축하는 것이 가능하고 사이클시간을 고속화 할 수 있다.

상기 기술한 설명에서는 1사이클에 2동작을 하고 있지만 한정된 것은 아니다. 또한, 리플레쉬동작과 기입·독출동작만이 아닌 기입동작과 독출동작등에도 동일하게 적용할 수 있다. 즉, 본 발명은 전반사이클의 워드선 활성화기간과 후반사이클의 워드선활성화 기간사이의 공시간을 최소한화하는 것이 목적이고, 1사이클에 2동작 이상하는 경우에도 1사이클에 1동작만을 실행하는 경우에도 적용된다. 여기에서 말하는 동작은 리플레쉬동작, 기입동작, 독출동작, 전동작을 대상으로 한다. 1사이클에 2동작, 특히, 리플레쉬동작과 기입·독출동작은 종래예와 비교를 용이하게 하기 위한 것이다. 또한, 이 이후의 설명에서도 동일한 내용이지만 각각에 있어서, 상기 보충설명은 범용되기 때문에 생략한다.

도 3은, 본 발명의 기본개념을 설명하는 제 2 실시예의 블록도이다. 도 1의 실시예의 블록도와 다른 점은 지연시간측정회로(DELMES)(505)의 구성이다. 도 3의 지연시간측정회로(DELMES)(505)는 통상의 DRAM 동작을 보증하는 전체회로(MCALL)(502)에서 신호를 수취하여 지연시간을 측정하고 있다. 예를들면, 센스앰프의 기동신호를 수취하여 센스앰프기동에서 비트선프리챠지까지의 시간을 지연시간 측정회로에서 지연시켜 적절한 타이밍으로 외부어드레스를 변환한다. 센스앰프기동까지는 실제의 회로와 동일한 지연시간이 구해지기 때문에 도 1의 지연시간 측정회로(DELMES)(105)에 비하여 프로세스·전압·온도변동에 대한 지연시간의 오차가 작아진다. 또한, 지연하는 시간이 짧기 때문에 지연회로의레이아웃면적을 작게할 수 있는 이점이 있다. 동작에 대해서는 도 1과 동일하기 때문에 동작설명, 타이밍챠트는 생략한다.

도 4는, 본 발명의 기본개념을 설명하는 제 3 실시예의 블록도이다. 도 1의 실시예의 블록도와 다른 것은 지연시간 측정회로를 대신하여 검출회로(DET)(605)가 추가된 것이다. 도 6의 검출회로(DET)(605)는 전체회로(MCALL)(602)의 각 노이드가 대기상태로 된 것을 검출한다.

도 5에 타이밍챠트를 나타낸다. 검출의 일례로서 도 5에서는 비트선이 프리챠지한 것을 검지하고 있다. 본 발명에서는 비트선이 프리챠지한 것을 검지하여 워드선 드라이버를 동작시키도록 하고 있다. 이 결과, 종래예의 타이밍챠트 도 37과 본 발명의 타이밍챠트 도 5를 비교하면, 어드레스 입력에서 워드선 드라이버 입력까지의 지연시간(t4)만 사이클시간이 고속화가 된다. 동일하게 하여, 비트선이 프리챠지한 것을 검지하여, 어드레스 디코더, 어드레스 프리디코더등을 동작시키는 것이 가능하다. 이 경우는, 어드렛 입력에서 어드레스 디코더, 어드레스 입력에서 어드레스 프리디코더등까지의 지연시간만큼 사이클시간을 고속화 할 수 있다.

도 6은 본 발명의 기본개념을 설명하는 제 4 실시예의 블록도이다. 도 1의 구성에 대해서 검지회로(DET)(808)이 추가되어 있다. 도 1에서는, 리플레쉬가 종료하여 워드선이 닫히고 비트선이 프리챠지된 직후에 기입·독출동작의 어드레스에서 지정되는 워드선이 활성화 되지만 도 6의 실시예에서는 또한 비트선이 프리챠지된 것도 검지하여 기입·독출동작의 어드레스에서 지정되는 워드선이 활성화 된다. 그로 인하여, 프로세스·전압·온도변동에 의해 발생하는 지연시간 측정회로(DELMES)(805)에서 오차를 고려하지 않아도 용이하고 즉, 타이밍한계를 취급할 필요가 없어진다. 단, 비트선 프리챠지 검출시간을 충분하게 필요로 한다.

사이클시간은 도 7의 타이밍챠트에 나타나는 바와 같이 (t1 + t2 + t3 + t2)가 된다. α(한계)>t3(검출시간)으로 이루어지는 경우는 도 1에 대해서 사이클시간을 (α- t3) 단축 할 수 있다. 또한,지연시간 측정회로(DELMES)(805)은 도 3에 나타나는 구성으로 하여도 어떤 문제도 없다.

상기의 각 실시예에 있어서, 타이밍형 메모리셀은 그 정보보유유지시간에 대응한 일정한 주기로 리플레쉬동작이 실시되지 않으면 안된다. 기입·독출동작이 상기와 은 일정한 주기내에서 항상 발생하고 있는 바와 같은 기억장치에서는 상기 동작별로 자율적인 리플레쉬동작에 의해 정보보유유지동작을 실현할 수 있다. 기입 ·독출동작은 상기 워드선에 접속된 메모리셀에 대해서 보면 리플레쉬동작이 실시되지만 상기 기입·독출동작에서의 어드레스지정은 부정이기 때문에 어드레스카운터(ADC)(104, 504, 604, 804)에 있어서 리플레쉬어드레스를 갱신하여 전체의 메모리셀에 대해서 리플레쉬를 실시하는 것이다.

상기와 같은 자율적인 리플레쉬동작을 기입·독출동작 사이클안에 삽입하는 것에 의해 외부에서는 각별한 리플레쉬동작의 지시를 실행하지 않고 혹은 내부회로에서 실시되는 리플레쉬를 위한 기입과 독출동작이 발생하지 않고 SRAM 과 동일한 메모리엑세스를 실시하는 것이 가능하다.

도 8은 본 발명의 기본개념을 설명하는 제 1 실시예의 블록도에대한 다른 실시예(변형 예)의 블록도이다. 본 실시예는 도 1의 구성에 타이머(REFTIM)(1008)를 부가한 것이다. DRAM 에서는 각 사이클별로 리플레쉬를 실행할 필요는 없다. 즉, 메모리셀의 정보보유유지기간내에 리플레쉬가 실시되면 용이하다. 예를들면, 대표적인 64M비트 DRAM 을 예를 취하면 리플레쉬간격이 64ms, 리플레쉬가 4, 096이기 때문에 15.625㎲(64㎳/4,000)에 1회의 리플레쉬를 실행하면 용이하게 된다.

즉, 어드레스카운터의 지정에 의해 0번째의 워드선상에 접속되는 메모리셀의 리플레쉬를 실행하고 1번째의 워드선, 2번째의 워드선과 순차로 리플레쉬를 실행하고, 다음으로 0번째의 워드선이 리플레쉬되기까지의 시간을 64㎳로 하기 위한 각 워드선을 15.625㎲의 간격으로 리플레쉬하면 용이하다. 또한, DRAM의 리플레쉬동작은 워드선을 활성화 하는 것에 의해 그 워드선에 접속된 전체의 메모리셀의 리플레쉬가 실행되고, 따라서, 전체 워드선을 활성화 하는 것에 의해 전체 메모리셀의 리플레쉬가 실행되는 것은 기존과 같다.

타이머(REFTIM)(1008)은 이와같이 일정주기(15.625㎲)별로 리플레쉬·리젝트·펄스를 출력하기 위한 회로이다. 도 8의 실시예에서는 메모리 LSI가 연속적으로 판독·기입동작상태인 경우는 상기 리플레쉬·리젝트·펄스와 판독·기입동작이 경합하는 일정주기에 1회, 그 동작사이클의 전반은 후반으로 리플레쉬동작을 실행하 고, 후반 또는 전반에서 기입·독출동작을 실행한다. 또한, 장시간 대기상태의 경우에도 리플레쉬·리젝트·펄스로 응답하여 일정주기로 리플레쉬동작만을 실행하는 것이 가능하다. 이 결과, 외부단자에서 판독·기입동작이 리플레쉬동작에 의해 제한되는 것이 아니므로 SRAM과 동일하게 취급하는 것이 가능하게 된다.

도 8의 구성에 의하면 리플레쉬동작의 회수가 제한되어 있기 때문에 소비전력의 저감에 유효하다. 즉, 판독·기입동작과 리플레쉬동작이 경합한 경우에는 상기에 대응하여 리플레쉬동작이 실시되어 리플레쉬 어드레스의 갱신이 실행되기 때문에 리플레쉬동작만을 실행하는 회수를 적게 하는 것이 가능하다. 또한, 메모리가 외부에서 장시간 엑세되지 않는 경우에도 내부에서는 자동적으로 리플레쉬된 어 있기 때문에 정보가 삭감하는 경우 없이 상기와 같이 SRAM과 동등하게 취급하는 것이 가능하다.

본 발명의 기본개념을 설명하는 상기 제 2, 3, 4 의 각 실시예의 블록도(도 3, 도 4, 도 6)에 상기와 같은 타이머를 부가하는 경우도 용이하다. 이와 같은 타이머를 부가한 실시예에 대해서는 미도시라 하여도 도 8과 동일하기 때문에 설명은 생략한다.

도 9는 어드레스가 입력되면 동작을 개시하는 메모리 LSI에 본 발명을 적용한 실시예(변형예)의 블록도이다. 이 실시예는 도 8의 실시예의 구성에 어드레스입력 변화의 검지회로(ATD)(1109)를 부가한 것이다. 상기 검지회로(ATD 11109)는 어드레스의 입력변화를 검지하여 도 9와 같이 신호 1110를 출력하는 회로이고 다른 동작은 도 9의 실시예와 동일하다.

본 발명의 기본개념을 설명하는 제 2, 3, 4 의 실시예의 블록도(도 3, 도 4, 도 6)에 상기 타이머 및 검지회로(ATD)를 부가하는 것도 용이하다. 이와 같은 타이머 및 검지회로(ATD)를 부가한 실시예에 대해서는 미도시라도 도 9와 동일해지기 때문에 설명은 생략한다.

도 10은 도 9에 대응한 한 실시예의 구체적인 블록도이다. 메모리셀어레이(MC)(1201)는 복수의 워드선, 복수의 비트선 및 이들 교점에 설치된 다이나믹형 메모리셀, 센스앰프, 서브워드드라이버등을 포함한다. 입력버퍼(CIBF)는 외부에서의 명령을 수취한다. 커맨드디코더(CD)(1203)는 상기 입력된 명령을 디코드한다. 입력버퍼(AIBF)(1204)는 외부에서의 어드레스를 수취한다. 어드레스변화 검지회로(ATD)(1109)는 상기 입력된 어드레스신호의 변화를 검지한다. 행어드레스 래치회로(RAL)(1206)는 상기 입력버퍼(1204) 를 통하여 입력된 행어드레스를 래치한다.

행프리디코더(RPDEC)(1207)은 상기 래치된 행어드레스를 프리디코드한다. 행 컨트롤러(1)(RCTN 1)(1208)는 기입·독출동작에 대응한 센스앰프등의 제어신호를 생성한다. 리플레쉬 타이머(REFTIM)(1108)는 메모리셀의 정보보유유지기간에 대응시켜 일정한 주기로 리플레쉬·리젝트·펄스를 출력한다. 어드레스카운터(ADC)(1104)는 리플레쉬·리젝트·펄스를 계수하여 리플레쉬 어드레스를 생성한다. 행컨틀롤러 2(RCTL 2)(1211)는 리플레쉬동작에 대응한 센스앰프등의 제어신호를 생성한다. 셀렉터(SEL)(1212)는 리플레쉬동작이 기입·독출동작 여부에 의해 경로를 절환한다. 행디코더(RDEC)(1213)는 행어드레스를 디코드한다. 어드레스컨트롤러(ACNT)(1214)는 센스앰프등의 동작을 제어한다.

열어드레스래치(CAL)(1215) 상기 입력버퍼(1204)를 매개하여 입력된 열 어드레스를 래치한다. 열디코더(CDEC)(1216)는 열어드레스를 디코드한다. 입출력버퍼(IOBE)(1217)는 상기 메모리셀 어레이(MC)(1201)에서 독출된 데이터를 외부로 출력하고 또한, 외부에서의 데이터를 수취한다.

입출력회로(IOC)(1218)는 상기 메모리셀어레이(MC)(1201)에서 독출된 데이터를 일시적으로 축적하여, 상기 입출력버퍼(IOBF)(1217)에 전송하고 또한, 상기 입출력버퍼(IOBF)(1217)에서의 외부데이터를 일시적으로 축적한다. 독출/기입회로(RWC)(1219)는 상기 메모리셀어레이(MC)(1201)에서 독출된 데이터를 상기 입출력회로(IOC)(1218)에 전송하여, 상기 입출력회로(IOC)(1218)에서 기입데이터를 상기 메모리셀어레이(MC)(1201)에 기입한다.

판정회로(JUDGE)(1220)는 상기 커맨드디코더(CD)(1203) 출력과 상기 ATD(1109)출력과 상기 타이머(REFTIM)(1108)출력의 선착순서를 결정한다. 타이밍생성회로(TIMGEN)(1221)는 상기 판정회로(JUDEGE)(1220)의 출력을 수취하여 리플레쉬·기입·독출동작에 대응한 타이밍을 생성한다.

도 10안의 판정회로(JUDGE)(1220)와 타이밍생성회로(TIMGEN)(1221)이 도 9안의 제어회로(CNT)(1103) 부근에 타이밍생성회로(TIMGEN)(1221)내에 지연시간 측정회로(DELMES)(1105)가 포함되어 있다.

도 11에 도 10안의 판정회로(JUDGE)(1220)의 회로도를 나타낸다. 상세동작에 대해서 후 기술하고 여기에서는 간단하게 동작을 설명한다. 기입요구 펄스(WEPL)와 독출요구펄스(어드레스 신호변화검출신호)(ATDOUT)와 리플레쉬요구펄스(타이머출력)(TMOUT) 가운데 가장 신속한 요구가 도착한 동작에 있어서, 기입·독출동작에 관해서는 기입 ·독출스테이트신호(WRS), 리플레쉬동작에 대해서는 리플레쉬 스테이트신호(REFT)가 출력된다.

상기 출력을 수취하여 도 10안의 타이밍생성회로(TIMGEN)(122)에 각각의 동작을 부가한 타이밍이 작성된다. 2번째이후 도착한 요구에 대해서는 선착동작 종료 후 도착순서로 실행된다. 기입·독출동작중 다음 기입요구펄스(WEPL) 또는 독출요구 펄스(ATDOUT)가 온 경우에도 동일하게 선착의 기입·독출동작 종료 후 다음의 기입·독출동작이 실행된다.

본 실시예에서는 기입동작 요구 펄스(WEPL)는 독출동작 요구 펄스(ATDOUT)보다 필히 신속하게 도착할 것 및 기입·변환동작과 다음의 기입·독출동작이 중복되는 경우에 리플레쉬요구는 필요없는 제안을 근거로 본 판정회로가 작성되어 있다. 이것은, 리플레쉬동작이 실행된 직후만을 기입·독출동작과 다음의 기입·독출동작이 경우가 있다고 판정하고 있기 때문이다. 이 가정이 성립하지 않는 경우도 그 조건에 대응한 판정회로를 이용하면 용이하다.

도 12에 도 11안의 선착판정회로(FAJDG 1, 2)(1301, 1302)의 한 실시예의 회로도를 나타낸다. 본 회로의 기본적구성은 일본국특개평7-245585호 공보에 기재되어 있는 선착신호 선정회로(1401)와 인버터(1404)로 구성되어 있다. 단, 선착신호선정회로(1401)내의 AND게이트(1402, 1403)는 일본국특개평7-245558호 공보에 기재되어 있는 구성(2AND게이트)에 대해서 본원 회로에서는 3AND게이트로 변동되고 인버터(1404) 출력(RST의 반전신호)이 추가 입력되어 있다.

본 회로의 동작을 설명한다. 신호(RST)를 하이레벨(이하 단순히 "H"로 약기입)로 하면 출력신호(O, OB)는 로우레벨(이하 단순히 "L"로 약기)이 되고 초기상태가 설정된다. 그 후 신호(RST)를 "L"로 한 후, 입력신호(IN, INB)의 어느 하나가 신속하게 "H"가 되면 신속한 "H"로 이루어진 입력신호에 대응한 출력신호(O, OB)가 "H"가 된다. 예를들면, 입력신호(IN)가 신속하게 "H"가 되면 출력신호(O)가 'H"가 되고 출력신호(OB)는 "L"의 상태가 된다. 이 출력신호는 그 후 입력신호(IN, INB)가 다른 상태("H 와 H", "L 과 H", "L 과 L")로 변화하여도 보유유지되지만 신호(RST)가 "H"가 되면 출력신호(O, OB)는 초기상태 "L"로 되돌아간다.

도 13에 도 10안의 타이밍생성회로(TIMGEN)(1221)의 한 실시예의 블록도를 나타낸다. 판정회로(JUDGE)(1220)에서 출력된 신호(WRS)가 입력되면 신호(WRS)가 타이밍조정회로(2, 8)(TIMADJ2, 8)(1505, 10501)에 입력되어 타이밍이 조정되고 행어드레스컨트롤러(1)(RCTL 1)(1208) 및 셀렉터(SEL)(1212)로 출력된다(RC1ACT, WRSEL).

신호(WRS)는 기본펄스생성회로(1)(PULGEN 1)(1502)에 입력되고 펄스화된다. 이 출력신호(PULSE)는 타이밍조정회로(5)(TIMSDJ 5)(1508), 타이밍조정회로 6(TIMADJ 6)(1509), 타이밍조정회로 7(TIMADJ 7)(1510)에 입력되고 타이밍과 펄스폭이 조정되어 각각 판정회로(JUDGE)(1220), 독출/기입회로(RWC, 1219), 열디코더(CDEC, 1216), 입출력회로(IOC, 1217)로 출력된다(WREND, RWPUL, CDPUL, IOPUL).

타이밍조정회로 1(TIMADJ 1, 1504), 타이밍조정회로 4(TIMADJ 4, 1507)에는 신호(WRS, PULSE)가 입력되어 각각 타이밍조정, 타이밍·펄스폭조정이 실행되고, 행어드레스래치(RAL, 1206), 열어드레스래치(CAL, 1215)로 출력된다(RAACTR, RAACTW, RAPULR, RAPULW, CAACTR, CAACTW, CAPULR, CAPULW).

기본펄스 생성회로 1(PULGEN 1, 1502), 타이밍조정회로(1 ~ 8)(TIMADJ 1 ~ 8, 1504 ~ 1511) 전체에 신호(WNFG, WFG)가 OR(논리합)된 신호(WFGOR)가 입력되어 있다. 이것은, 신호(WFGOR) 값에 의해 타이밍과 펄스폭의 조정치를 변경가능하게 하고 있다. 즉 독출동작과 기입동작에서 타이밍·펄스폭을 변경하고 있다.

한편, 판정회로(JUDGE, 1220)에서 출력된 신호(REFS)가 입력되면 신호(REFS)가 타이밍조정회로(10)(TIMADJ, 1513)에 입력되어 타이밍이 조정되고, 행어드레스 컨트롤러(2)(RCTL 2, 1211)로 출력된다(RC2ACT). 또한, 신호(REFS)는 기본펄스생성회로(2)(PULGEN 2, 1503)에 입력되고 펄스화된다. 이 출력신호는 타이밍조정회로 9(TIMADJ 9, 1512)이 입력되고, 타이밍과 펄스폭이 조정되어 판정회로(JUDGE, 1220)로 출력된다(REFEND).

도 14에 도 13안의 기본펄스생성회로 1, 2((PULGEN 1, 2), (1502, 1503))의 한 실시예를 나타낸다. 본 실시예는 입력신호(IN)가 지연회로(DEL, 1601)에서 시간(t)만큼 지연된 후에 인버터(1602)로 반전되어 생성된 지연신호(N1)와 입력신호(IN, AND)(논리곱)를 취하는 것에 의해 펄스폭(t+△)(△는 인버터(1602)의 지연시간)의 펄스를 취하는 회로이다.

도 15에 도 13안의 타이밍조정회로 2, 8, 10((TIMADJ 2, 8, 10,),(15015, 1511, 1513))의 한 실시예를 나타낸다. 신호(WFGOR)이 "L"의 경우는 인버터(1701, 1712)의 출력이 "H"가 되고, 클록인버터(1704, 1706, 1711)가 이네이불이 되고 클록인버터(1702, 1707, 1709)가 디스에이블이 된다. 그 결과, 입력신호(IN)가 노이드(N1), 지연회로(1)(DEL 1, 1705)를 통하여 출력(OUT)에 전달되고 노이드(N2)는 클록인버터(1711, 1710)에 의해 래치된다.

신호(WFGOR)이 "H"의 경우는 인버터(1701, 1712)의 출력이 "L"이 되고, 클록인버터(1704, 1706, 1711)가 디스에이블, 클록인버터(1702, 1707, 1709)가 이네이블된다. 그 결과, 입력(IN)신호가 노이드(N2), 지연회로 2(DEL 2, 1708)을 통하여 출력(OUT)으로 전달되고, 노이드(N1)는 클록인버터(1702, 1703)에 의해 래치된다.

도 16에 도 13안의 타이밍조정회로 3, 5, 6, 7, 9((TIMGEN 3, 5, 6, 7, 9)(1506, 1508, 1509, 1510, 1512))의 한 실시예를 나타낸다. 신호(WFGOR)이 "L"의 경우는 인버터(1801, 1812)의 출력이 "H"가 되고, 클록인버터(1804, 1806, 1811)가 이네이블되고, 클록인버터(1802, 1807, 1809)가 디스에이블된다. 그 결과 입력신호(PULSE)가 노이드(N1), 지연회로 1(DEL 1, 1805), 펄스폭조정회로 1(PULADJ 1, 1813)를 통하여 출력(OUT)으로 전달되고 노이드(N2)는 클록인버터(1811, 1810)에 의해 래치된다.

신호(WFGOR)가 "H"의 경우는 인버터(1801, 1812)의 출력이 "L"이 되고 클록인버터(1804, 1806, 1811)가 디스에이블, 클록인버터(1802, 1807, 1809)가 이네이블된다. 그 결과 입력신호(PULSE)가 노이드(N2), 지연회로 2(DEL 2, 1808), 펄스폭조정회로 2(PULADJ 2, 1814)를 통하여 출력(OUT)으로 전달되고 노이드(N1)는 클 록인버터(1802, 1803)에 의해 래치된다.

도 17은 도 13안의 타이밍조정회로 1, 4((TIMADJ 1, 4), (1504, 1507))의 한 실시예를 나타낸다. 도 15에 나타나는 타이밍조정회로의 한 실시예(1901)를 일부 변경한 회로와 도 16에 나타나는 타이밍조정회로의 한 실시예(1908)를 일부변경한 회로를 배열한 회로이다.

도 15에 나타나는 타이밍조정회로의 한 실시예(1901)를 일부 변경한 회로는 도 15에 대해서 출력을 분리한 것이다. 각각의 출력에 접속되는 클록인버터(1902, 1903)가 디스에이블이 된 경우, 클록인버터(1904, 1905, 1906, 1907)에 의해 각각의 출력데이터가 래치되도록 되어 있다.

도 16에 나타나는 타이밍조정회로의 한실시예(1908)를 일부변경한 회로는 도 16에 대해서 출력을 분리한 것이다. 각각의 출력에 접속되는 클록인버터(1909, 1910)가 디스에이블이 된 경우, 클록인버터(1911, 1912, 1913, 1914)에 의해 각각의 출력데이터는 래치되도록 되어 있다.

도 18에 도 10안의 행어드레스래치(RAL, 1206)의 한 실시예를 나타낸다. 레지스터(2001)는 커맨드디코더(CD, 1203)의 출력(기입어드레스 입력용 펄스)에 의해 입력어드레스를 래치한다. 레지스터(2002)는 타이밍생성회로(TIMGEN, 1221)의 출력(RAPULR)에 의해 입력어드레스를 래치한다. 기입동작이 되면 타이밍생성회로(TIMGEN, 1221)에서 출력되는 RAPULW에 의해 레지스터(2006)에 레지스터(2001)출력이 래치된다.

다음으로, 타이밍생성회로(TIMGEN, 1221)에서 출력되는 RAACTW가 "H"(기입동 작)이 되면 인버터(2003)의 출력은 "L"이 되고 클록인버터(2004)는 이네이블된다. 이 때, RAACTR이 "L"이 되므로 클록인버터(2005)가 디스에이블이 되기 때문에 레지스터(2006)의 출력이 선택된다.

타이밍생성회로(TIMGEN, 1221)에서 출력되는 신호(RAPULR)이 "H"의 경우(독출동작)은 인버터(2012)의 출력신호는 "H"가 되고, 클록인버터(2005)는 이네이블된다. 이 때, 신호(RAACTW)는 "L"이므로 클록인버터(2004)가 디스에이블이 되기 때문에 레지스터(2002)의 출력신호가 선택된다. 이 때, 행컨트롤러 1(RCTL 1, 1208)의 출력신호(어드레스 이네이블신호)는 "L"이고, 행어드레스이네이블래치(2011)내에 있어서, 인버터(2006)의 출력신호는 "H"이기 때문에 클록인버터(2009)는 이네이블, 클록인버터(2007)는 디스이네이블이 되고 상기 2004, 2005의 출력신호가 클록인버터(2009)를 통하여 다음단계로 전달된다. 단, 행컨트롤러1 (RCTL 1, 1208)의 출력신호는 "L"이기 때문에 AND는 게이트(2010) 이후로 전달되지 않는다.

다음으로, 행컨트롤러1(RCTL 1, 1208)에서 출력신호가 "H"가 되면, 행어드레스이네이블 래치(2011)내에 있어서, 인버터(2006)의 출력신호가 "L"가 되고, 클록인버터(2009)는 디스이네이블, 클록인버터(2007)는 이네이블이 되고, 클록인버터(2007), 인버터(2008)에 의해 상기 2004 혹은 2005의 출력신호가 래치된다.

또한, 행컨트롤러 1(RCTNL 1, 1208)에서의 출력신호가 "H"이기 때문에 AND게이트(2010)을 매개하여 상기 2004, 2005의 출력신호가 다음단계로 전달된다. 또한, 신호(RAACTW, TAACTR)가 함께 "L"의 경우는 NOR게이트(2013), 인버터(2014) 의 출력신호가 각각 "H", "L"이 되고, 클록인버터(2015, 2016)에 의해 클록인버터(2004, 2005)의 출력신호가 래치된다.

도 19에 도 10안의 열어드레스래치(CAL, 1215)의 한 실시예를 나타낸다. 레지스터(2101)는 커맨드디코더(CD, 1203)의 출력(기입어드레스 입력용펄스)에 의해 입력어드레스를 래치한다. 레지스터(2102)는 타이밍생성회로(TIMGEN, 1221)의 출력(CAPULR)에 의해 입력어드레스를 래치한다.

기입동작이 되면 타이밍생성회로(TIMGEN, 1221)에서 출력되는 신호(CAPULW)에 의해 레지스터(2106)에 레지스터(2101)출력이 래치된다. 다음으로, 타이밍생성회로(TIMGEN, 1221)에서 출력되는 신호(CAACTW)가 "H"(기입동작시)가 되면 인버터(2103)의 출력신호는 "L"이 되고, 클록인버터(2104)는 이네이이블이 된다. 이때, 신호(CAACTR)는 "L"이므로 클록인버터(2105)는 디스에이블이 되기 때문에 레지스터(2106)의 출력신호가 선택된다.

타이밍생성회로(TIMGEN, 1221)에서 출력되는 신호(CAACTR)가 "H"의 경우(독출동작시)는 인버터(2107)의 출력은 "H"가 되고, 클록인버터(2105)는 이네이블된다. 이 때, 신호(CAACTW)는 "L"이므로, 클록인버터(2104)는 디스에이블이 되기 때문에 레지스터(2102)의 출력이 선택된다. 또한, 신호(CAACTW, CAACTR)가 함께 "L"의 경우는 NOR게이트(2108), 인버터(2109)의 출력신호가 각각 "H", "L"이 되고, 클록인버터(2110)와 인버터(2111)에 의해 클록인버터(2104, 2105)의 출력신호가 래치된다.

도 20에 도 18, 19안의 레지스터의 한 실시예를 나타낸다. 클록신호(CLK)가 "L"의 경우는 인버터(2201) 출력이 "H"이고, 클록인버터(2206, 2203)이 이네이블, 클록인버터(2202, 2207)이 디스에이블이고, 입력신호(D)가 클록인버터(2206)를 통하여 노이드(N1)에 전달되어 있다. 출력신호(Q)는 클록인버터(2203, 2205)에 의해 래치되어 있다. 클록신호(CLK)가 "H"가 되면 인버터(2201)의 출력신호가 "L"가 되고, 클록인버터(2206, 2203)가 디스에이블, 클록인버터(2202, 2207)가 이네이블되고, 입력신호(D)는 클록인버터(2206)에서 차단되고 노이드(N1)의 데이터가 출력신호(Q)로서 전달되는 동시에 클록인버터(2202)와 인버터(2204)에 의해 래치된다.

도 21에 도 10안의 셀렉터(SEL, 1212)의 한 실시예를 나타낸다. 타이밍생성회로(TIMGEN, 1221)의 출력신호(기입·독출동작을 나타내는 플러그)가 "H"의 경우(기입·독출동작시), 인버터(2301)의 출력이 "L"이 되고, 클록인버터(2302, 2304)가 이네이블, 클록인버터(2303, 2305)가 디스에이블이 되고, 행프리디코더(RPDEC, 1207)의 출력신호, 행컨트롤러 1(RCTL 1, 1208)의 출력신호가 선택된다.

타이밍생성회로(TIMGEN, 1221)의 출력신호(기입·독출동작을 나타내는 플러그)가 "L"의 경우(리플레쉬동작시), 인버터(2301)의 출력신호가 "H"가 되고, 클록인버터(2302, 2304)가 디스에이블, 클록인버터(2303, 2305)가 이네이블이 되고, 어드레스카운터(ADC, 1104)의 출력신호, 행컨트롤러 2(RCTL 2, 1211)의 출력신호가 선택된다.

도 22에 클록인버터의 심볼도를 나타낸다. 입력신호단자(IN), 출력신호단자(OUT)와 클록신호단자(CLK, CLKB)를 구비하고 있다.

도 23에 도 22에 나타난 클록인버터의 심볼(24010의 회로도를 나타낸다. 게 이트가 클록신호단자(CLKB), 소스가 전원단자(Vcc)에 접속된 제 1 PMOS2501과 게이트입력신호단자(IN), 소스가 제 1 PMOS 2501의 드레인, 드레인이 출력신호단자(OUT)에 접속된 제 2 PMOS 2502와, 게이트가 클록신호단자(CLK), 소스가 회로의 접지단자(Vss)에 접속된 제 3 NMOS 2503과, 게이트가 입력신호단자(IN), 소스가 제 3 MNMOS 2503의 드레인, 드레인이 출력신호단자(OUT) 및 제 2 PMOS 2502의 드레인에 접속된 제 4 NMOS 2504로 이루어진다.

상기 도 11, 14, 15, 16, 17에 나타나고 있는 지연회로(DEL, DEL 1, DEL 2)는 예를들면 인버터 체인등으로 구성되어 있다.

상기 도 16, 17에 나타나고 있는 펄스폭조정회로(PULDAJ 1, 2)는 도 14에 나타나는 기본펄스 생성회로와 동일한 구성으로 작성되기 때문에 클록도등은 생략한다.

도 24에 도 10에 나타나는 클록도의 타이밍챠트를 나타낸다. 도 24에 있어서의 외부신호의 입력패턴은 비동기 SRAM 인터페이스로 준비되어 있고, 이 경우는, 기입-기입-독출의 순서로 동작되고 있다. 비동기 SRAM인터페이스에 있어서의 기입동작은 제어(라이트 이네이블)신호/WE에서 규정되어 있고 이 신호/WE가 "L"의 기간이 기입하는 기간이 된다.

본 실시예에서는 기입기간개시(/WE의 하강)시에 기입어드레스를 행어드레스래치(RAL, 1206) 및 열어드레스 래치(CAL, 1215)로 변환하고, 기입기간종료(/WE의 상승)시에 입력데이터를 내부로 변환하고 있다. 또한, 비동기 SRAM 인터페이스에 있어서의 독출동작은 특별한 기준이 없기 때문에 어드레스가 천이한 것을 검출하고, 독출동작을 개시한다. 도중에 기입동작이 개시된 경우는 도중에서 독출동작을 중지하거나 중지되지 않는 경우는 독출동작 종료후에 기입동작을 개시한다.

이하, 도 24에 있어서의 동작을 설명한다. 시각(t0)에 있어서 신호(/WE)가 상승하고, 동시에 어드레스가 어드레스(A-1)에서 어드레스(A0)로 변화한다. 상기에 의해 우선 어드레스(A-1)로의 기입동작, 다음으로 어드레스(A0)에서 독출동작이 실행된다. 최초, 신호(/WE)가 상승한 것을 검출하여 생성되는 펄스(WEPL(기입동작))와, 어드레스가 A-1에서 A0으로 변화한 것을 검출하여 출력되는 ATDOUT(독출동작)이 판정회로(JUDGE, 1220)에 입력된다. 이 때, 칩은 칩셀렉트상태로 이루어져 있는 것은 물론이기 때문에 칩셀렉트신호(/CS)등의 칩셀렉트상태를 판정하는 신호의 타이밍챠트는 생략하고 있다. 이하 타이밍챠트도 동일하다.

다음으로, 판정회로내(도11)에서는 신호(WEPL)를 수취하여 기입동작플러그(WFG)가 상승하고 신호(ATDOUT)를 수취하여 독출동작플러그(RFG)가 상승한다. 단, 기입동작을 우선하기 때문에 상기 동작플러그(WFG)는 동작플러그(RFG)보다 신속하게 상승하도록 하고 있다. 동작플러그(WFG, RFG)의 상승에 의해 기입·독출플러그(WRFG)가 상승하고 선착판정회로 1, 2((FAJDG 1, 2), 1301, 1302)의 리셋이 해제된다.

도 11안의 지연회로(DEL, 1303)는 선착판정회로(FAJDG 1, 2)가 리셋되기 전에입력신호가 입력되는 것을 방지하는 목적으로 삽입되어 있다. 지연회로(DEL)(1304, 1305)도 동일한 이동을 한다. 신호(WRFG)가 상승한 경우는 신호(WRNFG, REFF)는 "L"이기 때문에 선착판정회로 1(FAJDG1, 1301) 및 선착판정회 로 2(FAJDG 2, 1302)의 출력신호(OUT 1, OUT 2)가 "H"가 되고, 기입·독출스테이트신호(WRS)가 상승한다. 신호(WRS)의 상승 및 WFG의 상승을 수취하여 타이밍생성회로(TIMGEN, 1221)에서 기입동작에 필요한 타이밍이 생성되고, 어드레스(A-1)에 대응한 워드선(WL) 활성화, 비트선(BL) 증폭, 컬럼셀렉트(YS)선택, 입력데이터(DIN(A-1))의 기입이 실시된다.

상기 경우, 기입동작이 우선되어 있지만 독출동작을 하여도 용이하다. 그러나, 기입동작우선이 제어가 간단해진다. 그 후, 타이밍생성회로(TIMGEN, 1220)에서 생성된 리셋펄스(WREND)의 상승에 의해 판정회로내(도 11)에서는 동작플러그(WFG)가 "H"인 것을 수취하여 동작플러그(WFG)가 리셋된다. 단, 동작플러그(RFG)는 "H"이기 때문에 동작플러그(WRFG)는 "H"의 상태이다.

리셋펄스(WREND)를 수취하여 선착판정회로 1, 2((FAJDG 1, 2),(1301, 1302))의 단자(RST)에 리셋펄스(WREND)가 입력된다. 선착판정회로1, 2((FAJDG 1, 2),(1301,1302))의 단자(RST)가 "H"가 된 시점에서 그들의 출력신호는 한번에 "L"이 되고, 상기 단자(RST)가 "L"이 되면 다시 "H"가 된다. 이 결과, 신호(WRS)는 한번 리셋된 후 다시 세트된다. 신호(WRS)가 리셋되면 워드선(WL)이 비활성이 되고 비트선(BL)이 프리챠지된다.

상기 후, 신호(WRS)가 다시 세트되면 이 경우는 동작플러그(WFG)가 "L"이기 때문에 타이밍생성회로(TIMGEN, 1221)에서는 독출동작에 필요한 타이밍이 생성되고 어드레스(A0)에 대응한 워드선(WL)의 활성화, 비트선(BL)의 증폭, 컬럼섹렉트(YS)의 선택, 데이터독출이 실시된다.

상기 후, 신호(WREND)가 다시 생성되고 동작플러그(RFG, WRFG), 선착판정회로(FAJDG 1, 2) 출력신호(WRS)가 리셋되어 워드선(WL)이 비활성되고, 비트선이 프리챠지된다. 시각(t1)에 있어서, 신호(/WE)가 "L"이 되지만 독출동작은 그 상태로 실행된다. 단, 데이터단자(DQ)로 데이터출력은 신호(/WE)가 "L"로 이루어진 것에 의해 저지된다.

다음으로, 시각(t2)에 있어서, 신호(/WE)가 "H"가 되면 동시에 어드레스가 A0에서 A1으로 변화한다. 이것에 의해, 어드레스 A0으로의 기입동작, 다음으로 A1에서 독출동작이 실행된다. 이 동작에 대해서는, 상기 기술의 어드레스 A-1기입동작, A0의 독출동작과 동일하기 때문에 생략한다. 어드레스 A1의 사이클은 독출동작이 되므로 상기 어드레스 A0의 사이클에서의 독출동작과 동일하게 데이터를 독출하고 상기 후, 아웃풋 이네이블신호(/OE)의 하강을 수취하여 칩외부로 독출데이터를 Dout(A1)로서 출력한다.

상기 도 24에는 기입-기입-독출동작의 타이밍챠트를 나타냈지만 연속기입동작, 연속독출동작, 독출-기입동작의 타이밍에 대해서는 도 24에서 용이하게 추고하기 위해 생략한다.

도 25에 도 10에 나타나는 블록도의 타이밍챠트를 나타낸다. 이 경우, 리플레쉬-독출-독출동작의 순서로 동작되고 있다. 이하, 동작을 설명한다. 시각(t0)에 있어서, 어드레스가 A-1에서 A0으로 변화하고, 거의 동시에 타이머출력이 "H"가 된다. 이것에 의해, 리플레쉬동작과 어드레스 A0에서의 독출동작이 연속하여 실행된다.

최초, 타이머출력신호(TIMOUT(리플레쉬동작))와 어드레스 A-1에서 A0으로 변화한 것을 검출하여 출력되는 신호(ATDOUT(독출동작))와 판정회로(JUDGE, 1220)에 입력된다. 판정회로내(도11)에서는 타이머출력신호(TIMOUT)를 수취하여 독출동작플러그(RFG), 기입·독출플러그(WRFG)가 상승한다. 상기 후, 선착판정회로 2(FAJDG 2, 1302)에서 동작플러그(REFF, WRFG)의 어느 하나가 신속하게 상승하는 가를 검출한다.

본 타이밍챠트의 경우는 동작플러그(REFF)가 신속하게 상승하는 것을 가정하고 있으므로, 선착판정회로 2(FAJDG 2, 1302) 출력신호(OUTR)가 "H"가 되고, 리플레쉬 스테이트신호(REFS)가 상승한다. 이 신호(REFS)의 상승을 수취하여 타이밍생성회로(TIMGEN, 1221)에서 리플레쉬동작에 필요한 타이밍이 생성되고, 어드레스카운터(ADC,1104)에서 지정된 어드레스에 대응한 워드선(WL)의 활성화, 비트선(BL)의 증폭이 실장되고 메모리셀 데이터가 리플레쉬된다.

상기 후, 타이밍생성회로(TIMGEN, 1220)에서 생성된 리플레쉬 펄스(REFEND)의 상승에서 판정회로내(도 13)에서는 동작플러그(REFF)가 리셋된다. 또한, 신호(REFEND)를 수취하여 선착판정회로 2(FAJDG 2, 1302)의 단자(RST)에 신호(REFEND)가 입력되기 때문에 선착판정회로 2(FAJDG 2, 1302)의 단자(RST)가 "H"가 되어 출력신호(OUT 2, OUTR)가 한번 "L"이되고, 동작플러그(WRFG)가 "H"가 되는 것과 단자(RST)가 "L"이 되는 것을 수취하여 출력신호(OUT 2)이 "H"가 된다.

이 때, 선착판정회로 1(FAJDG 1, 1301)의 출력신호(OUT 1)는 이미 "H"가 되어 있다. 이 결과, 다음에 신호(WRS)가 세트된다. 신호(REFS)가 리셋되면, 워드 선(WL)이 비활성되고, 비트선(BL)이 프리챠지된다. 다음으로 신호(WRS)가 세트되면 이 경우는 동작플러그(WFG)가 "L"이기 때문에 타이밍생성회로(TIMGEN, 1221)에서는 독출동작에 필요한 타이밍이 생성되고 어드레스(A0)에 대응한 워드선(WL)의 활성화, 비트선(BL)의 증폭, 컬럼셀렉트(YS)의 선택, 데이터독출이 실시되고, 아웃 풋 이네이블신호(/OE)의 하강을 수취하여 칩외로 데이터가 Dout(A0)으로서 출력된다.

상기 후, 신호(WREND)가 생성되고 동작플러그(RFG), 선착판정회로(FAJDG 1, 2)의 출력신호(WRS)가 리셋되고, 워드선(WL)이 비활성이되고, 비트선(BL)이 프리챠지된다. 시각(t2)에 있어서 어드레스가 A0에서 A1으로 변화하면 A1에서 독출동작이 실행된다. 이 사이클은 상기 어드레스(A0)의 사이클의 독출동작과 동일하기 때문에 설명은 생략한다.

도 25의 타이밍챠트에서는 동작플러그(REFF)가 WRFG보다 먼저 상승하였으므로 리플레쉬-독출-독출동작의 순서로 실행되지만, 역으로 동작플러그(WRFG)가 먼저 상승한 경우는 독출리플레쉬-독출동작의 순서로 실행된다. 이 경우의 동작에 대해서는 도 25에서 용이하게 추고되므로 생략한다. 또한, 시각(t2 ~ t4)의 사이에 라이트이네이블신호(/WE)가 "L"이 된 경우는 어드레스(A1)로의 기입동작이 계속되지만 도 25와 동일한 동작이 되기 때문에 설명은 생략한다.

도 26에 도 10에 나타나는 블록도의 타이밍챠트를 나타낸다. 이 경우, 리플레쉬-기입-기입-독출동작의 순서로 동작되고 있다. 이하, 동작을 설명한다. 시각 t0에 있어서, 라이트이네이블 신호(/WE)가 상승하고, 동시에 어드레스가 A-1에서 A0으로 변화한다. 또한, 거의 동시에 타이머출력(IMOUT)이 "H"가 된다. 이것에 의해, 리플레쉬동작과, 어드레스 A0으로 기입동작이 연속하여 실행된다.

최초, 타이머출력(TIMOUT(리플레쉬출력))과 신호(/WE)가 상승한 것을 검출하여 생성되는 신호(WEPL(기입동작))와 어드레스가 A-1에서 A0으로 변화한 것을 검출하여 출력되는 신호(ATDOUT(독출동작))가 판정회로(JUDGE, 1220)에 입력된다. 판정회로내(도11)에서는 타이머출력(TIMOUT)을 수취하여 동작플러그(REEF)와 신호(WEPL)을 수취하여 동작플러그(WFG)와 신호(ATDOUT)를 수취하여 동작플러그(RFG)가 각각 상승한다. 단, 기입동작을 우선하기 때문에 동작플러그(RFG)보다 신속하게 상승하도록 하고 있다. 동작플러그(WFG, RFG)의 상승에 의해 WRFG가 상승한다.

다음으로, 선착판정회로(FAJDG 2, 1302)에서 동작플러그(REFF, WRFG)의 어느하나가 신속하게 상승한 것을 검출한다. 본 타이밍챠트의 경우는 동작플러그(REEF)가 신속하게 상승하는 것을 가정하고 있으므로, 선착판정회로 2(FAJDG 2, 1302) 출력신호(OUTR)가 "H"가 되고, 리플레쉬스테이트시호(REFS)가 상승한다. 신호(REFS)의 상승을 수취하여, 타이밍생성회로(TIMGEN, 1221)에서 리플레쉬동작에 필요한 타이밍이 생성되고 어드레스카운터(ADC, 1104)에서 지정된 어드레스에 대응한 워드선(WL)의 활성화, 비트선(BL)의 증폭이 실시되고, 메모리셀 데이터가 리플레쉬된다.

상기 후, 타이밍생성회로(TIMGEN, 1220)에서 생성된 리셋펄스(REFEND)의 상승에 의해 판정회로내(도 13)에서는 동작플러그(REFF)가 리셋된다. 또한, 신호(REFEND)를 수취하여 선착판정회로 2(FAJDG 2, 1302)의 단자(RST)에 신호(REFEND)가 입력되기 때문에 선착판정회로 2(FAJDG 2, 1302)의 출력신호(OUT)은 한번 "L"이 되고 동작플러그(WRFG)가 "H"이고 단자(RST)가 "L"이 되는 것을 수취하여 출력신호(OUT 2)이 "H"가 된다.

이 때, 선착판정회로 1(FAJDG 1, 1301)의 출력신호(OUT 1)는 이미 "H"가 되어 있다. 이결과, 다음 신호(WRS)가 셋트된다. 신호(REFS)가 리셋되면 워드선(WL)이 비활성되고, 비트선(BL)이 프리챠지도니다. 다음에 신호(WRS)가 세트되면 이 경우는 동작플러그(WFG)가 "H"이기 때문에 타이밍생성회로(TIMGEN, 1221)에서는 기입동작에 필요한 타이밍이 생성되고 어드레스 A-1에 대응한 워드선(WL)의 활성화, 비트선(BL)의 증폭, 컬럼셀렉트(YS)의 선택, 입력데이터(DIN, (A-1))의 기입이 실시된다.

상기 후, 타이밍생성회로(TIMGEN, 1220)에서 생성된 리셋 펄스(WREND)의 상승에 의해 판정회로내(도13)는 동작플러그(WFG)가 "H"인 것을 수취하여 동작플러그(WFG)가 리셋된다. 단, 동작플러그(RFG)는 "H"이기 때문에 동작플러그(WRFG)는 "H"의 상태이다. 또한, 신호(WREND)를 수취하여 선착판정회로 1, 2((FAJDG 1, 2),(1301, 1302))의 단자(RST)가 "H"가 되면 선착판정회로 1, 2((FAJDG 1, 2)(1301, 1302))의 출력신호(OUT 1, OUT 2)는 한번 "L"이 되고, 선착판정회로 1, 2((FAJDG 1, 2), (1301, 1302))의 단자(RST)가 "L"이 되는 것을 수취하여 다시 출력신호(OUT 1, OUT 2)가 "H"가 된다.

이 결과, 신호(WRS)는 한번 리셋된 후, 다시 세트된다. 신호(WRS)가 리셋되 면 워드선(WL)이 비활성되고, 비트선(BL)이 프리챠지된다. 신호(WRS)가 다시 세트되면, 이경우는 동작플러그(WFG)가 "L"이기 때문에 타이밍생성회로(TIMGEN, 1221)에서는 독출동작에 필요한 타이밍이 생성되고 어드레스(A0)에 대응한 워드선(WL)의 활성화, 비트선(BL)의 증폭, 컬럼셀렉트(YS)의 선택, 데이터독출이 실시된다. 상기 후, 신호(WREND)가 다시 재생성되고 동작플러그(RFG, WRFG), 선착판정회로(FAJDG 1, 2)의 출력신호(WRS)가 리셋되고 워드(WL)이 비활성되고 비트선(BL)이 프리챠지된다.

시각(t1)에 있어서, 라이트이네이블 신호(/WE)가 "L"이 되지만 독출동작은 그 상태로 실행된다. 단, 데이터단자(DQ)로 데이터출력은 신호(/WE)가 "L"로 이루어지는 것에 의해 저지된다. 다음으로 시각(t2)에 있어서, 라이트이네이블신호(/WE)가 "H"가 되면 동시에 어드레스가 A0 에서 A1으로 변화한다. 상기에 의해 어드레스 A0으로 기입동작 다음으로 A1에서 독출동작이 실행된다. 어드레스(A1)의 사이클이 들어가면 다시 신호(/WE)가 상승한 것을 검출하여 생성되는 신호(WEPL(기입동작))와 어드레스가 A0에서 A1으로 변화 한 것을 검출하여 출력되는 신호(ATDOUT(독출동작))가 판정회로(JUDGE, 1220)에 입력된다.

판정회로내(도13)에서는 동작플러그(WRFG)가 "H"이고 신호(WEPL, ATDOUT)를 수취하여 기입동작 제 2 플러그(WNFG)와 독출동작 제 2 플러그(RNFG)가 상승한다. 단, 기입동작을 우선하기 위하여 상기 동작플러그(WNFG)는 RNFG보다 신속하게 상승하도록 하고 있다. 동작플러그(WNFG, RNFG)의 상승에 의해 기입·독출 제 2 플러그(WRNFG)가 상승한다.

상기 기술한 신호(WREND)의 재생성을 수취하여 선착판정회로 1(FAJDG 1, 1301)의 단자(RST)에 신호(WREND)가 입력되기 때문에 선착판정회로 1(FAJDG 1, 1301)의 출력신호(OUT 1, OUTN)는 한번 "L"이 되고, 동작플러그(WRNFG)가 "H"이고 선착판정회로 1(FAJDG 1, 1301)의 단자(RST)가 "L"이 되는 것을 수취하여 선착판정회로 1(FAJDG 1, 1301)의 출력신호(OUTN)가 "H"가 된다.

이 결과, 신호(WRS)가 세트된다. 즉, 신호(WRS)는 한번 리셋된 후 다시 세트된다. 신호(WRS)가 재세트되면 이 경우는 동작플러그(WNF)가 "H"이기 때문에 타이밍생성회로(TIMGEN, 1221)에서는 기입동작에 필요한 타이밍이 생성되고, 어드레스 A0에 대응한 워드선(WL)의 활성화, 비트선(BL)의 증폭, 컬럼셀렉트(YS)의 선택, 입력데이터(DIN(A0))의 기입이 실시된다. 그 후, 타이밍생성회로(TIMGEN, 1220)에서 생성된 리셋펄스(WREND)의 상승에 의해 판정회로내(도 13)에서는 동작플러그(WNFG)가 "H"인 것을 수취하여 동작플러그(WNFG)가 리셋된다. 단, 동작플러그(RNFG)는 "H"이 때문에 동작플러그(WRNFG)는 "H"의 상태이다.

또한, 신호(WREND)를 수취하여 선착판정회로 1(FAJDG 1, 1301)의 단자(RST)에 신호(WREND)가 입력된다. 선착판정회로 1(FAJDG 1, 1301)의 단자(RST)가 "H"가 되면 선착판정회로 1(FAJDG 1, 1301)의 출력신호(OUT 1, OUTN)은 한번 "L"이 되고 선착판정회로 1(FAJDG 1, 1301)의 단자(RST)가 "L"이 되는 것을 수취하여 다시 선착판정회로 1(FAJDG 1, 1301)의 출력신호(OUTN)이 "H"가 된다. 이 결과, 신호(WRS)는 한번 리셋된 후 다시 세트된다. 신호(WRS)가 리셋되면 워드선(WL)이 비활성되고 비트선(BL)이 프리챠지된다. 신호(WRS)가 다시 세트되면 이 경우는 동 작 플러그(WNFG)가 "L"이기 때문에 타이밍생성회로(TIMGEN, 1221)에서는 독출동작에 필요한 타이밍이 생성되고 어드레스 A1에 대응한 워드선(WL)의 활성화, 비트선(BL)의 증폭, 컬럼셀렉트(YS)의 선택, 데이터독출이 실시된다.

상기 후, 신호(WREND)가 재생성되고 동작플러그(RNFG, WRNFG)의 선착판정회로(FAJDG 1, 2) 출력신호(WRS)가 리셋되고 워드선(WL)이 비활성되고 비트선(BL)이 프리챠지된다. 또한, 아웃풋 이네이블신호(/OE)가 하강하는 것을 수취하여 칩외로 데이터가 Dout(A1)로서 출력된다.

도 26의 타이밍챠트에서는 동작플러그(REFF)가 WRFG보다 먼저 상승하였으므로 리플레쉬-기입-기입-독출동작의 순서로 실행되었지만, 반대로 동작(WRFG)이 먼저 상승한 경우는 기입-리플레쉬-기입-독출동작의 순서로 실행된다. 이 경우의 동작에 대해서는 도 26에 의해 용이하게 추고되므로 생략한다. 또한, 시각(t2 ~ t4)의 사이에 라이트이네이블신호(/WE)가 "L"이 된 경우는 어드레스(A1)으로 기입하는 동작이 연속되지만 도 26과 동일한 동작이 되기 때문에 설명은 생략한다.

도 27에 도 10에 나타나는 블록도의 타이밍 챠트를 나타낸다. 이 경우, 리플레쉬-기입-독출-독출동작의 순서로 동작되고 있다. 이하, 동작을 설명한다. 시각 t0에 있어서, 라이트이네이블신호(/WE)가 상승하고 동시에 어드레스가 A-1에서 A0으로 변화한다. 또한, 거의 동시에 타이머출력(TIMOUT)이 "H"가 된다. 상기에 의해, 리플레쉬동작과 어드레스 A0으로 기입동작이 연속하여 실행된다.

최초, 타이머출력(TIMOUT(리플레쉬동작))과 라이트이네이블(/WE)이 상승한 것을 검출하여 생성되는 신호(WEPL(기입동작))와 어드레스가 A-1에서 A0으로 변화 한 것을 검출하여 출력되는 신호(ATDOUT(독출동작))가 판정회로(JUDGE, 1220)에 입력된다. 판정회로내(도 11)에서는 타이머출력(TIMOUT)을 수취하여 신호(REFF, WEPL)을 수취하여 동작플러그(WFG)와, 신호(ATDOUT)를 수취하여 동작플러그(RFG)가 각각 상승한다. 단, 기입동작을 우선하기 위하여 동작플러그(WFG)는 RFG보다 신속하게 상승하도록 하고 있다. 동작플러그(WFG, RFG)의 상승에 의해 WRFG가 상승한다.

다음으로 선착판정회로 2(FAJDG 2, 1302)에서 동작플러그(REFF, WRFG)의 어느하나가 신속하게 상승한 것을 검출한다. 본 타이밍챠트의 경우는 동작플러그(REFF)가 신속하게 상승하는 것을 가정하고 있으므로 선착판정회로 2(FAJDG 2, 1302) 출력신호(OUTR)가 "H"가 되고 리플레쉬 스테이트신호(REFS)가 상승한다. 신호(REFS)의 상승을 수취하여 타이밍생성회로(TIMGEN, 1221)에서 리플레쉬동작에 필요한 타이밍이 생성되고 어드레스카운터(ADC, 1104)에서 지정된 어드레스로 대응한 워드선(WL)의 활성화, 비트선(BL)의 증폭이 실시되고 메모리셀 데이터가 리플레쉬된다.

상기 후 타이밍생성회로(TIMGEN, 1220)에서 생성된 리셋펄스(REFEND)의 상승에 의해 판정회로내(도13)에서는 동작플러그(REFF)가 리셋된다. 또한, 신호(REFEND)가 입력된다. 선착판정회로 2(FAJDG 2, 1302)의 단자(RST)가 "H"가 되면 선착판정회로 2(FAJDG 2, 1302)의 출력신호(OUT 2, OUTR)은 한번 "L"이 되고 동작플럭(WRFG)가 "H"이고 선착판정회로 2(FAJDG 2, 1302)의 단자(RST)가 "L"이 되는 것을 수취하여 선착판정회로 2(FAJDG 2 , 1302)의 출력신호(OUT 2)이 "H"가 된 다.

이 때 선착판정회로 1(FAJDG 1, 1301)의 출력신호(OUT 1)은 이미 "H"로 되어 있다. 이 결과, 다음 신호(WRS)가 세트된다. 신호(REFS)가 리셋되면 워드선(WL)이 비활성되고, 비트선(BL)이 프리챠지된다. 다음 신호(WRS)가 세트되면 이 경우는 동작플러그(WFG)가 "H"이기 때문에 타이밍생성회로(TIMGEN, 1221)에서는 기입동작에 필요한 타이밍이 생성되고 어드렛 A-1에 대응한 워드선(WL)의 활성화, 비트선(BL)의 증폭, 컬럼셀렉트(YS)의 선택, 입력데이터 Din(A-1)의 기입이 실시된다.

상기 후, 타이밍생성회로(TIMGEN, 1220)에서 생성된 리셋펄스(WREND)의 상승에 의해 판정회로내(도 13)에서는 동작플럭그(WFG)가 "H"인 것을 수취하여 동작플러그(WFG)가 리셋된다. 단, 동작플러그(WFG)는 "H"이기 때문에 동작플러그(WRFG)는 "H"의 상태이다. 또한, 신호(WREND)를 수취하여 선착판정회로 1, 2((FAJDG 1, 2)(1301, 1302)))의 단자(RST)에 WREND펄스가 입력된다.

선착판정회로 1, 2((FAJDG 1, 2)(1301, 1302)))의 단자(RST)가 "H"가 되면 선착판정회로 1, 2((FAJDG 1, 2)(1301, 1302)))의 출력신호(OUT 1, OUT 2)는 한번 "L"이 되고, 단자(RST)가 "L"이 되는 것을 수취하여 다시 선착판정회로 1, 2((FAJDG 1, 2)(1301, 1302)))의 출력신호(OUT 1, OUT 2)는 "H"가 된다.

이 결과, 신호(WRS)는 한번 리셋된 후 다시 세트된다. 신호(WRS)의 리셋을 수취하여 워드선(WL)이 비활성화되고 비트선(BL)이 프리챠지된다. 신호(WRS)가 다시 세트되면 이경우는 동작플러그(WFG)가 "L"이기 때문에, 타이밍생성회로(TIMGEN, 1221)에서는 독출동작에 필요한 타이밍이 생성되고 어드레스(A0)에 대응한 워드선(WL)의 활성화, 비트선(BL)의 증폭, 컬럼셀렉트(YS)의 선택, 데이터독출이 실시되고 아웃풋 이네이블신호(/OE)의 하강을 수취하여 칩외로 데이터가 Dout(A0)로서 출력된다.

상기 후, 신호(WREND)가 생성되고 동작플러그(RFG, WRFG), 선착판정회로 1, 2(FAJDG 1, 2) 출력신호(WRS)가 리셋되고 워드선(WL)이 비활성이 되고, 비트선(BL)이 프리챠지된다. 어드레스(A1)의 사이클에 들어가면 어드레스 A0에서 A1으로 변화한 것을 검출하여 출력되는 신호 ATDOUT(독출동작)이 판정회로(JUDGE, 1220)에 입력된다. 판정회로내(도 13)에서는 동작플러그(WRFG)가 "H"이고 신호(ATDOUT)를 수취하여 동작플러그(RNFG, WRNFG)가 상승한다. 상기 후 상기 기술한 신호(WREND)의 생성을 수취하여 선착판정회로 1, 2((FAJDG 1, 2)(1301, 1302)))의 RST에 WREND펄스가 입력된다.

선착판정회로 1, 2((FAJDG 1, 2)(1301, 1302)))의 단자(RST)가 "H"가 되면 선착판정회로 1, 2((FAJDG 1, 2)(1301, 1302)))의 출력신호는 한번 "L"이 되고, 동작러그(WRNFG)가 "H"이고 선착판정회로 1, 2((FAJDG 1, 2)(1301, 1302)))의 단자(RST)가 "L"이 되는 것을 수취하여 선착판정회로 1, 2((FAJDG 1, 1301)의 출력신호(OUTN)이 "H"가 된다.

이 결과, 신호(WRS)는 한번 리셋된 후 다시 세트된다. 신호(WRS)가 다시 세트되면 이 경우는 동작플러그(WNFG)가 "L"이기 때문에 타이밍생성회로(TIMGEN, 1221)에서는 독출동작에 필요한 타이밍이 생성되고, 어드레스 A1에 대응한 워드선(WL)의 활성화, 비트선(BL)의 증폭, 컬럼셀렉트(YS)의 선택, 데이터독출이 실시된다. 상기 후, 신호(WREND)가 다시 생성되고 동작플러그(RNFG, WRNFG), 선착판정회로 1, 2((FAJDG 1, 2) 출력신호(WRS)가 리셋되고 워드선(WL)이 비활성이 되고 비트선(BL)이 프리챠지된다. 또한, 아웃풋 이네이이블 신호(/OE)가 하강하는 것을 수취하여 칩외에 데이터가 Dout(A1)으로서 출력된다.

도 27의 타이밍 챠트에서는 동작플러그(REFF)가 WRFG보다 먼저 상승하였으므로 리플레쉬-기입-독출-독출동작의 순서로 실행되었지만 반대로 동작 플러그(WRFG)가 먼저 상승한 경우는 기입-리플레쉬-독출-독출동작의 순서로 실행된다. 이 경우의 동작에 대해서는 도 27에서 용이하게 추고되므로 생략한다. 또한, 시각(t2 ~ t14)의 사이에 라이트이네이블신호(/WE)가 "L"이 된 경우는 어드레스(A1)로의 기입동작이 연속하지만 도 27과 동일한 동작이 되기 때문에 설명은 생략한다.

전동작 패턴에 있어서의 타이밍은 상기 기술한 도 24에서 도 27의 타이밍 챠트에서 용이하게 추고되기 때문에 도 10에 나타나는 본 발명의 실시예에의해 전동작패턴을 오동작 없이 실행할 수 있는 것을 알 수 있다.

전동작 패턴안에서 사이클시간을 율속하는 패턴은 도 27의 동작패턴이다. 상기에서, 종래예를 도 27의 동작패턴에 비유할수 있다. 종래예에서는 비트선(BL)이 프리챠지된 것을 검지 후 외부 어드레스 입력에서 다음동작이 시작된다. 그로 인하여, 비트선(BL)이 프리챠지 후 워드선(WL)이 상승하기 까지 시간은 도 2와 도 37과의 비교에서도 알 수 있듯이 본 발명보다 느리다. 이 결과, 도 27의 동작패턴에 있어서의 본 발명의 실시에에서는 0.15㎛CMOS프로세스에 있어서는 종래예에 대 해 약 20%도 사이클시간의 고속화가 실현된다.

도 28에 도 9에 대한 구체적인 제 2 실시예의 블록도를 나타낸다. 이 실시예는 도 10의 실시예에 대해서 셀렉터(SEL, 3012)의 위치를 메모리어레이(MC, 3001)과 행디코더(RDEC, 3023)간이 이동하고 있다. 상기 결과, 리플레쉬 동작에 대응한 행 프리디코더의 출력을 카운트업하고 있는 도 10의 어드레스 카운터(ADC, 1104)를 리플레쉬동작에 대응한 행디코더의 출력을 카운트 업하는 어드레스 카운터(ADC, 3010)로 변경하고 리플레쉬동작에 대응한 어레이 컨트롤러를 관리하는 어레이컨트롤 2(ACTL 2, 3025)을 신설하였다. 타이밍챠트에 대해서는 도 10의 실시예와 동일하기 때문에 생략한다.

도 10의 구성에서는 리플레쉬동작시에 행디코더(RDEC, 1213)을 동작시키고 있지만 도 28의 실시예의 구성에서는 어드레스카운터(ADC, 3010)이 있기 대문에 그 필요는 없어진다. 그 결과, 리플레쉬동작시의 엑세스를 고속화 할 수 있으며 소비전류를 낮게 억제할 수 있다. 반면, 행디코더의 출력수만큼 셀렉터회로가 필요해지고 또한, 어레이컨트롤 2(ACTL 2, 3025)를 필요로 한다.

도 29에 도 9에 대한 구체적인 제 3 실시예의 블록도를 나타낸다. 도 10의 실시예에 대해서 셀렉터(SEL, 3112)의 위치를 행어드레스래치(RAL, 3106)와 행프리디코더(RPDEC, 3107)의 사이에 이동하고 있다. 그 결과, 도 10의 행컨트롤 2(RCTL 2, 1211)이 폐지되었다. 또한, 타이밍생성회로(TIMGEN, 3121)는 도 10안의 타이밍생성회로(TIMGEN, 1221)과 동일하기 때문에 행컨트롤러(1), 행컨트롤러(2)로의 출력이 존재한다. 이들 출력은 타이밍 생성회로(TIMGEN, 3121)에서 출력되는 기입· 독출동작을 나타내는 플러그신호(WRSEL)에 의해 어느 하나가 선택되고, 행컨트롤러(RCTL, 3108)에 입력되도록 변경된다. 또한, 행컨트롤러(RCTL, 3108)에서 행어드레스래치(RAL, 3106)으로의 신호는 리플레쉬동작시는 불필요하기 때문에 기입·독출동작시만 출력되도록 변경한다. 타이밍챠트에 대해서는 도 10의 실시예와 동일하기 때문에 생략한다.

도 10의 실시예의 구성에 대해서 도 29의 실시예의 구성에서는 셀렉터(SEL, 3112)가 행프리디코더(RPDEC, 3113)전에 배치되기 때문에 셀렉터회로수가 저감된다. 그결과, 칩면적을 작게할 수 있다. 반면, 리플레쉬동작시는 행프리디코더(RPDEC, 3107)도 동작시키는 것이 필요해진다.

도 30에 도 9에 대한 구체적인 제 4 실시예의 블록도를 나타낸다. 도 10의 실시예에 대해서 셀렉터의 위치를 행어드레스래치(RAL, 3206)내에 이동하고 있다. 그 결과, 도 10의 행 컨트롤러 2(RCTL 2, 1211)이 폐지되었다. 또한, 타이밍생성회로(TIMGEN, 3221)는 도 10안의 타이밍생성회로(TIMGEN, 1221)와 동일하기 때문에 행컨트롤러 1, 행컨트롤러 2로의 출력이 존재한다. 이들 출력은 타이밍생성회로(TIMGEN, 3221)에서 출력되는 기입·독출동작을 나타내는 플러그신호(WRSEL)에 의해 어느 하나가 선택되고 행컨트롤러(RCTL, 3208)에 입력되도록 변경된다.

도 31에 도 30안의 행 어드레스래치(RAL, 3206)의 한 실시예의 블록도를 나타낸다. 도 18의 실시예에 나타나는 행어드레스래치(RAL, 12060에 대해서 행어레이 이네이블래치(2011) 전단계에 셀렉터(3304)를 배치하고 있다. 타이밍생성회로(TIMGEN, 3221)의 출력(WRSEL)이 "H"의 경우는 기입·독출동작이고, 셀렉터(3304)내에 있어서 인버터(3301)의 출력이 "L"이 되고 클록인버터(3303)가 이네이블이 되고 클록인버터(3302)가 디스에이블이 되고 클록인버터(2004, 2005)의 출력이 선택된다.

타이밍생성회로(TIMGEN, 3221)의 출력(WRSEL)이 "L"의 경우는 리플레쉬동작이고 셀렉터(3304)내에 있어서 인버터(3301)의 출력이 "H"가 되고 클록인버터(3303)가 디스에이블이 되고 클록인버터(3302)가 이네이블이 되고 어드레스 카운터(ADC, 3210)의 출력이 선택된다. 타이밍챠트에 대해서는 도 10과 동일하기 때문에 생략한다.

도 10의 실시예의 구성에 대해서 도 30의 실시예의 구성에서는 셀렉터(SEL, 3212)가 행 어드레스래치(RAL, 3206)내에 배치되기 때문에 셀렉터회로수가 저감된다. 또한, 도 29의 실시예의 구성에 대해서는 행컨트롤러(RCTL, 3208)에서 행 어드레스래치(RAL, 3206)에 출력되는 신호의 제어가 안되는 만큼, 제어논리가 단순화된다. 그 결과, 칩면적을 작게 할 수 있다. 반면, 리플레쉬동작시는 행어드레스 이네이블래치(2011), 행프리디코더(RPDEC, 3207)도 동작시킬 필요가 있다.

도 10에 나타나는 실시예에서는 타이밍생성회로(TIMGEN, 1221)내(도 13)의 타이밍조정회로 3, 9((TIMADJ 3, 9),(1506, 1512))를 도 1에 나타내는 지연시간측정회로(DELMES, 105)로서 배치하였지만 도 3에 나타나는 바와 같은 지연시간 측정회로(DELMES, 5050의 구성으로 하여도 용이하다. 즉, 도 10에 있어서, 행컨트롤러 1, 2(RCTL 1, 2)(1208, 1211) 또는 어레이컨트롤(ACTL, 1214)에서 신호를 받고 그 곳에서 적절한 시간만큼 지연시킨 신호를 판정회로(JUDGE, 1220)에 되돌리는 구성으로 하여도 용이하다. 이경우, 타이밍챠트도 24에서 도 27에 되돌리는 구성으로 하여도 용이하다. 이 경우, 타이밍챠트는 도 24에서 도 27에 나타난 것과 동일하다. 따라서, 여기에서는 상세한 설명은 생략한다. 또한, 도 28, 도 29, 도 30에 나타나는 각 실시예에 대해서는 동일하기 때문에 설명은 생략한다.

도 32에 도 4에 대한 구체적인 제 1 실시예의 블록도를 나타낸다. 메모리셀 어레이(MC, 3401)는 복수의 워드선, 복수의 비트선 및 그들에 대응하여 설치되는 복수의 다이나믹형 메모리셀과 센스앰프, 서브워드 드라이버등을 포함한다. 입력버퍼(CIBF, 3402)는 외부로부터 명령을 받는다. 커맨드디코더(CD, 3404)는 입력된 커맨드를 디코드한다. 입력버퍼(AIBF, 3404)는 외부에서 어드레스를 받는다. ATD(34050는 어드레스의 입력변화를 검지한다.

행어드레스래치(RAL, 3406)은 행어드레스를 래치한다. 행프리디코더(RPDEC, 3407)는 행어드레스를 프리디코드한다. 행디코더(RDEC1, 3423)는 상기 프리디코더(RPDEC, 3407)의 출력을 디코드한다. 행컨트롤러 1(RCTL 1, 3408)은 기입·독출동작에 대응한 센스앰프등의 제어신호를 생성한다. 어레이컨트롤 1(ACTL 1, 3424)은 센스앰프등의 동작을 제어한다.

리플레쉬 타이머(REFTIM, 3409)는 상기 다이나믹형 메모리셀의 정보보유유지시간에 대응한 일정주기의 리플레쉬 요구펄스를 생성한다. 어드레스카운터(ADC, 3410)는 상기 리플레쉬 요구펄스를 계수하여 리플레쉬 어드레스를 생성한다. 행컨트롤러 2(RCTL 2, 3411)은 상기 리플레쉬동작에 대응한 센스앰프등의 제어신호를 생성한다. 어레이컨트롤 2(ACTL 2, 3425)은 센스앰프등의 동작을 제어한다.

셀렉터(SEL, 3412)는 리플레쉬동작이나 기입·독출동작에 의해 경로를 절환한다. 열어드레스래치(CAL, 3415)는 열어드레스를 래치한다. 열디코더(CDEC, 3416)는 열어드레스를 디코드한다. 입출력버퍼(IOBF, 3417)는 상기 메모리셀 어레이(MC, 3401)에서 독출된 데이터를 외부에 출력하고 또한, 외부에 데이터를 수취한다.

입출력회로(IOC, 3418)는 상기 메모리셀 어레이(MC, 3401)에서 독출된 데이터를 일시적으로 축적하고, 상기 입출력버퍼(IOBF, 3417)에 전달하고 또한, 상기 입출력버퍼(IONF, 3417)에서 외부데이터를 일시적으로 축적하고, 상기 메모리셀어레이(MC, 3401)에 기입한다. 독출/기입회로(RWC, 3419)는 상기 메모리셀어레이(MC, 3401)에서 독출된 데이터를 상기 입출력회로(IOC, 3418)에 전달하고 상기 입출력회로(IOC, 3418)에서 기입데이터를 상기 메모리셀 어레이(MC, 3401)에 기입한다.

판정회로(JUDGE, 3420)는 상기 커맨드디코더(CD, 3403)출력과 상기 ATD 3405출력과 상기 타이머(REFTIM, 3409) 출력의 선착순서를 결정한다. 타이밍생성회로(TIMGEN, 3421)는 상기 판정회로(JUDGE, 3402)의 출력을 수취하여 리플레쉬·기입·독출동작에 대응한 타이밍을 생성한다. 비트선 프리챠지검출회로(GLDET, 3422)는 비트선(BL)이 프리챠지한 것을 검출한다.

상기 도 10의 실시예와의 다른점은 판정회로(JUDGE, 3420)에 입력되는 리셋신호가 타이밍생성회로(TIMGEN, 3421)에서 생성되는 것이 아닌 비트선프리챠지 검 출회로(3422)에서 생성되는 것 및 셀렉터의 위치를 행디코더와 메모리셀 어레이의 사이로 이동한 것이다. 도 32안의 비트선 프리챠지 검출회로(BLDET, 3422)의 한 실시예는 상기 종래예의 것과 동일한 회로를 이용하는 것이 가능하다.

도 32에 나타나는 실시예의 타이밍챠트는 도 10의 실시예의 타이밍챠트(도 24에서 도 27)에 있어서, 비트선(BL)이 프리챠지되고 나서 다음 동작의 워드선(WL)이 상승하기 까지의 시간이 다른것 뿐이므로 상세한 타이밍챠트도는 생략한다. 도 32에 나타나는 실시예에서는 비트선(BL)의 프리챠지를 직접검출하기 때문에 프로세스·전압·온도에 의한 분산에 대한 염려는 없다. 그로 인하여, 상기 시간차는 비트선(BL)이 프리챠지된 것을 검지하기 까지의 시간과 도 2안의 타이밍한계(α)의 차로 이루어진다. 비트선(BL)이 프리챠지된 것을 검지하기 까지의 시간이 타이밍 한계(α)보다 짧은 경우는 도 10에 나타나는 실시예보다 사이클시간이 고속화된다.

도 32의 실시예에서는 리플레쉬동작시는 행어드레스의 프리디코드가 불필요하기 때문에 엑세스시간이 고속화된다. 단, 셀렉터회로는 디코드된 신호선분을 필요로 하고, 어레이컨트롤 2(ACTL 2, 3425) 및 비트선프리챠지검출회로(BLDET, 3422)도 필요로 한다.

도 33은 도 4에 대한 구체적인 제 2 실시예이다. 도 32의 실시예의 구성에 대해서 셀렉터위치를 메모리셀 어레이와 행디코더의 사이에서 행프리디코더와 행디코더의 사이로 이동하였다. 이 결과, 셀렉터회로는 프리디코드된 신호선분으로 완료되고, 또한, 어레이컨트롤이 하나가 되므로 회로규모가 작아지고 그것에 대응하여 칩면적을 작게 할 수 있다. 반면, 셀렉터(SEL, 3512)에서 행디코더(RDEC, 3513)까지에 있어서 신호지연시간이 발생한다.

도 33에 나타나는 실시예의 타이밍챠트는 도 10의 실시예의 타이밍챠트(도 24에서 도 27)에 있어서, 비트선(BL)이 프리챠지되고 나서 다음 동작의워드선(WL)이 상승하기 까지의 시간이 다르기 때문에 상세한 타이밍챠트도는 생략한다.

도 34에 도 4에 대한 구체적인 제 3 실시예를 나타낸다. 도 32의 실시예의 구성에 대해서 셀렉터의 위치를 행 어드레스래치와 행프리디코더의 사이로 이동하였다. 또한, 도 32의 실시예와 동일하게 타이밍생성회로(TIMGEN, 3620)에서 행컨트롤러 1, 행컨트롤러 2로 출력은 존재하지만 그들의 출력은 도 34의 행컨트롤러(RCTL, 3608)에 입력되고, 타이밍생성회로(TIMGEN, 3621)에서 출력되는 기입·독출동작을 나타내는 플러그 신호에 의해 어느 하나를 선택한다. 또한, 행컨트롤러(RCTL, 3608)에서 행어드레스 래치(RAL, 3606)으로의 신호는 기입·독출동작시만 출력되도록 변경한다.

도 32의 실시예의 구성에 대해서 도 34의 실시예의 구성에서는 셀렉터(SEL, 3612)가 프리디코더(RPDEC, 3607)전에 배치되기 때문에 셀렉터내의 회로수는 프리디코드되기 전의 신호선수분으로 완료되므로 감소하는 것이 가능하다. 또한, 어레이컨트롤 및 행컨트롤러가 하나가 되므로 칩면적을 감소시킨다. 단, 셀렉터(SEL, 3612)에서 행디코더(RDEC, 3613)까지의 지연시간이 발생한다.

도 35에 도 4의 실시예에 대한 구체적인 제 4 실시예를 나타낸다. 도 32의 실시예에 대해서, 셀렉터의 위치를 행어드레스래치(RAL, 3706)내에 이동하고 있다. 그 결과, 도 32의 행컨트롤러 2(RCTL 2, 3411), 어레이컨트롤러 2(ACTL 2, 3425)가 폐지되었다. 또한, 도 32의 실시예와 동일하게 타이밍생성회로(TIMGEN, 3720)에서 행컨트롤러 1, 행컨트롤러 2로 출력은 존재하지만 그들의 출력은 도 37의 행컨트롤러(RCTL, 3708)에 입력되고 타이밍생성회로(TIMGEN, 3721)에서 출력되는 기입·독출동작을 나타내는 플러그신호에 의해 어느하나가 선택된다. 행어드레래치(RAL,3708)의 구성에 대해서는 도 31에 나타나는 구성과 동일하다. 또한, 타이밍챠트에 대해서는 도 10과 동일하기 때문에 생략한다.

도 32의 실시예의 구성에 대해서 도 35의 실시예의 구성에서는 셀렉터(SEL, 3712)가 행어드레스 래치(RAL, 3706)내에 배치되기 때문에 셀렉터회로수가 저감된다. 또한, 도 34의 실시예의 구성에 대해서는 행컨트롤러(RCTL, 3708)에서 행어드레스래치(RAL, 3706)에 출력되는 신호의 제어가 사라지는 만큼 제어논리가 간단화된다. 그 결과, 칩면적을 작게 할 수 있다. 반면, 리플레쉬동작시에는 해어드레스이네이블 래치(2011), 행프리디코더(RPDEC, 3707)도 동작시키게 된다.

도 38에 도 9의 실시예에 대한 구체적인 제 5 실시예를 나타낸다. 도 10의 실시예에 대해서 외부어드레스(Address)를 래치하기 위한 신호를 한개 추가하고 있다. 추가한 신호(어드레스래치신호(ADL))는 입력버퍼(ALIBF, 3901)를 통하여 내부에 들어가고 어드레스 래치(AAL, 3904) 및 ADL펄스생성회로(ALPLM 3902)에 삽입된다.

상기 어드레스래치(AAL 3904)에서는 어드레스래치신호(ADL)의 상승으로 외부어드레스가 래치된다. 또한, 상기 ADL펄스 생성회로(ALPL, 3902)에서는 어드레스래치신호(ADL)의 상승에서 원 쇼트 펄스를 생성된다. 상기 ADL펄스 생성회로(ALPL 3902) 출력은 ADL스위치(SW, 3903)을 통하여 판정회로(JUDGE, 1220)에 삽입한다.

판정회로(JUDGE)에서는 도 10의 실시예와 동일하게 커맨드디코더(CD, 1203)출력과 타이머(REFTIM, 1221) 출력과 상기 ADL 펄스 생성회로(ALPL, 3902)출력의 선착순서가 결정되고 타이밍생성회로(TIMGEN, 1221)에서 리플레쉬·기입·독출동작에 대응한 타이밍신호가 생성된다. ADL펄스 생성회로(ALPL, 3902)의 한 실시예는 도 14에 나타난다.

도 39에 도 38안의 어드레스 래치(AAL, 3904)의 한 실시예를 나타낸다. 어드레스 래치신호(ADL)를 유효하게 하는 경우는 ADL 스위치 2(SW 2, 4002)에서, 레지스터(4001)의 출력이 선택되고 어드레스 래치신호(ADL)를 무효로 하는 경우는 입력버퍼(AIBF)의 출력이 선택된다. 레지스터(4001)의 래치신호(CLK)에는 어드레스 래치신호(ADL)가 입력버퍼(ALBIF) 및 타이밍조정용의 지연회로(DEL)를 통하여 접속되어 있다. 레지스터(4001)의 한 실시예는 도 20으로 나타난다.

도 40에 도 38안의 ADL스위치(SW, 3903) 및 도 39안의 ADL 스위치(SW 2, 4002)의 한 실시예를 나타낸다. 어드레스래치신호(ALD)를 유효하게하는 경우는, ADL 판정회로(ADLMODE)를 "H"로 하는 것으로 인버터(4101)의 출력이 "L"이 되고, 클록인버터(4102)가 이네이블, 클록인버터(4103)가 디스에이블이 되고 입력신호 1(IN 1)이 인버터(4104)를 통하여 출력된다.

어드레스신호(ADL)를 무효로 하는 경우는 ADL판정신호(ADL MODE)를 "L"로 하는 것으로 인버터(4101)의 출력이 "H"가 되고, 클록인버터(4102)가 디스에이블, 클록인버터(4103)가 이네이블이 되고, 입력신호 2(IN 2)가 인버터(41040를 통하여 출 력된다. 입력신호 1(IN 1)은 도 38안의 ADL펄스생성회로(ALPL, 3902) 출력 또는 도 39안의 레지스터(4001) 출력에 접속되고 입력신호 2(IN 2)는 도 38안의 어드레스변화검지회로(ATD, 1109) 출력 또는 도 39안의 입력버퍼(AIBF) 출력에 접속된다. ADL판정신호(ADLMODE)는 파워 업 씨퀀스등에 의해 커맨드디코더(CD, 1203)에서 생성되도 용이하고, 휴즈절단, 본딩옵션 핀의 접속선 변경 또는 메탈층절환에 의해 생성되어도 용이하다.

도 41에 도 38에 나타나는 블록도의 타이밍챠트를 나타낸다. 시각(t0)에 있어서, 어드레스 래치신호(ADL)가 상승하면 어드레스 래치(AAL, 3904)에서 외부어드레스(Address)가 래치된다. 그 출력이 도 41안의 AALOUT이고 행어드레스래치회로(RAL, 1206), 열어드레스래치회로(CAL, 1215) 및 어드레스변화검지회로(ATD, 1109)에 입력된다. 단, 어드레스래치신호(ADL)가 유효하기 때문에 어드레스변화 검지회로(ATD, 1109) 또는 ADL 스위치(SW, 3903)에서 차단된다.

한편, 어드레스래치신호(ADL)가 상승하면 ADL펄스 생성회로(ALPL, 3902)에서 원 쇼트 펄스(ALPLOUT)가 생성되고, 그 신호는 ADL스위치(SW, 3903)를 통하여 판정회로(JUDGE, 1220)에 삽입한다. 이 원 쇼트 펄스(ALPLOUT)는 도 24에서 도 27의 어드레스변화검지회로(ATD)의 출력(ADLOUT)와 동일신호이기 때문에 이 이후의 동작은 모두 도 24에서 도 27과 동일해진다. 따라서, 원 쇼트 펄스(ALPLOUT) 이후의 동작파형 및 설명은 생략한다.

전체동작 패턴에 있어서의 타이밍은 도 38의 타이밍챠트가 ADL펄스 생성회로(ALDPL, 3902)의 출력(ALPLOUT)이후에 도 10의 타이밍챠트(도 24에서 도 27)와 동일하기 때문에 용이하게 추고할 수 있다. 따라서, 도 38에 나타나는 본 발명의 실시예에 의해 전체동작패턴을 오동작없이 실행할 수 있는 것을 알수 있다.

도 28에서 도 20 및 도 32에서 도 35에 나타나는 실시예에 있어서, 어드레스래치신호(ADL)를 도입한 경우의 블록도 및 동작을 도 10에 대한 도 38의 설명과 동일하게 전체를 설명할 수 있는 것은 용이하게 추고할 수 있으므로 상세한 설명은 생략한다.

도 38의 실시예에 있어서, 외부로부터 어드레스래치신호(ADL)을 반전시켜, 하강하여 외부어드레스를 래치하도록 하여도 동작은 가능하다. 이것은 상기 실시예의 설명에서 용이하게 추고할 수 있기 때문에 상세는 생략한다.

또한, 어드레스 래치신호(ADL)와 외부커맨드신호(예를들면, 칩셀렉트신호)를 단락(短絡)하고, 외부커맨드신호(예를들면, 칩셀렉트신호)의 상승으로 외부어드레스를 래치하도록 하여도 동작은 가능하다. 이것은, 상기 실시예의 설명에서 용이하게 추고되므로 상세는 생략한다. 이 경우, 칩내부에서 어드레스래치신호(ADL)와 외부커맨드신호(예를들면, 칩셀렉트신호)를 단락하는 것도 가능하기 때문에 칩외부로의 핀수를 증가할 필요 없이 상기 외부어드레스래치동작이 가능해진다.

도 36에 상기 기술한 본 발명에 관한 반도체기억장치를 실현하는 칩 실장의 형태의 한 실시예를 나타낸다. 도 36은 일반적으로 스택CSP(Chip Size Package)으로 불리우는 실장형태이다. 3801은 위에서 본 도, 3802는 단면도를 나타낸다. 기판(3803)과 기판(3803)상의 후래쉬메모리 칩(3804)과 후래쉬메모리 칩(3803)상의 상기 본 발명에 관한 반도체기억장치(외부에어의 리플레쉬가 불필요한 DRAM 칩(3805))를 적층하고 기판(3803)의 하면에는 후래쉬메모리 칩(3804) 및 DRAM칩(3805)로 형성된 전극간을 접속하는 본딩와이어에 대해서 도면이 복잡해지는 것을 회피하기 위하여 생략하고 있다.

상기 실장에 있어서, 어드레스신호 및 입출력데이터신호에 대해서는 후래쉬메모리와 본 발명을 실현하는 외부에서의 리플레쉬가 불필요한 DRAM에 대해서 기판상의 동일핀으로 접속되어 있다. 즉, 공용되어 있다. 한편, 커맨드신호에 대해서는 후래쉬메모리와 본 발명을 실현하는 외부에서의 리플레쉬가 불필요한 DRAM에 대해서 각각 기판상의 다른 핀에 접속되어 있다.

상기 실시예에서 구해지는 작용효과는 하기와 같다.

(1) 기억정보의 보유유지를 위한 리플레쉬동작을 필요로 하는 메모리셀에 대해서 기억정보의 독출 혹은 기입을 실행하는 제 1 메모리동작이 지시된 경우, 상기 제 1 메모리동작의 전후로 다른 어드레스지정에 의한 제 2 메모리동작 또는 자율적으로 리플레쉬동작을 실시하는 타임멀티모드를 구비한 DRAM에 대해서, 제 1 메모리동작과 그 전후에 실시되는 제 2 메모리동작 또는 자율적인 리플레쉬동작이 요구하는 엑세스시간을 상기 제 1 메모리동작과 제 2 메모리동작 또는 상기 리플레쉬동작에 있어서 메모리셀의 기억정보가 상호 영향을 끼치지 않는 것을 조건으로 하여 상기 제 1 메모리동작에 필요한 시간과 제 2 메모리동작 또는 상기 리플레쉬동작에 필요한 시간을 가산한 시간보다 짧게 하는 것으로 상기 타임멀티 사이클시간의 단축화를 도모하는 것이 가능한 효과가 구해진다.

(2) 기억정보의 보유유지를 위한 리플레쉬동작을 필요로 하는 메모리셀에 대 해서 기억정보의 독출 혹은 기입을 실행하는 제 1 메모리동작이 지시된 경우, 상기 제 1 메모리동작의 전 또는 후에 다른 어드레스지정에 의한 제 2 메모리동작 또는 리플레쉬동작과 시간적으로 경합한 경우에 제 2 메모리동작 또는 리플레쉬동작을 실시하는 타임멀티방식을 구비한 DRAM에 대해서, 상기 제 1 메모리동작과 그 전 또는 후에 실시되는 제 2 메모리동작 또는 리플레쉬동작에 필요한 최단 엑세스시간을 상기 제 1 메모리동작과 제 2 메모리동작 또는 리플레쉬동작에 있어서 메모리셀의 기억정보다 상호 영향을 받지 않는 것을 조건으로 하여 상기 제 1 메모리동작에 필요한 시간과 제 2 메모리동작 또는 상기 리플레쉬동작에 필요한 시간을 가산한 시간보다 짧게하는 것에 의해 상기 타임멀티모드로 사이클 시간의 단축화를 도모하는 것이 가능한 효과가 구해진다.

(3) 상기에 부가하여 상기 제 1 메모리동작과 상기 제 2 메모리동작 또는 상기 리플레쉬동작 가운데 먼저 실행되는 동작기간 중에 후에 실시되는 동작 워드선의 선택동작을 위한 준비동작이 병행하여 실시하는 것에 의해 상기 타임멀티모드에서 사이클시간의 단축화를 도모할 수 있는 효과가 구해진다.

(4) 상기에 부가하여, 상기 제 1 메모리동작과 제 2 메모리동작 또는 리플레쉬동작 가운데 먼저 실행되는 동작에서의 워드선의 리셋동작 및 비트선의 프리챠지가 종료한 후에, 후에 실행되는 동작에 있어서의 워드선의 상승이 설정되는 것에 의해, 상기 메모리셀의 기억정보가 상호 영향을 받지 않게 할 수 있고 타임멀티모드에서 사이클시간의 단축화를 도모할 수 있는 효과가 구해진다.

(5) 상기에 부가하여, 상기 후에 실행되는 동작을 상기 제 1 메모리동작을 지시하는 신호를 소정의 지연회로에 의해 지연하여 형성된 기동신호에 의해 개시하는 것에 의해 상기 준비동작을 선행하여 실시할 수 있고, 상기 타임멀티모드로 사이클시간의 단축화를 도모할 수 있는 효과가 구해진다.

(6) 상기에 부가하여, 상기 후에 실행되는 동작의 제어로는 먼저 실행되는 동작에서의 비트선이 프리챠지된 것을 검출하는 신호를 이용하는 것에 의해 회로의 간소화를 도모하면서 타이밍 한계를 작게하는 것이 가능한 효과가 구해진다.

(7) DRAM을 구성하는 메모리셀에 대해서 기억정보의 독출 혹은 기입을 실행하는 제 1 메모리동작이 지시된 경우, 상기 제 1 메모리동작 후에 상기 제 1 메모리동작과는 다른 어드레스지정에 의한 제 2 메모리동작 또는 리플레쉬동작을 실시하는 시간을 할당하는 타임멀티 제어회로를 설치하고, 상기 제 1 메모리동작의 지시에 대응하여 상기 비트선의 프리챠지를 해제하고, 상기 제 1 메모리동작에서의 어드레스신호에 대응하여 워드선 및 비트선의 선택동작을 실행하여 메모리셀에 대해서 정보의 독출 또는 외부정보를 메모리셀에 기입하는 제 1 동작과, 상기 비트선을 다시 프리챠지하는 제 1 프리챠지동작과, 상기 비트선의 프리챠지동작을 해제하여 상기 제 2 메모리동작의 어드레스에 대응하여 정보의 독출 또는 외부정보를 기입하는 제 2 동작 또는 리플레쉬 어드레스에 대응한 리플레쉬동작에 필요한 시간을 할당하여, 상기 제 2 동작 또는 리플레쉬동작에 대응한 워드선 선택을 위한 디코드의 동작을 포함하는 예비동작을 상기 제 1 동작 또는 상기 제 1 프리챠지동작과 병행하여 실시하고, 상기 제 2 동작 또는 리플레쉬동작에 대응한 워드선의 선택동작과, 상기 제 1 프리챠지동작이 중복되지 않도록 상기 제 2 동작 또는 리플레쉬동작 을 실시하는 시간을 할당하는 것에 의해 메모리엑세스의 고속화를 도모하는 효과가 구해진다.

(8) DRAM을 구성하는 메모리셀에 대해서 기억정보의 독출 혹은 기입을 실행하는 제 1 메모리동작이 지시된 경우, 상기 제 1 메모리동작 후에 상기 제 1 메모리동작과는 다른 어드레스지정에 의한 제 2 메모리동작 또는 리플레쉬동작을 실시하는 시간을 할당하는 타임멀티 제어회로를 설치하고, 상기 리플레쉬동작 지시에 대응하여 상기 비트선의 프리챠지를 해제하고, 리플레쉬 어드레스에 대응하여 워드선의 선택동작을 실행하여 비트선 메모리셀의 정보를 독출하고, 그것을 증폭하여 재기입하는 리플레쉬동작을 실시하는 시간을 할당하여, 상기 비트선을 다시 프리챠지하는 제 1 프리챠지동작 후에 상기 상기 제 1 메모리동작의 어드레스신호에 대응하여 워드선 및 비트선의 선택동작을 실행하여 메모리셀에 대해서 정보를 독출 또는 외부정보를 메모리셀에 기입하는 동작을 실행하고, 상기 메모리셀에 대해서 정보의 독출 또는 외부정보를 메모리셀에 기입하는 동작에 대응한 워드선 선택을 위한 디코드동작을 포함하는 예비동작을 상기 제 1 프리챠지동작과 병행하여 실시하고, 상기 동작에 대응한 워드선의 선택동작과 상기 제 1 프리챠지동작은 중복되지 않도록 하는 것에 의해 메모리엑세스의 고속화를 도모하는 것이 가능한 효과를 가진다.

(9) 상기에 부가하여, 상기 리플레쉬동작을 실시하기 위하여 할당된 시간에 있어서, 리플레쉬의 요구가 있는 경우만 리플레쉬에 필요한 소비전류를 저감시키는 것이 가능한 효과가 구해진다.

(10) 상기에 부가하여 상기 어드레스 선택회로를 제 1 선택회로에 의해 제 1 메모리동작에 대응하여 입력된 어드레스신호를 해독하여 워드선의 선택신호를 형성하고, 제 2 선택회로에 의해 리플레쉬 어드레스 신호를 해독하여 상기에 대응한 워드선의 선택신호를 형성하여 셀렉터에 의해 상기 제 1 선택회로의 출력신호와 제 2 선택회로의 출력신호 중 어느 하나를 선택하여 워드선의 선택동작을 실행시키는 것에 의해 어드레스선택동작을 위한 시간한계의 설정이 최소로 할 수 있고, 메모리사이클시간의 단축화를 도모하는 것이 가능한 효과가 구해진다.

(11) 상기에 부가하여 리플레쉬어드레스 신호를 주기적인 펄스신호를 받는 카운터회로로 이루어지는 리플레쉬 어드레스 생성회로에 의해 형성하는 것에 의해 메모리셀의 정보보유유지시간에 대응시킨 확실한 리플레쉬동작을 실시하는 것이 가능한 효과가 구해진다.

이상 본 발명자에 의해 이루어진 발명을 실시예에 의거하여 구체적으로 설명하였지만 본원 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 일탈하지 않는 범웨이서 다양한 변경이 가능한 것을 물론이다. 예를들면 도 10에 있어서, 메모리셀 어레이(1021)는 비트선방향 및 워드서방향으로 복수로 분할하고 상기 분할된 메모리셀 어레이에 대응하여, 그 어드레스 선택회로를 복수 설치하도록 하는 것도 용이하다. 워드선과 비트선은 메인워드선과 로컬워드선과 같은 계층워드선 방식, 비트선도 로컬선 및 메인비트선등과 같이 계층비트선 방식을 채용하는 것도 용이하다.

즉, 공지된 다이나믹형 RAM에 채용되어 있는 소자구조, 회로레이아웃기술을 이용하여 상기 메모리셀 어레이 및 그 어드레스선택회로를 구성하는 것이 가능하다.

휴대전화등과 같은 전자장치의 고기능화에 수반하여 대용량워크 RAM의 수요가 증폭하고 있다. 통상, 워크RAM은 비동기SRAM으로 설치되어 있지만 대용량화가 어렵다. 그 대체메모리로서 대용량의 DRAM이 주목되고 있지만 리플레쉬가 필요하고 사용이 불편하다. 이 발명에 관한 반도체기억장치는 비동기 SRAM과 호환성을 유지할 수 있고, 상기 후래쉬메모리와 일체화 한 구성으로 하는 것에 의해 전원차단시 불휘발 정보기능을 갖는 후래쉬메모리와의 조합에 의해 다양한 메모리동작을 발휘하는 것이 가능하다.

본원에 있어서 개시되는 발명가운데 대표적인 것에 의해 구해지는 효과를 간단하게 설명하면 하기와 같다. 기억정보의 보유유지를 위한 리플레쉬동작을 필요로 하는 메모리셀에 대해서 기억정보의 독출 혹은 기입을 실행하는 제 1 메모리동작이 지시된 경우 상기 제 1 메모리동작의 전 또는 후에 다른 어드레스지정에 의한 제 2 메모리동작 또는 리플레쉬동작을 실시하는 타임멀티모드를 구비한 DRAM에 대해서, 상기 제 1 메모리동작과 그 전 또는 후에 실시되는 제 2 메모리동작 또는 리플레쉬동작이 필요로 하는 최단엑세스시간을 상기 제 1 메모리동작과 제 2 메모리동작 또는 리플레쉬동작에 있어서, 메모리셀의 기억정보가 상호 영향을 받지 않는 것을 조건으로 하여 상기 제 1 메모리동작이 필요한 시간과 제 2 메모리동작 또는 상기 리플레쉬동작이 필요한 시간을 가산한 시간보다 짧게 하는 것에 의해 상기 타 임멀티모드로 사이클시간의 단축화를 도모하는 것이 가능하다.

DRAM을 구성하는 메모리셀에 대해서 기억정보의 독출 혹은 기입을 실행하는 제 1 메모리동작이 지시된 경우 상기 제 1 메모리동작 후에 상기 제 1 메모리동작과는 다른 어드레스지정에 의한 제 2 메모리동작 또는 리플레쉬동작을 실시하는 시간을 할당하는 타임멀티제어회로를 설치하고, 상기 제 1 메모리동작의 지시에 대응하여 상기 비트선의 프리챠지를 해제하고 상기 제 1 메모리동작에서 어드레스신호에 대응하여 워드선 및 비트선의 선택동작을 실행하여 메모리셀에 대해서 정보의 독출 또는 외부정보를 메모리셀에 기입하는 제 1 동작과, 상기 비트선을 다시 프리챠지하는 제 1 프리챠지동작과, 상기 비트선의 프리챠지동작을 해제하여 상기 제 2 메모리동작의 어드레스에 대응하여 정보의 독출 또는 외부정보를 기입하는 제 2 동작 또는 리플레쉬어드레스에 대응한 리플레쉬동작이 필요한 시간을 할당하여, 상기 제 2 동작 또는 리플레쉬동작에 대응한 워드선 선택을 위한 디코드동작을 포함하는 예비동작을 상기 제 1 동작 또는 제 1 프리챠지동작과 병행하여 실시하고, 상기 제 2 동작 또는 리플레쉬동작에 대응한 워드선의 선택동작과, 상기 제 1 프리챠지동작이 중복되지 않도록 상기 제 2 동작 또는 리플레쉬동작을 실시하는 시간을 할당하는 것에 의해 메모리엑세스의 고속화를 도모하는 것이 가능하다.

Claims (13)

1. 삭제
2. 삭제
3. 삭제
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5. 삭제
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7. 복수의 비트선과 복수의 워드선에 대응하여 설치되고, 주기적으로 기억정보의 보유유지를 위한 리플레쉬동작을 필요로 하는 복수의 메모리셀을 포함하는 메모리어레이와,

   상기 비트선을 프리챠지하는 프리챠지회로와,

   어드레스신호를 따라서 상기 복수의 워드선 가운데 특정워드선과,

   상기 복수의 비트선 가운데 특정비트선을 선택하는 어드레스 선택회로와,

   상기 메모리 셀에 대해서 기억정보의 독출 혹은 기입을 실행하는 제 1 메모리동작이 지시된 경우, 상기 제 1 메모리 동작 후에 리플레쉬동작을 실시하는 시간을 할당하여 타임멀티 제어회로를 구비하고,

   상기 타임멀티제어회로는,

   상기 제 1 메모리동작의 지시에 대응하여 상기 비트선의 프리챠지를 해제하고, 상기 제 1 메모리동작에서의 어드레스신호에 대응하여 워드선 및 비트선의 선택동작을 실행하여 메모리셀에 대해서 정보의 독출 또는 외부정보를 메모리셀에 기입하는 제 1 동작과,

   상기 비트선을 다시 프리챠지하는 제 1 프리챠지동작과,

   상기 비트선의 프리챠지동작을 해제하여 리플레쉬 어드레스에 대응한 리플레쉬동작이 요구하는 시간을 할당하여,

   상기 리플레쉬동작에 대응한 워드선 선택을 위한 디코드의 동작을 포함하는 예비동작을 상기 제 1 동작 또는 상기 제 1 프리챠지동작과 병행하여 실시하고,

   상기 리플레쉬동작에 대응한 워드선의 선택동작과, 상기 제 1 프리챠지동작이 중복되지 않도록 리플레쉬동작을 실시하는 시간을 할당하는 것을 특징으로 하는 반도체기억장치.
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