KR20080029573A

KR20080029573A - 반도체 메모리 장치

Info

Publication number: KR20080029573A
Application number: KR1020060096354A
Authority: KR
Inventors: 곽승욱
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-09-29
Filing date: 2006-09-29
Publication date: 2008-04-03
Also published as: US20080080294A1; US7558147B2

Abstract

본 발명은 입력되는 어드레스를 디코딩하여 각 뱅크로 출력하는 디코딩회로부의 면적을 효과적으로 줄일 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 제1 뱅크와 제2 뱅크; 어드레스를 프리 디코딩하여 출력하기 위한 프리디코딩 회로; 상기 프리디코더의 출력을 디코딩하여 상기 제1 뱅크로 출력하기 위한 제1 메인디코딩 회로; 및 상기 프리디코더의 출력을 디코딩하여 상기 제2 뱅크로 출력하기 위한 제2 메인디코딩 회로를 구비하는 반도체 메모리 장치를 제공한다.

반도체, 메모리, 뱅크, 프리디코더, 메인디코더.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}

도1은 반도체 메모리 장치를 나타내는 블럭도.

도2a와 도2b는 도1에 도시된 프리디코더를 나타내는 회로도.

도3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭도.

도4은 도3에 도시된 프리디코딩 회로를 자세히 나타내는 블럭도.

도5는 도3의 프리디코딩 회로를 나타내는 회로도.

* 도면의 주요부분에 대한 부호의 설명 *

100, 200 : 뱅크 300, 400 : 메인디코더

500 : 프리디코더

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 디코더에 관한 것이다.

반도체 메모리 장치는 데이터를 저장하고, 저장된 데이터를 출력하기 위한 반도체 장치이다. 반도체 메모리 장치는 데이터를 저장하기 위해 다수의 단위셀이 배치된 데이터 저장영역과, 데이터 저장영역에 저장된 데이터를 출력하거나 외부에서 입력되는 데이터를 데이터 저장영역으로 전달하기 위한 데이터 입출력회로가 배치되는 입출력영역이 있다.

입출력영역에는 데이터 입력회로와, 데이터 출력회로, 어드레스 입력회로 및 명령어 입력회로를 구비한다. 데이터 입력회로는 라이트명령에 따라 외부에서 입력되는 데이터를 데이터 저장영역으로 전달하기 위한 회로이다. 데이터 출력회로는 리드명령에 따라 데이터 저장영역에서 제공되는 데이터를 외부로 출력하기 위한 회로이다. 어드레스 입력회로는 라이트명령과 리드명령에 따라서 저장되거나 출력될 데이터의 위치를 지정하기 위한 어드레스를 입력받아 출력하는 회로이다. 명령어 입력회로는 리드명령 또는 라이트 명령등을 입력받아 해석하여 다른 회로들을 제어하기 위한 회로이다.

데이터 저장영역은 다수의 뱅크를 구비한다. 하나의 뱅크에는 어드레스에 각각 대응되는 다수의 단위셀을 구비하고 있다. 일반적으로 하나의 뱅크에는 다수의 단위셀이 그룹되어진 셀블럭을 다수 구비하게 된다. 또한 데이터 저장영역에는 입출력영역에서 전달되는 어드레스를 입력받아 디코딩하여 뱅크에 구비된 다수의 단위셀중 어드레스에 대응하는 단위셀을 선택하기 위한 디코딩 회로가 배치된다.

도1은 반도체 메모리 장치를 나타내는 블럭도이다. 특히 반도체 메모리 장치 의 디코딩회로를 중심으로 도시한 것이다.

도1을 참조하여 살펴보면, 반도체 메모리 장치는 다수의 뱅크(10,20)와, 디코딩 회로부(30)를 구비한다. 다수의 뱅크(10)는 다수의 단위셀을 구비하고 있고 있는 영역이다. 디코딩회로부(340)는 뱅크선택신호(STROBE<0>)에 응답하여 어드레스(gay_B1<2:7,9>)를 입력받아 디코딩하여 뱅크(10)로 출력하는 프리 디코더(31) 및 메인 디코더(32)와, 뱅크선택신호(STROBE<1>)에 응답하여 어드레스(gay_B1<2:7,9>)를 입력받아 디코딩하여 뱅크(20)로 출력하는 프리 디코더(33) 및 메인 디코더(34)를 구비한다.

프리 디코더(31)는 입력된 어드레스(gay_B1<2:7,9>)를 일차적으로 디코딩하는 회로이다. 메인 디코더(32)는 프리디코더(31)에 의해 일차적으로 디코딩된 신호를 다시 디코딩하는 신호이다. 하나의 디코더로 디코딩하여 뱅크로 출력하는 경우에 디코더의 회로가 너무 복잡해지기 때문에, 이렇게 프리디코더(31)와 메인디코더(32)로 구분하여 입력된 어드레스를 디코딩하는 것이다.

도2A와 도2B는 도1에 도시된 프리디코더(33,31)를 나타내는 회로도이다.

먼저, 도2A에 도시된 바와 같이 프리디코더(33)는 4개의 제1 내지 제4 내부디코더(33A ~ 33D)를 구비한다. 제1 내부디코더(33A)는 제1 뱅크의 액티브에 대응하여 활성화되는 스트로브신호(STROBE<0>)에 응답하여, 내부어드레스(BAS<2:3>)를 전달받아 제1 뱅크용 프리디코딩신호(LAY23_B0<2:3>)를 출력한다. 여기서, 뱅크선택신호(CAST)는 다수 구비된 뱅크중 하나의 뱅크를 선택해야 할 때 활성화되는 신호이다. 리페어신호(R<0>, R<1>)는 노멀셀의 결함을 대체하기 위해 배치되는 리페 어 영역의 어드레싱을 위한 신호이다. 내부어드레스(BAS<2:3>)는 외부에서 입력되어 어드레스 입력버퍼에 의해 버퍼링되어 출력되는 신호이다.

제2 내부디코더(33B)는 뱅크선택신호(CAST)에 응답하여 내부어드레스(BAY<4>, BAY<5>)를 전달받아 제1 프리디코딩신호(LAY<4:5>)를 출력한다. 제3 내부디코더(33C)는 뱅크선택신호(CAST)에 응답하여 내부어드레스(BAY<6>, BAY<7>)를 전달받아 제2 프리디코딩신호(LAY<6:7>)를 출력한다. 제4 내부디코더(33D)는 뱅크선택ㅎ신호(CAST)에 응답하여 내부어드레스(BAY<9>)를 전달받아 제3 프리디코딩신호(LAY9>)를 출력한다.

도2B에 도시된 바와 같이, 프리디코더(31)는 4개의 제1 내지 제4 내부디코더(31A ~ 31D)를 구비한다. 제1 내부디코더(33E)는 제2 뱅크의 액티브에 대응하여 활성화되는 스트로브신호(STROBE<1>)에 응답하여 내부어드레스(BAS<2:3>)를 전달받아 제2 뱅크용 프리디코딩신호(LAY23_B1<2:3>)를 출력한다. 여기서, 뱅크선택신호(CAST)는 다수 구비된 뱅크중 하나의 뱅크를 선택해야 할 때 활성화되는 신호이다. 리페어신호(R<0>, R<1>)는 노멀셀의 결함을 대체하기 위해 배치되는 리페어 영역의 어드레싱을 위한 신호이다. 내부어드레스(BAS<2:3>)는 외부에서 입력되어 어드레스 입력버퍼에 의해 버퍼링되어 출력되는 어드레스신호이다. 제2 내부디코더(31A)는 뱅크선택신호(CAST)에 응답하여 내부어드레스(BAY<4>, BAY<5>)를 전달받아 제1 프리디코딩신호(LAY<4:5>)를 출력한다. 제3 내부디코더(31C)는 뱅크선택신호(CAST)에 응답하여 내부어드레스(BAY<6>, BAY<7>)를 전달받아 제2 프리디코딩신호(LAY<6:7>)를 출력한다. 제4 내부디코더(31D)는 뱅크선택신호(CAST)에 응답하여 내부어드레스(BAY<9>)를 전달받아 제3 프리디코딩신호(LAY9>)를 출력한다.

최근에 반도체 메모리 장치에 구비되는 뱅크는 4개 또는 8개 정도이며, 16개의 뱅크를 가지고 있는 경우도 있다. 뱅크가 구비되는 수에 대응하여 메인디코더와 프리디코더의 수도 증가한다. 따라서 반도체 메모리 장치의 메인디코더와 프리디코더가 차지하는 회로면적은 뱅크가 증가할수록 증가할 수 밖에 없다. 보다 고집적으로 반도체 메모리 장치를 제조하게 되면, 하나의 뱅크에 구비되는 단위셀의 수도 증가하게 된다. 그로 인해 각 뱅크에 대응하는 프리디코더와 메인 디코더의 회로면적은 더 증가하게 되고, 어드레스를 디코딩하기 위한 회로배선도 많아져 설계하는 데에도 어려움을 겪게 된다.

본 발명은 입력되는 어드레스를 디코딩하여 각 뱅크로 출력하는 디코딩회로부의 면적을 효과적으로 줄일 수 있는 반도체 메모리 장치를 제공함을 목적으로 한다.

본 발명은 제1 뱅크와 제2 뱅크; 어드레스를 프리 디코딩하여 출력하기 위한 프리디코딩 회로; 상기 프리디코더의 출력을 디코딩하여 상기 제1 뱅크로 출력하기 위한 제1 메인디코딩 회로; 및 상기 프리디코더의 출력을 디코딩하여 상기 제2 뱅크로 출력하기 위한 제2 메인디코딩 회로를 구비하는 반도체 메모리 장치를 제공한 다.

또한 본 발명은 어드레스를 입력받아 제1 디코딩하여 출력하는 제1 디코딩 단계; 뱅크선택신호에 응답하여 상기 제1 디코딩 단계에서 디코딩한 신호를 제2 디코딩하여 제1 뱅크로 출력하는 단계; 및 상기 뱅크선택신호에 응답하여 상기 제1 디코딩 단계에서 디코딩한 신호를 상기제3 디코딩하여 제2 뱅크로 출력하는 단계를 구비하는 반도체 메모리 장치의 구동방법을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도3을 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 제1 뱅크(100)와 제2 뱅크(200)와, 프리디코딩 회로(300)와, 제1 메인디코더(400)와, 제2 메인디코더(500)를 구비한다. 프리디코딩 회로는 어드레스(gay<2:7,9>)를 프리 디코딩하여 출력한다. 제1 메인 디코딩 회로(400)는 프리디코더(300)의 출력을 디코딩하여 제1 뱅크(100)로 출력한다. 제2 메인 디코딩 회로(500)는 프리디코더의 출력을 디코딩하여 제2 뱅크(200)로 출력한다.

도4은 도3에 도시된 프리디코딩 회로를 자세히 나타내는 블럭도이다.

도4를 참조하여 살펴보면, 프리디코딩회로는 제1 프리디코더(310)와, 제2 프 리디코더(320)와, 제3 프리디코더(330)를 구비한다. 제1 프리디코더(310)는 어드레스(BAY<4:5>)를 디코딩하여 제1 메인디코더(400)와 제2 메인디코더(500)로 출력한다. 제2 프리디코더(320)는 어드레스(BAY<6:7,9>)를 디코딩하여 제1 메인디코더(400)와 제2 메인디코더(500)로 출력한다. 제3 프리디코더(330)는 뱅크선택신호(STROBE<0:1>)에 응답하여 어드레스(BAY<2:3>)를 디코딩하여 제1 메인디코더(400) 또는 메인디코더(500)로 출력하기 한다. 여기서 전달회로(110)는 메인디코더에서 출력되는 디코딩된 신호에 대응하여 뱅크(100)의 비트라인를 선택하기 위한 회로이다. 전달회로(210)는 메인디코더에서 출력되는 디코딩된 신호에 대응하는 뱅크(200)의 비트라인를 선택하기 위한 회로이다. 여기서 어드레스(BAY<2:7,9>)는 입력된 컬럼어드레스를 버퍼링한 내부어드레스이다. 경우에 따라서 로우 어드레스를 입력받는 디코더 회로에 대해서도 본 발명을 적용할 수 있다.

도5는 도3의 프리디코딩 회로를 나타내는 회로도이다.

도5에 도시된 바와 같이, 제1 프리디코더(310)는 어드레스(BAY<4:5>)를 입력받는 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력을 입력받는 다수의 인버터(I1,I2,I3)를 구비한다. 제2 프리디코더(320)는 어드레스(BAY<6:7,9>)를 입력받는 낸드게이트(ND2)와, 낸드게이트(ND2)의 출력을 입력받는 다수의 인버터(I4,I5,I6)를 구비한다. 제3 프리디코더(330)는 뱅크선택신호(STROBE<0>)와 어드레스(BAY<2:3>)와 리페어신호(R<0>)를 입력받는 낸드게이트(ND3)와, 낸드게이트(ND3)의 출력을 입력받는 다수의 인버터(I7,I8,I9)와, 뱅크선택신호(STRIOBE<1>)와 어드레스(BAY<2:3>)와 리페어신호(R<1>)를 입력받는 낸드게이트(ND4)와, 낸드게 이트(ND4)의 출력을 입력받는 다수의 인버터(I10,I11,I12)를 구비한다. 리페어신호(R<0>,R<1>)는 입력된 어드레스가 리페어 어드레스인지 노멀 어드레스 인지에 따라 활성화되어 입력되는 신호이다. 뱅크선택신호(STROBE<0>,STROBE<1>)는 대응하는 뱅크가 액티브 상태에서 활성화되는 신호이다.

본 실시예에 따른 제3 프리디코더(330)는 뱅크선택신호(STROBE<0>,STROBE<1>)에 응답하여 어드레스(BAY<2:3>)를 입력받아 디코딩하여, 제1 뱅크(100) 또는 제2 뱅크(200)로 출력한다.

본 실시예에 따른 반도체 메모리 장치는 외부에서 어드레스가 입력되고, 입력된 어드레스에 대응하여 단위셀의 데이터를 억세스하기 위해 내부어드레스를 생성하는 회로를 구현하는 데 있어서, 메인디코더는 각 뱅크별로 구비하고, 프리 디코더는 이웃한 두 뱅크에 공유하도록 하는 것이 특징이다. 경우에 따라서는 2개 보다 더 많은 뱅크를 하나의 프리디코더가 공유하도록 할 수도 있다. 구체적으로 살펴보면, 입력된 어드레스(BAY<2:7,9>)중에서 어드레스(BAY<4:7:9>)는 프리디코더(310,320)에 의해 디코딩하여 제1 뱅크와 제2 뱅크에 공통으로 출력한다. 이어서 어드레스(BAY<2:3>)를 디코딩하여 디코딩된 신호(lay23_B1<0:3>)를 생성한 다음, 억세스되는 뱅크정보를 가지고 있는 뱅크선택신호(STROBE<0:1)에 따라 디코딩된 신호(lay23_B1<0:3>)를 제1 뱅크(100) 또는 제2 뱅크(200)로 출력시킨다. 이렇게 프리디코더를 이웃한 뱅크에 공유시킴으로서, 어드레스를 입력받아 디코딩하는 회로의 면적을 크게 줄일 수 있는 것이다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의해서 반도체 메모리 장치의 어드레스를 디코딩하기 위한 디코더의 회로면적을 크게 줄일 수 있다. 이로 인해 반도체 메모리 장치의 회로면적이 줄어들어, 반도체 메모리 장치의 제조공정상의 비용을 크게 줄일 수 있다.

Claims

제1 뱅크와 제2 뱅크;

어드레스를 프리 디코딩하여 출력하기 위한 프리디코딩 회로;

상기 프리디코더의 출력을 디코딩하여 상기 제1 뱅크로 출력하기 위한 제1 메인디코딩 회로; 및

상기 프리디코더의 출력을 디코딩하여 상기 제2 뱅크로 출력하기 위한 제2 메인디코딩 회로

를 구비하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 프리디코딩 회로는

상기 어드레스에서 상위 소정 비트수에 대응하는 제1 어드레스를 디코딩하여 상기 제1 메인디코더 및 상기 제2 메인디코더로 출력하기 위한 제1 프리디코더; 및

뱅크선택신호에 응답하여 상기 어드레스에서 상기 제1 어드레스를 제외한 나머지 제2 어드레스를 디코딩하여 상기 제1 메인디코더 또는 상기 제2 메인디코더로 출력하기 위한 제2 프리디코더를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 2 항에 있어서,

상기 어드레스는 컬럼어드레스인 것을 특징으로 하는 반도체 메모리 장치.
제 2 항에 있어서,

상기 제1 프리디코더는

상기 제1 어드레스를 입력받기 위한 낸드게이트; 및

상기 낸드게이트의 출력을 버퍼링하여 출력하기 위한 버퍼링 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 2 항에 있어서,

상기 제2 프리디코더는

상기 제2 어드레스와 제1 뱅크선택신호를 입력받기 위한 제1 낸드게이트;

상기 제2 어드레스와 제2 뱅크선택신호를 입력받기 위한 제2 낸드게이트;

상기 제1 낸드게이트의 출력을 버퍼링하여 출력하기 위한 제1 버퍼링수단; 및

상기 제2 낸드게이트의 출력을 버퍼링하여 출력하기 위한 제2 버퍼링수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
어드레스를 입력받아 제1 디코딩하여 출력하는 제1 디코딩 단계;

뱅크선택신호에 응답하여 상기 제1 디코딩 단계에서 디코딩한 신호를 제2 디코딩하여 제1 뱅크로 출력하는 단계; 및

상기 뱅크선택신호에 응답하여 상기 제1 디코딩 단계에서 디코딩한 신호를 상기제3 디코딩하여 제2 뱅크로 출력하는 단계

를 구비하는 반도체 메모리 장치의 구동방법.
제 6 항에 있어서,

상기 어드레스는 컬럼 어드레스인 것을 특징으로 하는 반도체 메모리 장치의 구동방법.