KR20020093254A - 반도체 메모리 장치의 리던던시 워드라인 배치구조 - Google Patents

반도체 메모리 장치의 리던던시 워드라인 배치구조 Download PDF

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KR20020093254A
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Abstract

본 발명은 반도체 메모리 장치의 리던던시 워드라인 배치구조에 관한 것으로, 리던던시 워드라인을 이용하여 단위 셀 어레이와 주변 영역의 공정상의 단차를 억제할 수 있는 리던던시 워드라인 배치 구조에 관한 것이다.
이를 위한 본 발명의 리던던시 워드라인 배치 구조는 리던던트 메인 워드 라인과 리던던트 서브 워드 라인을 구비하는 반도체 메모리 장치의 리던던시 워드라인 배치 구조에 있어서, 상기 리던던트 메인 워드라인은 셀 어레이 영역의 단위 셀 양쪽에 분할하여 배치하고, 상기 리던던트 메인 워드라인에 연결되는 리던던트 서브 워드라인을 구비하며, 상기 리던던트 서브 워드라인은 상기 단위 셀 어레이 양쪽에 분할 배치된 상기 리던던트 메인 워드라인에 반씩 나누어 배치되는 것을 특징으로 한다.
이때 리던던시 메인 워드라인이 동시에 인에이블됨에 의해 불필요한 전력소모가 없도록 하기 위해 리던던시 퓨즈박스에 발생되는 두개의 리던던트 판단 신호로 리던던시 메인 워드라인을 구별 하도록 한다.

Description

반도체 메모리 장치의 리던던시 워드라인 배치구조{REDUNDANCY WORDLINE DISPOSITION STRUCTURE IN SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치의 리던던시 워드라인 배치 구조에 관한 것으로, 보다 구체적으로는 리던던시 워드라인을 이용하여 단위 셀과 주변 영역의 공정상의 단차를 억제할 수 있는 리던던시 워드라인 배치 구조에 관한 것이다.
도 1은 종래의 반도체 메모리 장치의 리던던시 워드라인 배치 구조에 대한 블록도이다. 일반적으로 반도체 메모리는 클럭 제어부(10)에서 발생되는 클럭신호를 입력으로 인에이블 제어를 받는 어드레스 버퍼부(12)와, 어드레스 버퍼부(12)가 동작하여 외부 어드레스 신호를 일정시간 저장하는 어드레스 래치부(14)와 어드레스 래치부에 저장된 어드레스 신호를 디코딩하여 뱅크내의 블록을 선택하는 프리디코더(16)와 프리디코더(16)에 의해 디코딩된 신호들을 디코딩하여 블록 내의 워드라인을 지정하는 로오디코더(18) 및 반도체 메모리 장치의 동작 상태가 노멀(읽기/쓰기) 동작인지 리던던트(redundant) 동작인지 판별하는 리던던트 퓨즈박스부(20)를 구비한다.
또한, 셀 어레이 영역(S)에는 비트라인에 실리는 데이타를 감지, 증폭하는 센스앰프부(22)와, 메인워드라인(MWL)을 복수의 서브워드라인(SWL)들로 선택적으로 분할하는 서브워드라인드라이버(SWL DRV, 24)와, 셀 어레이 영역(S)상에 형성되는 셀 캐패시터에 의해 상기 센스앰프부 및 서브워드라인드라이버(24) 형성 공정시 문제점인 단차의 영향을 억제하기 위한 더미 셀(26) 및 셀 영역(S)에서의 결함 셀을 대체하기 위한 리던던시 셀(미도시)을 포함한다.
종래기술의 동작설명을 간단히 하면 다음과 같다.
클럭 제어부(10)에서 발생되는 어드레스 클록(ACLK)에 의해 어드레스 버퍼부(12)가 동작하여 입력되는 외부 어드레스를 버퍼링한다. 이러한 버퍼링된 어드레스 신호는 클록 제어부(10)에서 발생되는 어드레스 래치부(14)의 인에이블 신호(ALAT)에 의해 정상 어드레스(결함이 발생하지 않은 셀을 지정하는 어드레스)를 래치하게 된다.
여기서 노멀(normal)한 로오(Row) 동작을 수행하고 있다면, 래치된 어드레스 신호는 프리 디코더부(16)와 로오 디코더부(18)을 거쳐서 최종 해당하는 메인(Main) 워드라인을 인에이블 시킨다. 이러한 워드라인이 인에이블 되면 셀 어레이 영역(S)에 있는 서브 워드라인 드라이버(24)는 메인 워드라인 신호와 도면에 도시하지 않았지만 프리 디코더부(16)의 하위 프리 디코딩 신호를 받아 최종적으로 원하는 서브 워드라인을 인에이블 시키게 된다.
또한, 정상 어드레스가 아닌 결함 어드레스가 리던던시 퓨즈박스부(20)에 입력되어 리던던시 동작을 수행하게 되는데 리던던시 인에이블 신호(XRED) 신호가 리던던시 메인 워드라인(RWL)을 인에이블 시키게 된다.
이때, 리던던시 메인 워드라인의 배치 구조은 그 구조에 따라서 달라지기는 하지만 한가지 예를 들어 설명한다.
도 1에 도시된 바와같이, 셀 어레이(S)내에 있는 단위 셀 어레이(28)에는 리던던시 메인 워드라인(RMW)을 하나씩 배치하고 그 리던던시 메인 워드라인(RMW)에는 8개의 리던던시 서브워드라인이 연결된다.
또한, 결함 셀이 발생하면 상기 8개의 리던던시 서브워드라인을 각각 4개씩 동시에 대치하도록 설계되어 있다고 가정하면, 리던던트 퓨즈박스(20)의 출력신호 XRE[0:1]의 상태에 따라서 어떤 4개의 리던던시 서브워드라인을 대치 할 것인가가결정되어 최종적으로 하나의 리던던시 서브 워드라인이 인에이블 되게 된다.
그러나, 상술한 바와같이 셀 어레이(S)는 센스앰프부(22), 서브 워드라인 드라이버(24), 더미 셀(26) 및 리던던시 셀을 포함하는 단위 셀 어레이(28)를 구비하는데, 디램 셀을 형성하는 과정 중 셀 캐패시터를 형성하는 과정에서 필연적으로 단위 셀 어레이(28)와 주변의 센스 앰프부(22) 및 서브 워드라인 드라이브(24) 사이에 단차가 생기게 된다.
이러한 단차 때문에 스택 형태의 셀을 형성하는 과정에서 단위 셀 어레이(28)의 에지(Edge) 부분에서 무너져 내리는 현상이 생기게 된다. 따라서 종래에는 이러한 부분에 여분의 전혀 사용하지 않는 셀, 즉 더미 셀(26)을 형성하여 위와 같은 문제점을 완화하고 있다.
이러한 더미 셀(26)은 많이 형성될 수록 안정되게 셀 어레이를 보호할 수 있는 효과가 있긴 하지만 실제로는 칩 사이즈(Chip Size) 문제 때문에 무한정 많이 형성할 수는 없다. 따라서 위와 같은 단차에 의한 셀 어레이의 손상 문제는 여전히 존재하게 된다.
이때, 종래 기술에서는 상기 문제점을 보완하고자 리던던시 셀을 단위 셀 어레이(28)내에 어느 한쪽으로 몰아서 배치를 하는 경우가 있었다. 이 경우 어느 한쪽에 배치된 리던던시 셀이 더미 셀의 역할을 할 수 있지만 나머지 한 쪽 에지의 경우는 해당돠지 않아 위와 같은 단차에 의한 문제점이 있다.
따라서, 상기 문제점을 해결하기 위한 본 발명의 목적은 리던던시 메인 워드라인을 단위 셀 어레이 내에 양쪽 에지에 배치하여 단차 억제용 더미 셀의 역할을 수행할 수 있는 반도체 메모리 장치의 리던던시 워드라인 배치 구조를 제공하는 데 있다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 리던던시 워드라인 배치구조를 설명하기 위한 도면.
도 2는 본 발명에 따른 반도체 메모리 장치의 리던던시 워드라인 배치구조를 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 클럭 제어부120 : 어드레스 버퍼부
140 : 어드레스 래치부160 : 프리 디코더부
180 : 로오 디코더부200 : 리던던트 퓨즈 박스부
220 : 센스 앰프부240 : 서브 워드라인 드라이버
260 : 더미 셀280 : 단위 셀 어레이
S : 셀 어레이 영역
상기 목적 달성을 위한 본 발명의 반도체 메모리 장치의 리던던시 배치 구조는, 리던던트 메인 워드 라인과 리던던트 서브 워드 라인을 구비하는 반도체 메모리 장치의 리던던시 워드라인 배치 구조에 있어서, 상기 리던던트 메인 워드라인은 셀 어레이 영역의 단위 셀 양쪽에 분할하여 배치하고, 상기 리던던트 메인 워드라인에 연결되는 리던던트 서브 워드라인을 구비하며, 상기 리던던트 서브 워드라인은 상기 단위 셀 어레이 양쪽에 분할 배치된 상기 리던던트 메인 워드라인에 반씩 나누어 배치되는 것을 특징으로 한다.
본 발명은 리던던시 메인 워드라인을 단위 셀 어레이의 양쪽 에지에 배치를 하고, 다만 리던던시 메인 워드라인에 연결되는 서브 워드라인의 개수를 반씩 나누어 연결 시킴으로써 단위 셀내에 있는 메인 셀을 단차로부터 보호하는 것을 특징으로 한다. 이때 리던던시 메인 워드라인이 동시에 인에이블됨에 의해 불필요한 전력소모가 없도록 하기 위해 리던던시 퓨즈박스에 발생되는 두개의 리던던트 판단 신호로 리던던시 메인 워드라인을 구별 하도록 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 리던던시 워드라인배치 구조를 설명하기 위한 도면이다.
본 발명의 구성은 종래의 반도체 메모리 장치와 동일하게, 클럭 제어부(100)에서 발생되는 클럭신호를 입력으로 인에이블 제어를 받는 어드레스 버퍼부(120)와, 어드레스 버퍼부(120)가 동작하여 외부 어드레스 신호를 일정시간 저장하는 어드레스 래치부(140)와 어드레스 래치부에 저장된 어드레스 신호를 디코딩하여 뱅크내의 블록을 선택하는 프리디코더(160)와 프리디코더(160)에 의해 디코딩된 신호들을 디코딩하여 블록 내의 워드라인을 지정하는 로오디코더(180) 및 반도체 메모리 장치의 동작 상태가 노멀(읽기/쓰기) 동작인지 리던던트(redundant) 동작인지 판별하는 리던던트 퓨즈박스부(200)를 구비한다.
또한, 셀 어레이 영역(S)에는 비트라인에 실리는 데이타를 감지, 증폭하는 센스앰프부(220)와, 메인워드라인(MWL)을 복수의 서브워드라인(SWL)들로 선택적으로 분할하는 서브워드라인드라이버(SWL DRV, 240)와, 셀 어레이 영역(S)상에 형성되는 셀 캐패시터에 의해 상기 센스앰프부 및 서브워드라인드라이버(240) 형성 공정시 문제점인 단차의 영향을 억제하기 위한 더미 셀(260) 및 셀 어레이 영역(S)에서의 결함 셀을 대체하기 위한 리던던시 셀(미도시)을 포함하는 단위 셀 어레이(280)를 구비한다.
본 발명의 실시예에서는 종래와 달리 리던던시 메인 워드라인(RWL)을 단위 셀 어레이(280)내의 양쪽 에지(Edge)에 나누어서 배치한다. 이때, 리던던시 메인 워드라인(RWL)과 접속되는 리던던트 서브 워드라인(RSWL)은 반으로 나뉘어져 양쪽에 배치된다. 예컨대, 하나의 리던던시 메인 워드라인(RWL)에는 4개 또는 8개의 리던던시 서브 워드라인(RSWL)이 연결되는데, 4개의 경우라면 2개씩 나누어서 배치를, 8개 이라면 4개씩 나누어서 배치한다.
이때, 리던던시 메인 워드라인(RWL)을 단위 셀 어레이(280)의 양쪽에 배치를 하면 리던던시 동작시 양쪽 에지에 있는 리던던시 메인 워드라인이 동시에 인에이블 되어 불필요한 전력이 소모되므로 이를 방지하기 위해 리던던트 퓨즈박스부(200)에서는 양쪽 에지에 배치된 리던던시 메인 워드라인(RWL)을 구분할 수 있는 두개의 신호 XRED[0:1]를 발생 시킨다.
상술한 바와같은 방법으로 리던던시 동작상에 전혀 문제가 없도록 하면서 리던던시 메인 워드라인을 단차 제거용 더미 셀의 역할을 수행할 수 있도록 하여 수율 향상의 효과를 기대하게 할 수 있다.
또한, 상술한 실시예에서는 두 개의 리던던시 메인 워드라인의 배치 구조를 설명하였지만, 두 개 이상의 리던던시 메인 워드라인을 배치하는 경우에 있어서 단위 셀 에지 양쪽에 반반 내지는 임의의 방법으로 나누어서 배치하므로써 동일한 효과를 가져올 수 있다.
또한, 상술한 실시예에서는 리던던시 메인 워드라인의 배치 구조를 설명하였지만, 리던던시 메인 비트라인의 배치 구조도 상기 실시예에서와 같이 구성함으로써 동일한 효과를 가져올 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
상술한 본 발명의 반도체 메모리 장치의 리던던시 워드라인 배치구조에 있어서, 단위 셀(280) 에지 양쪽에 리던던시 메인 워드라인(RWL)을 나누어 배치하고, 이와 연결되는 리던던시 서브 워드라인(RSWL)도 반으로 나누어 배치함으로써, 메모리 공정상 발생되는 단차로 인한 메인 셀 디펙트(Defect)를 완화하여 전체적으로 수율을 향상 시키는데 도움이 된다. 즉, 단위 셀내에 배치한 리던던시 셀이 더미 셀의 역할과 동시에 리던던시 셀의 역할을 수행하게 되므로 수율 향상의 효과가 있다.

Claims (3)

  1. 리던던트 메인 워드 라인과 리던던트 서브 워드 라인을 구비하는 반도체 메모리 장치의 리던던시 워드라인 배치 구조에 있어서,
    상기 리던던트 메인 워드라인은 셀 어레이 영역의 단위 셀 양쪽에 분할하여 배치하고,
    상기 리던던트 메인 워드라인에 연결되는 리던던트 서브 워드라인을 구비하며,
    상기 리던던트 서브 워드라인은 상기 단위 셀 어레이 양쪽에 분할 배치된 상기 리던던트 메인 워드라인에 반씩 나누어 배치된 것을 특징으로 하는 반도체 메모리 장치의 리던던시 워드라인 배치구조.
  2. 제 1항에 있어서,
    상기 리던던시 메인 워드라인은 상기 단위 셀 어레이의 양쪽 에지에 반씩 분할되어 배치되는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 워드라인 배치구조.
  3. 제 1항에 있어서,
    상기 분할된 리던던시 메인 워드라인은 리던던트 퓨즈 박스부에서 발생된 리던던트 판단 신호에 의해 구별되는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 워드라인 배치구조.
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Cited By (2)

* Cited by examiner, † Cited by third party
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KR100967104B1 (ko) * 2008-11-04 2010-07-05 주식회사 하이닉스반도체 반도체 메모리 장치

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