KR100967104B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 메인 워드라인 및 서브 워드라인을 배치하는 기술에 관한 것으로, 메인 워드라인과 서브 워드라인 사이에 단락이 발생하였을 때, 이를 리페어 하기 위한 퓨즈회로의 사용개수를 감소시킬 수 있는 반도체 메모리 장치를 제공하는 것을 그 목적으로 한다. 본 발명의 일 측면에 따르면, 계층적인 워드라인 구조를 가지는 반도체 메모리 장치에 있어서, 다수의 메인 워드라인; 및 상기 다수의 메인 워드라인과 동일 배선층에 배치되고, 각각의 메인 워드라인에 일정 수만큼 할당된 다수의 서브 워드라인을 구비하며, 상기 다수의 메인 워드라인은 각각 그에 할당된 서브 워드라인 사이에 배치되는 반도체 메모리 장치가 제공된다.
메인 워드라인, 서브 워드라인, 레이아웃, 상변화 메모리 장치, 반도체 메모리 장치

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계기술에 관한 것으로서, 반도체 메모리 장치의 메인 워드라인 및 서브 워드라인을 배치하는 기술에 관한 것이다.
컴퓨터 주기억장치 등에 사용되는 DRAM(Dynamic Radom Access Memory)은 랜덤 액세스가 가능하고 낮은 비용으로 고집적화가 가능하지만, 휘발성 메모리(Volatile Memory)라는 단점을 가지고 있다. 또한, 캐시 메모리(Cache Memory) 등으로 사용되는 SRAM(Static Radom Access Memory)은 랜덤 액세스가 가능하고 DRAM보다 속도가 빠르지만, 휘발성 메모리이며 메모리 셀의 크기가 DRAM보다 크기 때문에 비용 측면에서 불리하다. 한편, 비휘발성 메모리(Non-Volatile Memory)인 난드 플래시 메모리(NAND Flash Memory)는 낮은 비용으로 고집적화가 가능하고 소비전력 측면에서 유리하지만 랜덤 액세스가 불가능하므로 동작속도가 느리다는 단점을 가지고 있다.
이와 같은 기존의 메모리 장치의 단점들을 극복한 다양한 메모리들이 개발되 고 있는데, 특히 상변화 메모리(Phase Change Radom Access Memory, PCRAM) 장치는 비휘발성 메모리(Non-Volatile Memory)라는 특징을 가지면서도 랜덤 액세스가 가능하고 낮은 비용으로 고집적화가 가능하다. 상변화 메모리 장치(PCRAM)는 상변화 물질을 이용하여 정보를 저장하게 되는데, 온도조건에 따른 상변화 물질의 상변화(Phase Change), 즉 상변화에 따른 저항값 변화를 이용한 비휘발성 메모리 장치(Non-Volatile Memory Device)이다.
상변화 물질은 온도조건에 따라 비정질 상태(Amorphous State) 또는 결정 상태(Crystal State)로 전환될 수 있는 물질을 이용한다. 대표적인 상변화 물질은 칼코게나이드계 합금(Chalcogenide alloy)을 들 수 있는데, 게르마늄(Germanium, Ge), 안티몬(Antimony, Sb), 텔루르(Tellurium, Te)를 이용한 Ge2Sb2Te5(GST)가 대표적이므로 일반적으로 상변화 물질을 'GST'라고 기술한다.
상변화 메모리 장치(PCRAM)는 상변화 물질(GST)에 대한 특정조건의 전류 또는 전압 인가에 의해 발생하는 주울열(Joule heating)을 이용하여 상변화 물질(GST)의 결정 상태(Crystal State)와 비정질 상태(Amorphous State)간의 가역적인 상변화를 발생시키게 된다. 결정 상태(Crystal State)를 회로적으로 셋 상태(Set State)라고 기술하며, 셋 상태(Set State)에서 상변화 물질(GST)은 낮은 저항값을 갖는 금속과 같은 전기적인 특징을 가지게 된다. 또한, 비정질 상태(Amorphous State)를 회로적으로 리셋 상태(Reset State)라고 기술하며, 리셋 상태(Reset State)에서 상변화 물질(GST)은 셋 상태(Set State)보다 높은 저항값을 가지게 된다. 즉, 상변화 메모리 장치는 결정 상태(Crystal State)와 비정질 상태(Amorphous State)간의 저항값 변화를 통해서 정보를 저장하며, 상변화 물질(GST)에 흐르는 전류 또는 전류의 변화에 따른 전압변화를 감지하여 저장된 정보를 판별하게 된다. 일반적으로 셋 상태(Set State)를 '0', 리셋 상태(Reset State)를 '1'의 논리레벨을 가진다고 정의하며, 상변화 물질(GST)은 전원이 차단되어도 그 상태를 계속해서 유지한다.
한편, 상변화 물질(GST)의 비정질 상태(Amorphous State)와 결정 상태(Crystal State)는 프로그래밍 전류에 의해서 서로 전환될 수 있는데, 셋 전류(Set Current)는 메모리 셀의 상변화 물질(GST)을 셋 상태(Set State)로 만들기 위한 프로그래밍 전류이며, 리셋 전류(Reset Current)는 메모리 셀의 상변화 물질(GST)을 리셋 상태(Reset State)로 만들기 위한 프로그래밍 전류로 정의된다.
상변화 물질(GST)은 리셋 전류(Reset Current)의 공급에 의해 일정시간동안 용융 온도보다 높은 온도로 가열된 뒤 급속히 냉각되면서 비정질 상태(Amorphous State)로 전환된다. 또한, 상변화 물질(GST)은 셋 전류(Set Current)의 공급에 의해 일정시간동안 결정화 온도보다 높고 용융 온도보다 낮은 온도에서 가열된 뒤 서서히 냉각되면서 결정 상태(Crystal State)로 전환된다. 한편, 상변화 물질(GST)의 비정질 양(Amorphous volume) 또는 결정 양(Crystal volume)에 따라 저항값을 차등화 시킬 수 있으므로, 이를 이용하여 멀티 레벨(Multi Level) 형태의 메모리 셀을 구성할 수도 있을 것이다. 일반적으로 리셋 전류(Reset Current)는 셋 전류(Set Current)에 비해 짧은 시간동안 고전류를 흘려주게 되며, 셋 전류(Set Current)는 리셋 전류(Reset Current)에 비해 긴 시간동안 낮은 전류를 흘려주게 된다. 즉 프로그래밍 전류의 공급으로 인해서 발생하는 특정조건의 주울열(Joule heating)에 의해서 상변화 물질(GST)의 상태를 변화시키게 된다.
도 1은 상변화 메모리 셀의 구성도이다.
도 1을 참조하면, 상변화 메모리 셀은 비트라인(BL)과 제1 노드(N0) 사이에 접속된 상변화 소자(GST), 제1 노드(N0)와 접지전압단(VSS) 사이에 접속되어 워드라인(WL)의 제어를 받는 셀 트랜지스터(MN1)를 구비한다.
상기와 같이 구성되는 상변화 메모리 셀의 동작을 설명하면 다음과 같다.
우선, 상변화 소자(GST)에 데이터를 프로그래밍 하기 위한 동작은 다음과 같이 이루어진다.
워드라인(WL)이 하이레벨로 활성화 되어 셀 트랜지스터(MN1)가 턴온(TURN ON) 되면, 비트라인(BL)에 접속된 상변화 소자(GST)와 접지전압단(VSS) 사이에 전류경로가 생기게 된다. 따라서 비트라인(BL)을 통해서 상변화 소자(GST)에 데이터에 대응하는 프로그래밍 전류를 공급함으로서, 상변화 소자(GST)를 결정 상태(Crystal State) 또는 비정질 상태(Amorphous State)로 변화시키게 된다. 일반적으로 프로그래밍 하기 위한 데이터가 '1'의 논리레벨을 가지면 리셋 전류(Reset Current)를 공급하여 상변화 소자(GST)를 리셋 상태(Reset State)로 전환시키게 되고, 데이터가 '0'의 논리레벨을 가지면 셋 전류(Set Current)를 공급하여 상변화 소자(GST)를 셋 상태(Set State)로 전환시키게 된다. 비정질 상태(Amorphous State)인 리셋 상태는 결정 상태(Crystal State)인 셋 상태보다 큰 저항값을 가진 다.
또한, 상변화 소자(GST)에 프로그래밍 된 데이터를 검출하기 위한 동작은 다음과 같이 이루어진다.
워드라인(WL)이 하이레벨로 활성화 되어 셀 트랜지스터(MN1)가 턴온(TURN ON) 되면, 비트라인(BL)에 접속된 상변화 소자(GST)와 접지전압단(VSS) 사이에 전류경로가 생기게 된다. 따라서 비트라인(BL)을 통해서 상변화 소자(GST)에 일정한 전압 또는 일정한 전류를 인가하게 되면, 상변화 소자(GST)의 저항값에 따라 흐르는 전류의 양이 다르거나, 상변화 소자(GST)의 전압강하 크기가 다르므로 이를 이용하여 상변화 소자(GST)에 저장된 데이터를 판별하게 된다. 즉, 상변화 소자(GST)의 상태를 판별하게 된다.
도 2는 상변화 메모리 셀의 다른 구성도이다.
도 1을 참조하면, 상변화 메모리 셀은 캐소드(Cathode)는 워드라인(WL)에 접속되고 애노드(Anode)는 제1 노드(N0)에 접속된 셀 다이오드(D1), 비트라인(BL)과 제1 노드(N0) 사이에 접속된 상변화 소자(GST)를 구비한다.
상기와 같이 구성되는 상변화 메모리 셀의 동작을 설명하면 다음과 같다.
우선, 상변화 소자(GST)에 데이터를 프로그래밍 하기 위한 동작은 다음과 같이 이루어진다.
워드라인(WL)이 로우레벨 - 접지전압 - 로 활성화 되고 비트라인(BL)을 통해서 일정한 전압이 인가되기 시작하면 셀 다이오드(D1)가 포워드(Forward) 바이어스 상태가 되므로 셀 다이오드(D1)의 애노드(Anode)와 캐소드(Cathode) 사이의 전압차 이가 임계전압보다 커질 때부터 셀 다이오드(D1)가 턴온(TURN ON) 된다. 이때 비트라인(BL)에 접속된 상변화 소자(GST)와 워드라인(WL) 사이에 전류경로가 생기게 된다. 따라서 비트라인(BL)을 통해서 상변화 소자(GST)에 데이터에 대응하는 프로그래밍 전류를 공급함으로서, 상변화 소자(GST)를 결정 상태(Crystal State) 또는 비정질 상태(Amorphous State)로 변화시키게 된다. 일반적으로 프로그래밍 하기 위한 데이터가 '1'의 논리레벨을 가지면 리셋 전류(Reset Current)를 공급하여 상변화 소자(GST)를 리셋 상태(Reset State)로 전환시키게 되고, 데이터가 '0'의 논리레벨을 가지면 셋 전류(Set Current)를 공급하여 상변화 소자(GST)를 셋 상태(Set State)로 전환시키게 된다. 비정질 상태(Amorphous State)인 리셋 상태는 결정 상태(Crystal State)인 셋 상태보다 큰 저항값을 가진다.
또한, 상변화 소자(GST)에 프로그래밍 된 데이터를 검출하기 위한 동작은 다음과 같이 이루어진다.
워드라인(WL)이 로우레벨 - 접지전압 - 로 활성화 되고 비트라인(BL)을 통해서 일정한 전압이 인가되기 시작하면 셀 다이오드(D1)가 포워드(Forward) 바이어스 상태가 되므로 셀 다이오드(D1)의 애노드(Anode)와 캐소드(Cathode) 사이의 전압차이가 임계전압보다 커질 때부터 셀 다이오드(D1)가 턴온(TURN ON) 된다. 이때 비트라인(BL)에 접속된 상변화 소자(GST)와 워드라인(WL) 사이에 전류경로가 생기게 된다. 따라서 비트라인(BL)을 통해서 상변화 소자(GST)에 일정한 전압 또는 일정한 전류를 인가하게 되면, 상변화 소자(GST)의 저항값에 따라 흐르는 전류의 양이 다르거나, 상변화 소자(GST)의 전압강하 크기가 다르므로 이를 이용하여 상변화 소 자(GST)에 저장된 데이터를 판별하게 된다. 즉, 상변화 소자(GST)의 상태를 판별하게 된다.
도 2와 같이 셀 트랜지스터 대신에 셀 다이오드(D1)를 사용하는 상변화 메모리 셀(Phase Change Memory Cell)의 구조는 다이오드의 특성상 프로그래밍 전류를 공급하는 특성이 우수하며 적은 면적을 차지하므로 고집적화에 유리하다. 따라서 최근에는 셀 트랜지스터 보다는 셀 다이오드를 사용하여 상변화 메모리 셀을 구성하고 있다.
상술한 상변화 메모리 장치와 같이 동작 구조상 워드라인(WL)의 전류 드라이빙 능력이 중요한 반도체 메모리 장치는 이를 제어하기 위한 제어 트랜지스터를 포함하고 있다. 한편 고집적화를 달성하기 위해서 제어 트랜지스터의 수를 감소시키고, 성능을 향상시키기 위한 여러 가지 구조가 제안되고 있는데, 일반적으로 계층적인 워드라인 구조를 가지도록 구성하여 메인 워드라인에 일정 수의 서브 워드라인을 할당하고, 로우 어드레스를 계층적으로 디코딩 하여 메인 워드라인과 해당 서브 워드라인을 동작시키는 구조를 사용하고 있다.
이와 같이 고집적화 되어 있는 반도체 메모리 장치 내부의 메인 워드라인과 서브 워드라인은 매우 밀집되어 있으므로, 제조공정에서 메인 워드라인 및 서브 워드라인 사이와, 서브 워드라인과 서브 워드라인 사이에 단락이 발생할 수 있다. 이러한 단락으로 인한 에러를 리페어 하기 위한 다수의 퓨즈회로가 반도체 메모리 장치에 포함되어 있는데, 일반적으로 일정 수의 서브 워드라인을 하나의 구제단위로 하여 구제단위당 하나의 퓨즈회로를 사용하게 된다.
도 3은 종래기술의 메인 워드라인(GX)과 서브 워드라인(WL)의 배치를 나타낸 도면이다.
도 3을 참조하면, 하나의 메인 워드라인(GX0)에 8개의 서브 워드라인(WL0~WL7)이 할당되어 있는 구조로 되어 있으며, 4개의 서브 워드라인(WL)이 하나의 구제단위로 이루어져 있다. 즉 하나의 메인 워드라인(GX)이 그에 할당된 8개의 서브 워드라인(WL)을 제어하고, 구제단위에 대응하는 퓨즈회로가 4개의 서브 워드라인을 대치하게 되어 있다.
여기에서 전체적인 메인 워드라인(GX)과 서브 워드라인(WL)의 배치구조는 레이아웃(LAYOUT) 및 분석의 편의상 8개의 서브 워드라인(WL)을 순차적으로 배치하고 이를 제어하는 메인 워드라인(GX)을 배치하며, 이러한 배치형태를 반복하고 있다.
상기와 같은 구조에서 제1 메인 워드라인(GX0)과 제2 메인 워드라인(GX1)에 할당된 워드라인(WL8)이 단락되는 경우가 발생했다고 가정한다면, 제1 메인 워드라인(GX0)에 할당된 모든 서브 워드라인(WL0~WL7)을 리페어 하고 제2 메인 워드라인(GX1)에 할당된 워드라인(WL8)을 리페어 해야 한다. 따라서 리페어를 위해 총 3개의 퓨즈회로가 사용된다. 이와 같이 메인 워드라인(GX)이 다른 메인 워드라인(GX)에 할당된 서브 워드라인(WL)과 단락되는 경우에는 리페어를 위해서 많은 수의 퓨즈회로가 사용되어야 하는 문제점이 발생한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 제안된 것으로, 메인 워드라인과 서브 워드라인 사이에 단락이 발생하였을 때, 이를 리페어 하기 위한 퓨즈회로의 사용개수를 감소시킬 수 있는 반도체 메모리 장치를 제공하는 것을 그 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 계층적인 워드라인 구조를 가지는 반도체 메모리 장치에 있어서, 다수의 메인 워드라인; 및 상기 다수의 메인 워드라인과 동일 배선층에 배치되고, 각각의 메인 워드라인에 일정 수만큼 할당된 다수의 서브 워드라인을 구비하며, 상기 다수의 메인 워드라인은 각각 그에 할당된 서브 워드라인 사이에 배치되는 반도체 메모리 장치가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 계층적인 워드라인 구조를 가지는 반도체 메모리 장치에 있어서, 다수의 메인 워드라인; 및 상기 다수의 메인 워드라인과 동일 배선층에 배치되고, 각각의 메인 워드라인에 일정 수만큼 할당된 다수의 서브 워드라인을 구비하며, 상기 다수의 메인 워드라인은 각각 그에 할당된 제1 구제단위 서브 워드라인 그룹과 제2 구제단위 서브 워드라인 그룹 사이에 배치되는 반도체 메모리 장치가 제공된다.
본 발명은 메인 워드라인을 그에 할당된 서브 워드라인 사이에 배치하여 퓨 즈회로의 사용개수를 최소화 할 수 있도록 하였다. 즉, 메인 워드라인과 그에 할당되지 않은 서브 워드라인 사이에 단락이 발생하는 확률을 줄이기 위해서 그 사이의 거리를 최대한 멀리 하여 배치한다. 단락을 발생시키는 파티클(PARTICLE)의 크기를 감안할 경우 확률상 메인 워드라인을 할당된 서브 워드라인의 가운데에 배치하는 것이 가장 효과적이다.
본 발명에 따르면 메인 워드라인과 서브 워드라인 사이에 단락이 발생하였을 때, 이를 리페어 하기 위한 퓨즈회로의 사용개수를 감소시킬 수 있으므로 퓨즈회로를 위한 면적을 절약할 수 있으며, 메모리 셀 효율성(Efficiency)을 증가시킬 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 기호 및 부호등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 기호 및 부호가 전체회로에서 동일한 소자를 지칭하지 않을 수도 있음에 유의하자.
도 4는 본 발명의 일 실시예에 따른 메인 워드라인과 서브 워드라인의 배치 를 나타낸 도면이다.
도 4를 참조하면, 계층적인 워드라인 구조를 가지는 반도체 메모리 장치는 다수의 메인 워드라인(GX0,GX1), 다수의 메인 워드라인(GX0,GX1)과 동일 배선층에 배치되고 각각의 메인 워드라인에 일정 수만큼 할당된 다수의 서브 워드라인(WL0~WL15)을 구비한다. 여기에서 다수의 메인 워드라인은 각각 그에 할당된 서브 워드라인 사이에 배치된다. 또한, 다수의 서브 워드라인을 리페어 하기 위한 다수의 퓨즈회로 - 도면에 미도시됨 - 를 포함한다.
상기의 반도체 메모리 장치는 하나의 메인 워드라인(GX)에 8개의 서브 워드라인(WL)이 할당되어 있는 구조로 되어 있으며, 4개의 서브 워드라인(WL)이 하나의 구제단위로 이루어져 있다. 즉 하나의 메인 워드라인(GX)이 그에 할당된 8개의 서브 워드라인(WL)을 제어하고, 구제단위에 대응하는 퓨즈회로가 4개의 서브 워드라인을 대치하게 되어 있다. 즉, 제1 메인 워드라인(GX0)은 그에 할당된 제1 내지 제8 서브 워드라인(WL0~WL7)을 제어하고, 제2 메인 워드라인(GX1)은 그에 할당된 제9 내지 제16 서브 워드라인(WL8~WL15)을 제어한다. 참고적으로 구제단위를 구성하는 서브 워드라인(WL)의 개수는 회로의 구성에 따라 변경될 수 있을 것이다.
여기에서 메인 워드라인은 그에 할당된 서브 워드라인 사이에 배치되어 있다. 정확하게 살펴보면 제1 메인 워드라인(GX0)은 제6 서브 워드라인(WL5)과 제7 서브 워드라인(WL6) 사이에 배치되어 있고, 제2 메인 워드라인(GX1)은 제14 서브 워드라인(WL13)과 제15 서브 워드라인(WL14) 사이에 배치되어 있다.
상기와 같은 구조에서 파티클(PARTICLE) 등에 의해서 제1 메인 워드라 인(GX0), 제6 서브 워드라인(WL5), 제7 서브 워드라인(WL6), 제8 서브 워드라인(WL7)이 모두 단락 되었다고 가정한다면, 제1 메인 워드라인(GX0)에 할당된 모든 서브 워드라인(WL0~WL7)만 리페어 하면 되므로, 제1 내지 제4 서브 워드라인(WL0~WL3)의 제1 구제단위와 제5 내지 제8 서브 워드라인(WL4~WL7)의 제2 구제단위를 리페어 하기 위한 2개의 퓨즈회로가 사용된다.
도 5는 본 발명의 다른 실시예에 따른 메인 워드라인과 서브 워드라인의 배치를 나타낸 도면이다.
도 5를 참조하면, 반도체 메모리 장치는 하나의 메인 워드라인(GX)에 8개의 서브 워드라인(WL)이 할당되어 있는 구조로 되어 있으며, 4개의 서브 워드라인(WL)이 하나의 구제단위로 이루어져 있다. 즉 하나의 메인 워드라인(GX)이 그에 할당된 8개의 서브 워드라인(WL)을 제어하고, 구제단위에 대응하는 퓨즈회로가 4개의 서브 워드라인을 대치하게 되어 있다. 즉, 제1 메인 워드라인(GX0)은 그에 할당된 제1 내지 제8 서브 워드라인(WL0~WL7)을 제어하고, 제2 메인 워드라인(GX1)은 그에 할당된 제9 내지 제16 서브 워드라인(WL8~WL15)을 제어한다.
여기에서 메인 워드라인은 그에 할당된 서브 워드라인 사이에 배치되어 있다. 정확하게 살펴보면 제1 메인 워드라인(GX0)은 제1 서브 워드라인(WL0)과 제2 서브 워드라인(WL1) 사이에 배치되어 있고, 제2 메인 워드라인(GX1)은 제9 서브 워드라인(WL8)과 제10 서브 워드라인(WL9) 사이에 배치되어 있다.
상기와 같은 구조에서 파티클(PARTICLE) 등에 의해서 제7 서브 워드라인(WL6), 제8 서브 워드라인(WL7), 제9 서브 워드라인(WL8)이 모두 단락 되었다고 가정한다면, 제8 서브 워드라인(WL7)과 제9 서브 워드라인(WL8)이 서로 다른 메인 워드라인(GX)의 제어를 받는다고 할지라도 제5 내지 제8 서브 워드라인(WL4~WL7)의 제1 구제단위와 제9 내지 제12 서브 워드라인(WL8~WL11)의 제2 구제단위를 리페어 하기 위한 2개의 퓨즈회로가 사용된다.
도 6은 본 발명의 또 다른 실시예에 따른 메인 워드라인과 서브 워드라인의 배치를 나타낸 도면이다.
도 6을 참조하면, 반도체 메모리 장치는 하나의 메인 워드라인(GX)에 8개의 서브 워드라인(WL)이 할당되어 있는 구조로 되어 있으며, 4개의 서브 워드라인(WL)이 하나의 구제단위로 이루어져 있다. 즉 하나의 메인 워드라인(GX)이 그에 할당된 8개의 서브 워드라인(WL)을 제어하고, 구제단위에 대응하는 퓨즈회로가 4개의 서브 워드라인을 대치하게 되어 있다. 즉, 제1 메인 워드라인(GX0)은 그에 할당된 제1 내지 제8 서브 워드라인(WL0~WL7)을 제어하고, 제2 메인 워드라인(GX1)은 그에 할당된 제9 내지 제16 서브 워드라인(WL8~WL15)을 제어한다.
여기에서 메인 워드라인은 그에 할당된 서브 워드라인 사이에 배치되어 있다. 정확하게 살펴보면 제1 메인 워드라인(GX0)은 제4 서브 워드라인(WL3)과 제5 서브 워드라인(WL4) 사이에 배치되어 있고, 제2 메인 워드라인(GX1)은 제12 서브 워드라인(WL11)과 제13 서브 워드라인(WL12) 사이에 배치되어 있다.
상기와 같은 구조에서 파티클(PARTICLE) 등에 의해서 제1 메인 워드라인(GX0)과 제5 서브 워드라인(WL4)이 단락 되었다고 가정한다면, 제1 내지 제4 서브 워드라인(WL0~WL3)의 제1 구제단위와 제5 내지 제8 서브 워드라인(WL4~WL7)의 제2 구제단위를 리페어 하기 위한 2개의 퓨즈회로가 사용된다. 즉, 제1 구제단위 서브 워드라인 그룹(WL0~WL3)과 제2 구제단위 서브 워드라인 그룹 (WL4~WL7)을 리페어 하게 된다.
상술한 바와 같이 메인 워드라인을 그에 할당된 서브 워드라인 사이에 배치하여 퓨즈회로의 사용개수를 최소화 할 수 있는데, 단락을 발생시키는 파티클(PARTICLE)의 크기를 감안할 경우 확률상 도 6과 같이 메인 워드라인(GX)을 할당된 서브 워드라인(WL)의 가운데에 배치하는 것이 가장 효과적일 것이다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명의 기술적 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 실시예에서의 반도체 장치는 본 발명의 기술적 사상을 명확하게 설명하기 위해 두 개의 메인 워드라인과 각각의 메인 워드라인에 할당된 다수의 서브 워드라인을 구비한 구성을 설명하였으나, 실제로는 수많은 메인 워드라인을 구비한 반도체 메모리 장치에 적용될 수 있을 것이다. 또한, 본 발명은 상변화 메모리 장치에만 적용할 수 있는 것이 아니며 동일한 배선층에 배선되는 계층적인 워드라인 구조를 가지는 모든 반도체 메모리 장치에 적용될 수 있을 것이다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
도 1은 상변화 메모리 셀의 구성도이다.
도 2는 상변화 메모리 셀의 다른 구성도이다.
도 3은 종래기술의 메인 워드라인과 서브 워드라인의 배치를 나타낸 도면이다.
도 4는 본 발명의 일 실시예에 따른 메인 워드라인과 서브 워드라인의 배치를 나타낸 도면이다.
도 5는 본 발명의 다른 실시예에 따른 메인 워드라인과 서브 워드라인의 배치를 나타낸 도면이다.
도 6은 본 발명의 또 다른 실시예에 따른 메인 워드라인과 서브 워드라인의 배치를 나타낸 도면이다.

Claims (7)

  1. 계층적인 워드라인 구조를 가지는 반도체 메모리 장치에 있어서,
    다수의 메인 워드라인; 및
    상기 다수의 메인 워드라인과 동일 배선층에 배치되고, 각각의 메인 워드라인에 일정 수만큼 할당된 다수의 서브 워드라인을 구비하며,
    상기 다수의 메인 워드라인은 각각 그에 할당된 서브 워드라인 사이에 배치되는 반도체 메모리 장치.
  2. 제1항에 있어서,
    각 서브 워드라인에 다수의 상변화 메모리 셀이 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    복수의 서브 워드라인을 하나의 구제단위로 하여 리페어(Repair)하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 다수의 서브 워드라인을 리페어 하기 위한 다수의 퓨즈부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 계층적인 워드라인 구조를 가지는 반도체 메모리 장치에 있어서,
    다수의 메인 워드라인; 및
    상기 다수의 메인 워드라인과 동일 배선층에 배치되고, 각각의 메인 워드라인에 일정 수만큼 할당된 다수의 서브 워드라인을 구비하며,
    상기 다수의 메인 워드라인은 각각 그에 할당된 제1 구제단위 서브 워드라인 그룹과 제2 구제단위 서브 워드라인 그룹 사이에 배치되는 반도체 메모리 장치.
  6. 제5항에 있어서,
    각 서브 워드라인에 다수의 상변화 메모리 셀이 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서,
    상기 다수의 서브 워드라인을 리페어 하기 위한 다수의 퓨즈부를 더 포함하 는 것을 특징으로 하는 반도체 메모리 장치.
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