KR20090037159A - 저항체를 이용한 비휘발성 메모리 장치 - Google Patents

저항체를 이용한 비휘발성 메모리 장치 Download PDF

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Abstract

저항체를 이용한 비휘발성 메모리 장치이 제공된다. 상기 비휘발성 메모리 장치는 블록 어드레스 정보가 서로 다른 제1 및 제2 메모리 셀 블록으로, 각 메모리 셀 블록은 다수의 비휘발성 메모리 셀을 포함하는 제1 및 제2 메모리 셀 블록, 제1 및 제2 메모리 셀 블록에 공통되도록 배치된 글로벌 비트 라인, 제1 및 제2 메모리 셀 블록 각각에 대응되도록 배치되고, 서로 커플링된 제1 및 제2 로컬 비트 라인, 및 제1 및 제2 메모리 셀 블록 사이에 배치되고, 제1 및 제2 로컬 비트 라인과, 글로벌 비트 라인 사이에 커플링된 공통 비트 라인 선택 회로를 포함한다.
공통 비트 라인 선택 회로, 라이트, 리드

Description

저항체를 이용한 비휘발성 메모리 장치{Nonvolatile memory device using variable resistive element}
본 발명은 저항체를 이용한 비휘발성 메모리 장치에 관한 것이다.
저항체(resistance material)를 이용한 비휘발성 메모리 장치에는 상변화 메모리 장치(PRAM: Phase change Random Access Memory), 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등 있다. 동적 메모리 장치(DRAM: Dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM), 가변 저항체의 저항 변화(RRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.
여기서, 상변화 메모리 셀을 예를 들어 설명하면, 상변화 물질은 가열 후 냉각되면서 결정 상태 또는 비정질 상태로 변화되는데, 결정 상태의 상변화 물질은 저항이 낮고 비정질 상태의 상변화 물질은 저항이 높다. 따라서, 결정 상태는 셋(set) 데이터 또는 0데이터로 정의하고 비정질 상태는 리셋(reset) 데이터 또는 1데이터로 정의할 수 있다.
상변화 메모리 셀에 데이터를 라이트하기 위해서는 상변화 물질의 상태를 변화시켜야 하기 때문에 충분히 큰 라이트 전류를 제공해야 한다. 반면, 상변화 메모리 셀로부터 데이터를 리드하기 위해서는 상변화 물질의 상태를 변화시키지 않아야 하기 때문에 라이트 전류보다 상대적으로 작은 리드 전류(또는 센싱 전류)를 제공해야 한다.
뿐만 아니라, 상변화 메모리 장치의 집적도를 높이기 위해서 코어 레이아웃 면적을 감소시킬 필요가 있다.
본 발명이 해결하고자 하는 과제는, 라이트 동작시에는 충분히 큰 라이트 전류를 제공하여 라이트 동작의 신뢰성을 높이고, 코어 레이아웃 면적을 감소시킬 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 일 태양은 블록 어드레스 정보가 서로 다른 제1 및 제2 메모리 셀 블록으로, 각 메모리 셀 블록은 다수의 비휘발성 메모리 셀을 포함하는 제1 및 제2 메모리 셀 블록, 제1 및 제2 메모리 셀 블록에 공통되도록 배치된 글로벌 비트 라인, 제1 및 제2 메모리 셀 블록 각각에 대응되도록 배치되고, 서로 커플링된 제1 및 제2 로컬 비트 라인, 및 제1 및 제2 메모리 셀 블록 사이에 배치되고, 제1 및 제2 로컬 비트 라인과, 글로벌 비트 라인 사이에 커플링된 공통 비트 라인 선택 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 다른 태양은 순서대로 배치된 제1 내지 제n(단, n은 2 이상의 자연수) 메모리 셀 블록으로서, 제1 내지 제n 메모리 셀 블록은 서로 블록 어드레스 정보가 다르고, 각 메모리 셀 블록은 다수의 비휘발성 메모리 셀을 포함하는 제1 내지 제n 메모리 셀 블록, 제1 내지 제n 메모리 셀 블록 사이에 각각 순서대로 배치된 제1 내지 제n-1 공통 비트 라인 선택 블록, 제1 메모리 셀 블록에 대하여 제1 공통 비트 라인 선택 회로의 반대측에 형성된 제1 비트 라인 선택 블록, 및 제n 메모리 셀 블록에 대하여 제n-1 공통 비트 라인 선택 회로의 반대측에 형성된 제2 비트 라인 선택 블록을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 또 다른 태양은 블록 어드레스 정보가 서로 다른 제1 및 제2 메모리 셀 블록으로, 각 메모리 셀 블록은 다수의 비휘발성 메모리 셀을 포함하는 제1 및 제2 메모리 셀 블록, 제1 및 제2 메모리 셀 블록에 공통되도록 배치된 글로벌 비트 라인, 제1 및 제2 메모리 셀 블록 각각에 대응되도록 배치되고, 서로 커플링된 제1 및 제2 로컬 비트 라인, 및 글로벌 비트 라인과 커플링되고, 라이트 기간시 제1 메모리 셀 블록 내에서 선택된 비휘발성 메모리 셀에 라이트 전류를 제공하는 라이트 회로를 포함하되, 라이트 기간시 라이트 회로에서부터 선택된 비휘발성 메모리 셀까지의 라이 트 전류의 전류 패스는 다수 개 존재하고, 다수의 라이트 전류의 전류 패스는, 라이트 회로에서부터 글로벌 비트 라인, 제2 로컬 비트 라인 및 제1 로컬 비트 라인을 거쳐 선택된 비휘발성 메모리 셀에 이르는 전류 패스를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상기한 바와 같은 비휘발성 메모리 장치은, 라이트 동작시에는 충분히 큰 라이트 전류를 제공하여 라이트 효율을 높일 수 있다. 충분히 큰 라이트 전류를 제공하면서도, 코어 레이아웃 면적을 감소시킬 수 있다. 또한, 코어에서 사용되는 트랜지스터의 개수를 줄여서 스탠바이(standby) 전류의 양도 감소시킬 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 본 발명의 실시예들은 상변화 메모리 장치(PRAM: Phase change Random Access Memory)를 이용하여 설명할 것이다. 그러나, 본 발명은 저항성 메모리 장치(RRAM: Resistive RAM), 강유전체 메모리 장치(FRAM: Ferroelectric RAM)과 같이 저항체를 이용한 비휘발성 메모리 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.
도 1은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이고, 도 2는 도 1의 예시적 회로도이다.
도 1 및 도 2을 참조하면, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치는 제1 및 제2 메모리 셀 블록(11, 12), 워드 라인들(WL00~WLm0, WL01~WLm1), 로컬 비트 라인들(LBL00~LBL30, LBL01~LBL31), 글로벌 비트 라인(GBL), 공통 비트 라인 선택 블록(20), 제1 비트 라인 선택 블록(30), 제2 비트 라인 선택 블록(40)을 포함한다.
제1 및 제2 메모리 셀 블록(11, 12)는 비휘발성 메모리 셀들(MC)의 행렬을 포함한다. 비휘발성 메모리 셀들(MC)의 행(row)은 워드 라인(WL00~WLm0, WL01~WLm1)과 커플링되고, 비휘발성 메모리 셀들(MC)의 열(column)은 로컬 비트 라인(LBL00~LBL30, LBL01~LBL31)과 커플링되어 있다.
본 발명의 제1 실시예에서, 로컬 비트 라인(LBL00~LBL30)과 로컬 비트 라인(LBL01~LBL31)은 각각 서로 커플링되어 있다.
또한, 비휘발성 메모리 셀(MC)은 결정 상태 또는 비정질 상태에 따라 서로 다른 저항값을 갖는 상변화 물질을 구비하는 가변 저항 소자(RC)와, 가변 저항 소 자(RC)에 흐르는 전류를 제어하는 억세스 소자(AC)를 포함할 수 있다. 여기서, 억세스 소자(AC)는 가변 저항 소자(RC)와 직렬로 커플링된 다이오드, 트랜지스터 등일 수 있다. 도 2에서는 예시적으로 가변 저항 소자(RC)로서 다이오드를 도시하였으나, 이에 한정되는 것은 아니다. 또한, 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이 중에서 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 주로 이용할 수 있다.
한편, 본 발명의 제1 실시예에서, 제1 및 제2 메모리 셀 블록(11, 12)은 서로 다른 블록 어드레스 정보에 대응될 수 있다.
공통 비트 라인 선택 블록(20)은 제1 및 제2 메모리 셀 블록(11, 12)의 사이에 배치된다. 공통 비트 라인 선택 블록(20)은 서로 커플링된 로컬 비트 라인들(LBL00~LBL30, LBL01~LBL31)과, 글로벌 비트 라인(GBL) 사이에 커플링된 공통 비트 라인 선택 회로들(YP0_C~YP3_C)을 포함한다. 도 2에서 도시된 바와 같이 공통 비트 라인 선택 회로들(YP0_C~YP3_C)은 각각 공통 컬럼 선택 신호들(Y0_C~Y3_C)에 응답하여 턴온되는 NMOS 트랜지스터들로 구현될 수 있으나, 이에 한정되는 것은 아니다.
제1 비트 라인 선택 블록(30)은 제1 메모리 셀 블록(11)에 대하여 공통 비트 라인 선택 블록(20)의 반대측(예를 들어, 상측)에 배치된다.
제1 비트 라인 선택 블록(30)은 로컬 비트 라인들(LBL00~LBL30) 각각과 글로벌 비트 라인(GBL) 사이에 커플링된 제1 비트 라인 선택 회로들(YP0_T~YP3_T)을 포함한다. 도 2에 도시된 바와 같이 제1 비트 라인 선택 회로들(YP0_T~YP3_T)은 각각 제1 컬럼 선택 신호들(Y0_T~Y3_T)에 응답하여 턴온되는 NMOS 트랜지스터로 구현될 수 있으나, 이에 한정되는 것은 아니다.
제2 비트 라인 선택 블록(40)은 제2 메모리 셀 블록(12)에 대하여 공통 비트 라인 선택 블록(20)의 반대측(예를 들어, 하측)에 배치된다.
또한, 제2 비트 라인 선택 블록(40)은 로컬 비트 라인들(LBL01~LBL31) 각각과 글로벌 비트 라인(GBL) 사이에 커플링된 제2 비트 라인 선택 회로들(YP0_B~YP3_B)을 포함한다. 도 2에 도시된 바와 같이 제2 비트 라인 선택 회로들(YP0_B~YP3_B)은 각각 제2 컬럼 선택 신호들(Y0_B~Y3_B)에 응답하여 턴온되는 NMOS 트랜지스터로 구현될 수 있으나, 이에 한정되는 것은 아니다.
이하에서, 도 1, 도 3 내지 도 7를 참조하여, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 예시적 동작을 설명하면 다음과 같다. 도 3은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 설명하기 위한 순서도이다. 도 4는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 라이트 동작을 설명하기 위한 도면이다. 도 5, 도 6 및 도 7는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 리드 동작을 설명하기 위한 도면들이다. 도 4 내지 도 7는 설명의 편의를 위해서 도 1의 블록도에서 로컬 비트 라인(LBL00, LBL01)과 관련된 부분만을 도시하였다.
우선, 도 1 및 도 3을 참조하면, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치에서, 공통 비트 라인 선택 회로들(YP0_C~YP3_C), 제1 및 제2 비트 라인 선택 회로들(YP0_T~YP3_T, YP0_B~YP3_B)의 구동 방법은 동작 모드(operation mode)에 따라 다르다. 예를 들어, 라이트 동작일 때의 공통 비트 라인 선택 회로들(YP0_C~YP3_C), 제1 및 제2 비트 라인 선택 회로들(YP0_T~YP3_T, YP0_B~YP3_B)의 구동 방법과, 리드 동작일 때의 공통 비트 라인 선택 회로들(YP0_C~YP3_C), 제1 및 제2 비트 라인 선택 회로들(YP0_T~YP3_T, YP0_B~YP3_B)의 구동 방법이 다를 수 있다.
여기서, 제1 메모리 셀 블록(11) 내의 비휘발성 메모리 셀(MC)에 라이트/리드 동작을 하는 경우를 설명한다. 구체적으로, 워드 라인(WL00)과 로컬 비트 라인(LBL00)에 커플링된 비휘발성 메모리 셀(MC)에 데이터를 라이트하는 경우와, 워드 라인(WL00)과 로컬 비트 라인(LBL00)에 커플링된 비휘발성 메모리 셀(MC)로부터 데이터를 리드하는 경우를 예를 들어 설명한다.
우선, 리드 동작인지 라이트 동작인지 판단한다(S100).
라이트 동작인 경우, 우선 워드 라인(WL00)을 선택한다(S110).
로컬 비트 라인(LBL00, LBL01)과 커플링된 공통 비트 라인 선택 회로(YP0_C), 제1 및 제2 비트 라인 선택 회로들(YP0_T, YP0_B)이 동작하여, 로컬 비트 라인(LBL00, LBL01)과 글로벌 비트 라인(GBL)을 전기적으로 연결시킨다(S120).
라이트 전류를 제공하여, 워드 라인(WL00)과 로컬 비트 라인(LBL00)에 커플링된 비휘발성 메모리 셀(MC)에 데이터를 라이트한다(S130).
구체적으로 설명하면, 라이트 전류의 전류 패스(current path)는 도 4에 도시된 바와 같이 3개일 수 있다. 즉, 라이트 회로(미도시) - 글로벌 비트 라인(GBL) - 공통 비트 라인 선택 회로(YP0_C) - 로컬 비트 라인(LBL00) - 워드 라인(WL00)을 흐르는 제1 전류 패스(P1), 라이트 회로(미도시) - 글로벌 비트 라인(GBL) - 제1 비트 라인 선택 회로(YP0_T) - 로컬 비트 라인(LBL00) - 워드 라인(WL00)을 흐르는 제2 전류 패스(P2)와, 라이트 회로(미도시) - 글로벌 비트 라인(GBL) - 제2 비트 라인 선택 회로(YP0_B) - 로컬 비트 라인(LBL01) - 로컬 비트 라인(LBL00) - 워드 라인(WL00)을 흐르는 제3 전류 패스(P3)가 생긴다.
특히, 본 발명의 제1 실시예에서는 제2 메모리 셀 블록(12) 내의 로컬 비트 라인(LBL01)을 거치는 제3 전류 패스(P3)가 생길 수 있다. 본 발명의 제1 실시예에서는, 비휘발성 메모리 셀(MC)에 이르는 전류 패스의 개수가 증가하게 되므로, 비휘발성 메모리 셀(MC)에 충분한 라이트 전류를 공급할 수 있다. 따라서, 라이트 동작의 신뢰성을 높일 수 있다.
반면, 리드 동작인 경우, 워드 라인(WL00)을 선택한다(S140).
로컬 비트 라인(LBL00, LBL01)과 커플링된 공통 비트 라인 선택 회로(YP0_C)만 동작하여, 로컬 비트 라인(LBL00, LBL01)과 글로벌 비트 라인(GBL)을 전기적으로 연결시킨다(S150).
리드 전류를 제공하여, 워드 라인(WL00)과 로컬 비트 라인(LBL00)에 커플링된 비휘발성 메모리 셀(MC)로부터 데이터를 리드한다(S160).
구체적으로 설명하면, 리드 전류의 전류 패스(current path)는 도 5에 도시 된 바와 같이 1개일 수 있다. 즉, 리드 회로(미도시) - 글로벌 비트 라인(GBL) - 공통 비트 라인 선택 회로(YP0_C) - 로컬 비트 라인(LBL00) - 워드 라인(WL00)를 흐르는 제1 전류 패스(P1)가 생긴다. 리드 동작시에는 제2 및 제3 전류 패스(P2, P3)가 생기지 않을 수 있음을 알 수 있다.
리드 전류는 상변화 물질의 상태를 변화시키지 않아야 하기 때문에, 라이트 전류보다 상대적으로 작은 크기를 갖는다. 공통 비트 라인 선택 회로(YP0_C)만 동작시키더라도, 리드 동작에 필요한 정도의 전류를 비휘발성 메모리 셀(MC)에 공급할 수 있다. 또한, 하나의 비트 라인 선택 회로(YP0_C)만을 동작시키기 때문에, 상기 비트 라인 선택 회로(YP0_C)를 동작시키기 위해서 동작 회로(미도시)가 소비하는 전류도 줄일 수 있다. 따라서, 리드 동작시의 전류 소모를 줄일 수 있다.
도 5에서는 리드 동작시에 공통 비트 라인 선택 회로(YP0_C)만 동작하는 경우를 예시적으로 도시하였으나, 이에 한정되는 것은 아니다.
구체적으로 설명하면, 리드 동작시에 제1 및 제2 비트 라인 선택 회로(YP0_T, YP0_B) 중 어느 하나만을 동작시킬 수 있다. 예를 들어, 리드 동작시 제1 메모리 셀 블록(11) 내의 메모리 셀(MC)을 선택하고자 할 때에는 제1 비트 라인 선택 회로(YP0_T)를 동작시키고, 리드 동작시 제2 메모리 셀 블록(12) 내의 메모리 셀(MC)을 선택하고자 할 때에는 제2 비트 라인 선택 회로(YP0_B)를 동작시킬 수 있다.
필요에 따라서는, 도 6에 도시된 바와 같이, 리드 동작시 제1 메모리 셀 블록(11) 내의 메모리 셀(MC)을 선택하고자 할 때에는 공통 비트 라인 선택 회 로(YP0_C)와, 제1 비트 라인 선택 회로(YP0_T)를 동작시킬 수 있다. 또한, 도 7에 도시된 바와 같이, 리드 동작시 제2 메모리 셀 블록(12) 내의 메모리 셀(MC)을 선택하고자 할 때에는 공통 비트 라인 선택 회로(YP0_C)와, 제2 비트 라인 선택 회로(YP0_B)를 동작시킬 수 있다.
도면을 이용하여 설명하지는 않았으나, 본 발명의 권리 범위에는 라이트 동작시에는 공통 비트 라인 선택 회로(YP0_C)와 제1 및 제2 비트 라인 선택 회로(YP0_T, YP0_B) 중 a개(단, a는 자연수)가 인에이블되고, 리드 동작시에는 공통 비트 라인 선택 회로(YP0_C)와 제1 및 제2 비트 라인 선택 회로(YP0_T, YP0_B) 중 b개(단, b는 자연수, b는 a보다 같거나 작음)가 인에이블되는 경우가 모두 포함된다.
또한, 본 발명의 제2 실시예에서는 라이트 동작과 리드 동작에 따라, 공통 비트 라인 선택 회로(YP0_C), 제1 및 제2 비트 라인 선택 회로들(YP0_T, YP0_B)의 구동 방법이 다른 경우를 예로 들었으나, 이에 한정되는 것은 아니다. 즉, 특정의 제1 기간과 제2 기간에 따라, 공통 비트 라인 선택 회로(YP0_C), 제1 및 제2 비트 라인 선택 회로들(YP0_T, YP0_B)의 구동 방법이 다른 경우도 본원 발명의 권리 범위에 포함된다.
뿐만 아니라, 리드 전류 소모를 고려할 필요가 없을 경우에는, 동작 모드(operation mode)에 관계없이 공통 비트 라인 선택 블록(20), 제1 및 제2 비트 라인 선택 블록(30, 40)이 모두 인에이블될 수도 있다. 예를 들어 설명하면, 워드 라인(WL00)과 로컬 비트 라인(LBL00)과 커플링된 메모리 셀(MC)을 선택하고자 할 때, 공통 비트 라인 선택 블록(20) 내의 공통 비트 라인 선택 회로(YP0_C), 제1 및 제2 비트 라인 선택 블록(30, 40) 내의 제1 및 제2 비트 라인 선택 회로(YP0_T, YP0_B)가 인에이블될 수 있다.
여기서, 도 1 내지 도 7를 이용하여 설명한 바를 정리하면, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치는 공통 비트 라인 선택 블록(20), 제1 및 제2 비트 라인 선택 블록(30, 40)을 구비함으로써, 라이트 동작시에는 충분히 큰 라이트 전류를 메모리 셀(MC)에 제공할 수 있고, 리드 동작시에는 전류 소모를 최소화할 수 있다.
뿐만 아니라, 공통 비트 라인 선택 블록(20)은 제1 및 제2 메모리 셀 블록(11, 12) 내의 메모리 셀(MC)을 선택할 때 모두 동작하게 된다. 따라서, 제1 및 제2 메모리 셀 블록(11, 12)의 동작에 관련된 비트 라인 선택 블록의 개수는 3개가 된다. 반면, 제1 메모리 셀 블록(11)의 양측에 비트 라인 선택 블록을 배치하고 제2 메모리 셀 블록(12)의 양측에 비트 라인 선택 블록을 배치시키면, 제1 및 제2 메모리 셀 블록(11, 12)의 동작에 관련된 비트 라인 선택 블록의 개수는 4개가 된다. 따라서, 제1 및 제2 메모리 셀 블록(11, 12)의 동작에 관련된 비트 라인 선택 블록의 개수는 3개이기 때문에, 본 발명은 코어 레이아웃 면적을 감소시킬 수 있다.
도 8은 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 회로도이다.
도 8을 참조하면, 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치는 공통 비트 라인 선택 회로(YP0_C)를 인에이블시키기 위한 공통 구동 회로(28)와, 제1 및 제2 비트 라인 선택 회로(YP0_T, YP0_B)를 각각 인에이블시키기 위한 제1 및 제2 구동 회로(38, 48)를 포함한다.
도 8에 예시적으로 도시한 공통 구동 회로(28), 제1 및 제2 구동 회로(38, 48)는, 도 4 및 도 5를 이용하여 설명하였던 구동 방법을 구현하기 위한 예시적 회로이다. 즉, 라이트 동작시에는 공통 비트 라인 선택 회로(YP0_C), 제1 및 제2 비트 라인 선택 회로들(YP0_T, YP0_B)이 동작하고, 리드 동작시에 공통 비트 라인 선택 회로(YP0_C)만 동작하는 경우를 구현하기 위한 회로이다.
구체적으로 설명하면, 블록 어드레스 정보(BA0B, BA1B)는 외부에서 제공된 블록 어드레스를 디코딩한 신호일 수 있다. 리드 신호(READ)는 리드 동작시에 하이 레벨로 활성화되고, 라이트 동작시에는 로우 레벨로 비활성화되는 신호이다.
공통 비트 라인 선택 회로(YP0_C)는 블록 어드레스 정보(BA0B, BA1B)를 제공받는 노아 게이트(NOR1)와, 노아 게이트(NOR1)의 출력과 전압 신호(VSS)를 제공받아 공통 비트 라인 선택 신호(Y0_C)를 출력하는 노아 게이트(NOR2)를 포함할 수 있다.
제1 비트 라인 선택 회로(YP0_T)는 블록 어드레스 정보(BA0B, BA1B)를 제공받는 노아 게이트(NOR3)와, 노아 게이트(NOR3)의 출력과 리드 신호(READ)를 제공받아 제1 비트 라인 선택 신호(Y0_T)를 출력하는 노아 게이트(NOR4)를 포함할 수 있다. 제2 비트 라인 선택 회로(YP0_B)는 블록 어드레스 정보(BA0B, BA1B)를 제공받는 노아 게이트(NOR5)와, 노아 게이트(NOR5)의 출력과 리드 신호(READ)를 제공받아 제2 비트 라인 선택 신호(Y0_B)를 출력하는 노아 게이트(NOR6)를 포함할 수 있다.
도 9는 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 9를 참조하면, 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치는 제1 내지 제3 메모리 셀 블록(11, 12, 13), 워드 라인들(WL00~WLm0, WL01~WLm1, WL02~WLm2), 로컬 비트 라인들(LBL00, LBL01, LBL02), 글로벌 비트 라인(GBL), 제1 및 제2 공통 비트 라인 선택 블록(20, 22), 제1 비트 라인 선택 블록(30), 제2 비트 라인 선택 블록(40)을 포함한다.
제1 내지 제3 메모리 셀 블록(11, 12, 13)은 서로 다른 블록 어드레스 정보에 대응된다.
또한, 제1 공통 비트 라인 선택 블록(20)은 제1 및 제2 메모리 셀 블록(11, 12)의 사이에 배치되고, 제2 공통 비트 라인 선택 블록(22)은 제2 및 제3 메모리 셀 블록(12, 13) 사이에 배치된다. 제1 공통 비트 라인 선택 블록(20)은 서로 커플링된 로컬 비트 라인들(LBL00, LBL01)과, 글로벌 비트 라인(GBL) 사이에 커플링된 제1 공통 비트 라인 선택 회로(YP0_C1)를 포함할 수 있다. 제2 공통 비트 라인 선택 블록(22)은 서로 커플링된 로컬 비트 라인들(LBL01, LBL02)과, 글로벌 비트 라인(GBL) 사이에 커플링된 제2 공통 비트 라인 선택 회로(YP0_C2)를 포함할 수 있다.
본 발명의 제3 실시예도, 도 4 내지 도 7을 이용하여 설명한 바와 유사하게 구동할 수 있다. 예를 들어, 라이트 동작시에는, 제1 및 제2 공통 비트 라인 선택 회로들(YP0_C1, YP0_C2), 제1 및 제2 비트 라인 선택 회로들(YP0_T, YP0_B)이 모두 인에이블되고, 리드 동작시에는 제1 및 제2 공통 비트 라인 선택 회로들(YP0_C1, YP0_C2), 제1 및 제2 비트 라인 선택 회로들(YP0_T, YP0_B) 중 일부 회로들만 인에이블될 수 있다. 즉, 리드 동작시에는 제1 및 제2 공통 비트 라인 선택 회로들(YP0_C1, YP0_C2)만 인에이블될 수 있다.
한편, 도 9에서는, 3개의 메모리 셀 블록(11, 12, 13)을 이용하여 설명하였으나, 본 발명의 권리 범위를 서로 다른 블록 어드레스 정보를 갖는 n(단, n은 자연수)개의 메모리 셀 블록에 관한 것으로 확장할 수도 있다.
구체적으로, 본 발명의 비휘발성 메모리 장치는, 순서대로 배치된 제1 내지 제n(단, n은 2 이상의 자연수) 메모리 셀 블록과, 제1 내지 제n 메모리 셀 블록 사이에 각각 순서대로 배치된 제1 내지 제n-1 공통 비트 라인 선택 블록과, 제1 메모리 셀 블록에 대하여 제1 공통 비트 라인 선택 회로의 반대측에 형성된 제1 비트 라인 선택 블록과, 제n 메모리 셀 블록에 대하여 제n-1 공통 비트 라인 선택 회로의 반대측에 형성된 제2 비트 라인 선택 블록을 포함할 수 있다.
이와 같은 경우, 본 발명의 비휘발성 메모리 장치는. 제1 내지 제n 메모리 셀 블록에 공통되도록 배치된 글로벌 비트 라인과, 제1 내지 제n 메모리 셀 블록 각각에 대응되도록 배치된 제1 내지 제n 로컬 비트 라인을 포함하되, 제1 내지 제n 로컬 비트 라인은 서로 커플링되어 있을 수 있다.
또한, 제1 기간(예를 들어, 라이트 기간)에는 제1 내지 제n-1 공통 비트 라인 선택 블록, 제1 및 제2 비트 라인 선택 블록 중 a개(단, a는 자연수)가 인에이블되고, 제2 기간(예를 들어, 리드 기같)에는 제1 내지 제n-1 공통 비트 라인 선택 블록, 제1 및 제2 비트 라인 선택 블록 중 b개(단, b는 자연수, b는 a보다 같거나 작음)가 인에이블될 수 있다. 예를 들어, 제1 기간에는 제1 내지 제n-1 공통 비트 라인 선택 블록과 제1 및 제2 비트 라인 선택 블록 모두 인에이블되고, 제2 기간에는 제1 내지 제n-1 공통 비트 라인 선택 블록만 인에이블될 수 있다.
도 10은 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적 회로도이다.
도 10을 참조하면, 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치는 메모리 셀 블록(11, 12), 워드 라인들(WL00, WL01), 로컬 비트 라인들(LBL00~LBL30, LBL01~LBL31), 글로벌 비트 라인(GBL), 공통 비트 라인 선택 블록(20), 제1 비트 라인 선택 블록(30), 제2 비트 라인 선택 블록(40), 제1 비트 라인 디스차지 블록(35), 제2 비트 라인 디스차지 블록(45), 워드 라인 드라이버 블록(52, 54, 56, 58), 글로벌 비트 라인 선택 블록(60), 라이트 및 리드 회로 블록(70)을 포함한다.
각 블록들의 배치를 살펴보면, 제1 및 제2 메모리 셀 블록(11, 12)의 사이에는 공통 비트 라인 선택 블록(20)이 배치되고, 제1 메모리 셀 블록(11)의 제1 측(예를 들어, 상측)에 제1 비트 라인 선택 블록(30)이 배치되고, 제2 메모리 셀 블록(12)의 제2 측(예를 들어, 하측)에 제2 비트 라인 선택 블록(40)이 배치된다. 제1 및 제2 메모리 셀 블록(11, 12)의 제3 측(예를 들어, 좌측)에는 워드 라인 드라이버 블록(52, 56)이 배치되고, 제1 및 제2 메모리 셀 블록(11, 12)의 제4 측(예를 들어, 우측)에 워드 라인 드라이버 블록(54, 58)이 배치된다.
제1 메모리 셀 블록(11)와 제1 비트 라인 선택 블록(30) 사이에 제1 비트 라 인 디스차지 블록(35)이 배치되고, 제2 메모리 셀 블록(12)와 제2 비트 라인 선택 블록(40) 사이에 제2 비트 라인 디스차지 블록(45)이 배치될 수 있다.
또한, 제2 비트 라인 선택 블록(40)의 제2 측(예를 들어, 하측)에는 글로벌 비트 라인 선택 블록(60), 라이트 및 리드 회로 블록(70)이 배치될 수 있다.
한편, 제1 및 제2 비트 라인 디스차지 블록(35, 45)을 살펴보면, 2개의 로컬 비트 라인(예를 들어, LBL00, LBL01) 중 어느 하나에만 디스차지 회로(예를 들어, 디스차지 트랜지스터)가 형성되어 있음을 알 수 있다. 디스차지 트랜지스터는 대부분 사이즈가 작기 때문에 협폭 현상(narrow width effect)에 의해서 스탠바이 전류(standby current)를 많이 소모한다. 본 발명의 제4 실시예에서는, 2개의 로컬 비트 라인(예를 들어, LBL00, LBL01)당 하나의 디스차지 트랜지스터가 배치되기 때문에, 스탠바이 전류를 줄일 수 있다. 또한, 로컬 비트 라인당 하나씩 디스차지 트랜지스터가 형성되어 있는 경우보다, 사용되는 디스차지 트랜지스터의 개수가 적기 때문에 코어 레이아웃 면적을 줄일 수도 있다.
디스차지 트랜지스터는 지그재그(zigzag) 형태로 배열되어 있음을 알 수 있다. 이와 같이 배열하는 이유는, 레이아웃 상의 편리성을 위해서이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 제1 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 2는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 회로도이다.
도 3은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 설명하기 위한 순서도이다.
도 4는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 라이트 동작을 설명하기 위한 도면이다.
도 5, 도 6 및 도 7은 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치의 리드 동작을 설명하기 위한 도면들이다.
도 8은 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 회로도이다.
도 9는 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 10은 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 예시적 회로도이다.
(도면의 주요부분에 대한 부호의 설명)
11, 12 : 제1 및 제2 메모리 셀 블록
20 : 공통 비트 라인 선택 블록
30 : 제1 비트 라인 선택 블록
40 : 제2 비트 라인 선택 블록
YP0_C~YP3_C : 공통 비트 라인 선택 회로들
YP0_T~YP3_T : 제1 비트 라인 선택 회로들
YP0_B~YP3_B : 제2 비트 라인 선택 회로들
Y0_C~Y3_C : 공통 컬럼 선택 신호들
Y0_T~Y3_T : 제1 컬럼 선택 신호들
Y0_B~Y3_B : 제2 컬럼 선택 신호들
WL00~WLm0, WL01~WLm1 : 워드 라인들
LBL00~LBL30, LBL01~LBL31 : 로컬 비트 라인들
GBL : 글로벌 비트 라인

Claims (21)

  1. 블록 어드레스 정보가 서로 다른 제1 및 제2 메모리 셀 블록으로, 각 메모리 셀 블록은 다수의 비휘발성 메모리 셀을 포함하는 제1 및 제2 메모리 셀 블록;
    상기 제1 및 제2 메모리 셀 블록에 공통되도록 배치된 글로벌 비트 라인;
    상기 제1 및 제2 메모리 셀 블록 각각에 대응되도록 배치되고, 서로 커플링된 제1 및 제2 로컬 비트 라인; 및
    상기 제1 및 제2 메모리 셀 블록 사이에 배치되고, 상기 제1 및 제2 로컬 비트 라인과, 상기 글로벌 비트 라인 사이에 커플링된 공통 비트 라인 선택 회로를 포함하는 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 제1 메모리 셀 블록에 대하여 상기 공통 비트 라인 선택 회로의 반대측에 형성되고, 상기 제1 로컬 비트 라인과 상기 글로벌 비트 라인 사이에 커플링된 제1 비트 라인 선택 회로와,
    상기 제2 메모리 셀 블록에 대하여 상기 공통 비트 라인 선택 회로의 반대측에 형성되고, 상기 제2 로컬 비트 라인과 상기 글로벌 비트 라인 사이에 커플링된 제2 비트 라인 선택 회로를 더 포함하는 비휘발성 메모리 장치.
  3. 제 2항에 있어서,
    상기 공통 비트 라인 선택 회로와 상기 제1 및 제2 비트 라인 선택 회로는 동시에 인에이블되는 비휘발성 메모리 장치.
  4. 제 2항에 있어서,
    제1 기간에는 상기 공통 비트 라인 선택 회로와 상기 제1 및 제2 비트 라인 선택 회로 중 a개(단, a는 자연수)가 인에이블되고, 제2 기간에는 상기 공통 비트 라인 선택 회로와 상기 제1 및 제2 비트 라인 선택 회로 중 b개(단, b는 자연수)가 인에이블되고, 상기 b은 a보다 같거나 작은 비휘발성 메모리 장치.
  5. 제 4항에 있어서,
    상기 제1 기간은 라이트 기간이고, 상기 제2 기간은 리드 기간인 비휘발성 메모리 장치.
  6. 제 4항에 있어서,
    상기 제1 기간에는 상기 공통 비트 라인 선택 회로와 상기 제1 및 제2 비트 라인 선택 회로 모두 인에이블되고, 상기 제2 기간에는 상기 공통 비트 라인 선택 회로만 인에이블되는 비휘발성 메모리 장치.
  7. 제 2항에 있어서,
    상기 공통 비트 라인 선택 회로를 인에이블시키기 위한 공통 구동 회로와, 상기 제1 및 제2 비트 라인 선택 회로를 각각 인에이블시키기 위한 제1 및 제2 구동 회로를 더 포함하는 비휘발성 메모리 장치.
  8. 제 1항에 있어서,
    상기 공통 비트 라인 선택 회로는 상기 제1 및 제2 메모리 셀 블록에 각각 대응되는 제1 및 제2 블록 어드레스 정보를 이용하여 생성된 신호를 제공받아 인에이블되는 비휘발성 메모리 장치.
  9. 제 1항에 있어서,
    상기 제1 및 제2 로컬 비트 라인 중 하나와 커플링된 디스차지 회로를 더 포함하는 비휘발성 메모리 장치.
  10. 제 1항에 있어서,
    상기 비휘발성 메모리 셀은 상변화 메모리 셀인 비휘발성 메모리 장치.
  11. 순서대로 배치된 제1 내지 제n(단, n은 2 이상의 자연수) 메모리 셀 블록으로서, 상기 제1 내지 제n 메모리 셀 블록은 서로 블록 어드레스 정보가 다르고, 각 메모리 셀 블록은 다수의 비휘발성 메모리 셀을 포함하는 제1 내지 제n 메모리 셀 블록;
    상기 제1 내지 제n 메모리 셀 블록 사이에 각각 순서대로 배치된 제1 내지 제n-1 공통 비트 라인 선택 블록;
    상기 제1 메모리 셀 블록에 대하여 상기 제1 공통 비트 라인 선택 회로의 반대측에 형성된 제1 비트 라인 선택 블록; 및
    상기 제n 메모리 셀 블록에 대하여 상기 제n-1 공통 비트 라인 선택 회로의 반대측에 형성된 제2 비트 라인 선택 블록을 포함하는 비휘발성 메모리 장치.
  12. 제 11항에 있어서,
    상기 제1 내지 제n 메모리 셀 블록에 공통되도록 배치된 글로벌 비트 라인과, 상기 제1 내지 제n 메모리 셀 블록 각각에 대응되도록 배치된 제1 내지 제n 로컬 비트 라인을 포함하되,
    상기 제1 내지 제n 로컬 비트 라인은 서로 커플링된 비휘발성 메모리 장치.
  13. 제 11항에 있어서,
    상기 제1 내지 제n-1 공통 비트 라인 선택 블록, 상기 제1 및 제2 비트 라인 선택 블록은 동시에 인에이블되는 비휘발성 메모리 장치.
  14. 제 11항에 있어서,
    제1 기간에는 상기 제1 내지 제n-1 공통 비트 라인 선택 블록, 상기 제1 및 제2 비트 라인 선택 블록 중 a개(단, a는 자연수)가 인에이블되고, 제2 기간에는 상기 제1 내지 제n-1 공통 비트 라인 선택 블록, 상기 제1 및 제2 비트 라인 선택 블록 중 b개(단, b는 자연수)가 인에이블되되, 상기 b는 a보다 같거나 작은 비휘발성 메모리 장치.
  15. 제 14항에 있어서,
    상기 제1 기간은 라이트 기간이고, 상기 제2 기간은 리드 기간인 비휘발성 메모리 장치.
  16. 제 14항에 있어서,
    상기 제1 기간에는 상기 제1 내지 제n-1 공통 비트 라인 선택 블록과 상기 제1 및 제2 비트 라인 선택 블록 모두 인에이블되고, 상기 제2 기간에는 상기 제1 내지 제n-1 공통 비트 라인 선택 블록만 인에이블되는 비휘발성 메모리 장치.
  17. 블록 어드레스 정보가 서로 다른 제1 및 제2 메모리 셀 블록으로, 각 메모리 셀 블록은 다수의 비휘발성 메모리 셀을 포함하는 제1 및 제2 메모리 셀 블록;
    상기 제1 및 제2 메모리 셀 블록에 공통되도록 배치된 글로벌 비트 라인;
    상기 제1 및 제2 메모리 셀 블록 각각에 대응되도록 배치되고, 서로 커플링된 제1 및 제2 로컬 비트 라인; 및
    상기 글로벌 비트 라인과 커플링되고, 라이트 기간시 상기 제1 메모리 셀 블록 내에서 선택된 비휘발성 메모리 셀에 라이트 전류를 제공하는 라이트 회로를 포함하되,
    라이트 기간시 상기 라이트 회로에서부터 상기 선택된 비휘발성 메모리 셀까지의 상기 라이트 전류의 전류 패스는 다수 개 존재하고,
    상기 다수의 라이트 전류의 전류 패스는, 상기 라이트 회로에서부터 상기 글로벌 비트 라인, 상기 제2 로컬 비트 라인 및 상기 제1 로컬 비트 라인을 거쳐 상기 선택된 비휘발성 메모리 셀에 이르는 전류 패스를 포함하는 비휘발성 메모리 장치.
  18. 제 17항에 있어서,
    상기 글로벌 비트 라인과 커플링되고, 리드 기간시 상기 제1 메모리 셀 블록 내에서 선택된 비휘발성 메모리 셀에 리드 전류를 제공하는 리드 회로를 포함하되,
    리드 기간시 상기 리드 회로에서부터 상기 선택된 비휘발성 메모리 셀까지의 상기 리드 전류의 전류 패스는 적어도 하나 존재하고,
    상기 적어도 하나의 리드 전류의 전류 패스는, 상기 리드 회로에서부터 상기 글로벌 비트 라인, 상기 제2 로컬 비트 라인 및 상기 제1 로컬 비트 라인을 거쳐 상기 선택된 비휘발성 메모리 셀에 이르는 전류 패스는 포함하지 않는 비휘발성 메모리 장치.
  19. 제 17항에 있어서,
    상기 다수의 라이트 전류의 전류 패스는, 상기 라이트 회로에서부터 상기 글로벌 비트 라인, 상기 제1 로컬 비트 라인을 거쳐 상기 선택된 비휘발성 메모리 셀 에 이르는 전류 패스를 포함하는 비휘발성 메모리 장치.
  20. 제 17항에 있어서,
    상기 제1 및 제2 메모리 셀 블록 사이에 배치되고, 상기 제1 및 제2 로컬 비트 라인과, 상기 글로벌 비트 라인 사이에 커플링된 공통 비트 라인 선택 회로와,
    상기 제1 메모리 셀 블록에 대하여 상기 공통 비트 라인 선택 회로의 반대측에 형성되고, 상기 제1 로컬 비트 라인과 상기 글로벌 비트 라인 사이에 커플링된 제1 비트 라인 선택 회로와,
    상기 제2 메모리 셀 블록에 대하여 상기 공통 비트 라인 선택 회로의 반대측에 형성되고, 상기 제2 로컬 비트 라인과 상기 글로벌 비트 라인 사이에 커플링된 제2 비트 라인 선택 회로를 더 포함하는 비휘발성 메모리 장치.
  21. 제 20항에 있어서,
    라이트 기간에 상기 공통 비트 라인 선택 회로와 상기 제1 및 제2 비트 라인 선택 회로 모두 인에이블되는 비휘발성 메모리 장치.
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