CN101174646A - 半导体存储器件和字线接触部的布局结构 - Google Patents
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Abstract
公开了一种半导体存储器件和字线接触部的布局结构，其中，所述半导体存储器件包括：有源区、多个存储单元和字线接触部。有源区沿作为长度方向的第一方向设置在半导体衬底上，并且用作字线。多个存储单元沿第一方向设置在有源区上，并且每一个均由一个可变电阻器件和一个二极管器件组成。在字线接触部中，在各单元之间设置至少一个字线接触部，其中每一个单元均由有源区上的预定数目的存储单元构成。可以防止或大大减少诸如相邻字线之间的短路之类的桥接效应。
Description
本专利申请要求2006年11月2日递交的韩国专利申请10-2006-0107532的优先权，将其全部内容合并在此作为参考。
技术领域
本公开涉及一种半导体存储器件，具体地，涉及一种半导体存储器件和一种字线接触部的布局结构，能够防止或大大减少诸如字线接触部中的短路之类的桥接效应。
背景技术
由于下一代存储器件的高容量和低功耗的趋势，已经对非易失性并且不需要刷新操作的下一代存储器件进行了研究。在当前正在进行研究的下一代存储器件中，存在包含相变材料的PRAM(相变随机存取存储器)、包含具有可变电阻性质材料的RRAM(电阻随机存取存储器)、以及包含铁磁材料的MRAM(磁性随机存取存储器)。
在下一代存储器件中，PRAM采用相变材料作为存储介质。典型地，相变材料是诸如硫族化物之类的材料，其中根据温度变化来实现相变，导致电阻的变化。在相变材料中，使用诸如GexSbyTez(下文中称作“GST”)之类的材料，GST是Ge(锗)、Sb(锑)和Te(碲)的合金。
有利地，可以根据迅速地可变化为非晶态和晶态的材料性质，将相变材料用于半导体存储器件。
相变材料在非晶态具有高阻，并且在晶态具有低阻，因此，在应用于半导体存储器件时，可以将非晶态定义为复位状态RESET或逻辑“1”，并且可以将相变材料的晶态定义为置位状态SET或逻辑“0”，或者反之亦然。
可以将组成PRAM的存储单元分类为晶体管结构和二极管结构。晶体管结构表示其中相变材料与存取晶体管串联的存储单元结构，以及二极管结构表示其中相变材料与二极管串联的存储单元结构。
与采用晶体管结构的PRAM相比，采用二极管结构的PRAM具有允许写电流流过其中的优点(流过其中的电流根据所施加的电压而指数地增加)，并具有脱离晶体管尺寸的限制并且因此具有减小存储单元和总芯片尺寸的灵活性的优点。因此，采用二极管结构的存储单元的PRAM的使用有望在要求高集成度、高速度和低功耗的半导体存储器件中增加。
图1示出了通常用作PRAM的二极管结构的存储单元。
参考图1，PRAM中的存储单元50包括一个二极管D和一个可变电阻器件R。可变电阻器件R由上述相变材料形成。
组成存储单元50的二极管D连接在字线WL和可变电阻器件R之间，其负极端子与字线WL相连，并且其正极端子与可变电阻器件R的一端相连。可变电阻器件R的另一端与位线BL相连。
在采用上述二极管结构的存储单元的半导体存储器件中，将可变电阻器件R设置为数据存储元件，并且使用可变电阻器件R的可逆特征的写操作根据通过位线BL施加到存储单元上的电流量值和电压源来执行。换句话说，在向任意存储单元50执行写操作时，通过位线BL提供电流，并且将字线WL转变为低电平或地电平，因此将正向偏置施加到二极管D，并且形成从位线BL到字线WL的电流通道。此时，在与二极管D的正极端子相连的可变电阻器件R中产生相变，并且因而变为低阻的“置位”状态或高阻的“复位”状态。
在读操作中，可以根据流过存储单元的电流量以及根据存储单元的状态对数据进行分类，即“置位”或“复位”状态。当存储单元内的可变电阻器件R具有“复位”状态时，存储单元具有高阻值，并且因而根据位线BL的恒定电平，相对较小量的电流流过。另一方面，当存储单元具有“置位”状态时，存储单元具有低阻值，并且因而相对较大量的电流流过。
在采用具有如上所述的二极管器件的存储单元的PRAM中，将与二极管器件D相连的有源区用作字线WL。然而，有源区具有相对较大的电阻，因而可以将具有相对较小电阻的字线带状线(strapping line)设置在有源区上，以便代替字线WL来使用。在一般等效电路中，将字线带状线称作局部字线LWL，或子字线SWL。有源区和字线带状线通过字线接触部相连。
当前已经考虑了如何设置字线接触部，以便有利于半导体器件的高集成度和高效操作。
发明内容
本发明的典型实施例提供了一种半导体存储器件和字线接触部的布局结构。可以防止或大大减小诸如字线接触部的短路之类的桥接效应。半导体存储器件和字线接触部的布局结构可以有利于高集成度。
根据本发明典型实施例，半导体存储器件包括：有源区，沿作为长度方向的第一方向设置在半导体衬底上，将所述有源区用作字线；多个存储单元，沿第一方向设置在有源区上，多个存储单元的每一个均具有一个可变电阻器件和一个二极管器件；以及字线接触部，在各单元之间均设置至少一个所述字线接触部，其中一个单元由有源区上的预定数目的存储单元组成。
字线接触部可以与沿作为长度方向的第一方向设置在存储单元上的字线带状线电连接。可以对设置在有源区上的字线接触部进行设置，以沿第二方向不与设置在沿第二方向相邻的有源区上的字线接触部相邻，第二方向与第一方向交叉。
可以将与设置在有源区上的一个字线接触部沿第二方向相邻的设置在有源区上的字线接触部，在有源区上设置为从与所述一个字线接触部相邻的位置沿第一方向偏移至少一个存储单元区的位置相邻。
组成存储单元的二极管器件的负极区可以与有源区相连，并且二极管器件的正极区可以与可变电阻器件相连。可以在每一个单元中设置至少一个字线接触部，其中由沿第一方向的8个或4个连续的存储单元组成一个单元。
半导体存储器件可以是PRAM，其中可变电阻器件由相变材料GST形成，或者半导体存储器件可以是RRAM，其中可变电阻器件由过渡金属氧化物形成。
根据本发明的典型实施例，在其上设置了存储单元的、沿作为长度方向的第一方向设置的、并且用作字线的有源区上，在设置字线接触部用于将有源区与字线带状线电连接时，字线接触部的布局结构的特征在于：在一个有源区上每隔预定数目的存储单元设置至少一个字线接触部，并且对所述字线接触部进行设置，以便沿第二方向不与设置在沿第二方向相邻的有源区上的字线接触部相邻，所述第二方向与第一方向交叉。
可以将与设置在有源区上的一个字线接触部沿第二方向相邻的设置在有源区上的字线接触部，在有源区上设置为从与所述一个字线接触部相邻的位置沿第一方向偏移至少一个存储单元区的位置相邻。
存储单元可以包括一个可变电阻器件和一个二极管器件。组成存储单元的二极管器件的负极区可以与有源区相连，并且其正极区可以与在所述二极管器件上设置的可变电阻器件相连。在字线接触部中，可以在每一个单元中设置至少一个字线接触部，其中，所述单元由8个或4个存储单元组成。
上述发明结构有利于高集成度，并且可以防止或大大减少诸如字线接触部中的短路之类的桥接效应。
附图说明
根据结合附图的以下描述，将更加详细地理解本发明的典型实施例，其中，贯穿不同的视图，相同的参考符号表示相同的部分，其中：
图1是根据现有技术的具有二极管结构的存储单元的电路图；
图2是示出了根据本发明典型实施例的半导体存储器器件的等效电路的电路图；
图3是示出了在如图2所示的器件中使用的存储单元和字线接触部的剖面图；
图4示出了图2所示的器件中使用的存储单元和字线接触部的布局结构的一个示例；
图5示出了在图4中发生诸如短路之类的桥接效应；以及
图6示出了图2所示的存储单元和字线接触部的布局结构的典型实施例。
具体实施方式
下文将参考图2和图6，更加全面地描述本发明的典型实施例。然而，本发明可以按照许多不同形式来实现，并且不应该解释为局限于这里阐述的典型实施例。相反地，提供这些典型实施例，使得该公开是详细和完整的，并且将全面地向本领域普通技术人员传达本发明的范围。
图2示意性地示出了根据本发明典型实施例的具有二极管结构的半导体存储器器件。
如图2所示，根据本发明典型实施例的半导体存储器件包括：存储单元，其中之一由虚线圈50所示；位线BL0至BLm(m是大于等于1的自然数)；主字线MWL0至MWLk(k是大于等于1的自然数)；子字线SWL0至SWLn(n是大于等于1的自然数)；主字线驱动器MWD 20；子字线驱动器SWD 10；和局部列解码器LYDEC 30。
半导体存储器器件可以是本领域普通技术人员所公知的多存储体或多簇(multi-mat)结构。
主字线驱动器20可以是主解码器或全局行解码器。子字线驱动器10可以是子行解码器或局部行解码器。局部列解码器30可以称作子列解码器。
如图1所示，存储单元50每一个均具有二极管结构。每一个存储单元50均与作为列线的任一位线BL直接相连，并且与作为行线的任一子字线SWL直接相连。通过均与存储单元50相连的使能的位线BL和子字线SWL选择存储单元50。例如，当第一位线BL1和第0子字线SWL0被使能时，选择如图所示的存储单元50。
主字线驱动器20执行控制，使得响应于来自外部的行地址信号，使能主字线MWL0至MWLk的任意一个。
当使能主字线MWL0至MWLn的任意一个时，子字线驱动器10响应于使能的主字线的使能信号和地址信号，控制子字线SWL0至SWLn的任一个子字线SWLi的使能。例如，当使能第0主字线MWL0时，使能了如图上部所示的多个子字线SWL0至SWLn的任意一个。
局部列解码器30响应于列地址信号来执行控制，使得选择单独地与多个存储单元50相连的位线BL0至BLm的任意一个。因此，在读或写操作时控制数据的传输。当需要时，还可以设置全局位线(未示出)，并且可以设置全局列解码器(未示出)。
根据本发明典型实施例的具有上述结构的半导体存储器件中的内部剖面布局结构将描述如下。
图3示出了根据本发明典型实施例的、在一个子字线上相连的存储单元和字线接触部的布局结构。
参考图3，将有源区WL(ACT)设置在半导体衬底100上。有源区WL(ACT)具有作为长度方向的第一方向和与第一方向交叉的作为宽度方向的第二方向。
如本领域普通技术人员众所周知的，对沿第二方向相邻的多个有源区ACT进行设置以配置如图2中的半导体存储器件。
将有源区WL(ACT)形成为掺杂有高密度杂质，例如N型杂质。
将多个存储单元50分别地设置在有源区(ACT)上。将多个存储单元50设置为在有源区WL(ACT)上沿第一方向相距给定间隔。更具体地，沿第一方向，为每一预定数目的存储单元50设置至少一个接触部CO。这将描述如下。
每一个存储单元50均具有彼此相连的一个二极管D和可变电阻器件R的结构。例如，在有源区WL(ACT)上，将二极管D的负极区c以及在上述负极区c上形成的正极区a设置为与半导体衬底100垂直。二极管D可以通过布局中的选择外延生长(SEG)来形成。
将用于将二极管D与可变电阻器件R电连接的底部电极接触部BEC设置在二极管D上，并且将由相变材料或过渡金属氧化物形成的可变电阻器件R设置在接触部BEC上。
在存储单元50上形成用于信号线布局的配线层。
在配线层的最下层中形成位线BL。将位线BL设置为与在有源区WL(ACT)上设置的存储单元的数目相对应。
位线BL每一个均通过各顶部电极接触部TEC与组成每个存储单元50的可变电阻器件R相连。将位线BL沿与第一方向交叉的作为长度方向的第二方向以给定间隔进行排列。位线BL具有与有源区WL(ACT)的长度方向交叉的方向作为其长度方向，并且沿与半导体衬底100垂直的方向，通过接触部TEC与沿作为位线BL的长度方向的第二方向重叠的存储单元50相连。
在对位线BL进行连线的配线层上形成子字线WLSL(SWL)。
将子字线WLSL(SWL)沿作为长度方向的第一方向进行设置。子字线WLSL(SWL)可以具有与有源区WL(ACT)的长度方向相同的方向作为长度方向，并且可以将子字线WLSL(SWL)设置为沿与半导体衬底100垂直的方向与存储单元50重叠。
因为作为字线的有源区(ACT)的电阻相对较大，将子字线WLSL(SWL)设置为获得高速度。为清楚起见，在以下描述中将有源区WL(ACT)称作字线WL，并且将子字线WLSL(SWC)称作字线带状线WLSL。
将字线带状线WLSL与字线WL相连的字线接触部CO的布局可以根据字线WL的电阻值而不同，并且还可以根据高集成度的趋势而不同。
可以在字线WL上设置的预定数目的存储单元中设置至少一个字线接触部CO。例如，设置了8个存储单元，然后可以将字线接触部设置在第9存储单元区。另一方面，设置了4个存储单元，然后可以在第五存储单元区上形成字线接触部。
图4示出了如图3所示的字线接触部CO的布局结构的一个示例。
如图4所示，假设沿作为长度方向的第一方向设置了4个字线WL1、WL2、WL3和WL4，图中的空心圆圈表示存储单元50，实心圆圈表示字线接触部CO。
将字线WL1、WL2、WL3和WL4设置为沿第二方向彼此相邻。
将存储单元50和字线接触部CO设置在各个字线WL1、WL2、WL3和WL4上。
在字线WL1、WL2、WL3和WL4的任一个字线(例如，第一字线WL1)上设置的字线接触部CO具有这样的结构：每隔预定数目的连续存储单元50设置一个。图4示出了其中每隔8个存储单元50设置一个字线接触部的示例。在字线WL1、WL2、WL3和WL4的其他字线WL2、WL3和WL4上，将字线接触部CO和存储单元50按照与第一字线WL1相同的布局结构进行设置。
如图4所示的布局结构可以有利于电路级的高集成度。如果满足字线的电阻值或若干工艺条件，可以将更多的存储单元设置作为一个单元，从而减小字线接触部CO的面积。
即，将字线接触部CO设置为沿第二方向与沿相连字线设置的字线接触部CO相邻，可以减少在一个字线WL上设置的字线接触部CO的数目，并且将存储单元设置在其他区域，从而实现电路集成的较高水平。
在这种布局结构中，当半导体存储器件变得更加集成化时，可能引起问题。如图5所示，在两个字线WL1和WL2彼此相邻、并且在字线WL1和WL2上设置的字线接触部CO沿第二方向相邻的情况下，可能发生桥接效应，例如字线接触部CO彼此接触形成的短路。例如，在产生诸如短路之类的桥接的情况下，在半导体存储器件的操作中，尽管试图选择第一字线WL1，但是可能选择了第二字线WL2。在这种情况下，需要使字线接触部的布局与现有布局不同，这将参考图6描述。
图6示出了如图3所示的字线接触部CO的布局结构的典型实施例。
如图6所示，假设沿作为长度方向的第一方向设置4个字线WL1、WL2、WL3和WL4，图中的空心圆圈表示存储单元50，实心圆圈表示字线接触部CO。
将字线WL1、WL2、WL3和WL4设置为沿第二方向彼此相邻。将存储单元50和字线接触部CO设置在各个字线WL1、WL2、WL3和WL4上。
在字线WL1、WL2、WL3和WL4的任意一个(例如，第一字线WL1)上设置的字线接触部CO具有这样的结构：每隔预定数目的存储单元50设置一个字线接触部。在图6中，每隔8个存储单元50设置一个字线接触部CO。
在与第一字线WL1相邻的第二字线WL2上的存储单元50和字线接触部CO具有与第一字线WL1上的布局略微不同的布局结构，但是具有相同的间距。将第二字线WL2的字线接触部CO设置为不与第一字线WL1的字线接触部CO相邻。
更具体地，将在一个字线(例如，WL2)上设置的字线接触部CO按照交错关系进行设置，以便沿第二方向不与在沿与第一方向交叉的第二方向与该字线相邻的相邻字线(例如，WL1和WL3)上设置的字线接触部CO相邻。可以将沿第二方向与在字线WL2上设置的一个字线接触部CO相邻的字线WL1或WL3上设置的字线接触部CO，在从与所述一个字线接触部相邻的位置沿第一方向偏移至少一个存储单元(50)区的位置处，设置在字线WL1或WL3上。例如，可以在偏移4个存储单元区之后设置所述位线接触部CO。
在示例中，在沿第二方向连续地设置第一至第n字线时，将存储单元50和字线接触部CO以相同结构设置在奇数线上。可以将存储单元50和字线接触部CO设置在偶数线上，使得在偶数字线上设置的字线接触部CO沿第二方向不与在奇数字线上设置的字线接触部CO相邻。
上述的这种布局结构可以防止或大大减少缺陷，例如相邻字线接触部中短路的桥接效应。
尽管本发明的典型实施例如上所述，仅应用于PRAM或RRAM，但是可以将本发明的布局结构通过修改或变化应用于具有与上述存储单元结构相同或相似的单元结构的其他半导体存储器器件，包括MRAM、FRAM(铁磁随机存储存储器)、DRAM、或其他易失性或非易失性存储器。
对于本领域普通技术人员显而易见的是，在不脱离本发明的精神或范围的情况下，可以在本发明中进行修改和变化。因此，本发明意欲覆盖落在所附权利要求及其等价物的范围内的本发明的这种修改和变化。因此，这些和其他变化和修改应视为在由所附权利要求所限定的本发明的真实精神和范围内。
在附图和说明书中，已经公开了本发明的典型实施例，尽管采用特定的术语，但是只将他们用于一般的描述性的意思，而不是为了限制的目的，本发明的范围在所附权利要求中进行阐述。
Claims (15)
1.一种半导体存储器件，包括：
有源区，沿第一方向在半导体衬底上延伸，并且作为字线；
多个存储单元，设置在有源区上，并且每一个均具有一个可变电阻器件和一个二极管器件；以及
多个字线接触部，每隔预定数目的连续存储单元设置至少一个所述字线接触部。
2.根据权利要求1所述的器件，其中，字线接触部与设置在存储单元上、并且沿第一方向延伸的多个字线带状线电连接。
3.根据权利要求2所述的器件，其中，设置在一个有源区上的字线接触部，沿与第一方向交叉的第二方向，不与设置在沿第二方向与所述一个有源区相邻的另一有源区上的字线接触部相邻。
4.根据权利要求3所述的器件，其中，所述一个有源区上的字线接触部的位置与所述一个有源区中与相邻有源区上的位线接触部相邻的部分的位置偏离至少一个存储单元区。
5.根据权利要求4所述的器件，其中，组成存储单元的二极管器件的负极区与有源区相连，并且所述二极管器件的正极区与可变电阻器件相连。
6.根据权利要求5所述的器件，其中，每隔8个或4个连续的存储单元设置至少一个字线接触部。
7.根据权利要求6所述的器件，其中，半导体存储器件包括相变随机存取存储器，其中，可变电阻器件由相变材料GexSbyTez形成。
8.根据权利要求6所述的器件，其中，半导体存储器件包括电阻随机存取存储器，其中，可变电阻器件由过渡金属氧化物形成。
9.一种半导体存储器件中的字线布局结构，所述半导体存储器件包括：多个有源区，沿第一方向延伸，并且作为字线；多个字线带状线；多个存储单元，设置在有源区上；以及多个字线接触部，设置在有源区上，并且将有源区与字线带状线电连接，
其中，在每一个有源区上每隔预定数目的连续存储单元设置至少一个字线接触部，并且设置在一个有源区上的字线接触部，沿与第一方向交叉的第二方向，不与设置在沿第二方向与所述一个有源区相邻的另一有源区上的字线接触部相邻。
10.根据权利要求9所述的结构，其中，所述一个有源区上的字线接触部的位置与所述一个有源区中与相邻有源区上的位线接触部相邻的部分的位置偏离至少一个存储单元区。
11.根据权利要求10所述的结构，其中，每一个存储单元包括一个可变电阻器件和一个二极管器件。
12.根据权利要求11所述的结构，其中，组成存储单元的二极管器件的负极区与有源区相连，并且所述二极管器件的正极区与设置在所述二极管器件上的可变电阻器件相连。
13.根据权利要求12所述的结构，其中，每隔8个或4个连续的存储单元设置至少一个字线接触部。
14.根据权利要求13所述的结构，其中，半导体存储器件包括相变随机存取存储器，其中，可变电阻器件由相变材料GexSbyTez形成。
15.根据权利要求13所述的结构，其中，半导体存储器件包括电阻随机存取存储器，其中，可变电阻器件由过渡金属氧化物形成。
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