DE3851116T2

DE3851116T2 - Hochgeschwindigkeits-Demultiplexeranordnung.

Info

Publication number: DE3851116T2
Application number: DE3851116T
Authority: DE
Inventors: Robert Gerald Swartz
Original assignee: AT&T Corp
Current assignee: AT&T Corp
Priority date: 1987-10-16
Filing date: 1988-10-07
Publication date: 1995-03-16
Anticipated expiration: 2008-10-08
Also published as: JP2551985B2; CA1299784C; US4791628A; EP0312260A2; EP0312260A3; EP0312260B1; JPH01295539A; DE3851116D1

Description

Die Erfindung betrifft eine 1:M-Demultiplexer- Vorrichtung, wobei M eine ganze Zahl gleich oder größer 4 ist.
Zur Nutzung der hohen Datenübertragungsgeschwindigkeit von Glasfasern entstehen neue Schaltungstechniken und - architekturen. Der Betrieb digitaler Kommunikationssysteme bei diesen höheren Datengeschwindigkeiten setzt voraus, daß die Multiplexer (MUX) und Demultiplexer (DEMUX) im Bereich von einigen Gigabit pro Sekunde (Gb/s) arbeiten. Zur Erzielung der optimalen Datengeschwindigkeit ist ein Betrieb der Schaltungen bei der maximalen Geschwindigkeit von NRZ-Daten (nicht auf Null zurückkehrenden Daten) nötig, die die jeweilige Technik erlaubt.
Der effektivste und zweckmäßigste Gebrauch einer DEMUX- Schaltung innerhalb eines Kommunikationssystems verlangt den Einsatz von höchstens einer einstellbaren Verzögerungsstrecke. Der DEMUX sollte auch Möglichkeiten zur Daten-Rahmenanpassung enthalten, also zur Datenverschiebung in Zeit und Raum, soweit zur Ausrichtung der Daten auf den passenden Ausgabekanal und die entsprechende Zeitlage erforderlich. Darüberhinaus sollte diese Datenanpassung in einem mit der Bitdauer vergleichbaren zeitlichen Rahmen (in "Echt-Zeit") möglich sein. Bisherige DEMUX-Anordnungen waren nicht in der Lage, alle oben genannten Ziele zu erreichen.
Im "IEEE JOURNAL OF SOLID STATE CIRCUITS, Band SC-14, Heft 5, Oktober 1979, S. 812-817, IEEE, New York, US; J. B. Hughes et al.: "A versatile ECL multiplexer IC for the Gbit/s range" wird gezeigt, daß verschiedene Flipflop-Register jeweils mit Vierfach-Phasenausgängen Φ1-Φ4 versehen werden, wobei die zeitlichen Phasen Φ1-Φ4 mit vier aufeinanderfolgenden Zeitlagen der Eingangsdaten übereinstimmen. Jede Folgeschaltung nutzt lediglich ein Phasen-taktsignal. Einstellbare Verzögerungsleitungen regeln die zeitliche Abfolge zwischen den Schaltungsstufen.
Diese Erfindung stellt eine Demultiplexer-Anordnung gemäß Anspruch 1 bereit.
Eine die Erfindung verkörpernde DEMUX-Anordnung arbeitet vollsynchron mit einem internen Vielphasensystemtakt, dessen Frequenz der Kanalausgangsdatenrate entspricht. Genauer gesagt, erzeugt die 1:M-DEMUX-Schaltung (mit M als ganzer Zahl gleich oder größer 4) ein internes Taktsignal mit M Phasen bei einer Frequenz gleich der Eingangsdatenrate geteilt durch M. Die DEMUX-Schaltung enthält außerdem M Folgeschaltungen zur Auftrennung des multiplexierten Datensignals in M Datenkanäle, wobei zur Auswahl eines Datenkanals aus dem multiplexierten Daten-signal jede Folgeschaltung mit einer eigenen Kombination der internen Systemtaktsignale getaktet wird. In einer bevorzugten Ausführung ist M gleich 2N, wobei N eine ganze Zahl gleich oder größer 2 ist.
Eine Taktphasenschiebeeinheit kann an den Ausgang der Taktgeneratorschaltung angeschlossen werden und abhängig von einem Steuersignal die Phase jeder der M Systemtaktphasen um eine vorgegebene Zahl von Phasen drehen. Die Taktphasenschiebeeinheit befähigt den DEMUX zur Echtzeit- Datenanpassung und stellt sicher, daß die Eingangsdaten richtig auf die geeigneten Ausgangskanäle verteilt werden können.
Eine alternative Möglichkeit zur Datenanpassung ergibt sich aus der Verwendung einer Datenkanalschiebeeinheit für jede Folgeschaltung, um den von einer Folgeschaltung als Reaktion auf ein zweites Steuersignal ausgewählten Datenkanal zu wechseln.
Die Erfindung wird nachfolgend beschrieben unter Bezug auf die beiliegenden Zeichnungen. Es zeigen:
Fig. 1 das Schema eines Zwischenspeichers, das hilft, die grundlegenden Funktionen eines Zwischenspeichers zu verstehen;
Fig. 2 einen Daten-Zwischenspeicher (D- Zwischenspeicher), der in Verbindung mit der Erfindung verwendet werden kann;
Fig. 3 einen Multiplexer-Zwischenspeicher (M- Zwischenspeicher), der in Verbindung mit der Erfindung verwendet werden kann;
Fig. 4 ein Ausführungsbeispiel 1 : 2-DEMUX-Schaltung;
Fig. 5 unter der Nummer 500 die zeitliche Abfolge von Eingangsdaten, Systemtakt und verschiedenen Stufen des DEMUX von Fig. 4 für die Dauer eines richtig demultiplexierten Eingangsdatensignals sowie unter der Nummer 520 die zeitliche Abfolge bei schlechter Koordinierung des Demultiplexer-Betriebs;
Fig. 6 ein Beispiel für eine 1 : 4-DEMUX-Schaltung, die die Erfindung verkörpert; und
Fig. 7 die zeitliche Abfolge von Eingangsdaten, Systemtakt und vielphasigen internen Taktsignalen.

Allgemeine Beschreibung

Es wird eine DEMUX-Architektur vorgestellt, die für eine gegebene Schaltungstechnik mit höchstmöglicher Datengeschwindigkeit arbeitet und mehrere Planungseinschränkungen berücksichtigt. Diese Planungseinschränkungen werden in den folgenden Sätzen zusammengefaßt. Erstens müssen die Schaltungen bei der höchsten seriellen NRZ-Eingangsdatenrate arbeiten, die innerhalb der Grenzen der jeweiligen Technik möglich ist. Diese Datenrate wird als 1/Td definiert, wobei Td die Zeitverzögerung eines einzelnen Gatters unter geeigneter Belastung (typischerweise mit einer Ausgangsleitungsverzweigung von 3 bis 4) bedeutet. Beispielsweise ist eine Technik mit der Verzögerung für ein belastetes Gatter von 100 ps für einen internen NRZ- Betrieb bei 10 Gb/s erforderlich.
Zweitens müssen die Schaltungen ohne mehrere einstellbare Verzögerungsleitungen funktionieren. Mehr als eine veränderbare Verzögerungsleitungen ist nicht zugelassen (eine Verzögerungsleitung wird dazu gebraucht, den externen Takt am Anfang mit den Daten zu synchronisieren). Drittens muß der DEMUX die Möglichkeit zur Daten-Rahmenanpassung enthalten, d. h. zur Datenverschiebung in Zeit und Raum, soweit nötig, um die Daten mit dem geeigneten Ausgangskanal und der jeweiligen Zeitlage in Einklang zu bringen. Viertens muß der DEMUX alle Ausgangskanaldaten simultan an den Ausgängen bereithalten. Diese Forderung bedeutet, daß der DEMUX die Ausgangsdaten nicht versetzen darf.
Die obigen Anforderungen führen zu maximalem Nutzen in der Anwendung von Kommunikationssystemen, bei denen die höchstmögliche Betriebsgeschwindigkeit an erster Stelle steht und dennoch aus Kosten- und Zuverlässigkeitsgründen häufige manuelle Einstellungen durch den Benutzer zu vermeiden sind.
Die erste Forderung nach maximaler Betriebsgeschwindigkeit wird erfüllt, indem man keine ungetaktete Logik zur Ausführung der erforderlichen Logikfunktionen einsetzt, sondern "Zweiphasen"-Architekturen und Zwischenspeicher-Anordnungen mit ECL (emitterge-koppelter Logik), die einen "Daten-Zwischenspeicher", sowie einen "Mux- Zwischenspeicher" einschließen.
Der vorliegende Entwurf vermeidet ungetaktete Logik durch Synchronisation aller im DEMUX vorkommenden Schaltungen mit einem Systemtakt, d. h. es findet sich keine störende ungetaktete Logik zwischen aufeinanderfolgenden getakteten Logikstufen.
Zur annähernden Verdopplung der Betriebsgeschwindigkeit gegenüber konventionellen Anordnungen wird die Methode der sog. "Zweiphasen"-Schaltung benutzt. Die symbolische Darstellung eines üblichen Zwischenspeichers mit ECL (emittergekoppelter Logik), wie in Fig. 1 gezeigt, läßt zwei Betriebsarten zu: > Aufnehmen< und > Zwischenspeichern< . In der Betriebsart > Aufnehmen< (Takt = 1) funktioniert der Zwischenspeicher als einfacher Differential-verstärker, der die Daten vom Eingang D zum Ausgang Q leitet. In dieser Betriebsart reagiert der Zwischenspeicher auf den Eingangs-datenwert (1 oder 0). In der Betriebsart > Zwischenspeichern< (Takt = 0) stabilisiert sich der Ausgang Q auf einem bestimmten Logik-Niveau, während der Zwischenspeicher intern vom Dateneingang getrennt wird. Die jeweilige Betriebsart wird durch die Taktphase vorgegeben (1 oder 0 zur jeweiligen Zeit), das jeweilige Logik-Niveau, auf das sich der Ausgang stabilisiert, durch das Eingangs-daten-Niveau während des Taktübergangs zwischen den Betriebsarten > Aufnehmen< (C = 1) und > Zwischenspeichern< (C = 0).
In der konventionellen Anordnung wird also für eine Hälfte des Taktzyklus (d. h. C = 0) der Dateneingang ignoriert. Die Zwei-phasen-Architektur nutzt diese ansonsten verschwendete Zeit, indem sie zwei oder mehr Zwischenspeicher parallel einsetzt, damit, während ein Zwischenspeicher gerade Daten aufnimmt, ein anderer, parallelgeschalteter, Daten zwischenspeichert. So werden zu jeder Zeit über die eine oder andere Schaltung Daten verarbeitet, und keine Zeit geht verloren. Der Datendurchsatz wird tatsächlich verdoppelt. Die Verwendung der Zweiphasen-Schaltung zeichnet sich unter anderem dadurch aus, daß die Taktfrequenz gleich der halben Datendurchsatzgeschwindigkeit ist.
Der ECL-Zwischenspeicher mitsamt seinen Variationen, die hier als MUX-Zwischenspeicher (M-Zwischenspeicher) und Daten- Zwischenspeicher (D-Zwischenspeicher) bezeichnet werden, sind die Grundbausteine der dargelegten DEMUX-Architekur. Der in Fig. 2 gezeigte D-Zwischenspeicher ist identisch mit dem Standard-ECL-Zwischenspeicher. Der in Fig. 3 gezeigte M- Zwischenspeicher besteht aus einem ECL-Zwischenspeicher mit einer zusätzlichen Ebene serieller Gatter-Übertragung. Mit dieser zusätzlichen seriellen Gatter-Übertragung (QS1, QS2) arbeitet der M-Zwischen-speicher (Fig. 3) als getakteter 2 : 1- Multiplexer mit Datenauswahl, gesteuert von den "Auswahl"- Eingängen (S, S). Die Funktionsweise der D- und M- Zwischenspeicher wird in einem späteren Abschnitt mehr im Einzelnen beschrieben. Die D- und M-Zwischenspeicher-Anordnungen führen nur zu einer einzigen Gatterverzögerung (Td) zwischen dem logischen Ein- und Ausgang.
Man beachte, daß andere Logikanordnungen, die in Silizium-Technik (bipolar oder mit FETs) ausgeführt sind (z. B. "CML", Logik Neuerer Art), wie auch Nicht-Silizium-Techniken (z. B. GaAs mit FETs und bipolar) ähnliche Einzelgatter- Verzögerungs-charakteristiken aufweisen können und für die hier vorgestellten Architekturen gut geeignet sind. Solche verschiedenartigen Logik-Anordnungen und -Techniken weisen für die Zeitverzögerung des belasteten Gatters andere Werte auf, und die hier beschriebenen ECL-Konfigurationen stellen nur beispielhafte Ausführungen dar.
Schaltungsanordnungen mit Vielfach-Gatter-Verzögerungs- Logik profitieren ebenso von den hier vorgestellten Architekturen, wenn auch solche Logik im Vergleich mit Einzelgatter-Verzögerungs- Logik nicht die besten Ergebnisse liefert.
Was die zweite Forderung betrifft, so entstand beim Stand der Technik die Notwendigkeit für mehrere einstellbare Verzögerungsleitungen in einer DEMUX-Schaltung aus der konventionellen Planungspraxis, für verschiedene Teile der Schaltung verschiedene Taktfrequenzen zu verwenden. Dies erfordert Verzögerungsleitungen zur Synchronisation dieser Takte. Der Einsatz verschiedener Taktfrequenzen wird dadurch verständlich, daß sich Ein- und Ausgangs-Datenraten in einer DEMUX-Schaltung unterscheiden.
Die vorliegende Erfindung synchronisiert alle Teile der DEMUX-Schaltung durch Verwendung derselben Systemtaktfrequenz, die gleich der Ausgangsdatenrate gewählt wird. Durch den Einsatz einer einzigen Taktfrequenz für die gesamte Schaltung sind alle Elemente der Schaltung inhärent synchronisiert, und jede Notwendigkeit zusätzlicher einstellbarer Verzögerungen entfällt.
Die Daten innerhalb des DEMUX müssen versetzt werden, um gewisse benötigte Schaltungsfunktionen bereitzustellen. Dies wird durch die Einführung vielfacher Phasen des Systemtaktes erreicht. Die Zahl der Phasen ist gleich der Ordnung (d. h. Kanalzahl) des DEMUX (z. B. hat ein 1:4-DEMUX vier Taktphasen). Zwei nutzbare Phasen gibt es in einer Zweiphasen-schaltung automatisch: den Takt und sein Inverses. In einer differentiellen Logikanordnung wie ECL ist der inverse Ausgang immer verfügbar, und beide Taktphasen sind vollsynchron und unverzögert.
Die Phasendifferenz beträgt 360/M Grad, wenn M die Ordnung des DEMUX bedeutet. Demnach ist in einem 1 : 4-DEMUX M gleich 4, und die vier Taktphasen haben einen Unterschied von 90 Grad. Bei M > 2 werden zusätzliche Phasen erzeugt durch konventionelle synchrone Teilerschaltungen (Master/Slave- Flipflops).
Intern wird der DEMUX mit einer Frequenz getaktet, die gleich der Ausgangsdatenrate ist. M verschiedene Takt-phasen werden verwendet, und die Phasen der verbundenen Zwischenspeicher werden so angepaßt, daß sich der nachfolgende Zwischenspeicher immer wenigstens um eine Gatterverzögerung länger in der Betriebsart > Aufnehmen< befindet als der vorhergehende Zwischen-speicher. Anders ausgedrückt, müssen nachfolgende Zwischenspeicher gegenüber vorhergehenden in der Phase um einen Betrag verzögert getaktet werden, der zeitlich wenigstens einer Gatterverzögerung entspricht. Jedoch darf diese Phasenverzögerung der Wert von 180 Grad nicht um mehr als eine Gatterverzögerung übersteigen, da es sich sonst eher um einen Phasenvorsprung denn um eine Verzögerung handelte.
Die dritte Forderung - Daten-Rahmenanpassung - wird im DEMUX auch durch eine Phasenverschiebung des Taktsignals verwirklicht. Statt zu versuchen, die Daten physisch von einem Ausgangskanal zum anderen zu schieben, braucht man nur die Phasenbeziehung von Takt und Daten zu ändern. Bei einem DEMUX M-ter Ordnung mit M Takt-phasen werden durch eine schrittweise Erhöhung der Taktphase in Stufen von 360/M Grad für jeden Zwischenspeicher in der Schaltung die Datenkanalausgänge an benachbarte Ausgangsports gelegt. Einige Daten werden im Verlauf der Neuzuordnung geopfert, aber eine derartige Datenrotation ist selten nötig, normalerweise nur während Zeiten des Systemanlaufs, und ist akzeptabel. Man beachte, daß eine Kombination von physischer Datenkanal-Neuzuordnung (6C1-6C4 von Fig. 6) und Phasenverschiebung (6C1-6L2 von Fig. 6) in einer Verkörperung mit M-Zwischenspeichern realisiert werden kann.
Schließlich wird die vierte Forderung erfüllt durch den je nach Bedarf vorzunehmenden Einbau weiterer Zwischenspeicher zur Zeitverzögerung in den Datenweg, so daß zur rechten Zeit Daten am Eingang (an den Eingängen) aufgenommen und zur rechten Zeit Daten an den Ausgang (die Ausgänge) geleitet werden, wobei die Gleich-zeitigkeit der Ausgabe, wie erforderlich, gewahrt bleibt.

Detaillierte Beschreibung

Mit Bezug auf Fig. 2 wird die Funktionsweise eines Daten-Zwischenspeichers (D-Zwischenspeichers) beschrieben. Der D-Zwischenspeicher ist eine vollständig differentielle ECL- Schaltung mit komplementären Takt- (C und ), Daten- Eingängen (D und D) und gepufferten Ausgängen (Q und ).
Die Schaltung aus R1, Q5 und R5 stellt eine Emitterfolger-Koppelschaltung zwischen dem Kollektorknoten der Transistoren Q1, Q2 und der Basis von Transistor Q3 dar, wenn VTT und VCC als Vorspannung angelegt werden. Ahnlich bilden R2, Q6 und R6 mit VTT und VCC als Vorspannung eine Emitterfolger- Koppelschaltung zwischen dem Kollektorknoten der Transistoren Q4, Q3 und der Basis des Transistors Q2. R1 und R2 sind die verstärkungsbestimmenden Widerstände und R5 wie R6 wirken als Herunterzieh-Widerstände, die die Emitterfolger-Puffer Q5 und Q6 vorspannen. VTT ist eine optionale Versorgungsspannung, die den gesamten Energieverbrauch mindern soll, wobei VEE < VTT < VCC. Der Transistor Q9 und der Widerstand R9 bilden mit den Vorspannungen VCS und VEE eine Vorspannungs-Stromquelle für den Zwischenspeicher.
Wenn der Takt hochliegt (C = 1, = 0), ist der Transistor Q7 eingeschaltet und schaltet so das Differentialpaar Q1 und Q4 ein. Das ist die "Aufnahme"-Phase; die Ausgänge Q und nehmen jeweils die Werte der Eingänge D und an. Wenn der Takteingang nach tief schaltet (C = 0, = 1), schaltet Q7 ab und Q8 schaltet ein; daher werden Q1, Q4 abgeschaltet und das Differentialpaar Q2, Q3 einge-schaltet, worauf die Ausgänge Q und zwischengespeichert und von späteren Änderungen in den Dateneingängen getrennt werden. Die Ausgänge Q und sind nur während dieser "Zwischenspeicher"-Phase des Taktes stabil.
Mit Bezug auf Fig. 3 wird die Funktionsweise eines M- Zwischenspeichers beschrieben. Der M-Zwischenspeicher ist eine vollständig differentielle ECL-Schaltung mit komplementären Takt- (C und ), Signalauswahl- (S und ), Daten-Eingängen (D1, D2 und , ) und gepufferten Ausgängen (Q und ).
Die Schaltung aus R1, Q5 und R5 und aus R2, Q6 und R6 arbeitet genauso wie zuvor beschrieben. Die Widerstände R1 und R2 sind die verstärkungsbestimmenden Widerstände und R5 wie R6 wirken als Herunterzieh-Widerstände, die Vorspannungen an die Emitterfolger-Puffer Q5 und Q6 anlegen. VTT ist eine optionale Versorgungsspannung, die den gesamten Energieverbrauch mindern soll, wobei VEE < VTT < VCC. Der Transistor Q9 und der Widerstand R9 bilden mit den Vorspannungen VCS und VEE eine Vorspannungs-Stromquelle für den Zwischenspeicher.
Im Betrieb erfüllt der Auswahl-Eingang (S und ) eine Datenauswahl-(MUX-)Funktion, indem er mit den Transistoren QS1 und QS2 bei S = 1, = 0 die Eingänge D1, D1 oder bei S = 0, = 1 die Eingänge D2, auswählt. Liegt das Auswahlsignal hoch (5 = 1, = 0) und auch der Takt (C = 1, = 0), sind die Transistoren Q7, QS1 eingeschaltet und schalten so das Differentialpaar Q1A und Q4A ein. Das ist eine D1-"Aufnahme"- Phase; die Ausgänge Q und nehmen jeweils die Werte der Eingänge D1 und an. Wenn der Takteingang nach tief schaltet (C = 0, = 1), werden die Transistoren Q1A und Q4A abgeschaltet und das Differentialpaar Q2, Q3 eingeschaltet, worauf die Ausgänge Q und zwischengespeichert und von späteren Änderungen in den Dateneingängen getrennt werden. Die Ausgänge Q und sind nur während dieser "Zwischenspeicher"-Phase des Taktes stabil.
Wenn das Auswahlsignal tiefliegt (S = 0, = 1) und der Takt hochliegt (C = 1, = 0), sind die Transistoren Q7, QS2 eingeschaltet und schalten so das Differentialpaar Q1B und Q4B ein. Das ist die D2-Aufnahme-Phase, wobei die Ausgänge Q und jeweils die Werte der Eingänge D2 und annehmen. Wenn der Takt nach tief schaltet (C = 0, = 1), werden die Transistoren Q1B und Q4B abgeschaltet und das Differentialpaar Q2, Q3 eingeschaltet, worauf die Ausgänge Q und zwischengespeichert werden.
Mit Bezug auf Fig. 4 und auf Nr. 500 von Fig. 5 wird die Funktionsweise eines 1 : 2-DEMUX beschrieben.
Der Puffer 401 empfängt ein von anderen Bauteilen erhaltenes Eingangsdatensignal einer einzigen Polarität (DATA IN) und wandelt es unter Benutzung des Schwellen-Signals DR in ein differentielles Eingangsdatensignal 411 um. Offensichtlich kann der Puffer 401, falls nötig, andere Signalbearbeitungsfunktionen (wie Filterung, Niveauverschiebung, . . . usw.) auf das Eingangssignal anwenden. Der Puffer 402 wandelt ein Taktsignal einer einzigen Polarität in ein differentielles Systemtaktsignal 412 um. Die Puffer 403 und 404 puffern die Ausgänge des 1 : 2-DEMUX jeweils in Kanal A und Kanal B. Die Puffer 403 und 404 können auch andere Signalbearbeitung durch-führen, um den DEMUX zum Anschluß externer Geräte zu befähigen. Wie in einem späteren Abschnitt beschrieben wird, übernehmen die SR-Auswahl-Leitung und die Verzögerungs-/Verschiebungs-Leitung D/S für den 1 : 2-DEMUX die Datenanpassung. Die Zwischenspeicher 4A1, 4A2 und 4B1 sind D- Zwischenspeicher, während 4C1 und 4C2 M-Zwischenspeicher darstellen. Die Zwischenspeicher 4A1 und 4A2 sind mit entgegengesetzten Phasen des Systemtaktes 412 getaktet. Daher nimmt, wie in der Zeitlage 501 von Nummer 510 in Fig. 5 zu sehen, der Zwischenspeicher 4A1 das Eingangsdaten-Bit 1A während einer Phase des Systemtaktsignals auf und speichert in der Phase 502 die Eingangsdaten zwischen. Unterdessen nimmt der Zwischenspeicher 4A2 die Eingangsdaten A2 in der zweiten Phase des Systemtaktsignals 502 auf und speichert in der Phase 503 die Eingangsdaten zwischen. Auf diese Weise nehmen die Zwischenspeicher 4A1 und 4A2 dauernd alternierende Bits der seriellen Eingangsdaten 510 auf.
Der Zwischenspeicher 4B1 verzögert die Daten von Kanal 1 um eine Bitdauer, so daß die Daten von Kanal 1 und Kanal 2 jeweils zur selben Zeit an den Zwischenspeichern 4C1 und 4C2 ankommen. Das geschieht in der Zeitlage 502, während der Zwischenspeicher 4B1 vom Zwischenspeicher 4A1 die Daten 1A in derselben Taktphase aufnimmt, zu der der Zwischenspeicher 4A2 die Daten 2A aufnimmt, wodurch die Daten von Kanal 1 um eine Bitdauer verzögert werden. Werden die Auswahleingänge der Zwischenspeicher 4C1 und 4C2 über die Leitungen D/S und SR extern hochgelegt (S = 1, = 0), so werden die D1-Eingänge aktiviert, und normale serielle Datenübertragung findet statt. Wie für die Zeit 503 gezeigt, laufen daher die Ausgänge IA und 2A der Zwischenspeicher 4C1 und 4C2 gleich mit den Ausgängen von Kanal 1 und Kanal 2.
Weiterhin nimmt der Zwischenspeicher 4A1 während der Zeitlage 503 das Eingangsdaten-Bit 1B auf. In der Zeitlage 504 nimmt der Zwischenspeicher 4A2 das Eingangsdaten-Bit 2B auf, während der Zwischenspeicher 4B1 das Bit 1B vom Zwischenspeicher 4A1 aufnimmt. In der Zeitlage 505 nehmen die Zwischenspeicher 4C1 und 4C2 jeweils die Ausgangs-Bits 1B und 2B auf und der Zwischens-peicher 4A1 das Bit 1C. Dieser Vorgang läuft so weiter, wobei die ungeraden Bits des Eingangsdatenstroms 510 zum Ausgangssignal von Kanal 1 werden und die geraden zum Ausgangssignal von Kanal 2. Man beachte auch, daß die Systemtaktrate gleich der Ausgangsdatenrate (d. h. Eingangsdatenrate geteilt durch M) ist.
Im obigen Beispiel haben wir angenommen, daß die Daten des Kanals 1 und 2 richtig aus den Eingangsdaten demultiplexiert wurden. Im obigen Beispiel ergibt sich eine Datenfehlausrichtung immer dann, wenn Kanal 1 gerade Bits ausgibt und Kanal 2 ungerade Bits. Kommt es zu einer Datenfehlausrichtung, erscheinen die Daten von Kanal 2 am Ausgang von 403, und die von Kanal 1 für das nachfolgende Wörter werden zu 404 gelenkt. Außerdem sind nicht nur die Datenkanäle vertauscht, sondern ganze Worte werden falsch getrennt, so daß die ausgegebene Reihe statt (1a, 2a), (1b, 2b), (1c, 2c), usw. (in einer Darstellung aufeinanderfolgender Bits a, b, c, die gleichzeitig an die Kanäle 1 und 2 usw. ausgegeben werden), nun (2a, 1b), (2b, 1c), usw. lautet. Diese Reihe falsch angeordneter Daten wird in Ordnung gebracht, indem man an die Auswahleingänge (S, der Zwischen-speicher 4C1 und 4C2 eine logische Null (S = 0, = 1) anlegt. Das aktiviert die die D2-Eingänge (D2, ) von 4C1 und 4C2, die die Datenkanäle über Kreuz verbinden, womit die Ausgaben umgekehrt und neu synchronisiert werden. Das Ergebnis ist, daß die Verbindungen von Kanal 1 und Kanal 2 umgekehrt werden, damit sie dieselben Bits ihrer jeweiligen Worte richtig und zur gleichen Zeit ausgeben. Man betrachte Nummer 520 von Fig. 5 für die graphische Darstellung der zeitlichen Schaltungssteuerung in dieser Situation.
Mit Bezug auf Fig. 6 und 7 wird die Funktionsweise eines 1 : 4-DEMUX beschrieben. Die Modulbauweise des vorliegenden Entwurfs nutzend, wird ein 1 : 4-DEMUX im Grunde aus zwei 1 : 2- DEMUX-Einheiten in Verbindung mit einem zusätzlichen Vielphasen- Auswahltakt aufgebaut. Wo immer es möglich war, hat Schaltungsoptimierung zu einer Eliminierung überflüssiger Zwischenspeicher geführt und damit die Zahl der Schaltungen minimiert.
Bevor wir uns mit der detaillierten Beschreibung der Schaltung befassen, halten wir fest, daß die Zwischenspeicher 6A1, 6B1, 6C1, 6A3 und 6C3 einen 1 : 2-Demultiplexer, im Aufbau ähnlich dem in Fig. 4, bilden. Ebenso bilden die Zwischenspeicher 6A2, 6B2, 6C2, 6A4 und 6C4 einen anderen derartigen Demultiplexer. Bei den 1 : 2-Demultiplexern sind durch den überlappenden internen Zeit-takt L1, L2 Synchronisation und Datenaufnahme ineinander verwoben.
Der Puffer 601 wandelt ein Eingangsdatensignal einer einzigen Polarität (DATA IN) mit Hilfe des Schwellen-Signals DR in ein differentielles Eingangsdatensignal 611 um. In ähnlicher Weise wandelt der Puffer 602 ein Taktsignal einer einzigen Polarität mit Hilfe des Schwellen-Signals DR in ein differentielles Taktsignal 612 um. Der Puffer 602 kann andere Signalbearbeitungsfunktionen ausführen, die für den Anschluß externer Geräte an den 1 : 4-DEMUX nötig sind. Die Puffer 603 und 604 puffern jeweils die Ausgaben verschiedener Phasen des internen Systemtaktes 613 und 614. Die Puffer 605-608 geben die differentiellen Signale jeweils für die Kanäle 1-4 aus. Die Puffer 605-608 können auch andere Signal-bearbeitung ausführen, um den Anschluß externer Geräte an den 1 : 4-DEMUX zu ermöglichen.
Die Zwischenspeicher 6A1-6A4, 6B1, 6B2, 6D1-6D4, 6M1 und 6M2 sind D-Zwischenspeicher. Die Zwischenspeicher 6C1-6C4, 6L1 und 6L2 sind M-Zwischenspeicher.
Die Einbit- (S1, ) bzw. Zweibit- (S2, ) Schiebesignale bewirken im Datensignal eine Verzögerung um jeweils ein bzw. zwei Bit. Diese Signale veranlassen die M-Zwischenspeicher 6C1, 6C2, 6C3, 6C4, 6L1 und 6L2, entweder D1, oder D2, als Eingänge zu wählen. Diese Signale ermöglichen die Datenwiederanpassung bei dem 1 : 4-DEMUX und werden in einem späteren Abschnitt beschrieben.
Die Eingangstaktfrequenz (Takt) wird anfänglich halbiert, um bei halber Eingangsfrequenz den Vierphasen- Systemtakt L1, L2, , zu erzeugen, wobei jede Phase um 90 Grad gegen die andere verschoben ist. Diese von 6M1 und 6M2 kommenden Systemtaktsignale werden jeweils an die Dateneingänge D1 und D2 der Zwischenspeicher 6L1 und 6L2 geleitet. Man beachte, daß die Verbindungen von L1 und L2 zu D2 gegenüber denen zu D1 invertiert sind. Liegen daher die Auswahleingänge von 6L1 und 6L2 beispielsweise hoch (d. h. S = 1, = 0), nehmen 6L1 und 6L2 jeweils L1 und L2 als Daten auf, wenn die Auswahleingänge jedoch tiefliegen (d. h. S = 0, = 1), nehmen 6L1 und 6L2 jeweils und als Daten auf. Wie in einem späteren Abschnitt zu besprechen ist, wird diese Möglichkeit zur Daten-anpassung genutzt.
Die Folgeeinrichtung für Kanal 1 besteht aus den Zwischen-speichern 6A1, 6B1, 6D1 und dem Kanalschieber 6C1. Die Folgeein-richtung für Kanal 2 besteht aus den Zwischenspeichern 6A2, 6B2, 6D2 und dem Kanalschieber 6C2. Die Folgeeinrichtung für Kanal 3 besteht aus den Zwischenspeichern 6A3, 6B3, 6D3 und dem Kanal-schieber 6C3. Die Folgeeinrichtung für Kanal 4 besteht aus den Zwischenspeichern 6A4, 6B4, 6D4 und dem Kanalschieber 6C4.
Die datenverarbeitenden Zwischenspeicher in dem DEMUX sind mit L1, , L2 oder getaktet. So wird für die gesamte Schaltung ein überlappender Vierfachphasen-Takt verwendet. Die Taktfolge lautet: L1 → L2 → → (siehe Fig. 7). Nach Fig. 7 werden wegen der Zwischenspeicher 6M1 und 6M2 innewohnenden Verzögerung (Td) die Signale L1, L1, L2, L2 gegenüber dem externen Taktsignal verzögert. Diese Verzögerung spielt für die interne Funktion der Schaltung jedoch keine Rolle. Weiterhin sind alle Signale L1, , L2, durch Anstiegszeiten Tr sowie durch Abfallzeiten Tf gekennzeichnet, die zur Veranschaulichung als gleich angenommen werden. Um eine richtige Datenaufnahme sicherzustellen, wendet die Verkörperung die Taktfolgen mit Sorgfalt an, wenn in Reihe geschaltete Zwischenspeicher nicht mit Takten von 180 Grad Phasendifferenz getaktet werden. Zum Beispiel darf ein mit getakteter Zwischen-speicher nicht direkt auf einen mit getakteten folgen.
Die Funktion der Schaltung in Fig. 6 wird beschrieben wie folgt und bezieht sich auch auf Fig. 7.
Der Zwischenspeicher 6A1 wird mit L1 getaktet, der Zwischenspeicher 6A2 mit L2, der Zwischenspeicher 6A3 mit L1 und der Zwischenspeicher 6A4 mit . Auf diese Weise werden aus dem Eingangsdatenstrom nacheinander Daten aufgenommen und in jedem Eingangsregister zwischengespeichert. Gemäß Fig. 7 beachte man, daß für jeden Zwischenspeicher die Breite eines Datenaufnahme- Pulses (d. h. L1) eine volle Taktdauer oder zwei Datenbits ausmacht. Das bedeutet, daß jeder Zwischenspeicher 6A1-6A4 sequentiell zwei Datenbits aufnimmt, aber nur das zweite Bit zwischenspeichert.
Die Zwischenspeicher 6B1 und 6B2 werden auch mit L1 getaktet. Die Zwischenspeicher 6C1-6C4 werden mit getaktet. Die Zwischenspeicher 6D1-6D4 werden entweder mit L1 oder mit L2 getaktet. Fig. 6 zeigt die Zwischenspeicher 6D1-6D4 getaktet mit L2, was dazu dient, die Belastung der Systemtaktleitung mit L1 und L2 auszugleichen.
Das Folgende ist eine stufenweise Aufführung der logischen Schaltungsfolge von Fig. 6 und hat Bezug zu Fig. 7. Fig. 7 zeigt anschaulich, wie das erste Bit der Kanäle 1-4, d. h. 1A-4A die verschiedenen Stufen durchläuft:
Zeitintervall 701: Zu Beginn sollen L1 und L2 hochliegen.
6A1 nimmt das neue Bit (1A) von Kanal 1 auf.
6A1 nimmt auch das Bit (1A) von Kanal 1 auf.
Zeitintervall 702: L1 schaltet nach tief, L2 bleibt hoch.
6A1 speichert das Bit (IA) von Kanal 1 zwischen.
6A2 nimmt das Bit (2A) von Kanal 2 auf.
6A3 nimmt das Bit (2A) von Kanal 2 auf.
6B1 übernimmt von 6A1 das Bit (1A) von Kanal 1.
6B2 nimmt von 6A2, das sich selbst noch in der Datenaufnahme-Phase befindet, das Bit (2A) auf.
Die Ausgabe von 6B2 ist ungewiß.
Zeitintervall 703: L1 bleibt tief, L2 schaltet nach tief.
6A1 behält das Bit (1A) von Kanal 1.
6A2 speichert das Bit (2A) von Kanal 2 zwischen.
6A3 nimmt das Bit (3A) von Kanal 3 auf.
6A4 nimmt das Bit (3A) von Kanal 3 auf.
6B1 nimmt weiterhin 6A1 auf.
6B2 nimmt das Bit (2A) von Kanal 2 auf.
Zeitintervall 704: L1 schaltet nach hoch, L2 bleibt tief.
6A2 behält das Bit (2A) von Kanal 2.
6A3 speichert das Bit (3A) von Kanal 3 zwischen.
6A4 nimmt das Bit (4A) von Kanal 4 auf.
6B1 speichert das Bit (1A) von Kanal 1 zwischen.
6B2 speichert das Bit (2A) von Kanal 2 zwischen.
6C1 nimmt das Bit (1A) von Kanal 1 auf.
6C2 nimmt das Bit (2A) von Kanal 2 auf.
6C3 nimmt das Bit (3A) von Kanal 3 auf.
6C4 nimmt von 6A4 auf, das sich selbst noch in der Datenaufnahme-Phase befindet. Die Ausgabe von 6C4 ist daher ungewiß.
Zeitintervall 705: L1 bleibt hoch, L2 schaltet nach hoch.
6A3 behält das Bit (3A) von Kanal 3.
6A4 speichert das Bit (4A) von Kanal 4 zwischen.
6B1 behält das Bit (1A) von Kanal 1.
6B2 behält das Bit (2A) von Kanal 2.
6C1-6C4 nehmen die Bits (1A, 2A, 3A, 4A) jeweils von Kanal 1 bis Kanal 4 auf.
Man beachte, daß die Zwischenspeicher 6A1 und 6A2 das neue Bit (1B) von Kanal 1 so aufnehmen, wie es für das Zeitintervall 701 beschrieben wurde.
Zeitintervall 706: L1 schaltet nach tief, L2 bleibt hoch.
6C1-6C4 speichern jeweils gleichzeitig die Bits von Kanal 1 bis Kanal 4.
Man beachte, daß die Zwischenspeicher 6A1, 6A2, 6B1 und 6B2 funktionieren wie für das Zeitintervall 702 zuvor gezeigt und beschrieben, außer daß die Bits 1B und 2B jeweils für die Kanäle 1 und 2 geeignet aufgenommen oder zwischengespeichert werden.
Die Folge ist durchlaufen, wenn wieder L1 nach hoch oder L2 nach tief schaltet, je nachdem, wie 6D1-6D4 getaktet sind und die demultiplexierten Daten an die Ausgänge gelangen. Diese letzte Reihe von Zwischenspeichern ist erforderlich, weil 6C4 kurzzeitig einen falschen Zustand einnimmt, wie oben beim Zeitintervall 704 erwähnt. Es speichert jedoch immer den richtigen Zustand zwischen, weshalb die Zwischenspeicher 6D1-6D4 dieses Problem beseitigen.
Mit Bezug auf Fig. 6 wird die Datenanpassung diskutiert. Die Daten-Rahmenanpassung wird mittels eines Rahmenbildungssignals von 2 Bit durchgeführt. Bezogen auf den Takt können Daten entweder um ein Bit vorgerückt oder um drei Bit verzögert werden, indem man extern die Auswahleingänge für 6C1-6C4 tiefsetzt (S1 = 0, S1 = 1). Dies ändert die Verbindungen und 6C1 liest dann 6B2, 6C2 liest 3A3, 6C3 liest 6A4 und 6C4 liest die Eingangsdaten direkt.
Falls es nötig ist, die Daten bezogen auf den Takt um zwei Bit vor- oder zurückzusetzen, werden die Auswahleingänge von 6L1 und 6L2 tiefgesetzt (S2 = 0, S2 = 1). Dies verursacht eine Umkehr der Taktsignale L1, L2 und bewirkt eine Verschiebung um zwei Bit.
Schließlich werden, falls die Daten bezogen auf den Takt um drei Bit vorgerückt oder um ein Bit verzögert werden müssen, beide Rahmenbildungsleitungen (die Auswahleingänge für 6C1-6C4 und 6L1-6L2) tiefgesetzt (S1 = S2 = 0, S1 = S2 = 1).
Während in Fig. 6 und 7 ein 1 : 2N-DEMUX beschrieben wurde, bei dem N gleich 2 ist, können offensichtlich die vorgestellten Techniken zum Aufbau eines DEMUX mit N größer als 2 dienen. Allgemeiner ausgedrückt, kann der DEMUX als 1:M-DEMUX wirken, bei dem M eine beliebige ganze Zahl darstellt. Eine solche Anordnung erfordert einen Systemtakt mit M Phasen, der bei einer Frequenz von 1/M der Eingangsdatenrate arbeitet, und M Folgeeinrichtungen zur Auftrennung des Eingangssignals in M Kanäle, wobei jede Folgeeinrichtung eine eigene Kombination der M Systemtaktphasen benutzt, um den gewünschten Datenkanal zu wählen.
Die oben beschriebenen Zwischenspeicher und Puffer können in jeder bekannten integrierten bipolaren oder FET- Schaltungstech-nik oder auch in höher entwickelten Techniken auf Galliumarsenid-(GaAs)-FET-, bipolarer Basis oder superselbstanpassender bipolarer Silizium-Basis ausgeführt werden.
Was hier beschrieben wurde, veranschaulicht lediglich die vorliegende Erfindung. Fachleute sind in der Lage, andere Methoden und Schaltungen praktisch auszuführen.

Claims

1. 1:M-Demultiplexeranordnung, bei der M eine ganze Zahl gleich oder größer als 4 ist, zum Demultiplexieren eines multiplexierten Datensignals auf M Datenkanäle

gekennzeichnet durch

eine Einrichtung (6M1, 6M2, CLOCK) zur Erzeugung von M-phasigen Systemtaktsignalen mit einer Frequenz, die gleich der Eingangsdatensignalrate dividiert durch M ist und

M Folgeeinrichtungen (z. B. 6A1, 6B1, 6C1, 6D1; 6A2, 6B2, 6C2, 6D2) zur Decodierung des multiplexierten Datensignals auf M Datenkanäle, wobei jede der M Folgeeinrichtungen durch eine unterschiedliche Kombination der M-phasigen Systemtaktsignale getaktet wird, um einen Datenkanal aus dem multiplexierten Datensignal auszuwählen.

2. Anordnung nach Anspruch 1 mit Taktphasen-Schiebeeinrichtungen (z. B. 6L1; 6L2), die mit der Erzeugungseinrichtung verbunden sind, um die Phase jedes der M-phasigen Taktsignale, die an die Folgeeinrichtungen ausgegeben werden, um eine feste Zahl von Taktphasen unter Ansprechen auf ein Steuersignal (S2, ) zu verschieben, das von der Phasenschiebeeinrichtung empfangen wird, wobei die Phasenschiebeeinrichtung den durch jede der Folgeeinrichtungen aus dem multiplexierten Datenstrom gewählten Datenkanal um die feste Zahl ändert.

3. Anordnung nach Anspruch 1 mit M Kanalschiebeeinrichtungen (6C1; 6C2), die je einer der Folgeeinrichtungen zugeordnet sind, um den durch jede der Folgeeinrichtungen gewählten Datenkanal unter Ansprechen auf ein Steuersignal (LS1, ) zu ändern.

4. Anordnung nach Anspruch 1, bei der die M Folgeeinrichtungen Ausgangskanaldaten gleichzeitig ausgeben.