CN1841489A - 显示驱动器及电子设备 - Google Patents

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Abstract

本发明提供了一种显示驱动器及电子设备，其能有效控制用于驱动子显示面板的子显示驱动器。显示驱动器(10)包括：高速串行接口电路(20)，通过使用差动信号的高速串行总线从主装置接收包，并输出包含在接收的包中的指令或数据；驱动电路(70)，根据高速串行接口电路(20)输出的指令或数据驱动主显示面板；以及低速串行接口电路(90)，在从主装置接收的包中含有子显示驱动器用指令或数据时，通过低速串行总线向子显示驱动器输出该指令或数据。在包中插入伪数据，从而调整传输速度之差。

Description

显示驱动器及电子设备
技术领域
本发明涉及一种显示驱动器及电子设备。
背景技术
近年来，作为以降低EMI(electro-magnetic interference：电磁干扰)噪声为目的的接口，LVDS(Low Voltage Differential Signaling，低电压差动信号传输)等高速串行传输的接口备受瞩目。在该高速串行传输中，发送电路通过差动信号发送串行化的数据，接收电路将差动信号进行差动放大，从而实现数据传输。
普通便携式电话包括：第一设备区，设置有用于输入电话号码或字符的按钮；第二设备区，设置有主LCD(Liquid Crystal Display：液晶显示)、子LCD或照相机；以及铰链等连接区，用于连接第一设备区、第二设备区。因此，如果通过使用差动信号的串行传输，传输设置于第一设备区的第一基板和设置于第二设备区的第二基板之间的数据，则能减少通过连接区的配线数，并且效果好。
但是，在便携式电话的第二设备区往往不仅设置主LCD，而且还设置子LCD。并且，为了减少便携式电话的设备数量，还希望能通过驱动主LCD的显示驱动器来控制子LCD。
可是，通过高速串行总线从设置在第一设备区的主装置(MPU、基带引擎、显示控制器等)将数据高速地传输过来。而且，驱动子LCD的子显示驱动器的动作速度一般比主LCD用显示驱动器慢。所以，如果将通过高速串行总线从主装置传输来的数据不加处理地向子显示驱动器输出时，子显示驱动器可能无法接收该数据。
专利文献1：特开2001-222249号公报
发明内容
鉴于上述技术缺陷，本发明的目的在于提供一种显示驱动器及包括该显示驱动器的电子设备，该显示驱动器能高效地控制用于驱动子显示面板的子显示驱动器。
本发明涉及一种显示驱动器，包括：高速串行接口电路，通过使用差动信号的高速串行总线，从主装置接收包，并输出包含在接收的包中的指令或数据；驱动器电路，根据从该高速串行接口电路输出的指令或数据驱动主显示面板；以及低速串行接口电路，当从该主装置接收的包包含有子显示驱动器用指令或数据时，通过传输速度低于该高速串行总线的低速串行总线，向子显示驱动器输出该子显示驱动器用指令或数据。
根据本发明，通过高速串行总线接收包。并且，如果接收的包包括子显示驱动器用指令或数据时，该指令或数据通过低速串行总线被串行传输至子显示驱动器。由此，即使不在子显示驱动器设置例如高速串行接口电路，也能将通过高速串行总线从主装置传输来的指令或数据传输给子显示驱动器，从而有效地控制子显示驱动器。
而且，根据本发明也可以是：该高速串行接口电路接收在数据域中设定有该子显示驱动器用数据和传输速度调整用伪数据的包，该低速串行接口电路从设定于接收的包的数据域中的该子显示驱动器用数据和该伪数据中，输出该子显示驱动器用数据至该子显示驱动器。
如上所述，可以通过自动调整高速串行总线和低速串行总线的传输速度之差，以低速向低速串行总线输出子显示驱动器用数据。
而且，根据本发明，该高速串行接口电路也可以接收在数据域中设定有伪数据的包。在设该高速串行总线中的传输速度为VH、设低速串行总线中的传输速度为VL时，VL/VH越小、该伪数据字节数越大。
这样，可以在包的数据域中设定与高速串行总线和低速串行总线的传输速度之比相对应的最适合的字节数的伪数据。
而且，根据本发明，显示驱动器还可以包括提取电路，用于从设定在接收的包的数据域中的该子显示驱动器用数据和该伪数据中，提取该子显示驱动器用数据。
如上所述，可以将设定在包的数据域中的伪数据除外，只提取子显示驱动器用数据。
而且，根据本发明，该高速串行接口电路也可以接收将该子显示驱动器用指令设定在报头域中的包，该低速串行接口电路也可以向该子显示驱动器输出设定在接收的包的报头域中的该子显示驱动器用指令。
如上所述，也能有效地传输子显示驱动器用指令至子显示驱动器。
而且，根据本发明，该高速串行接口电路也可以从该主装置接收含有用于指定指令或数据的目的地的目的地信息的包；该低速串行接口电路在根据该目的地信息指定该子显示驱动器为目的地时，也可以将来自该高速串行接口电路的指令或数据作为该子显示驱动器用指令或数据输出至该子显示驱动器。
这样，可以自动地将包含在包中的数据或指令区分并传输给主显示驱动器用电路或子显示驱动器用低速串行接口电路。
而且，根据本发明，显示驱动器包括用于写入包含在接收的包中的指令的指令寄存器，当该指令寄存器中写有允许向该子显示驱动器输出指令或数据的指令时，该低速串行接口电路可以将来自该高速串行接口电路的指令或数据作为该子显示驱动器用指令或数据输出至该子显示驱动器。
而且，根据本发明，该高速串行接口电路可以输出主接口信号，该主接口信号包含作为并行数据信号的包含于接收的包中的指令或数据的信号，该驱动器电路可以包括：主接口电路，从该高速串行接口电路接收该主接口信号，并输出包含在该主接口信号中的该并行数据信号；以及输出转换电路，从该主接口电路接收该并行数据信号，并向该驱动器电路的内部电路或该低速串行接口电路的任一方输出该并行数据信号。
这样，可以有效利用驱动器电路包括的主接口电路，向低速串行接口电路传输子显示驱动器用指令或数据。
而且，根据本发明，该高速串行接口电路可以包括片选信号生成电路，该片选信号生成电路生成并输出与第一片选信号分开的第二片选信号；该输出转换电路也可以根据该第二片选信号，将来自该主接口电路的该并行数据信号转换输出至该驱动器电路的该内部电路和该低速串行接口电路的任一方。
这样，只生成新的第二片选信号，就可以向低速串行接口电路输出子显示驱动器用指令或数据。
而且，根据本发明，该高速串行接口电路也可以将包含在接收的包中的指令或数据信号作为并行数据信号输出至该驱动器电路；该低速串行接口电路也可以包括将该并行数据信号转换成串行数据信号的并行/串行转换电路。
这样，可以有效利用输出到驱动器电路的并行数据信号，向低速串行接口电路传输子显示驱动器用指令或数据。
而且，根据本发明，该高速串行接口电路可以从该主装置接收差动选通信号或差动时钟信号作为该差动信号，该低速串行接口电路可以根据将由该差动选通信号或差动时钟信号得到的时钟信号进行分频的时钟信号，向该子显示驱动器输出该子显示驱动器用指令或数据。
由此，可以防止在子显示面板上出现显示位置的偏移等问题。
而且，根据本发明，该低速串行接口电路可以将用于识别指令或数据的指令/数据识别信息与该子显示驱动器用指令或数据相结合，并输出至该子显示驱动器。
而且，根据本发明，该高速串行总线可以是使用低振幅的差动信号的串行总线，该低速串行总线可以是使用CMOS电压电平信号的串行总线。
而且，本发明涉及一种电子设备，其包括：记载于上述任一项的显示驱动器；主装置，通过该高速串行总线连接于该显示驱动器；主显示面板，由该显示驱动器驱动；以及子显示面板，通过该低速串行总线连接于该显示驱动器。
附图说明
图1是包括根据本实施例的显示驱动器的电子设备的构成例；
图2是根据本实施例的显示驱动器的构成例；
图3是包的格式例；
图4是根据本实施例的显示驱动器的详细构成例；
图5是用于说明本实施例动作的信号波形图；
图6是用于说明本实施例动作的信号波形图；
图7是用于说明本实施例动作的信号波形图；
图8是根据本实施例的变形例；
图9是收发器的构成例；
图10(A)、图10(B)是选通信号说明图；以及
图11是收发器的其它构成例。
具体实施方式
下面，对本发明的优选实施例进行详细说明。并且，以下说明的本实施例不是对权利保护范围所记载的本发明内容的不当限制，没有限定本实施例所说明的全部构成是作为本发明的解决手段所必需的。
1.电子设备
图1示出了包括本实施例的显示驱动器10的电子设备(电子光学设备)的一例。并且，电子设备也可以包括除图1示出的构成要素以外的构成要素(如照相机、操作部或电源电路等)。另外，本实施例的电子设备不限定于便携式电话，也可以是数码相机、PDA(Personal Digital Assistant：个人数字助理)、电子记事本、电子辞典或便携式信息终端等。
在图1中，主装置5可以是如MPU(Micro Processer Unit：微处理器)、基带引擎(基带处理器)或显示控制器(图像处理控制器)等。该主装置5(主处理器)控制显示驱动器10。或者也可以进行作为操作引擎或基带引擎的处理以及作为图形引擎的压缩、解压、尺寸调整等的处理。
主显示面板6、子显示面板8包括多条数据线(信号线)、多条扫描线、以及由数据线和扫描线规定的多个像素。并且，通过改变各像素区域中的电子光学元件(狭义上为液晶元件)的光学特性，实现显示动作。
主显示面板6是比子显示面板8的尺寸大的面板(显示像素数多的面板)。并且，主显示面板6可以由使用如薄膜晶体管(Thin FilmTransistor：TFT)或薄膜二极管(Thin Film Diode：TFD)等开关元件(双端子型非线性元件)的有源矩阵方式的面板构成。另一方面，子显示面板8可以由例如使用STN等的简单矩阵方式的面板构成。但也可以由使用TFT或TFD的有源矩阵方式的面板构成子显示面板8。或者，主显示面板6、子显示面板8也可以为除液晶面板以外的显示面板(例如有机EL(electro luminescence：电发光)面板)。
显示驱动器10驱动主显示面板10的数据线(源极线)或扫描线(栅极线)。并且，也可以只驱动数据线。另一方面，子显示驱动器7(子显示面板用驱动器)驱动子显示面板8的数据线(分段线)或扫描线(共用线)。并且，可以由一个芯片(半导体芯片)构成显示驱动器10和子显示驱动器7。
在图1中，主装置5和显示驱动器10由使用差动信号的高速串行总线连接。此高速串行总线为使用低振幅(例如500mV)的差动信号(差动数据信号、差动选通信号、差动时钟信号)的串行总线(LVDS)。而且，主装置5和显示驱动器10通过差动信号的串行总线进行包传输。具体地说，通过电流驱动或电压驱动来驱动串行总线的差动信号线进行包传输。作为该高速串行总线的接口，可以使用例如依照MDDI(Mobile Display Digital Interface：移动数字显示接口)标准等的接口。并且，高速串行总线的差动信号线可以是多信道结构。
另一方面，显示驱动器10和子显示驱动器7由传输速度低于高速串行总线的低速串行总线连接。该低速串行总线为使用例如CMOS电压电平(例如0～3V、0～5V)的信号的串行总线。并且，显示驱动器10利用该低速串行总线对子显示驱动器7输出串行数据(CMOS电压电平的数据信号)。
在图1中，主装置5安装在设置有便携式电话的电话号码按钮等的第一设备区上(第一电路基板)。另一方面，显示驱动器10、主显示面板6、子显示驱动器7、子显示面板8安装在便携式电话的第二设备区(第二电路基板)上。因此，如果通过高速串行总线在主装置5和显示驱动器10之间进行包传输，则与现有技术的电子设备相比，可以降低EMI噪声。另外，可以使在连接第一、第二设备区的铰链等连接区通过的信号线为串行信号线，从而实现设备安装的简化。
2.显示驱动器的构成
图2示出了根据本实施例的显示驱动器10的构成例。此显示驱动器10(主显示驱动器)包括高速串行接口电路20、驱动器电路70、以及低速串行接口电路90。
在此，高速串行接口电路20通过高速串行总线从主装置5接收包(数据)。并且，输出包含在已接收的包中的指令或数据。而且，“数据”包括“参数”。
具体地，主装置5通过电流驱动或电压驱动差动信号线而发送包(包流)。并且，从主装置5接收包的高速串行接口电路20例如从接收的包的报头域中提取指令，然后输出到驱动器电路70等中。而且，从接收包的数据域中提取数据(参数)，然后输出到驱动器电路70等。
驱动器电路70根据从高速串行接口电路20输出的指令或数据驱动主显示面板6。具体地，驱动器电路70根据通过高速串行接口电路20从主装置5接受的指令或参数(广义上为数据)设定主显示面板6的驱动条件(显示特性控制参数)等。例如，设定显示数据的格式形式(RGB 888、RGB 666、RGB 565、RGB 444)、显示行数、显示范围、显示数据的写入起始位置或驱动方法等。并且，驱动器电路70根据通过高速串行接口电路20从主装置5接收的显示数据(广义上为数据)，按照设定的驱动条件驱动主显示面板6的数据线等。
低速串行接口电路90在从主装置5接收的包中含有子显示驱动器用指令或数据时，通过低速串行总线向子显示驱动器7串行输出用于子显示驱动器的指令或数据。并且，也可以代替低速串行接口电路采用低速并行接口电路。
低速串行总线的传输速度低于高速串行总线。所以，低速串行接口电路90可通过低速串行总线，以比高速串行总线低的传输速度向子显示驱动器7输出子显示驱动器用指令或数据。
具体地，在从主装置5接收的包中包含主显示驱动器用指令或数据时，该指令或数据被输出到驱动器电路70。另一方面，当在包中包含子显示驱动器用指令或数据时，该指令或数据从高速串行接口电路20通过驱动器电路70(或从高速串行接口电路20直接地)输入到低速串行接口电路90。并且，低速串行接口电路90将输入的指令或数据作为串行数据信号输出至子显示驱动器7。此时，输出到低速串行总线的串行数据信号可以为例如CMOS电压电平的信号。
如上所述，在本实施例中，在高速串行接口电路20的基础上，还设置子显示驱动器用低速串行接口电路90。这样，即使不将高速串行接口电路内置于子显示驱动器7中，也能控制子显示驱动器7。所以，作为子显示驱动器7，可以使用现有技术常用的产品，从而实现设备的低成本化。
而且，在本实施例中，以高速串行总线连接主装置5和显示驱动器10，所以，可以减少主装置5和显示驱动器10之间的信号线的根数。以便携式电话为例，可以减少连接第一、第二设备区的连接区(铰链部分)的信号线根数，实现简化安装。
可是，如果在主装置5和子显示驱动器7之间也要进行高速串行传输，则需要重新设置连接主装置5和子显示驱动器7的差动信号线，从而失去减少信号线根数的价值。
在这一点上，根据本实施例，通过显示驱动器10对子显示驱动器7输出指令或数据。所以，不必用高速串行总线连接主装置5和子显示驱动器7，因此即使不再重新设置用于其的差动数据线也可以。所以，能发挥高速串行总线原有的优势。
并且，作为比较例的方法，可以考虑例如来自主装置的指令或数据只通过主显示驱动器传输至子显示驱动器的方法。根据此比较例的方法具有这样的优势：在主装置只输出一个片选信号时，也能向子显示驱动器传输指令或数据。
可是，在该比较例的方法中，只是使指令或数据在主显示驱动器中通过，所以，主装置与主显示驱动器之间的串行传输速度和主显示驱动器与子显示驱动器之间的串行传输速度一致。所以，在以高速串行总线连接主装置和主显示驱动器之间时，主显示驱动器与子显示驱动器之间也必须以高速串行总线连接。其结果，在子显示驱动器中也需要设置高速串行接口电路，不能使用现有技术常用的子显示驱动器，从而导致设备成本上升。
对此，根据本实施例，主装置5与主显示驱动器10之间以高速串行总线连接，而另一方面，显示驱动器10与子显示驱动器7之间以低速串行总线连接。因此，即使不在子显示驱动器中设置高速串行接口电路也可以，所以可以使用现有技术常用的子显示驱动器。从而与比较例的方法相比，具有降低设备成本的优点。
3.伪数据
子显示驱动器7用于驱动面板尺寸小的子显示面板8，所以，与主显示驱动器10相比，子显示驱动器7的动作速度一般为低速。所以，如果将通过高速串行总线从主装置5传输来的数据(显示数据)不加处理地传输至子显示驱动器7，则子显示驱动器7可能无法接收该数据。
此时，传输子显示驱动器用的数据时，也可以考虑降低高速串行总线的传输速度的方法。可是，如果急剧降低高速串行总线的传输速度，则到主装置5内置的PLL电路的时钟频率稳定需要很长时间。而且使时钟频率恢复也需要较长时间。所以，在PLL电路稳定之前的期间，必须等待通过高速串行总线传输数据，因而降低了数据传输效率。
所以，在本实施例中，采用在通过高速串行总线传输的包中插入传输速度调整用伪数据的方法。图3示出了通过高速串行总线传输的包的格式例。例如，在包的报头域设置ID(识别信息)、R/W(读出/写入)、ADD(地址)、CRC等域。另一方面，在包的数据域中，除参数P(数据)之外，还设定伪数据(00x)。
即，图2的高速串行接口电路20接收将子显示驱动器用数据(P)和传输速度调整用伪数据设定在数据域中的图3的包。并且，低速串行接口电路90将设定在数据域中的子显示驱动器用数据(P)和伪数据(00x)中的、子显示驱动器用数据(P)输出至子显示驱动器7。更具体地，显示驱动器10包括从接收的包的数据域中提取子显示驱动器用数据的提取电路。并且，由该提取电路提取的子显示驱动器用数据通过低速串行总线被输出至子显示驱动器7。
如果设定上述伪数据，就可以自动调整以高速串行总线传输的速度和以低速串行总线传输的速度之差，将子显示驱动器用数据以低速输出至低速串行总线。由此，子显示驱动器7即使在其动作速度慢的情况下，也能准确地接收由显示驱动器10传输来的子显示驱动器用数据。所以，能利用现有技术常用的低速子显示驱动器，从而降低设备成本。而且，也不需要通过改变主装置5的PLL电路的时钟频率来调整高速串行总线的传输速度。所以，不需等待PLL电路的稳定时间，且可提高数据传输效率。此外，也可以变形实施为：调整高速串行总线的传输速度但不在包中设定伪数据。
而且，将在高速串行总线中的传输速度设为VH，将在低速串行总线中的传输速度设为VL。这样，优选设定伪数据为：VL/VH越小，设定在包的数据域中的伪数据的字节数(数据量)越大。
例如，在高速串行总线中传输的速度为VH＝200Mbps，在低速串行总线中传输的速度为VL＝25Mbps或VL＝12.5Mbps。则与VL＝25Mbps时相比，VL＝12.5Mbps时的VL/VH小。所以，此时，与VL＝25Mbps时相比，VL＝12.5Mbps时的伪数据的字节数大。由此，可以设定对应于高速串行总线的传输速度VH和低速串行总线的传输速度VS之比的最佳字节数的伪数据，优化通过伪数据调整传输速度。其结果是，可以减小设在显示驱动器中的数据缓冲器(FIFO缓冲器等)的尺寸，实现电路的小型化。
而且，在本实施例中，如图3所示，高速串行接口电路20接收在报头域中设置有子显示驱动器用指令CMD的包。并且，低速串行总线接口电路90将设置在包的报头域中的CMD作为子显示驱动器用指令输出至子显示驱动器7。
例如，在MDDI标准中，规定在包的报头域中设置两个字节的ADD(地址)域。在本实施例中，如图3所示，在此ADD域的低位的一个字节中设定子显示驱动器用指令CMD。即，主装置5在ADD域的低位的一个字节中插入指令CMD，然后发送包。于是，例如高速串行接口电路20从该ADD域提取指令CMD。具体地，例如从包的数据域提取子显示驱动器用数据的提取电路从包的报头域提取指令CMD。并且，所提取的CMD被传输至低速串行接口电路90。于是，低速串行接口电路90将该指令CMD作为子显示驱动器用指令输出至子显示驱动器7。
这样，不仅是子显示驱动器用数据(参数)，还可以从包提取指令，并输出至子显示驱动器7。所以，不需要如在主显示驱动器10中解释指令并传输至子显示驱动器7侧这样的处理，可以简化电路。并且，具有这样的优点：如果有效利用MDDI标准中的ADD域、并传输指令CMD，就可以维持MDDI标准中所规定的包的格式。
4.目的地信息
在本实施例中，主装置5不仅将主显示驱动器用指令或数据发送至显示驱动器10，而且还将子显示驱动器用指令或数据发送至显示驱动器10。例如，在主显示面板6上显示便携式电话用图像时，主装置5将主显示驱动器用指令或数据发送至显示驱动器10。另一方面，例如，关闭便携式电话的第一、第二设备区，而在子显示面板8上进行时钟显示等时，主装置5将子显示驱动器用指令或数据发送给显示驱动器10。所以，需要研究如何识别主显示驱动器用指令或数据和子显示驱动器用指令或数据。
所以，在本实施例中，在通过高速串行总线传输的包中包括用于指定指令或数据的目的地的目的地信息。具体地，如图3所示，ADD域的高位的一个字节为空区域，所以在此空区域的LSB侧设置有用于识别主显示驱动器用和子显示驱动器用的一位M/S域。然后，主装置5在此M/S域中设定目的地信息。
高速串行接口电路20从主装置5接收含有该目的地信息的包。并且，低速串行接口电路90在根据目的地信息指定子显示驱动器7为目的地时，向子显示驱动器7输出来自高速串行接口电路20的指令或数据。
更具体地，在图3示出的包的M/S域中设定“1”时，判断该包所包括的指令(CMD)或数据(P)为主显示驱动器用。所以，高速串行接口电路20向驱动器电路70输出包含在接收的包中的指令或数据。另一方面，在M/S域中设定“0”时，判断该包所包括的指令或数据为子显示驱动器用。所以，高速串行接口电路20向低速串行接口电路90输出包含在接收的包中的指令或数据。然后，低速串行接口电路90向子显示驱动器7串行输出该指令或数据。
如上所述，如果在通过高速串行总线传输的包中设定目的地信息(指定信息)，则能自动地向主显示驱动器用驱动器电路70或子显示驱动器用的低速串行接口电路90区分传输包含在包中的数据或指令。其结果是，不会过于增加处理负担，且可以向子显示驱动器7输出包含在包中的指令或数据。
另外，包含在包中的目的地信息不限于设定在如图3所示的M/S域中的信息，也可以设定在其他域中。或不采用上述的目的地信息，也可以进行指令或数据的区分。
例如，在显示驱动器10中设置指令寄存器，该指令寄存器用于写入包含在接收的包中的指令。例如，此指令寄存器可以设置在例如驱动器电路70中。然后，当指令寄存器中写有允许向子显示驱动器输出指令或数据的指令时，低速串行接口电路90向子显示驱动器7输出来自高速串行接口电路20的指令或数据。这样，即使包中不包括目的地信息，也能区分包含在包中的指令或数据，并可以传输至子显示驱动器7侧。
5.详细构成例
图4示出了本实施例的显示驱动器的详细构成例。而且，可以省略图4的电路模块的一部分，或改变电路模块之间的连接形式，或添加与图4不同的其他的电路模块。
如图4所示，高速串行接口电路20包括收发器30、链路控制器50、以及驱动器接口电路60。
此处，收发器30是利用差动信号(差动数据信号、差动选通信号、差动时钟信号)通过高速串行总线接收、发送包(指令、数据)的电路。具体地，通过电流驱动或电压驱动高速串行总线的差动信号线，进行包的收发。该收发器30可以包括驱动差动信号线的物理层电路(模拟前置电路)或高速逻辑电路等。
链路控制器50进行高速串行传输的链路层(事务处理层)的处理。具体地，收发器30通过高速串行总线从主装置5接收包时，解析接收的包。即，分离接收的包的报头和数据，提取报头。而且，链路控制器50在通过高速串行总线向主装置5发送包时，进行该包的生成处理。具体地，生成发送的包的报头，将报头和数据结合而进行组包。然后，向收发器30指示发送生成的包。而且，包的解析处理由链路控制器50包括的包解析电路52进行，包的生成处理由包生成电路54进行。
驱动器接口电路60进行高速串行接口电路20(链路控制器50)和驱动器电路70之间的主接口处理。例如，在图4中，高速串行接口电路20和驱动器电路70由主接口总线连接。然后，驱动器接口电路60生成主接口信号并输出至驱动器电路70。该主接口信号包括：作为指令和数据的识别信号的地址0信号A0；指示写入、读出的写入、读出信号WR、RD；作为指令或数据的信号的并行数据信号PDATA；以及片选信号CS1，用于指示对驱动器电路70进行片选。
驱动器接口电路60包括FIFO(First In First Out：先入先出)缓冲器62、提取电路64、片选信号生成电路66。并且，可以省略其中的一部分。
FIFO缓冲器62可以作为调整高速串行接口电路侧和驱动器电路侧的数据传输速度之差的弹性缓冲器而发挥作用。例如，在FIFO缓冲器62中写入来自链路控制器50的指令或数据。然后，在与驱动器电路70的动作速度对应的时序从FIFO缓冲器62读出被写入的指令或数据，并作为并行信号PDATA输出至驱动器电路70。
提取电路64提取设定在接收的包的数据域的子显示驱动器用数据和伪数据中的子显示驱动器用数据(P)。而且，提取设定在接收的包的报头域中的指令(CMD)。然后，被提取的子显示驱动器用数据或指令作为并行数据信号PDATA输出至驱动器电路70。并且，使用PDATA的24位总线中的8位信号线输出指令。另一方面，分别使用PDATA的24、18、16、12位总线输出RGB 888、RGB 666、RGB 565、RGB 444的显示数据。
片选信号生成电路66生成并输出片选信号CS1、CS2。更具体地，生成并输出与包含在主接口信号中的片选信号CS1分开的片选信号CS2。利用此信号CS2，可以将指令或数据转换传输到驱动器70的内部电路80或传输到低速串行接口电路90。
驱动器电路70包括主接口电路72、输出转换电路76、分频电路78、内部电路80。并且，可以省略其中的一部分。
主装置(MPU)接口电路72进行高速串行接口电路20和驱动器电路70之间的主接口处理。更具体地，高速串行接口电路20(驱动器接口电路60)输出包括并行数据信号PDATA的主接口信号。然后，主装置接口电路72接受该主接口信号，并向后段输出包含在主接口信号中的信号PDATA。例如，当使写入信号WR处于被激活时，则将从高速串行接口电路20接受的信号PDATA锁存在内置的寄存器74中。然后，向输出转换电路76输出锁存的信号PDATA。此时，如果A0为低电平(第一电平)，PDATA则处理为指令，如果A0为高电平(第二电平)，PDATA则处理为数据(参数、显示数据)。
输出转换电路76从主接口电路72接受信号PDATA，向驱动器电路70的内部电路80或低速串行接口电路90中的任一方输出。此时，根据信号CS2将信号PDATA转换输出到内部电路80或是输出到低速串行接口电路90的任一方。例如，如果信号CS2为低电平(第一电平)，PDATA则被输出至低速串行接口电路90，如果为高电平(第二电平)时，则输出至内部电路80。
分频电路78将从高速串行接口电路20接受的时钟信号CK分频，并将分频的时钟信号输出到主接口电路72或低速串行接口电路90。具体地，高速串行接口电路20从主装置5接收作为高速串行总线的差动信号的差动选通信号(或差动时钟信号)。然后，向驱动器70输出由差动选通信号(或差动时钟信号)获得的时钟信号CK(如50MHz)。于是，分频电路78将该时钟信号CK进行分频。并且，低速串行接口电路90根据将信号CK分频产生的时钟信号SCK，将子显示驱动器用指令或数据作为串行数据信号SD输出至子显示驱动器7。而且，也可以将分频电路78设置在高速串行接口电路20一侧。
内部电路80是用于驱动主显示面板6的电路。该内部电路80包括状态寄存器81、指令寄存器82、指令译码器83、主装置侧控制电路84、驱动器侧控制电路85、地址控制电路86、显示数据RAM87、驱动部88。并且，可以省略其中的一部分。
状态寄存器81存储显示驱动器10的状态信息(是否显示、是否是部分显示模式、是否是睡眠显示模式)。指令寄存器82存储通过主接口电路72输入的指令。然后，指令译码器83对该指令(参数)进行译码(解释)，并传输至主装置侧控制电路84等。主装置侧控制电路84根据指令的译码结果，控制对显示数据RAM 87的读出、写入动作。该读出、写入动作通过地址控制电路86实现。
驱动器侧(面板侧)控制电路85根据基准时钟信号生成灰度控制脉冲、极性反转信号、闩脉冲等，对主显示面板6的显示动作进行必要的控制。
地址控制电路86在主装置侧控制电路84的控制下，指定显示数据的写入列地址、读出列地址、写入页地址、读出页地址。而且，地址控制电路86由驱动器侧控制电路85控制，例如，指定对应每一行的显示地址。
显示数据RAM 87是存储显示数据的存储器。在该显示数据RAM 87中写入通过主接口电路72输入的显示数据。并且，驱动部88根据从显示数据RAM 87读出的显示数据，生成数据线电压，输出至主显示面板6的数据线，从而驱动数据线。另外，驱动部88也可以进行扫描线的驱动。
低速串行接口电路90接受从主接口电路72通过输出转换电路76输入的并行数据信号PDATA。此信号PDATA包括子显示驱动器用指令或数据。低速串行接口电路90将该并行数据信号PDATA转换成串行数据信号SD输出至子显示驱动器7。该转换通过并行/串行转换电路92实现。
而且，除串行数据信号SD外，低速串行接口电路90还向子显示驱动器7输出串行传输用时钟信号SCK和用于对子显示驱动器7进行片选的信号CS2。此处，信号SCK是将由高速串行总线的差动选通信号(或差动时钟信号)获得的时钟信号CK进行分频而产生的时钟信号。例如，当在高速串行总线中的传输速度为200Mbps、信号CK为50MHz时，则作为信号SCK可以使用25MHz或12.5MHz的信号。然后，子显示驱动器7根据该时钟信号SCK读入串行数据信号SD。
而且，低速串行接口电路90对应于串行数据信号(子显示驱动器用指令或数据)向子显示驱动器7输出用于识别指令或数据的指令/数据识别信息(D/C)。子显示驱动器7可以根据该指令/数据识别信息(D/C)判断通过串行数据信号输出了指令还是输出了数据(参数)。
6.动作
下面，就本实施例的详细动作，利用图5～图7的时序波形图进行说明。图5、图6(A)、图6(B)是传输主显示驱动器用指令或数据时的波形图，图7是传输子显示驱动器用指令或数据时的波形图。
图5给出了通过高速串行总线传输的包的状态。在高速串行总线中，例如以200Mbps传输视频流包。在图5中，Format用于指定显示(图像)数据的格式。通过该Format指定显示数据为RGB888、RGB 666、RGB 565、RGB 444中的任一格式。而且，Xleft～Ybottom用于指定显示数据的写入范围(显示范围)。Xstart、Ystart用于指定显示数据的写入位置。CRC(Cyclic Redundancy Check：循环冗余码校验)用于检测传输错误。上述Format～CRC被设定在包的报头域中。另一方面，作为显示数据的Pixel Data被设定在包的数据域中。然后，链路控制器50将根据图5的A1显示没有检测出CRC错误作为条件，向驱动器接口电路60输出在A2中显示的显示数据。
然后，如图6(A)的B1所示，驱动器接口电路60输出用于设定驱动条件的指令CMD，作为指令的参数，输出Format、Xleft～Ybottom、Xstart、Ystart。接着，如图6(A)的B2所示，向显示数据RAM 87输出写入指令RAMWR，接着输出显示数据Pix0、Pix1...。
而且，输出显示数据时，如图6(B)所示，优选方式是，对应于显示数据的格式，可变地控制时钟信号的频率。例如，如果是24位的RGB 888格式时，使时钟频率变慢，如果是12位的RGB 444格式时，使时钟频率变快。该频率的调整可以由分频电路等实现。
在高速串行总线中，可以以一定的传输速度例如200Mbps的速度不间断地传输RGB数据。然后，以该一定的传输速度传输的RGB数据被不间断地输入至高速串行接口电路20，输入的RGB数据被存储在FIFO缓冲器62中。另一方面，高速串行接口电路20以像素单位向驱动器电路70输出RGB数据。而且，与RGB 888格式相比，RGB 444格式的对应每个像素的数据位数少。所以，高速串行接口电路20在RGB 444格式时能以更快的时钟频率向驱动器电路70输出RGB数据。所以，如图6(B)所示，为与此对应，在为RGB 44时，驱动器电路70使时钟频率变快，读取来自高速串行接口电路20的RGB数据。
传输子显示驱动器用指令或数据时，如图7的C1所示，通过高速串行总线传输包。然后，如在图3中所作说明，在包的报头的地址ADD域中设置子显示驱动器用指令CMD。并且，如图7的C2所示，高速串行接口电路20将该指令CMD作为并行数据信号PDATA输出至驱动器电路70。而且，如图7的C3所示，将信号A0设定为低电平，传达CMD为指令的内容。而且，如图7的C4所示，将片选信号CS2设定为低电平(激活)，从而将输出转换电路76的输出转换到低速串行接口电路90侧。并且，在图7的C5的定时，将写入信号WR设定为低电平(激活)。由此，并行信号PDATA(CMD)被锁存在寄存器74中，并通过输出转换电路76输出至低速串行接口电路90。然后，低速串行接口电路90将该并行数据信号PDATA(CMD)转换成串行数据信号SD(D7～D0)，如图7的C6所示，输出至子显示驱动器7。
并且，在图7的C7中示出的D/C为指令/数据识别信息。低速串行接口电路90使该D/C与信号SD(指令或数据)相结合，并输出至子显示驱动器7。例如在C7中，使D/C＝0，则向子显示驱动器7传达以通过在C6中示出的串行数据信号SD传输指令为内容的信息。
接着，高速串行接口电路20提取设在包的数据域的参数P0，如C8所示，作为PDATA输出至驱动器电路70。然后，在C9的定时设定写入信号WR为低电平。由此，在寄存器74中锁存并行信号PDATA(P0)，通过输出转换电路76输出至低速串行接口电路90。然后，低速串行接口电路90转换该并行数据信号PDATA(P0)为串行数据信号SD，如图7的C10所示，向子显示驱动器7输出。此时，在C11中指令/数据识别信息D/C＝1，向子显示驱动器7传达以通过C10的串行数据信号SD传输参数为内容的信息。并且，其他的参数P1或显示数据也一样，被传输到低速串行接口电路90，并输出至子显示驱动器7。
在本实施例中，如图7的C12所示，在包的数据域中插入传输速度调整用伪数据。由此，如C5、C9所示，可以延长使写入信号WR处于激活状态的时间间隔。从而，也可以延长向低速串行接口电路90传输指令或数据的时间间隔。所以，如C13所示，能减小串行传输用时钟信号SCK的频率，如C6、C10所示，可以使串行数据信号SD的传输速度变慢。其结果是，可以使用现有技术常用的低速动作的子显示驱动器，从而可降低设备成本。
而且，在本实施例中，通过输出转换电路76转换来自主接口电路72的并行信号PDATA的输出地址，从而向低速串行接口电路90输出PDATA。并且，低速串行接口电路90转换PDATA为串行信号SD。由此，可以有效利用驱动器电路70通常包括的主接口电路90，向低速串行接口电路90传输子显示驱动器用指令或数据。所以，能实现电路的小规模化或缩短设计时间。
而且，在本实施例中，作为片选信号，与主接口用信号CS1分开，生成信号CS2，根据该CS2转换输出转换电路76的输出地址。由此，只生成新的片选信号CS2，就能向低速串行接口电路90侧传输子显示驱动器用指令或数据。所以，可以实现电路的小规模化等。
而且，在本实施例中，根据将由高速串行总线的差动选通脉冲信号或差动时钟信号得到的时钟信号分频的时钟信号CK，生成C13中示出的时钟信号SCK。并且如图7的C6、C10所示，根据该时钟信号SCK，子显示驱动器用指令(CMD)或数据(P0、P1)作为串行信号SD输出至子显示驱动器7。
例如，作为比较例的方法，也可以考虑如下方法，即、将PLL电路内置于显示驱动器10，根据由该PLL电路生成的时钟信号，向子显示驱动器7输出串行数据信号SD。但是，在该方法中，不能保证时钟信号SCK和串行数据信号SD的同步关系。因此，在向子显示驱动器7输出的串行数据信号中产生偏移，从而产生在子显示面板8上显示位置偏移等问题。
这一点，在本实施例中，根据将由差动选通信号或差动时钟信号得到的时钟信号分频的时钟信号生成时钟信号SCK，所以，可以保证SCK和SD的同步关系。因此，可以防止子显示面板8的显示位置发生偏移等。
7.变形例
图8示出了本实施例的变形例。图8与图4的不同之处在于，图8的片选信号CS2由对指令寄存器82的指令进行译码的指令译码器83生成。在图8中，根据如此生成的信号CS2，可转换输出转换电路76的输出地址。
具体地，在图8中，主显示驱动器侧的内部电路80的指令寄存器82包括子显示面板启动寄存器89(启动位)。并且，在该寄存器89中写入允许向子显示驱动器输出指令或数据的指令。于是，低速串行接口电路90向子显示驱动器7输出来自高速串行接口电路20的指令或数据(PDATA)。例如，在寄存器89中写入“1”时，将其进行译码的指令译码器83设定片选信号CS2为低电平(激活)。于是，输出转换电路76的输出地址转换到低速串行接口电路90侧，PDATA被输入到低速串行接口电路90。然后，低速串行接口电路90将该PDATA转换成串行信号SD输出至子显示驱动器7。
如上所述，即使在包的报头中不设置图3中示出的目的地信息M/S的域，也能通过转换输出转换电路76的输出地址，向低速串行接口电路90传输子显示驱动器用指令或数据。
8.收发器
图9示出了进行高速串行传输的收发器的构成例。图9是根据MDDI标准的收发器的示例。在图9中，收发器40内置于主装置5中，收发器30内置于显示驱动器10中。另外，36、42、44为发送电路，32、34、46为接收电路。另外，38、48为唤醒检测电路。
主装置侧的发送电路42电流驱动差动选通信号STB+/-。然后，客户机侧的接收电路32放大通过电流驱动在电阻RT1两端生成的电压，并向后段电路输出选通信号STB_C。而且，主装置侧的发送电路44电流驱动数据选通信号DATA+/-。然后，客户机侧的接收电路34放大通过电流驱动在电阻RT2两端生成的电压，并向后段电路输出数据信号DATA_C_HC。
通过图10(A)示出的电路可以实现从时钟信号向选通信号的转换或从选通信号向时钟信号的转换。具体地，如图10(B)所示，在发送侧，通过取出数据信号DATA和时钟信号CLK的异或，生成选通信号STB，通过高速串行总线向接收侧发送该STB。然后，接收侧取出数据信号DATA和选通信号STB的异或，再次生成时钟信号CLK。这样，由图10(B)可知，与时钟信号CLK相比，选通信号STB的转变次数减少，所以，能提高数据传输的耐噪声性。
并且，收发器的构成并不限定于图9～图10(B)中说明的内容。例如，也可以采用如图11所示的构成。
在图11中，DTO+、DTO-是主装置侧向目标侧输出的差动数据信号(OUT数据)。CLK+、CLK-是主装置侧向目标侧提供的差动时钟信号。主装置侧与CLK+/-的边沿同步后输出DTO+/-。所以，目标侧可以使用CLK+/-对DTO+/-进行采样并读入。并且，在图11中，目标侧根据从主装置侧提供的时钟信号CLK+/-动作。即，CLK+/-成为目标侧的系统时钟信号。由此，PLL电路212被设置在主装置侧，而不设在目标侧。
DTI+、DTI-是目标侧向主装置侧输出的差动数据信号(IN数据)。STB+、STB-是目标侧向主装置侧供给的差动选通信号。目标侧根据从主装置侧供给的CLK+/-生成STB+/-并输出。然后，目标侧与STB+/-的边沿同步并输出DTI+/-。所以，主装置侧能利用STB+/-对DTI+/-进行采样并读入。
而且，如上所述，对本实施例进行了详细说明，但根据本发明的新颖点以及效果能够进行不脱离实体的多个变形，本领域的技术人员可以显而易见。从而，这样的变形例全部包括在本发明的保护范围中。例如，在说明书或附图中，至少一次与更广义或者同义的不同术语(数据等)一起出现的术语(参数、显示数据等)，在说明书或者附图的任意地方能够置换成与其不同的术语。
而且，显示驱动器、电子设备的构成或动作也并不局限于本实施例说明的构成或动作，可以进行各种变形。而且，高速串行总线和低速串行总线的传输速度之差的调整方法、伪数据的设定方法、指令或数据的输出地址的区分方法等也不局限于本实施例说明的方法。
符号说明
5     主装置                        6     主显示面板
7     子显示驱动器                  8     子显示面板
10    显示驱动器                    20    高速串行接口电路
30    收发器                        50    链路控制器
52    包解析电路                    54    包生成电路
60    驱动器接口回路                62    FIFO缓冲器
64    提取电路                      66    片选信号生成回路
70    驱动器电路                    72    主接口电路
74、  寄存器                        76    输出转换电路
78    分频电路                      80    内部电路
81    状态寄存器                    82    指令寄存器
83    指令译码器                    84    主装置侧控制电路
85    驱动器侧控制电路              86    地址控制电路
87    显示数据RAM                   88    驱动部
90    低速串行接口电路              92    并行/串行转换电路

Claims (14)

1.一种显示驱动器，其特征在于，包括：
高速串行接口电路，用于通过使用差动信号的高速串行总线从主装置接收包，并输出包含在接收的包中的指令或数据；
驱动器电路，根据从所述高速串行接口电路输出的指令或数据驱动主显示面板；以及
低速串行接口电路，当从所述主装置接收的包包含有子显示驱动器用指令或数据时，通过传输速度低于所述高速串行总线的传输速度的低速串行总线，向所述子显示驱动器输出所述子显示驱动器用指令或数据。
2.根据权利要求1所述的显示驱动器，其特征在于：
所述高速串行接口电路接收在数据域中设定有所述子显示驱动器用数据和传输速度调整用伪数据的包；以及
所述低速串行接口电路从设定于接收的包的数据域中的所述子显示驱动器用数据和所述伪数据中，输出所述子显示驱动器用数据至所述子显示驱动器。
3.根据权利要求2所述的显示驱动器，其特征在于：
所述高速串行接口电路接收在数据域中设定有伪数据的包，在设所述高速串行总线的传输速度为VH、设所述低速串行总线的传输速度为VL时，VL/VH越小所述伪数据的字节数越大。
4.根据权利要求2或3所述的显示驱动器，其特征在于：
所述显示驱动器包括提取电路，用于提取设定在接收的包的数据域中的所述子显示驱动器用数据和所述伪数据中的所述子显示驱动器用数据。
5.根据权利要求1至4中任一项所述的显示驱动器，其特征在于：
所述高速串行接口电路接收在报头域中设定有所述子显示驱动器用指令的包；以及
所述低速串行接口电路向所述子显示驱动器输出设定于接收的包的报头域中的所述子显示驱动器用指令。
6.根据权利要求1至5中任一项所述的显示驱动器，其特征在于：
所述高速串行接口电路从所述主装置接收含有目的地信息的包，所述目的地信息用于指定指令或数据的目的地；以及
所述低速串行接口电路在根据所述目的地信息指定所述子显示驱动器为目的地时，向所述子显示驱动器输出来自所述高速串行接口电路的指令或数据，作为所述子显示驱动器用指令或数据。
7.根据权利要求1至5中任一项所述的显示驱动器，其特征在于：
所述显示驱动器包括指令寄存器，用于写入包含在接收的包中的指令；
当所述指令寄存器中写有允许向所述子显示驱动器输出指令或数据的指令时，所述低速串行接口电路将来自所述高速串行接口电路的指令或数据作为所述子显示驱动器用指令或数据输出至所述子显示驱动器。
8.根据权利要求1至7中任一项所述的显示驱动器，其特征在于：
所述高速串行接口电路输出主接口信号，所述主接口信号包含作为并行数据信号的包含于接收的包中的指令或数据的信号；
所述驱动器电路包括：
主接口电路，从所述高速串行接口电路接收所述主接口信号，并输出包含在所述主接口信号中的所述并行数据信号；以及
输出转换电路，从所述主接口电路接收所述并行数据信号，并向所述驱动器电路的内部电路和所述低速串行接口电路的任一方输出所述并行数据信号。
9.根据权利要求8所述的显示驱动器，其特征在于：
所述高速串行接口电路包括片选信号生成电路，所述片选信号生成电路生成并输出与所述主接口信号中的第一片选信号分开的第二片选信号；
所述输出转换电路根据所述第二片选信号向所述驱动器电路的所述内部电路和所述低速串行接口电路的任一方转换输出来自所述主接口电路的所述并行数据信号。
10.根据权利要求1至9中任一项所述的显示驱动器，其特征在于：
所述高速串行接口电路将包含在接收的包中的指令或数据的信号作为并行数据信号输出至所述驱动器电路；
所述低速串行接口电路包括转换所述并行数据信号为串行数据信号的并行/串行转换电路。
11.根据权利要求1至10中任一项所述的显示驱动器，其特征在于：
所述高速串行接口电路从所述主装置接收差动选通信号或差动时钟信号作为所述差动信号；
基于将由所述差动选通信号或差动时钟信号得到的时钟信号进行分频而产生的时钟信号，所述低速串行接口电路向所述子显示驱动器输出所述子显示驱动器用指令或数据。
12.根据权利要求1至11中任一项所述的显示驱动器，其特征在于：
所述低速串行接口电路将指令/数据识别信息与所述子显示驱动器用指令或数据相结合，并输出至所述子显示驱动器，所述指令/数据识别信息用于识别指令或数据。
13.根据权利要求1至12中任一项所述的显示驱动器，其特征在于：
所述高速串行总线是使用低振幅的差动信号的串行总线，所述低速串行总线是使用CMOS电压电平信号的串行总线。
14.一种电子设备，其特征在于包括：
根据权利要求1至13中任一项所述的显示驱动器；
所述主装置，通过所述高速串行总线与所述显示驱动器连接；
所述主显示面板，所述主显示面板由所述显示驱动器驱动；以及
所述子显示面板，通过所述低速串行总线与所述显示驱动器连接。
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