JP3198510B2 - アドレス変換方式 - Google Patents
アドレス変換方式Info
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- JP3198510B2 JP3198510B2 JP25613590A JP25613590A JP3198510B2 JP 3198510 B2 JP3198510 B2 JP 3198510B2 JP 25613590 A JP25613590 A JP 25613590A JP 25613590 A JP25613590 A JP 25613590A JP 3198510 B2 JP3198510 B2 JP 3198510B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアドレス変換方式に関し、特に周辺制御装置
を収容する低位システムバスと、CPU,MM（主記憶装置）
等を接続し、上述の低位システムバスよりも大きな（周
辺）制御空間を有するが、上述の低位システムバス上で
可能なデータ転送単位の一部しか扱えない高位システム
バスとの間を接続するバス変換回路のアドレス変換方式
に関するものである。
を収容する低位システムバスと、CPU,MM（主記憶装置）
等を接続し、上述の低位システムバスよりも大きな（周
辺）制御空間を有するが、上述の低位システムバス上で
可能なデータ転送単位の一部しか扱えない高位システム
バスとの間を接続するバス変換回路のアドレス変換方式
に関するものである。
近年、高機能マイクロプロセッサとして、メモリ空間
とは別に、32ビット程度の大きな（周辺）制御空間をサ
ポートするものが登場して来ている。但し、ロード，ス
トア等の周辺制御空間操作命令は、メモリ空間操作命令
ほど強力ではなく、データ転送単位が４バイトのみに限
定されている場合もある。
とは別に、32ビット程度の大きな（周辺）制御空間をサ
ポートするものが登場して来ている。但し、ロード，ス
トア等の周辺制御空間操作命令は、メモリ空間操作命令
ほど強力ではなく、データ転送単位が４バイトのみに限
定されている場合もある。
一方で、IEEE P1014バス等の標準バスへの接続を目的
として開発され、ホストからメモリマップド方式によっ
て制御される周辺制御装置、例えば、ハードディスク制
御装置（HDC），フロッピディスク制御装置（FDC）,LAN
制御装置（LANC）等が多種、また、多数登場している。
この場合、周辺制御装置との制御情報授受用レジスタ
は、メモリ空間に割り付けられているので、1/2/4バイ
ト単位のデータ転送が可能である。
として開発され、ホストからメモリマップド方式によっ
て制御される周辺制御装置、例えば、ハードディスク制
御装置（HDC），フロッピディスク制御装置（FDC）,LAN
制御装置（LANC）等が多種、また、多数登場している。
この場合、周辺制御装置との制御情報授受用レジスタ
は、メモリ空間に割り付けられているので、1/2/4バイ
ト単位のデータ転送が可能である。
なお、上記IEEE P1014バスに関しては、例えば、「電
子情報通信ハンドブック」（電子情報通信学会編，オー
ム社,1988年刊）第25編「パーソナルコンピュータとワ
ークステーション」の項の記載が参考になる。
子情報通信ハンドブック」（電子情報通信学会編，オー
ム社,1988年刊）第25編「パーソナルコンピュータとワ
ークステーション」の項の記載が参考になる。
ところで、上述の如き高機能マイクロプロセッサを用
いてCPUを構成し、該CPUがサポートするシステムバス
（高位システムバス）に、バス変換回路を介して、例え
ば、前記IEEE P1014バスのような標準バス（低位システ
ムバス）を接続し、そこに市販の周辺制御装置が接続さ
れて構成されるようなシステムを構成する場合、従来
は、これに必要な、上記CPUが発行する制御空間アドレ
スの、前記バス変換回路におけるアドレス変換を行う方
式は存在しなかった。
いてCPUを構成し、該CPUがサポートするシステムバス
（高位システムバス）に、バス変換回路を介して、例え
ば、前記IEEE P1014バスのような標準バス（低位システ
ムバス）を接続し、そこに市販の周辺制御装置が接続さ
れて構成されるようなシステムを構成する場合、従来
は、これに必要な、上記CPUが発行する制御空間アドレ
スの、前記バス変換回路におけるアドレス変換を行う方
式は存在しなかった。
これに対しては、CPUから周辺制御空間へは、４バイ
ト単位のアクセスしかできないため、バス変換回路の汎
用性を重視し、以下に述べるように対処することも考え
られる。すなわち、CPUはバス変換回路に発行する制御
空間アドレスを、低位システムバス上の制御空間を単に
埋め込んだ形に構成し、対応するデータとしては、４バ
イト中の３バイトをダミーデータとして構成し、バス変
換回路に対し発行する。バス変換回路は、CPUから高位
システムバスを介して受け取った制御空間アドレスから
低位システムバス上の制御空間アドレスを識別し、デー
タとしては４バイトのうちの有効な１バイトを取り出
し、低位システムバスを介して周辺制御空間アドレスへ
常に１バイト単位の転送を行う方式である。
ト単位のアクセスしかできないため、バス変換回路の汎
用性を重視し、以下に述べるように対処することも考え
られる。すなわち、CPUはバス変換回路に発行する制御
空間アドレスを、低位システムバス上の制御空間を単に
埋め込んだ形に構成し、対応するデータとしては、４バ
イト中の３バイトをダミーデータとして構成し、バス変
換回路に対し発行する。バス変換回路は、CPUから高位
システムバスを介して受け取った制御空間アドレスから
低位システムバス上の制御空間アドレスを識別し、デー
タとしては４バイトのうちの有効な１バイトを取り出
し、低位システムバスを介して周辺制御空間アドレスへ
常に１バイト単位の転送を行う方式である。
しかし、この方式では、高位システムバス上の制御空
間アドレスにデータ転送単位情報がないために、周辺制
御装置へ４バイト単位の転送を行いたい場合でも、高位
システムバス上では常に４サイクルが必要となり、この
結果、高位システムバスの使用回数が増加して、他の装
置に与えるトラヒック的影響が大きくなるという問題が
発生する可能性がある。また、バス変換回路内でバッフ
ァリングし、周辺制御装置側でサポートしている低位シ
ステムバス上の２ないし４バイト単位の転送を利用しよ
うとしても、その情報がないために不可能であるという
問題が発生する可能性がある。更に、CPUが周辺制御装
置へアクセスする際、高位システムバスを低効率で使用
せざるを得ないという問題が発生する可能性もある。
間アドレスにデータ転送単位情報がないために、周辺制
御装置へ４バイト単位の転送を行いたい場合でも、高位
システムバス上では常に４サイクルが必要となり、この
結果、高位システムバスの使用回数が増加して、他の装
置に与えるトラヒック的影響が大きくなるという問題が
発生する可能性がある。また、バス変換回路内でバッフ
ァリングし、周辺制御装置側でサポートしている低位シ
ステムバス上の２ないし４バイト単位の転送を利用しよ
うとしても、その情報がないために不可能であるという
問題が発生する可能性がある。更に、CPUが周辺制御装
置へアクセスする際、高位システムバスを低効率で使用
せざるを得ないという問題が発生する可能性もある。
本発明は上記事情に鑑みてなされたもので、その目的
とするところは、従来の技術における上述の如き問題を
解消し、周辺制御装置を収容する低位システムバスと、
CPU,MM（主記憶装置）等を接続し、上述の低位システム
バスよりも大きな（周辺）制御空間を有するが、上位の
低位システムバス上で可能なデータ転送単位の一部しか
扱えない高位システムバスとの間を接続するバス変換回
路のアドレス変換方式を提供することにある。
とするところは、従来の技術における上述の如き問題を
解消し、周辺制御装置を収容する低位システムバスと、
CPU,MM（主記憶装置）等を接続し、上述の低位システム
バスよりも大きな（周辺）制御空間を有するが、上位の
低位システムバス上で可能なデータ転送単位の一部しか
扱えない高位システムバスとの間を接続するバス変換回
路のアドレス変換方式を提供することにある。
本発明の上述の目的は、周辺制御装置等を収容する低
位システムバスと、CPU,主記憶装置等を接続し、前記低
位システムバスよりも大きな（周辺）制御空間を有する
が、前記低位システムバス上で可能なデータ転送単位の
一部しか扱えない高位システムバスとの間を接続するバ
ス変換回路のアドレス変換方式であって、前記CPUは、
バス変換回路に対して送出する高位システムバス上の
（周辺）制御空間アドレスを、低位システムバス上の
（周辺）制御空間アドレスがデータ転送単位毎に別領域
に割り付けられたアドレス形式に構成し、前記バス変換
回路は、前記アドレス形式に従って構成されたアドレス
から、データ転送単位と前記低位システムバス上の（周
辺）制御空間アドレスとを識別して、前記低位システム
バス配下の周辺制御装置にアクセスすることを特徴とす
るアドレス変換方式によって達成される。
位システムバスと、CPU,主記憶装置等を接続し、前記低
位システムバスよりも大きな（周辺）制御空間を有する
が、前記低位システムバス上で可能なデータ転送単位の
一部しか扱えない高位システムバスとの間を接続するバ
ス変換回路のアドレス変換方式であって、前記CPUは、
バス変換回路に対して送出する高位システムバス上の
（周辺）制御空間アドレスを、低位システムバス上の
（周辺）制御空間アドレスがデータ転送単位毎に別領域
に割り付けられたアドレス形式に構成し、前記バス変換
回路は、前記アドレス形式に従って構成されたアドレス
から、データ転送単位と前記低位システムバス上の（周
辺）制御空間アドレスとを識別して、前記低位システム
バス配下の周辺制御装置にアクセスすることを特徴とす
るアドレス変換方式によって達成される。
本発明に係るアドレス変換方式においては、バス変換
回路は低位システムバス上の周辺制御空間アドレスの他
にデータ転送単位種別をも含んだ周辺制御空間アドレス
を入力し、その内容を識別して低位システムバス経由で
周辺制御装置にアクセスするため、周辺制御装置がサポ
ートするデータ転送単位をいずれも利用でき、高位シス
テムバスおよび低位システムバスを効率良く使用するこ
とが可能になる。
回路は低位システムバス上の周辺制御空間アドレスの他
にデータ転送単位種別をも含んだ周辺制御空間アドレス
を入力し、その内容を識別して低位システムバス経由で
周辺制御装置にアクセスするため、周辺制御装置がサポ
ートするデータ転送単位をいずれも利用でき、高位シス
テムバスおよび低位システムバスを効率良く使用するこ
とが可能になる。
以下、本発明の実施例を図面に基づいて詳細に説明す
る。
る。
第２図は、本発明の一実施例である、周辺制御装置等
を収容する低位システムバス30とCPU,主記憶装置等を接
続する高位システムバス20との間を接続するバス変換回
路10の概要を示すブロック図である。図において、11は
高位システムバス20と内部バス12とのインタフェース制
御を実行するバスインタフェース制御部（BIC）、13は
内部バス12の制御信号と低位システムバス30の制御信号
間の変換を行い、両インタフェースのシーケンスを制御
するシーケンス制御部、14は内部バス12のアドレスと低
位システムバス30のアドレスを変換するアドレス変換部
を示している。また、15は対応するAM（アドレスモディ
ファイ）コードを生成するAMコード生成部、16は低位シ
ステムバス30からの割込みを高位システムバス20上の割
込みに変換する割込み制御部、17は高位，低位両システ
ムバスのバス調停を行い、衝突制御を行うBA（Bus Arbi
tration）＋衝突制御部である。
を収容する低位システムバス30とCPU,主記憶装置等を接
続する高位システムバス20との間を接続するバス変換回
路10の概要を示すブロック図である。図において、11は
高位システムバス20と内部バス12とのインタフェース制
御を実行するバスインタフェース制御部（BIC）、13は
内部バス12の制御信号と低位システムバス30の制御信号
間の変換を行い、両インタフェースのシーケンスを制御
するシーケンス制御部、14は内部バス12のアドレスと低
位システムバス30のアドレスを変換するアドレス変換部
を示している。また、15は対応するAM（アドレスモディ
ファイ）コードを生成するAMコード生成部、16は低位シ
ステムバス30からの割込みを高位システムバス20上の割
込みに変換する割込み制御部、17は高位，低位両システ
ムバスのバス調停を行い、衝突制御を行うBA（Bus Arbi
tration）＋衝突制御部である。
第１図に、上述のアドレス変換部14の動作説明図を示
す。CPUから送られる32ビットの制御空間アドレスは、
先に述べた如く、下位３ビットがＢ“100"（Ｂは２進数
を意味する）で、４バイト単位のアドレスしか取れな
い。また、UIDフィールドは、高位システムバスに接続
される各装置（CPU,MM,IO制御装置等）に対し、一元的
に付与される識別番号、SZは当該制御空間アクセスにお
けるデータ転送単位（サイズ）を指定するフィールド、
SADDは低位システムバス上の16ビット制御空間アドレス
（ここでは、前述のIEEEP 1014バスのショートアクセス
空間を仮定している）を示している。
す。CPUから送られる32ビットの制御空間アドレスは、
先に述べた如く、下位３ビットがＢ“100"（Ｂは２進数
を意味する）で、４バイト単位のアドレスしか取れな
い。また、UIDフィールドは、高位システムバスに接続
される各装置（CPU,MM,IO制御装置等）に対し、一元的
に付与される識別番号、SZは当該制御空間アクセスにお
けるデータ転送単位（サイズ）を指定するフィールド、
SADDは低位システムバス上の16ビット制御空間アドレス
（ここでは、前述のIEEEP 1014バスのショートアクセス
空間を仮定している）を示している。
なお、ここで、本バス変換回路10のUIDフィールド
は、Ｈ“80"（Ｈは16進数）と仮定している。なお、第
１図中、MADDは高位システムバス20上のCPUから送られ
る32ビットの制御空間アドレスを示している。
は、Ｈ“80"（Ｈは16進数）と仮定している。なお、第
１図中、MADDは高位システムバス20上のCPUから送られ
る32ビットの制御空間アドレスを示している。
また、低位システムバス上のアドレス線としては、通
常のアドレス線に色付けを行う６ビットのアドレスモデ
ィファイ（AM）線と、４バイトグループを指定するアド
レス線A15〜A02と、アクセス対象データのバイト長（1/
2/4バイトの区別）および、バイト位置を示す４ビット
の信号線▲▼，▲▼,A01,▲▼
が含まれる。なお、ここでは、AM線としてＨ“2D"、す
なわち、16ビットのショートアクセス空間を前提として
いるため、４バイトグループ識別のための信号線は、A3
1〜A02ではなく、A15〜A02と14本構成であることが特徴
である。
常のアドレス線に色付けを行う６ビットのアドレスモデ
ィファイ（AM）線と、４バイトグループを指定するアド
レス線A15〜A02と、アクセス対象データのバイト長（1/
2/4バイトの区別）および、バイト位置を示す４ビット
の信号線▲▼，▲▼,A01,▲▼
が含まれる。なお、ここでは、AM線としてＨ“2D"、す
なわち、16ビットのショートアクセス空間を前提として
いるため、４バイトグループ識別のための信号線は、A3
1〜A02ではなく、A15〜A02と14本構成であることが特徴
である。
本実施例においては、高位システムバス20としては32
ビットの制御空間アドレスを有するバスを用い、また、
低位システムバス30としては業界標準の前記IEEE P 101
4バスを用いるものとする。以下、まず、上記IEEE P 10
14バスの仕様のうちで、本実施例に係る部分の説明を行
う。第３図は、前述のバイト位置を示す４ビットの信号
線▲▼，▲▼,A01および▲▼の
選択用信号レベルを示すものである。この４ビットの信
号は、前述のMADDの第20および21ビット目のSZフィール
ド（２ビット）と、第04および05ビット目のSADDフィー
ルドのA01およびA00の計４ビットを用いて、第３図に示
す如く決定される。
ビットの制御空間アドレスを有するバスを用い、また、
低位システムバス30としては業界標準の前記IEEE P 101
4バスを用いるものとする。以下、まず、上記IEEE P 10
14バスの仕様のうちで、本実施例に係る部分の説明を行
う。第３図は、前述のバイト位置を示す４ビットの信号
線▲▼，▲▼,A01および▲▼の
選択用信号レベルを示すものである。この４ビットの信
号は、前述のMADDの第20および21ビット目のSZフィール
ド（２ビット）と、第04および05ビット目のSADDフィー
ルドのA01およびA00の計４ビットを用いて、第３図に示
す如く決定される。
すなわち、１バイト転送の場合（SZ＝“00"）は、１
偶数バイト転送（A00＝“0"）ならば、BYTE（０）また
はBYTE（２）の処理に対応して、４ビットの信号線▲
▼，▲▼,A01,▲▼の値は、それ
ぞれ、第３図に示す如く決定される。また、１奇数バイ
ト転送（A00＝“1"）ならば、BYTE（１）またはBYTE
（３）の処理に対応して、上記▲▼，▲
▼,A01,▲▼の値は、それぞれ、第３図に示
す如く決定されるというものである。
偶数バイト転送（A00＝“0"）ならば、BYTE（０）また
はBYTE（２）の処理に対応して、４ビットの信号線▲
▼，▲▼,A01,▲▼の値は、それ
ぞれ、第３図に示す如く決定される。また、１奇数バイ
ト転送（A00＝“1"）ならば、BYTE（１）またはBYTE
（３）の処理に対応して、上記▲▼，▲
▼,A01,▲▼の値は、それぞれ、第３図に示
す如く決定されるというものである。
同様に、２バイト転送（SZ＝“01"）の場合には、BYT
E（０・１）またはBYTE（２・３）の処理に対応して、
上記▲▼，▲▼,A01,▲▼の値
は、それぞれ、第３図に示す如く決定され、また、４バ
イト転送（SZ＝“11"）の場合には、上記▲▼，
▲▼,A01,▲▼の値は、それぞれ、第
３図に示す如く決定されるというものである。
E（０・１）またはBYTE（２・３）の処理に対応して、
上記▲▼，▲▼,A01,▲▼の値
は、それぞれ、第３図に示す如く決定され、また、４バ
イト転送（SZ＝“11"）の場合には、上記▲▼，
▲▼,A01,▲▼の値は、それぞれ、第
３図に示す如く決定されるというものである。
第４図は、上述の如く決定され、アドレス変換回路か
ら低位システムバスを介して周辺制御装置に送られる上
記▲▼，▲▼,A01,▲▼の値に
基づいて、データ転送を行う際に用いられるデータ線の
選択状況を示す図である。
ら低位システムバスを介して周辺制御装置に送られる上
記▲▼，▲▼,A01,▲▼の値に
基づいて、データ転送を行う際に用いられるデータ線の
選択状況を示す図である。
以下、第３図および第４図に示した情報群を総合した
アドレス変換の具体例を、第５図を用いて説明する。な
お、第５図の内容は、上述の第３図および第４図の内容
を転送単位対応に整理したものである。
アドレス変換の具体例を、第５図を用いて説明する。な
お、第５図の内容は、上述の第３図および第４図の内容
を転送単位対応に整理したものである。
（１）転送単位が１バイトの場合： 前述の如く、高位システムバスのアドレス線上で、SZ
＝“00"の場合であり、この１バイトは32ビットデータ
バス上の最下位バイトに乗せられる。これに対応して、
低位システムバス上に出力するために、SZの２ビットの
情報とSADDの下位２ビットの情報とから、前述のIEEE P
1014バス仕様で規定された、前記▲▼，▲
▼,A01および▲▼の値への変換が行われ
る。第５図中、＊印は14ビットの各種パターンを意味し
ており、d.c.はダミーデータ、○は対応するデータバス
線に有意データを乗せることを意味している。低位シス
テムバスの32ビットデータバス上では、BYTE位置0,2の
場合、すなわち、高位システムバスのSADDの下位２ビッ
トがＢ“00"と“10"の場合が、最下位から２番目のバイ
ト位置に、また、BYTE位置1,3の場合、すなわち、高位
システムバスのSADDの下位２ビットがＢ“01"と“11"の
場合が、最下位のバイト位置に、データが乗せられる。
この動作は、第１図のバイトシフト部で実行される。
＝“00"の場合であり、この１バイトは32ビットデータ
バス上の最下位バイトに乗せられる。これに対応して、
低位システムバス上に出力するために、SZの２ビットの
情報とSADDの下位２ビットの情報とから、前述のIEEE P
1014バス仕様で規定された、前記▲▼，▲
▼,A01および▲▼の値への変換が行われ
る。第５図中、＊印は14ビットの各種パターンを意味し
ており、d.c.はダミーデータ、○は対応するデータバス
線に有意データを乗せることを意味している。低位シス
テムバスの32ビットデータバス上では、BYTE位置0,2の
場合、すなわち、高位システムバスのSADDの下位２ビッ
トがＢ“00"と“10"の場合が、最下位から２番目のバイ
ト位置に、また、BYTE位置1,3の場合、すなわち、高位
システムバスのSADDの下位２ビットがＢ“01"と“11"の
場合が、最下位のバイト位置に、データが乗せられる。
この動作は、第１図のバイトシフト部で実行される。
（２）転送単位が２バイトの場合： 前述の如く、高位システムバスのアドレス線上で、SZ
＝“01"の場合であり、第５図に示す如く変換される。
この場合には、２バイトの有意データの乗るバイト位置
は、高位システムバス上，低位システムバス上で同じで
ある。
＝“01"の場合であり、第５図に示す如く変換される。
この場合には、２バイトの有意データの乗るバイト位置
は、高位システムバス上，低位システムバス上で同じで
ある。
（３）転送単位が４バイトの場合： 前述の如く、高位システムバスのアドレス線上で、SZ
＝“11"の場合であり、第５図に示す如く変換される。
＝“11"の場合であり、第５図に示す如く変換される。
上記実施例によれば、バス変換回路は、低位システム
バス上の周辺制御空間アドレスの他にデータ転送単位種
別を含んだ周辺空間アドレスを入力し、それを識別し
て、低位システムバス経由で、で周辺制御装置にアクセ
スするため、周辺制御装置の制御において従来方式の如
く、ダミーデータを設ける必要がなく、高位システムバ
スおよび低位システムバスを効率的に使用することが可
能になるという効果が得られる。
バス上の周辺制御空間アドレスの他にデータ転送単位種
別を含んだ周辺空間アドレスを入力し、それを識別し
て、低位システムバス経由で、で周辺制御装置にアクセ
スするため、周辺制御装置の制御において従来方式の如
く、ダミーデータを設ける必要がなく、高位システムバ
スおよび低位システムバスを効率的に使用することが可
能になるという効果が得られる。
なお、上述の説明においては、変換を実行する具体的
手段については特に説明しなかったが、これは、例え
ば、第５図の内容をテーブル化してこれを参照する方
式，すべての処理をソフトウェア的に実行する方式、ま
たは、これらを適宜組み合せた方式等、各種の方式が実
施可能である。
手段については特に説明しなかったが、これは、例え
ば、第５図の内容をテーブル化してこれを参照する方
式，すべての処理をソフトウェア的に実行する方式、ま
たは、これらを適宜組み合せた方式等、各種の方式が実
施可能である。
また、上記実施例においては、データ転送単位（サイ
ズ）を指定するSZフィールドを、高位システムバスの制
御空間用アドレスの連続した２ビットに割付けたが、こ
れは、上述の制御空間用アドレスの空フィールドであれ
ば、連続して、あるいは、それぞれのビットを個別に、
任意の位置に割付けても良いことも言うまでもない。
ズ）を指定するSZフィールドを、高位システムバスの制
御空間用アドレスの連続した２ビットに割付けたが、こ
れは、上述の制御空間用アドレスの空フィールドであれ
ば、連続して、あるいは、それぞれのビットを個別に、
任意の位置に割付けても良いことも言うまでもない。
更に、本実施例においては、AM＝Ｈ“2D"、すなわ
ち、16ビットのショートアクセス空間を固有値の例とし
て説明したが、高位システムバスが32ビット以上の制御
空間（例えば、64ビット）の場合であれば、下位システ
ムバス制御空間アドレスとして、標準アドレス（24ビッ
ト），拡張アドレス（32ビット）を使用することも可能
である。
ち、16ビットのショートアクセス空間を固有値の例とし
て説明したが、高位システムバスが32ビット以上の制御
空間（例えば、64ビット）の場合であれば、下位システ
ムバス制御空間アドレスとして、標準アドレス（24ビッ
ト），拡張アドレス（32ビット）を使用することも可能
である。
以上、詳細に説明した如く、本発明によれば、周辺制
御装置を収容する低位システムバスと、CPU,MM（主記憶
装置）等を接続し、上述の低位システムバスよりも大き
な（周辺）制御空間を有するが、上述の低位システムバ
ス上で可能なデータ転送単位の一部しか扱えない高位シ
ステムバスとの間を接続するバス変換回路のアドレス変
換方式を実現できるという顕著な効果を奏するものであ
る。
御装置を収容する低位システムバスと、CPU,MM（主記憶
装置）等を接続し、上述の低位システムバスよりも大き
な（周辺）制御空間を有するが、上述の低位システムバ
ス上で可能なデータ転送単位の一部しか扱えない高位シ
ステムバスとの間を接続するバス変換回路のアドレス変
換方式を実現できるという顕著な効果を奏するものであ
る。
第１図は本発明の一実施例を示すアドレス変換部の動作
説明図、第２図は実施例のバス変換回路の概要を示すブ
ロック図、第３図は、前述のバイト位置を示す４ビット
の信号線の選択用信号レベルを示す図、第４図は４ビッ
トの信号線の選択結果に基づいてデータ転送を行う際に
用いられるデータ線の選択状況を示す図、第５図は第３
図および第４図の内容を転送単位対応に整理したもので
ある。 10:バス変換回路、11:バスインタフェース制御部（BI
C）、13:内部バス、13:シーケンス制御部、14:アドレス
変換部、15:AMコード生成部、16:割込み制御部、17:BA
＋衝突制御部、20:高位システムバス、30:低位システム
バス。
説明図、第２図は実施例のバス変換回路の概要を示すブ
ロック図、第３図は、前述のバイト位置を示す４ビット
の信号線の選択用信号レベルを示す図、第４図は４ビッ
トの信号線の選択結果に基づいてデータ転送を行う際に
用いられるデータ線の選択状況を示す図、第５図は第３
図および第４図の内容を転送単位対応に整理したもので
ある。 10:バス変換回路、11:バスインタフェース制御部（BI
C）、13:内部バス、13:シーケンス制御部、14:アドレス
変換部、15:AMコード生成部、16:割込み制御部、17:BA
＋衝突制御部、20:高位システムバス、30:低位システム
バス。
フロントページの続き (72)発明者 南川 育穂 神奈川県横浜市戸塚区戸塚町216番地 株式会社日立製作所戸塚工場内 (72)発明者 木村 実 神奈川県横浜市戸塚区戸塚町216番地 株式会社日立製作所戸塚工場内 (56)参考文献 特開 昭64−102670（ＪＰ，Ａ) 特開 昭63−83849（ＪＰ，Ａ) 特開 平１−216457（ＪＰ，Ａ) 特開 昭63−39072（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/02,12/08 G06F 12/10,13/36
Claims (1)
- 【請求項１】周辺制御装置等を収容する低位システムバ
スと、前記低位システムバスよりも大きな周辺制御空間
を有するが、前記低位システムバス上で可能なデータ転
送単位の一部しか扱えない高位システムバスとの間を接
続するアドレス変換方式であって、 高位システムバス上の周辺制御空間アドレスを、低位シ
ステムバス上の周辺制御空間アドレスがデータ転送単位
毎に別領域に割り付けられたアドレス形式に構成して、
送出するCPUと、 前記CPUから送出されたデータ転送単位種別を含むアド
レスを受取り、前記アドレス形式に従って構成されたア
ドレスから、データ転送単位と前記低位システムバス上
の周辺制御空間アドレスとを識別してアドレス変換し、
前記低位システムバス配下の周辺制御装置にアクセスす
るアドレス変換回路と を有することを特徴とするアドレス変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25613590A JP3198510B2 (ja) | 1990-09-26 | 1990-09-26 | アドレス変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25613590A JP3198510B2 (ja) | 1990-09-26 | 1990-09-26 | アドレス変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04133153A JPH04133153A (ja) | 1992-05-07 |
| JP3198510B2 true JP3198510B2 (ja) | 2001-08-13 |
Family
ID=17288389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25613590A Expired - Fee Related JP3198510B2 (ja) | 1990-09-26 | 1990-09-26 | アドレス変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3198510B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4428272B2 (ja) | 2005-03-28 | 2010-03-10 | セイコーエプソン株式会社 | 表示ドライバ及び電子機器 |
| JP2007183668A (ja) * | 2007-03-15 | 2007-07-19 | Seiko Epson Corp | 表示ドライバ及び電子機器 |
-
1990
- 1990-09-26 JP JP25613590A patent/JP3198510B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04133153A (ja) | 1992-05-07 |
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