JPH05342090A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 複数のバス・マスタ及びバス・スレーブより
構成されるデータ処理装置に関し、データアライメント
処理回路をバス・マスタと独立して構成することによ
り、より少ないハードウェア量で使用効率の高いデータ
処理装置を提供することを目的とする。 【構成】 ｎ個のバス・マスタ１−１〜１−ｎと、ｍ個
のバス・スレーブ３−１〜３−ｍと、主記憶装置５が、
システムバスＳＹＳＢＵＳを介して接続されたデータ処
理装置であって、システムバスＳＹＳＢＵＳに接続さ
れ、システムバスＳＹＳＢＵＳ上の多バイト長データの
上位バイトを主記憶装置５の下位アドレスのバイトデー
タと対応させる処理、或いは、システムバスＳＹＳＢＵ
Ｓ上の多バイト長データの下位バイトを主記憶装置５の
下位アドレスのバイトデータと対応させる処理の何れか
の処理を行なうデータアライメント処理回路２を有して
構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は例えばプロセッサ、ＤＭ
Ａ（Direct Memory Access）コントローラ等の複数のバ
ス・マスタ及びバス・スレーブより構成されるデータ処
理装置に係り、特に、データアライメント処理回路をバ
ス・マスタと独立して構成した、より少ないハードウェ
ア量で、使用効率の高いデータ処理装置に関する。

【０００２】データ処理装置で扱うデータの単位は、シ
ステムの世代交代と共に８ビット、１６ビット、３２ビ
ット、…と、ビット数が増加の一途を辿っており、殆ど
のデータ処理装置では、これらのデータを混在して扱っ
ている。例えば、３２ビットデータを扱うデータ処理装
置では、８ビット及び１６ビットデータが混在して使用
されている。そのため、例えば、８ビットつまり１バイ
トデータを３２ビット（４バイト）のデータ処理装置で
扱う場合、この１バイトデータを４バイトデータ中のど
のバイトに対応させるかを操作する必要性が生じてく
る。

【０００３】現在、この操作はハードウェアで行なわれ
る場合が多いが、今後、扱うビット数が多くなってもそ
れに伴うハードウェア量が増加しないことが好ましい。

【０００４】

【従来の技術】図７に、従来のデータ処理装置の構成図
を示す。同図において、データ処理装置は、ｎ個のバス
・マスタ１０１−１〜１０１−ｎと、ｍ個のバス・スレ
ーブ３−１〜３−ｍと、主記憶装置５とが、システムバ
スＳＹＳＢＵＳを介して接続された構成となっている。
尚、バス・マスタ１０１−１〜１０１−ｎには、データ
アライメント処理を行なうデータアライメント処理回路
１０２が内蔵されている。

【０００５】また、図８に本従来例のデータ処理装置の
バスタイミングチャートを示す。図８（１）はライトア
クセス、図８（２）はリードアクセスである。ライトア
クセス時（図８（１）参照）には、バス・マスタ１０１
−ｉ（ｉ＝１〜ｎ）がバス権を獲得すると、Ｔ１サイク
ルでバス・マスタ１０１−ｉからシステムバスＳＹＳＢ
ＵＳのアドレス信号ＡＤＤＲにライトアドレス（Write
Address ）が出力される。同時に、データのサイズを表
すサイズ信号ＳＩＺＥに（Size）が出力される。このサ
イズ信号ＳＩＺＥは、ライトデータ（Write Data）がバ
ス・スレーブ３−ｊ（ｊ＝１〜ｍ）に取り込まれるまで
有効値である。また、ライト期間中、リードライト信号
ＲＤはネゲート（ライトであることを示す）であり、バ
スビジー信号ＢＵＳＹ＃はアサート（システムバスＳＹ
ＳＢＵＳが使用されていることを示す）である。

【０００６】次にＴ２サイクルで、バス・マスタ１０１
−ｉからシステムバスＳＹＳＢＵＳのデータ信号ＤＡＴ
Ａにライトデータ（Write Data）が出力され、ライトイ
ネーブル信号ＷＥ＃がアサートされる。バス・スレーブ
３−ｊは、ライトイネーブル信号ＷＥ＃がアサートであ
る間にライトデータ（Write Data）を取り込む。

【０００７】リードアクセス時（図８（２）参照）に
は、Ｔ１サイクルでバス・マスタ１０１−ｉからシステ
ムバスＳＹＳＢＵＳのアドレス信号ＡＤＤＲにリードア
ドレス（Read Address）が出力される。同時に、サイズ
信号ＳＩＺＥに（Size）が出力される。また、リード期
間中、リードライト信号ＲＤはアサート（リードである
ことを示す）であり、バスビジー信号ＢＵＳＹ＃はアサ
ートである。

【０００８】次にＴ２サイクルで、バス・スレーブ３−
ｊからシステムバスＳＹＳＢＵＳのデータ信号ＤＡＴＡ
にリードデータ（Read Data ）が出力される。バス・マ
スタ１０１−ｉは、このサイクル（リードアドレスを出
力した次のサイクル）中にシステムバスＳＹＳＢＵＳ上
のリードデータ（Read Data ）を取り込む。

【０００９】この従来のデータ処理装置においては、デ
ータアライメント処理はバス・マスタ１０１−１〜１０
１−ｎ自身で行なわれていた。このデータアライメント
処理には、２つのタイプがあり、１つは多バイト長デー
タの下位バイトを主記憶装置５の下位アドレスのバイト
データと対応させる処理形式であり、リトルエンディア
ン形式と呼ばれ、またもう１つは、多バイト長データの
上位バイトを主記憶装置５の下位アドレスのバイトデー
タと対応させる処理形式であり、ビッグエンディアン形
式と呼ばれている。

【００１０】図９〜図１４に、具体例として、３２ビッ
トデータ（４バイトデータ）を扱うデータ処理装置にお
いて、それぞれの形式により１バイト、２バイト、及び
３バイトデータをリード或いはライトアクセスする場合
のデータアライメント処理の処理仕様を示す。

【００１１】ところで、データ処理装置の基本構成は、
バス・マスタとバス・スレーブとが１対１で対応される
ものであるが、昨今のデータ処理装置においては、複数
のバス・マスタ１０１−１〜１０１−ｎと各バス・スレ
ーブ３−１〜３−ｍを対応させる構成（以下、マルチマ
スタシステムと呼ぶ）が増えてきている。このマルチマ
スタシステムにおいて、データアライメント処理はシス
テムを構成する各バス・マスタ１０１−１〜１０１−ｎ
内に内蔵されるデータアライメント処理回路１０２によ
り行なわれていた。

【００１２】しかし、マルチマスタシステムでは、シス
テムバスＳＹＳＢＵＳを共有していることから、各バス
・スレーブ３−１〜３−ｍへのアクセスは、システムを
構成する各バス・マスタ１０１−１〜１０１−ｎが同時
に行なうことは許されていない。

【００１３】

【発明が解決しようとする課題】従って、従来のマルチ
マスタシステムのデータ処理装置では、各バス・マスタ
内にデータアライメント処理回路が内蔵されており、一
方で各バス・スレーブへのアクセスは同時に行なうこと
は許されていないため、データアライメント処理回路の
使用効率が悪いという問題があった。

【００１４】本発明は、上記問題点を解決するもので、
データアライメント処理回路をバス・マスタと独立して
構成することにより、より少ないハードウェア量で使用
効率の高いデータ処理装置を提供することを目的とす
る。

【００１５】

【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の特徴のデータ処理装置は、図１に示
す如く、ｎ個のバス・マスタ１−１〜１−ｎと、ｍ個の
バス・スレーブ３−１〜３−ｍと、主記憶装置５が、シ
ステムバスＳＹＳＢＵＳを介して接続されたデータ処理
装置であって、前記システムバスＳＹＳＢＵＳに接続さ
れ、前記システムバスＳＹＳＢＵＳ上の多バイト長デー
タの上位バイトを前記主記憶装置５の下位アドレスのバ
イトデータと対応させる処理、或いは、前記システムバ
スＳＹＳＢＵＳ上の多バイト長データの下位バイトを前
記主記憶装置５の下位アドレスのバイトデータと対応さ
せる処理の何れかの処理を行なうデータアライメント処
理回路２を有して構成する。

【００１６】また、本発明の第２の特徴のデータ処理装
置は、図２に示す如く、システムバスＳＹＳＢＵＳに接
続されたｎ個のバス・マスタ１−１〜１−ｎと、システ
ムバスＳＹＳＢＵＳ及び第２バスＢＵＳ２に接続された
ｍ個のバス・スレーブ３−１〜３−ｍ、及び主記憶装置
５とを備えるデータ処理装置であって、前記システムバ
スＳＹＳＢＵＳ及び第２バスＢＵＳ２に接続され、前記
システムバスＳＹＳＢＵＳまたは第２バスＢＵＳ２上の
多バイト長データの上位バイトを前記主記憶装置５の下
位アドレスのバイトデータと対応させる処理、或いは、
前記システムバスＳＹＳＢＵＳまたは第２バスＢＵＳ２
上の多バイト長データの下位バイトを前記主記憶装置５
の下位アドレスのバイトデータと対応させる処理の何れ
かの処理を行なうデータアライメント処理回路２を有し
て構成する。

【００１７】

【作用】本発明の第１の特徴のデータ処理装置では、図
１に示す如く、バス・マスタ１−１〜１−ｎと主記憶装
置５またはバス・スレーブ３−１〜３−ｍ間のリードま
たはライトアクセスにおけるデータアライメント処理を
データアライメント処理回路２により行なう。尚、図１
では、バス・マスタ１−１のみを図示し、他のバス・マ
スタ１−２〜１−ｎ及びバス・スレーブ３−１〜３−ｍ
を省略している。

【００１８】先ず、バス・マスタ１−１から主記憶装置
５へデータをライトする場合には、システムバスＳＹＳ
ＢＵＳを介して、バス・マスタ１−１からデータアライ
メント処理回路２にデータが転送され、データアライメ
ント処理回路２では、バス・マスタ１−１からの制御信
号に基づき所定のデータアライメント処理、即ち、多バ
イト長データの上位バイトを主記憶装置５の下位アドレ
スのバイトデータと対応させる処理、或いは、多バイト
長データの下位バイトを主記憶装置５の下位アドレスの
バイトデータと対応させる処理の何れかの処理を行な
う。そしてデータアライメント処理後のデータが、シス
テムバスＳＹＳＢＵＳを介して主記憶装置５に転送され
る。

【００１９】また、主記憶装置５からバス・マスタ１−
１にデータをリードする場合には、システムバスＳＹＳ
ＢＵＳを介して、主記憶装置５からデータアライメント
処理回路２にデータが転送され、データアライメント処
理回路２では、バス・マスタ１−１からの制御信号に基
づき所定のデータアライメント処理を行い、そしてデー
タアライメント処理後のデータが、システムバスＳＹＳ
ＢＵＳを介してバス・マスタ１−１に転送される。

【００２０】更に、バス・マスタ１−１〜１−ｎとバス
・スレーブ３−１〜３−ｍ間のアクセスも同様にして行
なわれる。従って、データアライメント処理回路２をバ
ス・マスタ１と独立して構成することにより、より少な
いハードウェア量で使用効率の高いデータ処理装置を提
供することができる。

【００２１】また、本発明の第２の特徴のデータ処理装
置では、図２に示す如く、バス・マスタ１−１〜１−ｎ
と主記憶装置５またはバス・スレーブ３−１〜３−ｍ間
のリードまたはライトアクセスにおけるデータアライメ
ント処理をデータアライメント処理回路２により行な
う。

【００２２】先ず、バス・マスタ１−ｉ（ｉ＝１〜ｎ）
から主記憶装置５へデータをライトする場合には、シス
テムバスＳＹＳＢＵＳを介して、バス・マスタ１−ｉか
らデータアライメント処理回路２にデータが転送され、
データアライメント処理回路２では、バス・マスタ１−
ｉからの制御信号に基づき所定のデータアライメント処
理、即ち、多バイト長データの上位バイトを主記憶装置
５の下位アドレスのバイトデータと対応させる処理、或
いは、多バイト長データの下位バイトを主記憶装置５の
下位アドレスのバイトデータと対応させる処理の何れか
の処理を行なう。そしてデータアライメント処理後のデ
ータが、第２バスＢＵＳ２を介して主記憶装置５に転送
される。

【００２３】また、主記憶装置５からバス・マスタ１−
ｉにデータをリードする場合には、第２バスＢＵＳ２を
介して、主記憶装置５からデータアライメント処理回路
２にデータが転送され、データアライメント処理回路２
では、バス・マスタ１−ｉからの制御信号に基づき所定
のデータアライメント処理を行い、そしてデータアライ
メント処理後のデータが、システムバスＳＹＳＢＵＳを
介してバス・マスタ１−ｉに転送される。

【００２４】更に、バス・マスタ１−１〜１−ｎとバス
・スレーブ３−１〜３−ｍ間のアクセスも同様にして行
なわれる。従って、第１の特徴のデータ処理装置の効果
に加えて、更に高速なデータ転送を行なうことができ
る。

【００２５】

【実施例】次に、本発明に係る実施例を図面に基づいて
説明する。 第１実施例 図１に本発明の第１実施例に係るデータ処理装置の構成
図を示す。

【００２６】同図において、本実施例のデータ処理装置
は、バス・マスタ１−１、主記憶装置５、データアライ
メント処理回路２、及びバス・アービタ７から構成さ
れ、それぞれがシステムバスＳＹＳＢＵＳを介して接続
されている。

【００２７】バス・マスタ１−１は、例えばプロセッ
サ、ＤＭＡ（Direct Memory Access）コントローラ等で
あり、演算部とバスインタフェースから構成されている
ものとする。

【００２８】バス・マスタ１のシステムバスＳＹＳＢＵ
Ｓに対するインタフェース信号には、データ信号ＤＡＴ
Ａ、アドレス信号ＡＤＤＲ、データのサイズを表すサイ
ズ信号ＳＩＺＥ、アサートの時にバス・マスタ１が主記
憶装置５に対してリードアクセス、ネゲートの時にライ
トアクセスであることを示すリードライト信号ＲＤ、デ
ータ信号ＤＡＴＡ上に有効なライトデータが乗っている
ことを示すライトイネーブル信号ＷＥ＃、アサートの時
にデータのライトを禁止するライト禁止信号ＩＨ−Ｗ
Ｒ、データのアラインメント処理において符号拡張が必
要であることを示す符号拡張信号ＳＩＧＮＥＤ＃、並び
に、データのアライメント処理が必要であることを示す
アライメント信号ＡＬＩＧＮ＃がある。尚、信号名に続
く記号＃は、その信号が負論理信号であることを示して
いる。

【００２９】バス・アービタ７は、バス・マスタ１−１
〜１−ｎ（バス・マスタ１−２〜１−ｎは図示せず）に
対してバス権の割当を行なうもので、バス・マスタ１−
１からバス権要求信号ＲＥＱ１がアサートされた時に
は、バスビジー信号ＢＵＳＹ＃がネゲートである（シス
テムバスＳＹＳＢＵＳが使用されていない）ことを確認
して、応答信号ＡＣＫ１をアサートにしてバス・マスタ
１−１に返す。バス・マスタ１−１は、これを認識して
システムバスＳＹＳＢＵＳの使用を開始する。

【００３０】データアライメント処理回路２のシステム
バスＳＹＳＢＵＳに対するインタフェース信号には、デ
ータ信号ＤＡＴＡ、アドレス信号ＡＤＤＲ、サイズ信号
ＳＩＺＥ、符号拡張信号ＳＩＧＮＥＤ＃、及びアライメ
ント信号ＡＬＩＧＮ＃がある。

【００３１】データアライメント処理回路２は、バス・
マスタ１−１〜１−ｎと主記憶装置５またはバス・スレ
ーブ３−１〜３−ｍ（図示せず）間のリードまたはライ
トアクセスにおけるデータアライメント処理、即ち、多
バイト長データの上位バイトを主記憶装置５の下位アド
レスのバイトデータと対応させる処理、或いは、多バイ
ト長データの下位バイトを主記憶装置５の下位アドレス
のバイトデータと対応させる処理の何れかの処理を、サ
イズ信号ＳＩＺＥ及び符号拡張信号ＳＩＧＮＥＤ＃の制
御の基に行なう。また、アライメント信号ＡＬＩＧＮ＃
がアサートの時にのみ、データアライメント処理回路２
からアライメント処理後のデータがシステムバスＳＹＳ
ＢＵＳ上に出力される。

【００３２】次に、本実施例におけるバス・マスタ１−
１〜１−ｎと主記憶装置５間のリードまたはライトアク
セスの動作を説明する。先ず、バス・マスタ１−１から
主記憶装置５へデータをライトする場合には、システム
バスＳＹＳＢＵＳを介して、バス・マスタ１−１からデ
ータアライメント処理回路２にデータが転送され、デー
タアライメント処理回路２では所定のデータアライメン
ト処理を行い、そしてデータアライメント処理後のデー
タが、システムバスＳＹＳＢＵＳを介して主記憶装置５
に転送される。

【００３３】図３のバスタイミングチャートを用いて詳
細に説明する。バス・マスタ１−１がバス権を獲得する
と、Ｔ１サイクルでシステムバスＳＹＳＢＵＳのアドレ
ス信号ＡＤＤＲにライトアドレス（Write Address ）を
出力する。同時に、データのサイズを表すサイズ信号Ｓ
ＩＺＥに（Size）が出力される。このサイズ信号ＳＩＺ
Ｅは、ライトデータ（Write Data）が主記憶装置５に取
り込まれるまで有効値である。また、ライト期間中、リ
ードライト信号ＲＤはネゲート（ライトであることを示
す）であり、バスビジー信号ＢＵＳＹ＃はアサート（シ
ステムバスＳＹＳＢＵＳが使用されていることを示す）
である。

【００３４】次にＴ２サイクルで、バス・マスタ１−１
からシステムバスＳＹＳＢＵＳのデータ信号ＤＡＴＡに
ライトデータ（アライン前のデータ：Write Data）が出
力される。ここで、アライメント信号ＡＬＩＧＮ＃がア
サートされていれば、データアライメント処理回路２
は、システムバスＳＹＳＢＵＳ上のデータ信号ＤＡＴ
Ａ、アドレス信号ＡＤＤＲ、サイズ信号ＳＩＺＥ、及び
符号拡張信号ＳＩＧＮＥＤ＃を同時に取り込み、データ
アライメント処理を行なう。

【００３５】次にＴ３サイクルで、データアライメント
処理回路２からシステムバスＳＹＳＢＵＳ上にデータア
ライメント処理を施したライトデータ（アライン後のデ
ータ：Write Data）が出力される。この時、ライトイネ
ーブル信号ＷＥ＃がアサートされる。主記憶装置５は、
ライトイネーブル信号ＷＥ＃がアサートである間にライ
トデータ（アライン後のデータ：Write Data）を取り込
む。

【００３６】また、主記憶装置５からバス・マスタ１−
１にデータをリードする場合には、システムバスＳＹＳ
ＢＵＳを介して、主記憶装置５からデータアライメント
処理回路２にデータが転送され、データアライメント処
理回路２では所定のデータアライメント処理を行い、そ
してデータアライメント処理後のデータが、システムバ
スＳＹＳＢＵＳを介してバス・マスタ１−１に転送され
る。

【００３７】図４のバスタイミングチャートを用いて詳
細に説明する。Ｔ１サイクルでバス・マスタ１−１から
システムバスＳＹＳＢＵＳのアドレス信号ＡＤＤＲにリ
ードアドレス（Read Address）が出力される。同時に、
サイズ信号ＳＩＺＥに（Size）が出力される。また、リ
ード期間中、リードライト信号ＲＤはアサート（リード
であることを示す）であり、バスビジー信号ＢＵＳＹ＃
はアサートである。

【００３８】次にＴ２サイクルで、主記憶装置５からシ
ステムバスＳＹＳＢＵＳのデータ信号ＤＡＴＡにリード
データ（アライン前のデータ：Read Data ）が出力され
る。ここで、アライメント信号ＡＬＩＧＮ＃がアサート
されていれば、データアライメント処理回路２は、シス
テムバスＳＹＳＢＵＳ上のデータ信号ＤＡＴＡ、アドレ
ス信号ＡＤＤＲ、サイズ信号ＳＩＺＥ、及び符号拡張信
号ＳＩＧＮＥＤ＃を同時に取り込み、データアライメン
ト処理を行なう。

【００３９】次にＴ３サイクルで、データアライメント
処理回路２からシステムバスＳＹＳＢＵＳ上にデータア
ライメント処理を施したリードデータ（アライン後のデ
ータ：Read Data ）が出力される。バス・マスタ１−１
は、このサイクル（アライメント信号ＡＬＩＧＮ＃をア
サートとした次のサイクル）中にシステムバスＳＹＳＢ
ＵＳ上のリードデータ（アライン後のデータ：Read Dat
a ）を取り込む。

【００４０】更に、バス・マスタ１−１〜１−ｎとバス
・スレーブ３−１〜３−ｍ間のアクセスも同様にして行
なわれる。以上のように本実施例によれば、データアラ
イメント処理回路２をバス・マスタ１と独立して構成す
ることにより、より少ないハードウェア量で使用効率の
高いデータ処理装置を提供することができる。

【００４１】また、本実施例によれば、データをアライ
メントする必要がない場合は、データアライメント処理
回路２を介することなくデータ転送を行なうので、従来
に比べてより高速にデータ転送することが可能となる。

【００４２】更に、バス・マスタが行なっていたデータ
アライメント処理が外部の負担となるので、バス・マス
タ内部の処理性能を向上させることが可能となる。 第２実施例 図２に本発明の第２実施例に係るデータ処理装置の構成
図を示す。

【００４３】同図において、本実施例のデータ処理装置
は、バス・マスタ１−１〜１−ｎ、データアライメント
処理回路２、バス・スレーブ３−１〜３−ｍ、及び主記
憶装置５から構成され、それぞれがシステムバスＳＹＳ
ＢＵＳ及び第２バスＢＵＳ２を介して接続されている。
尚、バス権の割当を行なうバスアービタ７は省略してい
る。

【００４４】バス・マスタ１−１〜１−ｎ、データアラ
イメント処理回路２、主記憶装置５、及びバス・スレー
ブ３−１〜３−ｍの機能及び構成は、第１実施例と同様
であり、それぞれのシステムバスＳＹＳＢＵＳに対する
制御信号群をＣＯＮ１、ＣＯＮ２、ＣＯＮ３、及びＣＯ
Ｎ４としている。また、ＡＤＡＴＡは第２バスＢＵＳ２
上のデータ信号で、データアライメント処理回路２、主
記憶装置５、及びバス・スレーブ３−１〜３−ｍ間でや
り取りされるデータ信号である。

【００４５】次に、本実施例におけるバス・マスタ１−
１〜１−ｎと主記憶装置５間のリードまたはライトアク
セスの動作を説明する。先ず、バス・マスタ１−ｉ（ｉ
＝１〜ｎ）から主記憶装置５へデータをライトする場合
には、システムバスＳＹＳＢＵＳを介して、バス・マス
タ１−ｉからデータアライメント処理回路２にデータが
転送され、データアライメント処理回路２では、バス・
マスタ１−ｉからのサイズ信号ＳＩＺＥ及び符号拡張信
号ＳＩＧＮＥＤ＃に基づき所定のデータアライメント処
理、即ち、多バイト長データの上位バイトを主記憶装置
５の下位アドレスのバイトデータと対応させる処理、或
いは、多バイト長データの下位バイトを主記憶装置５の
下位アドレスのバイトデータと対応させる処理の何れか
の処理を行なう。そしてデータアライメント処理後のデ
ータが、第２バスＢＵＳ２を介して主記憶装置５に転送
される。

【００４６】また、主記憶装置５からバス・マスタ１−
ｉにデータをリードする場合には、第２バスＢＵＳ２を
介して、主記憶装置５からデータアライメント処理回路
２にデータが転送され、データアライメント処理回路２
では、バス・マスタ１−ｉからのサイズ信号ＳＩＺＥ及
び符号拡張信号ＳＩＧＮＥＤ＃に基づき所定のデータア
ライメント処理を行い、そしてデータアライメント処理
後のデータが、システムバスＳＹＳＢＵＳを介してバス
・マスタ１−ｉに転送される。

【００４７】更に、バス・マスタ１−１〜１−ｎとバス
・スレーブ３−１〜３−ｍ間のアクセスも同様にして行
なわれる。図５及び図６のバスタイミングチャートを用
いて詳細に説明する。

【００４８】先ずライトアクセス時（図５参照）には、
バス・マスタ１−ｉ（ｉ＝１〜ｎ）がバス権を獲得する
と、Ｔ１サイクルで、バス・マスタ１−ｉはシステムバ
スＳＹＳＢＵＳのアドレス信号ＡＤＤＲにライトアドレ
ス（Write Address ）を出力する。同時に、サイズ信号
ＳＩＺＥに（Size）が出力される。このサイズ信号ＳＩ
ＺＥは、ライトデータ（Write Data）がバス・スレーブ
３−ｊ（ｊ＝１〜ｍ）に取り込まれるまで有効値であ
る。また、ライト期間中、リードライト信号ＲＤはネゲ
ートであり、バスビジー信号ＢＵＳＹ＃はアサートであ
る。

【００４９】次にＴ２サイクルで、バス・マスタ１−ｉ
からシステムバスＳＹＳＢＵＳのデータ信号ＤＡＴＡに
ライトデータ（アライン前のデータ：Write Data）が出
力される。ここで、アライメント信号ＡＬＩＧＮ＃がア
サートされていれば、データアライメント処理回路２
は、システムバスＳＹＳＢＵＳ上のデータ信号ＤＡＴ
Ａ、アドレス信号ＡＤＤＲ、サイズ信号ＳＩＺＥ、及び
符号拡張信号ＳＩＧＮＥＤ＃を同時に取り込み、データ
アライメント処理を行なう。データアライメント処理回
路２は、Ｔ２サイクル中に第２バスＢＵＳ２上のデータ
信号ＡＤＡＴＡにデータアライメント処理を施したライ
トデータ（アライン後のデータ：Write Data）を出力す
る。このＴ２サイクルで従来と同様に、ライトイネーブ
ル信号ＷＥ＃がアサートされており、バス・スレーブ３
−ｊは、ライトイネーブル信号ＷＥ＃がアサートである
間にライトデータ（アライン後のデータ：Write Data）
を取り込む。

【００５０】また、リードアクセス時（図６参照）に
は、Ｔ１サイクルでバス・マスタ１−ｉからシステムバ
スＳＹＳＢＵＳのアドレス信号ＡＤＤＲにリードアドレ
ス（Read Address）が出力される。同時に、サイズ信号
ＳＩＺＥに（Size）が出力される。また、リード期間
中、リードライト信号ＲＤはアサートであり、バスビジ
ー信号ＢＵＳＹ＃はアサートである。

【００５１】次にＴ２サイクルで、バス・スレーブ３−
ｊから第２バスＢＵＳ２上のデータ信号ＡＤＡＴＡにリ
ードデータ（アライン前のデータ：Read Data ）が出力
される。ここで、アライメント信号ＡＬＩＧＮ＃がアサ
ートされていれば、データアライメント処理回路２は、
第２バスＢＵＳ２上のデータ信号ＡＤＡＴＡ、並びにシ
ステムバスＳＹＳＢＵＳ上のアドレス信号ＡＤＤＲ、サ
イズ信号ＳＩＺＥ、及び符号拡張信号ＳＩＧＮＥＤ＃を
同時に取り込み、データアライメント処理を行なう。デ
ータアライメント処理回路２は、Ｔ２サイクル中にシス
テムバスＳＹＳＢＵＳ上のデータ信号ＤＡＴＡにデータ
アライメント処理を施したリードデータ（アライン後の
データ：Read Data ）を出力する。バス・マスタ１−ｉ
は、このＴ２サイクル（従来と同様に、リードアドレス
を出力した次のサイクル）で、システムバスＳＹＳＢＵ
Ｓ上のリードデータ（アライン後のデータ：Read Data
）を取り込む。

【００５２】以上のように本実施例によれば、第１実施
例のデータ処理装置の効果に加えて、第１実施例のバス
アクセスよりも１サイクル短いサイクル数でライト及び
リードアクセスを行なうことができ、更に高速なデータ
転送を行なうことができる。

【００５３】

【発明の効果】以上説明したように、本発明によれば、
バス・マスタと主記憶装置またはバス・スレーブ間のリ
ードまたはライトアクセスにおけるデータアライメント
処理を、バス・マスタと独立して構成したデータアライ
メント処理回路により行なうこととしたので、より少な
いハードウェア量で、使用効率の高いデータ処理装置を
提供することができる。

【００５４】また、データアライメント処理回路、主記
憶装置、及びバス・スレーブに接続する第２バスを構成
することにより、更に高速なデータ転送を行なうことの
可能なデータ処理装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るデータ処理装置の構
成図である。

【図２】本発明の第２実施例に係るデータ処理装置の構
成図である。

【図３】第１実施例のデータ処理装置のライトアクセス
時のバスタイミングチャートである。

【図４】第１実施例のデータ処理装置のリードアクセス
時のバスタイミングチャートである。

【図５】第２実施例のデータ処理装置のライトアクセス
時のバスタイミングチャートである。

【図６】第２実施例のデータ処理装置のリードアクセス
時のバスタイミングチャートである。

【図７】従来のデータ処理装置の構成図である。

【図８】従来例のデータ処理装置のバスタイミングチャ
ートであり、図８（１）はライトアクセス、図８（２）
はリードアクセスである。

【図９】リトルエンディアン形式における１バイトアク
セスのデータアライメント処理の仕様説明図であり、図
９（１）はリードアクセス、図２（２）はライトアクセ
スである。

【図１０】リトルエンディアン形式における２バイトア
クセスのデータアライメント処理の仕様説明図であり、
図１０（１）はリードアクセス、図１０（２）はライト
アクセスである。

【図１１】リトルエンディアン形式における３バイトア
クセスのデータアライメント処理の仕様説明図であり、
図１１（１）はリードアクセス、図１１（２）はライト
アクセスである。

【図１２】ビッグエンディアン形式における１バイトア
クセスのデータアライメント処理の仕様説明図であり、
図１２（１）はリードアクセス、図１２（２）はライト
アクセスである。

【図１３】ビッグエンディアン形式における２バイトア
クセスのデータアライメント処理の仕様説明図であり、
図１３（１）はリードアクセス、図１３（２）はライト
アクセスである。

【図１４】ビッグエンディアン形式における３バイトア
クセスのデータアライメント処理の仕様説明図であり、
図１４（１）はリードアクセス、図１４（２）はライト
アクセスである。

【符号の説明】

１−１〜１−ｎ，１０１−１〜１０１−ｎ…バス・マス
タ ２，１０２…データアライメント処理回路 ３−１〜３−ｍ…バス・スレーブ ５…主記憶装置 ７…バス・アービタ ＳＹＳＢＵＳ…システムバス ＢＵＳ２…第２バス ＤＡＴＡ，ＡＤＡＴＡ…データ信号 ＡＤＤＲ…アドレス信号 ＳＩＺＥ…サイズ信号 ＲＤ…リードライト信号 ＷＥ＃…ライトイネーブル信号 ＩＨ−ＷＲ…ライト禁止信号 ＳＩＧＮＥＤ＃…符号拡張信号 ＡＬＩＧＮ＃…アライメント信号 ＲＥＱ１…バス権要求信号 ＢＵＳＹ＃…バスビジー信号 ＡＣＫ１…応答信号 ＣＯＮ１〜ＣＯＮ４…制御信号群 ＢＣＬＫ…基本クロック信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ｎ個のバス・マスタ（１−１〜１−ｎ）
   と、ｍ個のバス・スレーブ（３−１〜３−ｍ）と、主記
   憶装置（５）が、システムバス（ＳＹＳＢＵＳ）を介し
   て接続されたデータ処理装置であって、 前記システムバス（ＳＹＳＢＵＳ）に接続され、前記シ
   ステムバス（ＳＹＳＢＵＳ）上の多バイト長データの上
   位バイトを前記主記憶装置（５）の下位アドレスのバイ
   トデータと対応させる処理、或いは、前記システムバス
   （ＳＹＳＢＵＳ）上の多バイト長データの下位バイトを
   前記主記憶装置（５）の下位アドレスのバイトデータと
   対応させる処理の何れかの処理を行なうデータアライメ
   ント処理回路（２）を有することを特徴とするデータ処
   理装置。
2. 【請求項２】 システムバス（ＳＹＳＢＵＳ）に接続さ
   れたｎ個のバス・マスタ（１−１〜１−ｎ）と、システ
   ムバス（ＳＹＳＢＵＳ）及び第２バス（ＢＵＳ２）に接
   続されたｍ個のバス・スレーブ（３−１〜３−ｍ）、及
   び主記憶装置（５）とを備えるデータ処理装置であっ
   て、 前記システムバス（ＳＹＳＢＵＳ）及び第２バス（ＢＵ
   Ｓ２）に接続され、前記システムバス（ＳＹＳＢＵＳ）
   または第２バス（ＢＵＳ２）上の多バイト長データの上
   位バイトを前記主記憶装置（５）の下位アドレスのバイ
   トデータと対応させる処理、或いは、前記システムバス
   （ＳＹＳＢＵＳ）または第２バス（ＢＵＳ２）上の多バ
   イト長データの下位バイトを前記主記憶装置（５）の下
   位アドレスのバイトデータと対応させる処理の何れかの
   処理を行なうデータアライメント処理回路（２）を有す
   ることを特徴とするデータ処理装置。