CN101383790B - 高速串行接口电路及电子设备 - Google Patents

Abstract

本发明提供了可以防止不传输时钟信号时的不稳定动作的高速串行接口电路以及包括该电路的电子设备。高速串行接口电路包括数据接收电路(10)、时钟信号接收电路(20)、至少包括串行/并行转换电路(40)的逻辑电路模块(30)、自由运行时钟信号生成电路(70)、时钟信号检测电路(80)、以及输出屏蔽电路(90)。时钟信号检测电路比较来自时钟信号接收电路(20)的接收时钟信号CKIN和来自自由运行时钟信号生成电路的自由运行时钟信号OSCK，检测通过差动时钟信号线是否传输有时钟信号。输出屏蔽电路在检测出通过差动时钟信号线没有传输时钟信号时屏蔽逻辑电路模块的输出信号RT、RCK，以使其无法传递到后阶段的电路。

Description

高速串行接口电路及电子设备

技术领域

本发明涉及高速串行接口电路及电子设备等。

背景技术

近年来，作为以降低EMI噪声(noise)等为目的接口的LVDS(Low Voltage Differential Signaling：低压差分信号)等高速串行传送备受瞩目。在该高速串行传送中，传送电路通过差动信号发送被串行化的数据，接收(receiver)电路通过对差动信号进行差动放大，从而实现数据的传递。

作为这样的高速串行传送的现有技术，例如存在有专利文献1中所公开的技术。并且，作为高速串行传送的电缆被取下时稳定接收电路的输出的技术，例如存在有专利文献2中所公开的技术。

但是，在专利文献2公开的现有技术中，为了实现接收电路的输出的稳定化，需要设置与差动信号线(串行总线)不同的信号线。因此，存在导致传送电路和接收电路之间信号线条数增多的问题。

并且，在这些技术中，没有记载与高速串行接口电路中的晶体管特征的时移变化特征、即晶体管的负偏压温度不稳定性(NBTI：Negative Bias Temperature Instability)和由热载流子引起的特性变动的降低有关的内容。

专利文献1：日本特开2006-276221

专利文献2：日本特开2004-128629

发明内容

本发明鉴于上述问题，提供了可以防止不传输时钟信号时的不稳定动作的高速串行接口电路及包括该高速串行接口电路的电子设备。

本发明涉及一种高速串行接口电路，其包括：数据接收电路，用于接收通过差动数据信号线传输的差动信号的串行数据，并输出接收串行数据；时钟信号接收电路，用于接收通过差动时钟信号线传输的差动信号的时钟信号，并输出接收时钟信号；逻辑电路模块，至少包括串行/并行转换电路，其中，上述串行/并行转换电路根据通过来自上述时钟信号接收电路的上述接收时钟信号而生成的采样时钟信号，对来自上述数据接收电路的上述接收串行数据进行采样，转换成并行数据；自由运行时钟信号生成电路，用于生成并输出自由运行时钟信号；时钟信号检测电路，比较来自上述时钟信号接收电路的上述接收时钟信号和来自上述自由运行时钟信号生成电路的上述自由运行时钟信号，并检测通过上述差动时钟信号线是否传输有时钟信号；以及输出屏蔽电路，当检测出通过上述差动时钟信号线没有传输时钟信号时，屏蔽上述逻辑电路模块的输出信号，以使上述逻辑电路模块的输出信号不会传递到后阶段的电路。

根据本发明，自由运行时钟信号生成电路输出自由运行时钟信号，时钟信号检测电路将自由运行时钟信号和来自时钟信号接收电路的接收时钟信号进行比较，检测差动时钟信号线中的时钟信号的输送与未输送。并且，若检测出未输送时钟信号，则输出屏蔽电路进行屏蔽，以使来自逻辑电路模块的输出信号不会传递到后阶段的电路。这样，当在差动信号线中未输送时钟信号时，不会将不稳定的输出信号传递到后阶段的电路，从而可以防止不输送时钟信号时的不稳定的动作。

并且，在本发明中，也可以上述时钟信号检测电路将上述接收时钟信号的频率和上述自由运行时钟信号的频率进行比较，在上述接收时钟信号的频率低于上述自由运行时钟信号的频率的情况下，判断为通过上述差动时钟信号线没有传输时钟信号。

如上所述，仅通过将自由运行时钟信号和接收时钟信号的频率进行比较，就可以检测出没有输送时钟信号，从而可以简化时钟信号检测电路的电路构成。

并且，在本发明中，也可以在将上述自由运行时钟信号的频率设为FC，将上述差动时钟信号线中的时钟信号的频率范围的最小频率设为FL，将最大频率设为FH的情况下，上述自由运行时钟信号生成电路生成并输出频率FC被设定为FC<FL的上述自由运行时钟信号。

如上所述，当频率不在时钟信号频率范围FL～FH内的信号出现在时钟信号线中时，将该信号视为根据噪声等而生成的信号，从而可以判断出差动时钟信号线中没有输送时钟信号。

并且，在本发明中，也可以上述时钟信号接收电路从上述自由运行时钟信号生成电路接受上述自由运行时钟信号，在检测出通过上述差动时钟信号线没有传输时钟信号的情况下，将上述自由运行时钟信号代替上述接收时钟信号向上述逻辑电路模块输出。

根据本发明，若检测出在差动时钟信号线中没有输送时钟信号，则来自自由运行时钟信号生成电路的自由运行时钟信号代替接收时钟信号被输入给逻辑电路模块。因此，即使在差动时钟信号线中的时钟信号长时间保持未被输送的状态下，也可以将自由运行时钟信号作为模拟的时钟信号被提供给逻辑电路模块。由此，可以降低逻辑电路模块的晶体管的时移变化等，并可以提高可靠性。

并且，在本发明中，也可以上述数据接收电路从上述自由运行时钟信号生成电路接受上述自由运行时钟信号，在检测出通过上述差动时钟信号线没有传输时钟信号的情况下，将上述自由运行时钟信号代替上述接收串行数据向上述逻辑电路模块输出。

根据本发明，若检测出差动时钟信号线中没有输送时钟信号，则将来自自由运行时钟信号生成电路的自由运行时钟信号代替接收串行数据输入至逻辑电路模块。因此，即使在差动数据信号线中的数据长时间保持未被输送的状态下，也可以将自由运行时钟信号作为模拟的接收串行数据提供给逻辑电路模块。由此，可以降低逻辑电路模块的晶体管的时移变化等，并可以提高可靠性。

并且，在本发明中，上述高速串行接口电路还可以包括：频率检测电路，用于检测上述接收时钟信号的频率，并在上述接收时钟信号的频率高于赋予的频率FM的情况下，激活上述自由运行时钟信号生成电路的动作停止信号。

如上所述，接收时钟信号的频率较高时，停止自由运行时钟信号生成电路的动作，因此可以降低自由运行时钟信号生成电路生成的自由运行时钟信号对高速串行输送带来的不良影响。

并且，在本发明中，上述时钟信号检测电路可以包括：充电电路，用于以对应于上述自由运行时钟信号的频率的时间常数，向连接有第一电容器的电荷泵节点进行电荷的充电；放电电路，用于以对应于上述接收时钟信号的频率的时间常数，放电来自上述电荷泵节点的电荷；以及电压检测电路，用于检测上述电荷泵节点的电压。

如上所述，只是检测电荷泵节点的电压，也可以比较自由运行时钟信号的频率和接收时钟信号的频率，从而可以实现具有简单且小型化的电路构成的时钟信号检测电路。

并且，在本发明中，上述放电电路可以包括：第一导电型的第一晶体管，设置在连接有第二电容器的第一中间节点与第一电源之间，在上述接收时钟信号是第一电压电平时被接通；以及第一导电型的第二晶体管，设置在上述电荷泵节点与上述第一中间节点之间，在上述接收时钟信号是第二电压电平时被接通，上述充电电路包括：第二导电型的第三晶体管，设置在连接有第三电容器的第二中间节点与上述电荷泵节点之间，在上述自由运行时钟信号是第二电压电平时被接通；以及第二导电型的第四晶体管，设置在第二电源与上述第二中间节点之间，在上述自由运行时钟信号是第一电压电平时被接通。

根据上面所述，只是通过设置第一～第四晶体管和第一、第二电容器等，就可以实现放电电路和充电电路，且可以实现具有小型化的电路结构的时钟信号检测电路。

并且，在本发明中，上述电压检测电路可以由施密特触发电路构成。

如上所述，检测信号中不会出现噪声等原因引起的干扰，从而可以防止错误动作。

并且，在本发明中，上述高速串行接口电路还可以包括：高阻抗状态检测电路，用于检测构成上述差动时钟信号线的第一、第二时钟信号线的高阻抗状态，上述输出屏蔽电路在检测出上述第一、第二时钟信号线的高阻抗状态的情况下，屏蔽上述逻辑电路模块的上述输出信号。

如上所述，不仅在未输送时钟信号时，在时钟信号线处于高阻抗状态时，也可以屏蔽逻辑电路模块的输出信号，并可以防止后阶段的电路的错误动作。

并且，在本发明中，上述高阻抗状态检测电路可以包括：第一上拉电阻，连接于上述第一时钟信号线；第二上拉电阻，连接于上述第二时钟信号线；以及电压检测电路，在将上述时钟信号接收电路的公共状态输入电压范围的最小电压设为VL，将最大电压设为VH的情况下，检测上述第一、第二时钟信号线的电压是否高于上述最大电压VH，上述输出屏蔽电路在上述第一、第二时钟信号线的电压高于上述最大电压VH的情况下，屏蔽上述逻辑电路模块的上述输出信号。

如上所述，当第一、第二时钟信号线的电压高于最大电压VH时，可以判断是没有输送时钟信号的状态。并且，在第一、第二时钟信号线的非驱动状态下，由于第一、第二时钟信号线通过第一、第二上拉电阻被上拉，因此通过电压检测电路检测该被上拉的电压，从而可以检测第一、第二时钟信号线的高阻抗状态。

并且，在本发明中，上述高速串行接口电路还可以包括：第二电压检测电路，用于检测上述第一、第二时钟信号线的电压是否低于上述最小电压VL，上述输出屏蔽电路在上述第一、第二时钟信号线的电压低于上述最小电压VL的情况下，屏蔽上述逻辑电路模块的上述输出信号。

如上所述，不仅在第一、第二时钟信号线是高阻抗状态的情况下，即使在第一、第二时钟信号线被设定为其电压低于最小电压VL的情况下，也可以屏蔽逻辑电路模块的输出信号，并可以防止后阶段的电路的错误动作。

并且，在本发明中，上述高阻抗状态检测电路可以包括：第一下拉电阻，连接于上述第一时钟信号线；第二下拉电阻，连接于上述第二时钟信号线；以及电压检测电路，在将上述时钟信号接收电路的公共状态输入电压范围的最小电压设为VL，将最大电压设为VH的情况下，检测上述第一、第二时钟信号线的电压是否低于上述最小电压VL，上述输出屏蔽电路在上述第一、第二时钟信号线的电压低于上述最小电压VL的情况下，屏蔽上述逻辑电路模块的上述输出信号。

如上所述，在第一、第二时钟信号线的电压低于最小电压VL的情况下，可以判断为不是输送时钟信号的状态。并且，在第一、第二时钟信号线的非驱动状态下，第一、第二时钟信号线通过第一、第二下拉电阻下拉，因此可以通过电压检测电路检测该被下拉的电压，从而可以检测第一、第二时钟信号线的高阻抗状态。

并且，在本发明中，上述高速串行接口电路还可以包括：第二电压检测电路，用于检测上述第一、第二时钟信号线的电压是否高于上述最大电压VH，上述输出屏蔽电路在上述第一、第二时钟信号线的电压高于上述最大电压VH的情况下，屏蔽上述逻辑电路模块的上述输出信号。

如上所述，不仅在第一、第二时钟信号线是高阻抗状态的情况下，即使在第一、第二时钟信号线被设定为其电压高于最大电压VH的情况下，也可以屏蔽逻辑电路模块的输出信号，并可防止后阶段的电路的错误动作。

并且，本发明还涉及电子设备，其包括上述的任意方面的高速串行接口电路、以及根据通过上述高速串行接口电路接收的数据或时钟信号进行动作的装置。

附图说明

图1是本实施方式的高速串行接口电路的第一构成例的示意图；

图2是有关时钟信号频率范围与自由运行时钟信号(free-running clock signal)频率的关系的说明图；

图3是本实施方式的高速串行接口电路的第二构成例的示意图；

图4是本实施方式的高速串行接口电路的第三构成例的示意图；

图5是频率检测电路的构成例的示意图；

图6是自由运行信号生成电路的构成例的示意图；

图7(A)、图7(B)是时钟信号检测电路的构成例的示意图；

图8是用于说明时钟信号检测电路的动作的信号波形例的示意图；

图9是自由运行时钟信号生成电路、时钟信号检测电路、频率检测电路的详细连接构成例的示意图；

图10是用于说明本实施方式的整体动作的信号波形例的示意图；

图11是本实施方式的高速串行接口电路的第四构成例的示意图；

图12(A)、图12(B)是HiZ检测电路的构成例及其说明图；

图13(A)、图13(B)是HiZ检测电路的其它构成例及其说明图；

图14(A)、图14(B)是包括HiZ检测电路的电压检测电路的构成例及其说明图；

图15是本实施方式的高速串行接口电路的第五构成例的示意图；

图16是采样时钟信号生成电路的构成例的示意图；

图17是用于说明采样时钟信号生成电路和串行/并行转换电路的动作的信号波形图；以及

图18是电子设备的构成例的示意图。

具体实施方式

下面，对本发明的优选实施方式进行详细说明。此外，下面说明的实施方式并不是用于不当地限定本发明所要保护的内容，本实施方式中说明的所有构成并不是作为本发明的解决手段所必须的。

1、第一构成例

图1示出了本实施方式的高速串行电路(数据传输控制装置、串行接口电路)的第一构成例。该高速串行接口电路包括数据接收电路10、时钟信号接收电路20、逻辑电路模块30、自由运行时钟信号生成电路70、时钟信号检测电路80、以及输出屏蔽电路90。此外，本实施方式的高速串行接口电路并不仅限于图1的结构，也可以进行省略其中的部分构成要素、或者添加其它构成要素等的各种变形。

数据接收电路10是用于接收串行数据的接收电路。具体而言，接收通过差动信号线(广义上是差动信号线、串行总线)传输的差动信号(小振幅的差动信号)的串行数据DP、DM，并输出接收串行数据DIN。该数据接收电路10包括差动放大器OPD(比较器)，该差动放大器OPD对DP、DM的差动信号进行差动放大之后，输出例如单端(CMOS电平)的接收串行数据DIN。

时钟信号接收电路20用于接收时钟信号(clock signal)的接收电路。具体而言，接收通过差动时钟信号线(广义上是差动信号线、串行总线)传输的差动信号(小振幅的差动信号)的时钟信号CKP、CKM，并输出接收时钟信号CKIN。该时钟信号接收电路20包括差动放大器OPC，该差动放大器OPC对CKP、CKM的差动信号进行差动放大之后，输出例如单端的接收时钟信号CKIN。

此外，数据接收电路10、时钟信号接收电路20没有必要是专用于数据或时钟信号(时钟脉冲)的专用接收电路，也可以根据例如包括高速串行接口电路(宏块)的集成电路装置的安装状态等，将数据接收电路10用作时钟信号接收电路、或者将时钟信号接收电路20用作数据接收电路。

逻辑电路模块30(控制电路模块、环形电路模块)是用于进行高速串行传输或控制的电路模块，逻辑电路模块30可以包括例如串行/并行转换电路40、采样时钟信号生成电路50和逻辑电路60等。

串行/并行转换电路40(数据采样电路)是用于将接收串行数据DIN转换为并行数据的电路。具体而言，基于通过来自时钟信号接收电路20的接收时钟信号CKIN生成的采样时钟信号SCK，对来自数据接收电路10的接收串行数据DIN进行采样之后转换为并行数据。该串行/并行转换电路40例如可以通过在其时钟信号端子输入采样时钟信号SCK(多相时钟信号)且在其数据端输入接收串行数据DIN的触发器电路来实现。

采样时钟信号生成电路50是用于生成采样时钟信号SCK的电路。具体而言，从时钟信号接收电路20接受接收时钟信号CKIN，生成并输出用于对接收串行数据DIN进行采样的采样时钟信号SCK。该采样时钟信号生成电路50例如可以通过用于生成多相的采样时钟信号的DLL(Delayed Locked Loop：延迟锁定环)电路等来实现。

逻辑电路60是用于对来自串行/并行转换电路40的并行数据、和来自采样时钟信号生成电路50的时钟信号进行各种逻辑处理(加工处理)的电路，将逻辑处理后的并行数据RT和时钟信号RCK输出给后阶段的电路。作为这样的逻辑处理，可想到有例如并行数据的替换处理、并行数据的数据通道中的映射的变更处理、和时钟信号负载(duty)状态的调整处理等。

自由运行时钟信号生成电路70生成并输出自由运行的时钟信号OSCK，而不是从外部供给的时钟信号。具体而言，其内置有环形振荡器等自由运行的振荡电路，通过在接通电源之后开始的振荡动作，生成自由运行的振荡时钟信号。并且，根据需要，对振荡时钟信号进行分频，并输出希望频率的自由运行的时钟信号OSCK。

时钟信号检测电路80是用于检测是否通过差动时钟信号线来传输时钟信号的电路。具体而言，比较来自时钟信号接收电路20的接收时钟信号CKIN和来自自由运行时钟信号生成电路70的自由运行时钟信号OSCK，检测差动时钟信号线上的时钟信号的传输与非传输。并且，当判断为传输时钟信号时，激活(例如，H电平)时钟信号的检测信号CKDET。

进一步具体而言，时钟信号检测电路80比较接收时钟信号CKIN的频率和自由运行时钟信号OSCK的频率。并且，在接收时钟信号CKIN的频率低于自由运行时钟信号OSCK的频率时，判断为通过差动时钟信号线没有传输时钟信号，不激活(例如L电平)检测信号CKDET。

输出屏蔽电路90用于屏蔽(mask)逻辑电路模块30的输出信号RT(并行数据)、RCK(时钟信号)。具体而言，在通过时钟信号检测电路80检测出通过差动时钟信号线没有传输时钟信号时进行屏蔽，以使逻辑电路模块30的输出信号RT、RCK未被传递到后阶段的电路。

例如，输出屏蔽电路90包括AND电路ANB1、ANB2(“与”电路)，向ANB1、ANB2的第一输入端子输入逻辑电路模块30的输出信号RT、RCK，向ANB1、ANB2的第二输入端子输入检测CKDET。因此，若检测出通过差动时钟信号线未传输时钟信号，检测信号CKDET变为L电平(不激活)，则AND电路ANB1、ANB2的输出信号RT′、RCK′被固定在L电平。由此，逻辑电路模块30的输出信号RT、RCK被屏蔽，从而无法传递到后阶段(后级)的电路。

例如，若在不传输时钟信号时，CKP、CKM的信号线同时被固定在L电平等，则导致时钟信号接收电路20的差动放大器OPC的非反转输入端子和反转输入端子同时被固定在L电平。在这种情况下，如后面所述，即使在CKP、CKM的信号线上连接上拉电阻(pull-up resistor)等，只要传送电路侧的驱动能力较高，则CKP、CKM的信号线的电压也被驱动为L电平侧。并且，如上所述，CKP、CKM的信号线被固定在L电平的状态下，在CKP、CKM上重叠噪声，则噪声通过差动放大器OPC被放大，与时钟信号一样动作，从而发生高速串行接口电路和其它后阶段的电路进行错误动作的情况。

另一方面，当CKP、CKM的信号线中不存在小振幅的差动时钟信号时，是时钟信号没有被传输的情况，在这样的情况下，将来自高速串行接口电路的输出信号RT、RCK输出给后阶段的电路中是并不理想的，也没有必要输出。

因此，在本实施方式中，当这样的不传输CKP、CKM的时钟信号时，通过输出屏蔽电路90屏蔽逻辑电路模块30的输出信号RT、RCK本身。这样，在例如CKP、CKM的信号线的噪声被放大后如同时钟信号那样动作，从而即使在高速串行接口电路进行没有预期的动作的情况下，不稳定的输出信号RT、RCK也不会被传递到后阶段的电路中。换言之，只有在CKP、CKM的信号线中传输着小振幅的差动信号的时钟信号时，输出信号RT、RCK才可以传递给后阶段的电路。因此，可以有效地防止发生因CKP、CKM的噪声等引起的错误动作。

并且，在本实施方式中，通过接收时钟信号CKIN与自由运行时钟信号OSCK的比较来实现如上述的时钟信号的传输与非传输的检测。具体而言，通过比较CKIN与OSCK的频率来实现。

可以考虑例如通过提取时钟信号的包络线等来检测时钟信号的传输与非传输的方法。但是，根据该方法，需要复杂电路结构的模拟电路，从而带来电路的大规模化、功耗的增加、和电路设计的复杂化。

关于这一点，如本实施方式所述，根据比较接收时钟信号CKIN与自由运行时钟信号OSCK的方法，与提取时钟信号的包络线的方法相比，可以以结构简单的电路来检测时钟信号的传输与非传输，从而可以实现电路的小规模化和低功耗化。

例如在图2中，FL是差动时钟信号线上的时钟信号的频率范围的最小频率，FH是时钟信号频率范围的最大频率。即，一般情况下，差动时钟信号线上的时钟信号的频率以规格等限定，例如，FL是低速模式下的最小频率(例如，20MHz)，FH是高速模式下的最大频率(例如135MHz)。因此，当在差动时钟信号线中适当地传输时钟信号的状态下，该时钟信号的频率范围是FL～FH的范围。换言之，当频率不在这样的频率范围FL～FH内的信号出现在CKIN的信号线中时，可以认为该信号是噪声被放大的信号。

因此，在本实施方式中，如图2所示，当将CKP、CKM的时钟信号的频率范围的最小频率为FL时，自由运行时钟信号生成电路70生成被设定为FC<FL的频率FC的自由运行时钟信号OSCK，并提供给数据接收电路10和时钟信号接收电路20。

即，在包括高速串行接口电路的集成电路装置中，通常根据通过差动时钟信号线接收的CKP、CKM的时钟信号来生成系统时钟信号，使集成电路装置动作。因此，一般情况下，不设置如图1所示的自由运行时钟信号生成电路70。

关于这一点，在本实施方式中，为了检测时钟信号，特意设置了一般情况下不需要的自由运行时钟信号生成电路70。并且，将该自由运行时钟信号生成电路70输出的自由运行时钟信号OSCK的频率FC设定为如图2所示的FC<FL，比较该自由运行时钟信号OSCK的频率和接收时钟信号CKIN的频率。并且，当接收时钟信号CKIN的频率低于自由运行时钟信号OSCK的频率时，判断通过差动时钟信号线没有传输时钟信号。

这样，当频率不在CKP、CKM的时钟信号频率范围FL～FH内的信号出现在CKIN的信号线中时，将该信号看作是噪声被放大且如同时钟信号一样动作的信号，从而可以判断时钟信号没有被传输。并且，即使是在高速串行接口电路由于这样的信号而进行错误动作的情况下，由于通过输出屏蔽电路90屏蔽输出信号RT、RCK，因此可以有效地防止错误动作的不良影响波及后阶段的电路。

2、第二构成例

图3示出了本实施方式的第二构成例。该第二构成例是降低了晶体管的时移变化(temporal variation)现象的构成例。

例如，作为P型晶体管的时移变化现象，公知的是被称为NBTI(Negative Bias Temperature Instability：负偏压温度不稳定)的现象。该现象是相对晶体管基板的电位，栅电极的电位为负的状态下，P型晶体管的阈值电压的绝对值逐渐变大的现象。当集成电路装置的温度变高时，进一步加速了该现象。并且，作为N型晶体管的时移变化现象公知有基于热载流子的特性变动现象。该现象是从源极流向漏极的电子被强电场加速，且获得较大能量的电子通过碰撞电离与电子发生电子空穴对，通过进入栅极氧化膜中，从而改变晶体管的阈值电压，最终破坏氧化膜。一般公知可以通过将LDD(LightDoped Drain，轻掺杂漏极)结构用于晶体管，从而可以在一定程度地避免由热载流子引起的特性变动和劣化。

例如，高速串行接口电路的宏块的使能信号被激活之后，CKP、CKM或DP、DM的信号线被固定为L电平或H电平，在温度较高的状态下放置长时间，则导致构成高速串行接口电路的P型晶体管的阈值电压被改变(shift)。具体而言，在温度较高的状态下，对构成逻辑电路模块30的电路的晶体管长时间施加负偏压，则导致P型晶体管的阈值电压改变。由此，P型晶体管和N型晶体管的驱动能力失去平衡，从而电路特征发生变动、或者逻辑电路的延迟时间发生变动。其结果是，例如在装运产品时，即使将采样时钟信号SCK的采样点被设定在数据的中央附近，也不会发生采样点因为NBTI的现象而从中央偏移的问题。

在这种情况下，例如，考虑到基于NBTI的阈值电压或延迟时间的改变，可以考虑设定采样点或延迟时间的设定方法，但是在该方法中，需要进行考虑由NBTI引起的阈值电压或延迟时间的变动的设定，从而导致设定余量(margin)变少。

为了解决上述问题，在图3的第二构成例中，着眼于自由运行时钟信号生成电路70的存在，采用如下方法：在差动信号线中没有传输时钟信号和数据时，将自由运行时钟信号输入到后阶段的电路。

具体而言，在图3的第二构成例中，时钟信号接收电路20从自由运行时钟信号生成电路70接受自由运行时钟信号OSCK1。并且，在检测到通过差动时钟信号线没有传递CKP、CKM的时钟信号时，以自由运行时钟信号OSCK1代替接收时钟信号CKIN作为CKIN′输出到作为后阶段电路的逻辑电路模块30(采样时钟信号生成电路)。

并且，数据接收电路10从自由运行时钟信号生成电路70接受自由运行时钟信号OSCK1。并且，在检测到通过差动时钟信号线没有传输时钟信号时，以自由运行时钟信号信号OSCK1代替接收串行数据DIN作为DIN′输出到作为后阶段电路的逻辑电路模块30(串行/并行转换电路)。此外，也存在以下的实施方式：只使时钟信号接收电路20具有用于NBTI防止的自由运行时钟信号的输出功能。

时钟信号检测电路80从自由运行时钟信号生成电路70接受自由运行时钟信号OSCK2，比较接收时钟信号CKIN和自由运行时钟信号OSCK2。并且，若检测出在时钟信号线中的CKP、CKM的传输，则将检测信号CKDET激活。另一方面，若检测到未传输时钟信号，则不激活检测信号CKDET。

并且，若检测到时钟信号的传输且将检测信号CKDET激活，则时钟信号接收电路20向逻辑电路模块30输出对应于CKP、CKM的接收时钟信号CKIN。另一方面，若检测到时钟信号未被传输且未将检测信号CKDET激活，则时钟信号接收电路20以来自自由运行时钟信号生成电路70的自由运行时钟信号OSCK1代替接收时钟信号CKIN作为CKIN′输出给逻辑电路模块30。

同样地，若检测到时钟信号的传输且将检测信号CKDET激活，则数据接收电路10将对应于DP、DM的接收串行数据DIN输出给逻辑电路模块30。另一方面，若检测到时钟信号未被传输且未将检测信号CKDET激活，则以自由运行时钟信号OSCK1代替接收串行数据DIN作为DIN′输出给逻辑电路模块30。

更具体而言，时钟信号接收电路20包括时钟信号选择器SLC。向时钟信号选择器SLC的第一个输入端子输入接收时钟信号CKIN，向其第二个输入端子输入自由运行时钟信号OSCK1。并且，基于来自时钟信号检测电路80的检测信号CKDET，选择接收时钟信号CKIN和自由运行时钟信号OSCK1中的任一个并加以输出。即，当检测信号CKDET被激活(H电平)时，选择接收时钟信号CKIN，将其作为CKIN′输出，当检测信号CKDET未被激活(L电平)时，选择自由运行时钟信号OSCK1，并将其作为CKIN′输出给逻辑电路模块30。此外，当检测信号CKDET未被激活时，逻辑电路模块30的输出信号RT、RCK也被输出屏蔽电路90屏蔽，不会被输出给后阶段的电路。

同样的，数据接收电路10包括数据选择器SLD。向数据选择器SLD的第一个输入端子输入接收串行数据DIN，向其第二个输入端子输入自由运行时钟信号OSCK1。并且，根据来自时钟信号检测电路80的检测信号CKDET，选择接收串行数据DIN和自由运行时钟信号OSCK1中的任一个并加以输出。即，当检测信号CKDET被激活时，选择接收串行数据DIN，并加其作为DIN′加以输出，当检测信号CKDET未被激活时，选择自由运行时钟信号OSCK1，并将其作为DIN′输出给逻辑电路模块30。

根据图3的第二构成例，差动时钟信号线上的时钟信号停止，通过时钟信号检测电路80检测到未传输CKP、CKM的时钟信号时，将来自自由运行时钟信号生成电路70的自由运行时钟信号OSCK1代替接收时钟信号CKIN和接收串行数据DIN被输入给逻辑电路模块30。因此，即使在高速串行接口电路的使能信号被激活之后，CKP、CKM的时钟信号和DP、DM的数据处于长时间未被传输的状态下，自由运行时钟信号OSCK作为模拟时钟信号、数据被输出到逻辑电路模块30。这时，由于检测信号CKDET未被激活，所以被输出屏蔽电路90屏蔽输出信号RT、RCK，因此，不适合的输出信号不会被传递给后阶段的电路。因此，根据图3的构成，可以防止逻辑电路模块30的晶体管的阈值等由于NBTI而改变，从而实现提高可靠性和设计余量。

尤其是在图3中，存在如下特征：有效地利用为了屏蔽输出信号而设置的自由运行时钟信号生成电路70和时钟信号检测电路80，其用于减少NBTI。即，在图3中，通过来自自由运行时钟生成电路70的自由运行时钟信号OSCK2，由时钟信号检测电路80检测出未传输CKP、CKM并屏蔽输出信号RT、RC，同时，当这样检测出未传输CKP、CKM时，通过选择器SLC、SLD将自由运行时钟信号OSCK1供给逻辑电路模块30，从而实现NBTI的降低。因此，以小规模且简单的电路结构，可以实现屏蔽输出信号和减少NBTI两者。

此外，可以将自由运行时钟信号生成电路70输出的自由运行时钟信号OSCK1和OSCK2的频率设定为相同，也可以设定为不同。此外，在设定为不同频率时，优选将自由运行时钟信号OSCK1的频率FC1和OSCK2的频率FC2设定为满足FC2<FC1关系。

3、第三构成例

图4示出了本实施方式的第三构成例。图4在图1的基础上进一步设置了频率检测电路100。此外，还可以进行在图4上组合图3等的变形。

频率检测电路100用于检测接收时钟信号CKIN的频率。并且，在接收时钟信号CKIN的频率高于频率FM时，激活自由运行时钟信号生成电路70的动作停止信号STP。由此，自由运行时钟信号生成电路70包括的振荡电路停止振荡动作，且停止生成自由运行时钟信号OSCK。

在此，如图2所示，停止生成自由运行时钟信号的频率FM是CKP、CKM的时钟信号频率范围FL～FH之内的频率。

例如，如图2的频率FL所示，CKP、CKM的时钟信号频率较低时，即使自由运行时钟信号生成电路70的振荡电路进行振荡动作，其振荡时钟信号的噪声对差动信号线上的数据的输送和时钟信号的输送带来的不良影响也较少。

与此相对，如图2的频率FH所示，时钟信号频率较高时，恐怕自由运行时钟信号生成电路70的振荡时钟信号的噪声对差动信号线上的数据输送和时钟信号输送带来不良影响。并且，正常输送数据和正常输送时钟信号时，不需要生成用于屏蔽输出信号或者用于减少NBTI的自由运行时钟信号OSCK。

因此在图4中，频率检测电路100检测接收时钟信号CKIN的频率，在CKIN的频率高于频率FM(FL<FM<FH)时，激活动作停止信号STP，使自由运行时钟信号生成电路70的动作停止。由此，可以防止在自由运行时钟信号生成电路70中的振荡时钟信号对差动信号线中的数据输送和时钟信号输送(传输)带来不良影响。

图5示出了频率检测电路100的构成例。该频率检测电路100包括开关元件SE(开关晶体管)、电容器CE、电流源ISE(电流源晶体管)、比较器CPE、停止信号生成电路102。

开关元件SE、电容器CE被设置在节点(node)NE1和VSS(第一电源)之间。电流源ISE被设置在VDD(第二电源)和节点NE1之间。比较器CPE比较节点NE1的电压VE1和基准电压VRE。停止信号生成电路102根据比较器CPE的输出信号CPQ，生成并输出动作停止信号STP。

在图5中，通过来自电流源ISE的恒流，电容器CE充满电荷，节点NE1的电压VE1根据由电流源ISE的恒流值和电容器CE的电容值确定的时间常数而上升。并且，接收时钟信号CKIN的频率较低时，由于开关元件SE的节点NE1的放电时间间隔变为较长，因此电压VE1超过基准电压VRE，从比较器CPE输出脉冲状的输出信号CPQ。另一方面，接收时钟信号CKIN的频率较高时，开关元件SE的节点NE1的放电时间间隔变为较短，因此从比较器CPE不输出脉冲状的输出信号CPQ。停止信号生成电路102根据该输出信号CPQ，判断接收时钟信号CKIN是否高于频率FM，当高于频率FM时，激活动作停止信号STP，停止自由运行时钟信号生成电路70的动作。

4、自由运行时钟信号生成电路、时钟信号检测电路

下面，对自由运行时钟信号生成电路70、时钟信号检测电路80进行详细说明。

图6示出了自由运行时钟信号生成电路70的构成例。此外，本实施方式的自由运行时钟生成电路70并不仅限于图6的结构，可以进行省略部分构成要素(例如，分频电路)、或者添加其它构成要素等各种变形。

图6的自由运行时钟信号生成电路70包括自由运行振荡电路72和分频电路76。自由运行振荡电路72通过所谓的环形振荡器的振荡动作生成自由运行的振荡时钟信号OSC。分频电路76对该振荡时钟信号OSC进行分频后生成第一自由运行时钟信号OSCK1，如图3所示，输出给时钟信号接收电路20、数据接收电路10。并且，对振荡时钟信号OSC进行分频后生成第二自由运行时钟信号OSCK2，输出给时钟信号检测电路80。

自由运行振荡电路72包括级联(cascade)连接的多个差动型的反转缓冲器DIV1、DIV2、DIV3、和作为振荡时钟信号OSC的缓冲电路而发挥作用的反转缓冲器DIV4。并且，反转缓冲器DIV3的输出反馈给初阶段的反转缓冲器DIV1的输入，由此，构成环形振荡器。此外，通过来自偏压电路74的偏压电压BS控制流向各反转缓冲器DIV1、DIV2、DIV3的电流，从而调整振荡频率。此外，虽然在图6中使用了差动型的反转缓冲器DIV1～DIV3，但是也可以使用单端型的反转缓冲器。

分频电路76包括触发电路FF1、FF2、FF3。并且，从触发电路FF1的输出端子输出对振荡时钟信号OSC进行二分频的自由运行时钟信号OSCK1，从触发电路FF3的输出端子输出对振荡时钟信号进行八分频的自由运行时钟信号OSCK2。根据上述情况，当分别将自由运行时钟信号OSCK1、OSCK2的频率设定为FC1、FC2时，FC2<FC的关系成立。

图7(A)示出了时钟信号检测电路80的构成例。该时钟信号检测电路80包括充电电路82、放电电路84、电压检测电路86。

充电电路82以对应于自由运行时钟信号OSCK2(OSCK)的频率的时间常数对连接于第一电容器CD1的电荷泵节点(chargepump node)NCP进行电荷充电。例如，自由运行时钟信号OSCK2的频率较高时，以较高的时间常数充电电荷，OSCK2的频率较低时，以较慢的时间常数充电电荷。

放电电路84以对应于接收时钟信号CKIN的频率的时间常数进行来自电荷泵节点NCP的电荷的放电。例如，接收时钟信号CKIN的频率较高时，以较快的时间常数放出电荷，CKIN的频率较低时，以较慢的时间常数放出电荷。

电压检测电路86检测电荷泵节点NCP的电压VCP，输出检测信号CKDET。该电压检测电路86例如可以通过施密特触发电路等实现。

图7(B)示出了充电电路82、放电电路84、电压检测电路86的详细构成例。如图7(B)所示，放电电路84包括N型(广义上是第一导电型)的第一、第二晶体管TD1、TD2，充电电路82包括P型(广义上是第二导电型)的第三、第四晶体管TD3、TD4。

放电电路84包括的N型晶体管TD1被设置在连接有第二电容器CD2的第一中间节点ND1与VSS(广义上的第一电源)之间。并且，在接收时钟信号CKIN为L电平(广义上是第一电压电平)时被接通。具体而言，向晶体管TD1的栅极输入接收时钟信号CKIN的反转信号XCKIN。

放电电路84包括的N型晶体管TD2被设置在电荷泵节点NCP与中间节点ND1之间。并且，当接收时钟信号CKIN为H电平(广义上是第二电压电平)时被接通。具体而言，向晶体管TD2的栅极输入接收时钟信号CKIN的非反转信号XXCKIN。

充电电路82包括的P型晶体管TD3被设置在连接有第三电容器CD3的第二中间节点ND2与电荷泵节点NCP之间。并且，自由运行时钟信号OSCK2为H电平(第二电压电平)时被接通。具体而言，向晶体管TD3的栅极输入自由运行时钟信号OSCK2的反转信号XOSCK2。

充电电路82包括的P型晶体管TD4被设置在VDD(第二电源)与中间节点ND2之间。并且，自由运行时钟信号OSCK2为L电平(第一电压电平)时被接通。具体而言，向晶体管TD4的栅极输入自由运行时钟信号OSCK2的非反转信号XXOSCK2。

电压检测电路86由所谓的施密特触发电路构成。具体而言，电压检测电路86包括向其栅极输入电荷泵节点NCP的电压VCP，且包括在VDD与VSS之间串联连接的P型晶体管TD8、TD7以及N型的晶体管TD6、TD5。

并且，电压检测电路86包括晶体管TD9、TD10。晶体管TD9设置在晶体管TD6和TD5的中间节点ND3与VDD之间，且在其栅极上连接有检测信号CKDET的输出节点ND5。并且，晶体管TD10设置在晶体管TD8和TD7的中间节点ND4与VSS之间，且其栅极上连接有输出节点ND5。

图8是用于说明图7(A)、图7(B)的时钟信号检测电路80的动作的信号波形例的图。高速串行接口电路的使能信号被激活，时钟信号检测电路80的动作启动，则开始充电电路82的充电动作，如图8的A1所示，节点NCP的电压VCP由于电荷的充电而上升。这时的充电的时间常数是根据自由运行时钟信号OSCK2的频率而确定的，OSCK2的频率越高，电压VCP的上升速度就越快。并且，若电压VCP超过作为施密特触发电路的电压检测电路86的第一阈值电压VTH1，则如A2所示，检测信号CKDET变为L电平(非激活)。

另一方面，若输入接收时钟信号CKIN，则开始放电电路84的放电动作。这时的放电的时间常数是根据接收时钟信号CKIN的频率而确定的。

并且，在与自由运行时钟信号OSCK2(OSCK)相比，时钟信号CKIN的频率非常高的情况下，基于放电电路84的放电电荷量多于基于充电电路82的充电电荷量。因此，如图8的A3所示，节点NCP的电压VCP下降。并且，若电压VCP低于作为施密特触发电路的电压检测电路86的第二阈值电压VTH2(VTH2<VTH1)，则如A4所示，检测信号CKDET变为H电平(激活)。

这样，通过以施密特触发电路来构成电压检测电路86，且使其具有第一、第二阈值电压VTH1、VTH2，从而噪声等引起的干扰(glitch)不会发生在检测信号CKDET中，从而可以防止错误动作。

图9示出了自由运行时钟信号生成电路70、时钟信号检测电路80、频率检测电路100的详细连接构成例。

AND电路ANC2中输入有高速串行接口电路的使能信号EN、振荡使能信号ENOSC、动作停止信号STP的反转信号XSTP。并且，当信号EN、ENOSC、XSTP为H电平时，自由运行时钟信号生成电路70的使能信号OSE变为H电平。由此，开始自由运行时钟信号生成电路70中的自由运行振荡动作，并输出自由运行时钟信号OSCK1、OSCK2。

并且，时钟信号检测电路80比较自由运行时钟信号OSCK2和接收时钟信号CKIN，当检测到未传输CKP、CKM的时钟信号时，将检测信号CKDET设定为L电平。由此，来自自由运行时钟信号生成电路70的自由运行时钟信号OSCK1通过AND电路ANC1被供给给时钟信号接收电路20、数据接收电路10的选择器SLC、SLD，且输入给逻辑电路模块30。

另一方面，时钟信号检测电路80比较自由运行时钟信号OSCK2和接收时钟信号CKIN，当检测到CKP、CKM的时钟信号的传输时，检测信号CKDET变为H电平。由此，来自自由运行时钟信号生成电路70的自由运行时钟信号OSCK1被AND电路ANC1屏蔽，来自差动放大器OPC、OPD的接收时钟信号CKIN、接收串行数据DIN被供给给逻辑电路模块30。

并且，若接收时钟信号CKIN的频率变高且超过频率FM，则频率检测电路100检测出接收时钟信号CKIN的频率超过频率FM，并将动作停止信号STP设定为H电平。由此，AND电路ANC2输出的使能信号OSE变为L电平，自由运行时钟信号生成电路70的振荡动作停止。

图10是用于说明本实施方式的整体动作的信号波形例图。在图10的B1的定时(timing)，图9的使能信号OSE被激活，开始图6的自由运行振荡电路72的振荡动作，自由运行时钟信号生成电路70输出自由运行时钟信号OSCK1。由此，如图10的B2所示，图7(A)、图7(B)的时钟信号检测电路80的电荷泵节点NCP的电压VCP上升。

并且，若电压VCP超过电压检测电路86的第一阈值电压VTH1，则如图10的B3所示，检测信号CKDET变为L电平。于是，通过图9的AND电路ANC1，自由运行时钟信号OSCK1被供给给选择器SLC、SLD，同时选择器SLC、SLD选择自由运行时钟信号OSCK1侧。由此，自由运行时钟信号OSCK1被供给给逻辑电路模块30。这时，由于检测信号CKDET为L电平，因此逻辑电路模块30的输出信号RT、RCK被屏蔽，如图10的B4、B5所示，被固定为L电平的信号RT′、RCK′被输出给后阶段的电路。

然后，如图10的B6、B7所示，开始CKIN、DIN的接收，如B8所示，电荷泵节点NCP的电压VCP下降。

并且，若电压VCP低于电压检测电路86的第二阈值电压VTH2，则如图10的B9所示，检测信号CKDET变为H电平。由此，通过图9的AND的电路ANC1屏蔽自由运行时钟信号OSCK1，同时选择器SLC、SLD选择接收时钟信号CKIN、接收串行数据DIN侧。由此，接收时钟信号CKIN、接收串行数据DIN被供给给逻辑电路模块30。

并且，若这时接收时钟信号CKIN的频率高于频率FM，则图9的频率检测电路100将动作停止信号STP设定为H电平。由此，使能信号OSE变为L电平，如B10所示，停止自由运行时钟信号生成电路70的振荡动作，停止时钟信号OSCK1。

5、第四构成例

图11示出了本实施方式的第四构成例。图11在图1的构成的基础上还进一步设置了HiZ检测电路110和屏蔽信号生成电路92。此外，也可以进行在图11中组合图3、图4等的变形。

HiZ检测电路110(高阻抗状态检测电路)是用于检测高阻抗状态的电路。具体而言，用于检测构成差动时钟信号线的CKP、CKM的时钟信号线(第一、第二时钟信号线)的高阻抗状态。例如，由于发射电路(transmitter circuit)侧没有驱动CKP、CKM的时钟信号线，所以当这些时钟信号线为高阻抗状态时，检测该状态。并且，激活(H电平)高阻抗状态的检测信号HZDET。

屏蔽信号生成电路92包括倒相电路IVB1和NOR电路NRB1，且被输入来自时钟信号检测信号80的检测信号CKDET和来自HiZ检测电路110的检测信号HZDET。并且，在检测信号CKDET未被激活(L电平)时、或者检测信号HZDET被激活(H电平)时，激活(L电平)屏蔽信号XMS(负逻辑)。

当检测到CKP、CKM的时钟信号线的高阻抗状态时，输出屏蔽电路90屏蔽逻辑电路模块30的输出信号RT、RCK。具体而言，HiZ检测电路110检测出CKP、CKM的时钟信号线的高阻抗状态，将检测信号HZDET设定为H电平，屏蔽信号生成电路92将屏蔽信号XMS设定为L电平，则通过AND电路ANB1、ANB2屏蔽输出信号RT、RCK，信号RT′、RCK′被固定为L电平。

例如，只是通过由时钟信号检测电路80检测时钟信号的非传输的方法，恐怕出现如下情况：由于发射电路侧不驱动时钟信号线，所以时钟信号线变为高阻抗状态时，无法屏蔽不稳定状态的输出信号RT、RCK。

关于这一点，如果设置如图11的HiZ检测电路110，则不仅在未传输时钟信号时，即使在由于发射电路侧的非驱动，CKP、CKM的时钟信号线变为高阻抗时，也可以屏蔽输出信号RT、RCK，从并可以防止后阶段的电路进行错误动作。

图12(A)示出了HiZ检测电路110的构成例。该HiZ检测电路110(高阻抗状态检测电路)包括连接在CKP的时钟信号线(第一时钟信号线)上的第一上拉电阻RUP1、以及连接在CKM时钟信号线(第二时钟信号线)上的第二上拉电阻RUP2。这些上拉电阻RUP1、RUP2设置在VDD与CKP、CKM的时钟信号线之间。

HiZ检测电路110包括电压检测电路112。在将时钟信号接收电路20的公共状态(common mode)的输入电压范围(同相输入电压范围)的最小电压设为VL，最大电压设为VH时，该电压检测电路112检测CKP、CKM的时钟信号线的电压是否高于最大电压VH。例如，如图12(B)所示，在VL～VH在公共状态输入电压范围内的情况下，当CKP、CKM的时钟信号线的电压高于VH时(在VH～VDD之间时)，激活检测信号HZDET。

即，在输送CKP、CKM的时钟信号的状态下，公共状态输入电压范围VL～VH内的小振幅的差动信号被输入到时钟信号接收电路20。因此，CKP、CKM的电压高于最大电压VH时，判断为不是输送时钟信号的状态。并且，在发射电路侧没有驱动时钟信号的状态下，这些时钟信号线通过上拉电阻(pull-up resistor)RUP1、RUP2被上拉到VDD侧，因此，通过由电压检测电路112检测被上拉的电压，从而可以检测CKP、CKM的高阻抗状态。

此外，HiZ检测电路110并不仅限于图12(A)的构成，可以有各种变形方式。例如，图13(A)示出了HiZ检测电路110的其它构成例。

图13(A)的HiZ检测电路110包括连接在CKP的时钟信号线上的第一下拉电阻(pull-down resistor)RDW1、以及连接在CKM的时钟信号线上的第二下拉电阻RDW2。这些下拉电阻RDW1、RDW2设置在CKP、CKM的时钟信号线与VSS之间。

并且，在图13(A)的HiZ检测电路110中，电压检测电路112检测CKP、CKM的时钟信号线的电压是否低于公共状态输入电压范围内的最小电压VL。例如，如图13(B)所示，VL～VH在公共状态输入电压范围内的情况下，当CKP、CKM的电压低于VL时(在VSS～VL之间)，激活检测信号HZDET。

即，由于公共状态输入电压范围为VL～VH，因此当CKP、CKM的时钟信号线的电压低于VL时，判断为不是输送CKP、CKM的时钟信号的状态。并且，当发射电路侧不驱动CKP、CKM的时钟信号线时，这些时钟信号通过下拉电阻RDW1、RDW2被下拉到VSS侧，因此，通过电压检测电路112来检测该被下拉的电压，从而可以检测CKP、CKM的高阻抗状态。

图14(A)示出了电压检测电路112的构成例。此外，电压检测电路112的构成并不仅限于图14(A)，可以有各种变形方式。

图14(A)的电压检测电路112包括比较器CPF1、CPF2、倒相电路IVF1、IVF2、IVF3、NAND电路NAF1。比较器CPF1将公共状态输入电压范围的最大电压VH和CKP的电压进行比较，当CKP的电压高于VH时，输出L电平。比较器CPF2将最大电压VH与CKM的电压进行比较，当CKM的电压高于VH时，输出L电平。因此，若CKP、CKM的电压均大于最大电压VH，则NAND电路NAF1的第一、第二输入端子的电压均变为H电平，检测信号HZDET变为H电平(激活)。由此，可以检测CKP、CKM的高阻抗状态。

根据图14(A)的电压检测电路112，如图14(B)所示，即使在电源电压发生变化的情况下，如C1所示，检测电压的下限值也是固定的，因此可以适当检测高阻抗状态。

此外，当采用图13(A)构成的HiZ检测电路110时，图14(A)的电压检测电路112的比较器CPF1、CPF2只比较CKP、CKM的电压和公共状态输入电压范围的最小电压VL即可。

6、第五构成例

图15示出了本实施方式的第五构成例。图15在图11的构成上还进一步设置了第二电压检测电路120。此外，也可以进行在图15中组合图3、图4等的变形。

第二电压检测电路120检测CKP、CKM的时钟信号线的电压是否低于公共状态输入电压范围的最小电压VL。并且，当低于最小电压VL时，将检测信号DET2设定为H电平(激活)。

屏蔽信号生成电路92包括倒相电路IVB1和NOR电路NRB2，且被输入来自时钟信号检测信号80的检测信号CKDET、来自HiZ检测电路110的检测信号HZDET、和来自第二电压检测电路120的检测信号DET2。因此，若检测信号DET2变为H电平，则屏蔽信号XMS变为L电平(激活)。

输出屏蔽电路90在CKP、CKM的电压低于最小电压VL时，屏蔽逻辑电路模块30的输出信号RT、RCK。具体而言，当第二电压检测电路120检测出CKP、CKM的电压低于最小电压VL，且将检测信号DET2设定为H电平时，屏蔽信号生成电路92将屏蔽信号XMS设定为L电平。由此，输出信号RT、RCK被AND电路ANB1、ANB2屏蔽，信号RT′、RCK′被固定为L电平。

仅根据通过例如图12(A)的HiZ检测电路110检测高阻抗状态的方法，则在发射电路侧以比图12(A)的下拉电阻RUP1、RUP2的下拉能力更强的驱动能力向VSS侧驱动时钟信号线，当CKP、CKM的时钟信号线设定在L电平时，无法检测。因此，存在无法屏蔽CKP、CKM的噪声等原因引起的不稳定状态的输出信号RT、RCK的问题。

关于这一点，若设置如图15所示的第二电压检测电路120，则不仅在时钟信号线在高阻抗状态的情况，即使在由于发射电路侧的驱动而将CKP、CKM的时钟信号线设定为L电平的情况下，也可以屏蔽输出信号RT、RCK，从而可以防止后阶段的电路的错误动作。

此外，如图13(A)所示，在HiZ检测电路110构成为包括下拉电阻RDW1、RDW2的情况下，第二电压检测电路120只要检测CKP、CKM的时钟信号线的电压是否高于公共状态输入电压范围的最大电压VH即可。并且，当时钟信号线的电压高于最大电压VH时，输出屏蔽电路90只要屏蔽逻辑电路模块30的输出信号RT、RCK即可。

例如，只是根据通过图13(A)的HiZ检测电路110检测高阻抗状态的方法，则在发射电路侧以比图13(A)的下拉电阻RDW1、RDW2的下拉能力更强的驱动能力向VDD侧驱动时钟信号线，并CKP、CKM的时钟信号线设定为H电平时，无法对此进行检测。

关于这一点，只要第二电压检测电路120检测出CKP、CKM的电压是否高于最大电压VH，则不仅在时钟信号线变为高阻抗状态的情况下，即使在通过发射电路侧的驱动，CKP、CKM的时钟信号线被设定为H电平的情况下，也可以屏蔽输出信号RT、RCK，从而可以防止后阶段的电路的错误动作。

7、采样时钟信号生成电路

图16示出了采样时钟信号生成电路50的构成例。此外，本实施方式的采样时钟信号生成电路50并不仅限于图16的构成，也可以进行省略部分构成要素、或者添加构成要素的各种变形。例如，可以采用生成并不是多相的采样时钟信号这样的采样时钟信号生成电路50。

图16的采样时钟信号生成电路50(DLL电路)包括延迟调整电路52以及延迟电路56。

延迟电路56是用于接受接收时钟信号CKIN且使CKIN延迟的电路。并且，如图17所示，生成相位不同的多相的采样时钟信号SCK1～SCK7。具体而言，该延迟电路56包括级联连接的多级的延迟缓冲器(延迟单元)。并且，通过这些多级的延迟缓冲器，使时钟信号CKIN延迟，从各延迟缓冲器的输出节点通过缓冲器等输出多相的采样时钟信号SCK1～SCK7。

延迟调整电路52调整延迟电路56中的延迟时间。具体而言，进行用于生成锁定(lock)时钟信号延迟时间的多相的采样时钟信号SCK1～SCK7的相位比较处理。该延迟调整电路52包括相位比较电路53、电荷泵电路54、偏压电路55。

相位比较电路53进行用于锁定延迟电路56中的多相时钟信号的时钟信号延迟时间的相位比较处理。即，锁定延迟时间，以使采样时钟信号的例如上升边缘之间的相位差被固定。并且，这时锁定延迟时间，以使不会发生谐波锁定(harmonic lock)。

更具体而言，向相位比较电路53输入延迟电路56的各延迟缓冲器输出的时钟信号(多相时钟信号、中间输出时钟信号)中的几个时钟信号。并且，根据这些时钟信号，生成内部信号，且根据这些内部信号生成信号UP、DW，并输出给电荷泵电路54。

电荷泵电路54根据来自相位比较电路53的信号UP、DW，对电荷泵节点NP进行电荷泵动作。并且，偏压电路55根据节点NP的电荷泵电压，生成延迟调整用偏压电压VB，并输出至延迟电路56。并且，延迟电路56在与来自偏压电路55的偏压电压VB相对应的时钟信号延迟时间，使时钟信号CKIN延迟，并生成多相的采样时钟信号SCK1～SCK7，从而输出给串行/并行转换电路40。

如图17所示，串行/并行转换电路40例如在多相的采样时钟信号SCK1～SCK7的上升边缘，对接收串行数据DIN的各位(bit)(RT7、RT6、RT4、RT3、RT2、RT1、RT0)进行采样。并且，转换为例如7位的并行数据PD(RT7～RT0)，并输出至后阶段的电路。

当利用如图16构成的采样时钟信号生成电路50时，为了通过采样时钟信号SCK1～SCK7对接收串行数据DIN进行适当的采样，需要将采样时钟信号SCK1～SCK7的上升边缘(或者下降边缘)设定在接收串行数据DIN的各位的中央附近。因此，例如对延迟电路56中的延迟时间进行微调整、或者在数据接收电路10、时钟信号接收电路20与串行/并行转换电路40之间设置数据延迟电路或时钟信号延迟电路，并对数据或时钟信号的延迟时间进行微调整。

但是，在高速串行接口电路被激活后，若在串行数据或时钟信号未被输送的状态下直接长时间被放置，则由于上述NBTI的原因，导致延迟电路的延迟时间从初期状态的设定值改变。因此，导致图17的采样时钟信号SCK1～SCK7的上升边缘从接收串行数据DIN的各位的中央附近偏移，从而发生采样错误。并且，若考虑这样的延迟时间的改变量来进行设计，则设计余量变小。

关于这一点，在本实施方式中，在不输送串行数据或时钟信号时，由于自由运行时钟信号被输入到逻辑电路模块30，因此可以降低NBTI，并可以防止采样错误的发生等。

8、电子设备

图18示出了使用了本实施方式的高速串行接口电路510的电子设备的一例。图18是包括LCD等显示面板580的大型电视机或便携式电话等电子设备的构成例。

来自主机(host)550的串行数据或时钟信号通过LVDS的差动信号线(串行总线)发送给集成电路装置500，且高速串行接口电路510(LVDS接收电路)接收。并且，高速串行接口电路510将从主机550输送的时钟信号(或者将该时钟信号依次加倍的时钟信号)提供给存储控制器520。并且，将从主机550输送的接收串行数据、即图像数据供给图像处理部530。

图像处理部530对从主机550接收的图像数据进行例如伽马校正等各种图像处理。并且，为了该图像处理，使用存储器560(广义上是根据通过高速串行接口电路接收的数据或者时钟信号进行动作的装置)，将图像处理前或图像处理后的图像数据写入存储器560、或者从存储器560读出。作为该存储器560，例如可以使用SDRAM或DDR SDRAM等高速存储器。通过存储控制器520(SDRAM)的控制来实现向这样的存储器560写入数据或者从存储器560读出数据。

存储控制器520的时钟信号生成电路522根据例如来自高速串行接口电路510的时钟信号，生成用于对来自存储器560的读出数据进行采样的时钟信号。或者也可以生成向存储器560写入数据所需要的时钟信号。

通过图像处理部530进行了图像处理后的图像数据通过发送电路540发送到显示驱动器570(根据高速串行接口电路接收的数据或者时钟信号进行动作的装置)。并且，显示驱动器570根据接收的图像数据，驱动LCD等显示面板580，并进行用于显示对应于图像数据的图像的控制。

此外，适用本实施方式的高速串行接口电路的电子设备的结构并不仅限于图18所示的结构，只要是至少包括根据通过高速串行接口电路接收的数据或时钟信号进行动作的装置(例如，存储器、显示驱动器、显示面板等)的设备都可以。具体而言，作为可适用本实施方式的电子设备，可以考虑有信息处理装置、便携式信息终端、AV设备、便携式AV设备、游戏装置或者便携式游戏装置等各种设备。

此外，虽然以上对本实施方式进行了详细的说明，但是本领域技术人员应该明白在不脱离本发明的新事项和效果的范围内可以有多种变形。因此，这样的变形例均属于本发明的范围内。例如，在说明书或附图中，至少一次与更加广义或同义的术语同时记载的术语在说明书或附图的任意地方均可以替换为该术语。并且，高速串行接口电路、电子设备的构成、动作也并不仅限于本实施方式中说明的内容，可以进行各种变形。

附图标记

SLD、SLC  选择器                 OPD、OPC  差动放大器

10  数据接收电路                 20  时钟信号接收电路

30  逻辑电路模块                 40  串行/并行转换电路

50  采样时钟信号生成电路         52  延迟调整电路

53  相位比较电路                 54  电荷泵电路

55  偏压电路                     56  延迟电路

60  逻辑电路

70  自由运行时钟信号生成电路

72  自由运行振荡电路             74  偏压电路

76  分频电路                     80  时钟信号检测电路

82  充电电路                     84  放电电路

86  电压检测电路                 90  输出屏蔽电路

92  屏蔽信号生成电路             100  频率检测电路

102  停止信号生成电路            110  HiZ检测电路

112  电压检测电路                120  第二电压检测电路

Claims (15)

1.一种高速串行接口电路，其特征在于，包括：

数据接收电路，用于接收通过差动数据信号线传输的差动信号的串行数据，并输出接收串行数据；

时钟信号接收电路，用于接收通过差动时钟信号线传输的差动信号的时钟信号，并输出接收时钟信号；

逻辑电路模块，至少包括串行/并行转换电路，其中，所述串行/并行转换电路根据通过来自所述时钟信号接收电路的所述接收时钟信号而生成的采样时钟信号，对来自所述数据接收电路的所述接收串行数据进行采样，转换成并行数据；

自由运行时钟信号生成电路，用于生成并输出自由运行时钟信号；

时钟信号检测电路，比较来自所述时钟信号接收电路的所述接收时钟信号和来自所述自由运行时钟信号生成电路的所述自由运行时钟信号，并检测通过所述差动时钟信号线是否传输有时钟信号；以及

输出屏蔽电路，当检测出通过所述差动时钟信号线没有传输时钟信号时，屏蔽所述逻辑电路模块的输出信号，以使所述逻辑电路模块的输出信号不会传递到后阶段的电路。

2.根据权利要求1所述的高速串行接口电路，其特征在于，

所述时钟信号检测电路将所述接收时钟信号的频率和所述自由运行时钟信号的频率进行比较，在所述接收时钟信号的频率低于所述自由运行时钟信号的频率的情况下，判断为通过所述差动时钟信号线没有传输时钟信号。

3.根据权利要求2所述的高速串行接口电路，其特征在于，

在将所述自由运行时钟信号的频率设为FC，将所述差动时钟信号线中的时钟信号的频率范围的最小频率设为FL，将最大频率设为FH的情况下，所述自由运行时钟信号生成电路生成并输出频率FC被设定为FC＜FL的所述自由运行时钟信号。

4.根据权利要求1至3中任一项所述的高速串行接口电路，其特征在于，

所述时钟信号接收电路从所述自由运行时钟信号生成电路接受所述自由运行时钟信号，在检测出通过所述差动时钟信号线没有传输时钟信号的情况下，将所述自由运行时钟信号代替所述接收时钟信号向所述逻辑电路模块输出。

5.根据权利要求4所述的高速串行接口电路，其特征在于，

所述数据接收电路从所述自由运行时钟信号生成电路接受所述自由运行时钟信号，在检测出通过所述差动时钟信号线没有传输时钟信号的情况下，将所述自由运行时钟信号代替所述接收串行数据向所述逻辑电路模块输出。

6.根据权利要求1至3中的任一项所述的高速串行接口电路，其特征在于，

所述高速串行接口电路还包括：

频率检测电路，用于检测所述接收时钟信号的频率，并在所述接收时钟信号的频率高于赋予的频率FM的情况下，激活所述自由运行时钟信号生成电路的动作停止信号。

7.根据权利要求1至3中的任一项所述的高速串行接口电路，其特征在于，

所述时钟信号检测电路包括：

充电电路，用于以对应于所述自由运行时钟信号的频率的时间常数，向连接有第一电容器的电荷泵节点进行电荷的充电；

放电电路，用于以对应于所述接收时钟信号的频率的时间常数，放电来自所述电荷泵节点的电荷；以及

电压检测电路，用于检测所述电荷泵节点的电压。

8.根据权利要求7所述的高速串行接口电路，其特征在于，

所述放电电路包括：

第一导电型的第一晶体管，设置在连接有第二电容器的第一中间节点与第一电源之间，在所述接收时钟信号是第一电压电平时被接通；以及

第一导电型的第二晶体管，设置在所述电荷泵节点与所述第一中间节点之间，在所述接收时钟信号是第二电压电平时被接通，

所述充电电路包括：

第二导电型的第三晶体管，设置在连接有第三电容器的第二中间节点与所述电荷泵节点之间，在所述自由运行时钟信号是第二电压电平时被接通；以及

第二导电型的第四晶体管，设置在第二电源与所述第二中间节点之间，在所述自由运行时钟信号是第一电压电平时被接通。

9.根据权利要求7所述的高速串行接口电路，其特征在于，

所述电压检测电路由施密特触发电路构成。

10.根据权利要求1至3中的任一项所述的高速串行接口电路，其特征在于，

所述高速串行接口电路还包括：

高阻抗状态检测电路，用于检测构成所述差动时钟信号

线的第一和第二时钟信号线的高阻抗状态，

所述输出屏蔽电路在检测出所述第一和第二时钟信号线的高阻抗状态的情况下，屏蔽所述逻辑电路模块的所述输出信号。

11.根据权利要求10所述的高速串行接口电路，其特征在于，

所述高阻抗状态检测电路包括：

第一上拉电阻，连接于所述第一时钟信号线；

第二上拉电阻，连接于所述第二时钟信号线；以及

电压检测电路，在将所述时钟信号接收电路的公共状态输入电压范围的最小电压设为VL，将最大电压设为VH的情况下，检测所述第一和第二时钟信号线的电压是否高于所述最大电压VH，

所述输出屏蔽电路在所述第一和第二时钟信号线的电压高于所述最大电压VH的情况下，屏蔽所述逻辑电路模块的所述输出信号。

12.根据权利要求11所述的高速串行接口电路，其特征在于，

所述高速串行接口电路还包括：

第二电压检测电路，用于检测所述第一和第二时钟信号线的电压是否低于所述最小电压VL，

所述输出屏蔽电路在所述第一和第二时钟信号线的电压低于所述最小电压VL的情况下，屏蔽所述逻辑电路模块的所述输出信号。

13.根据权利要求10所述的高速串行接口电路，其特征在于，

所述高阻抗状态检测电路包括：

第一下拉电阻，连接于所述第一时钟信号线；

第二下拉电阻，连接于所述第二时钟信号线；以及

电压检测电路，在将所述时钟信号接收电路的公共状态输入电压范围的最小电压设为VL，将最大电压设为VH的情况下，检测所述第一和第二时钟信号线的电压是否低于所述最小电压VL，

所述输出屏蔽电路在所述第一和第二时钟信号线的电压低于所述最小电压VL的情况下，屏蔽所述逻辑电路模块的所述输出信号。

14.根据权利要求13所述的高速串行接口电路，其特征在于，

所述高速串行接口电路还包括：

第二电压检测电路，用于检测所述第一和第二时钟信号线的电压是否高于所述最大电压VH，

所述输出屏蔽电路在所述第一和第二时钟信号线的电压高于所述最大电压VH的情况下，屏蔽所述逻辑电路模块的所述输出信号。

15.一种电子设备，其特征在于，包括：

权利要求1至14中的任一项所述的高速串行接口电路；以及

根据通过所述高速串行接口电路接收的数据或时钟信号进行动作的装置。

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