CN114846537B - 一种显示基板、驱动方法及显示面板 - Google Patents

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Abstract

一种显示基板、驱动方法及显示面板，涉及显示技术领域，实现了降低生产成本和提高良率的目的。显示基板包括显示区和位于显示区周边的周边区。显示基板还包括位于显示区的阵列排布的多个子像素、位于周边区的接口电路、位于周边区的至少两个串并转换器和位于周边区的至少一个显示驱动器。其中，接口电路用于接收目标数据，目标数据包括多个串行的显示数据。串并转换器与接口电路电连接，用于将多个串行的显示数据转换成并行的显示数据。串并转换器与至少一个显示驱动器电连接，以将并行的显示数据提供给显示驱动器。显示驱动器用于根据并行的显示数据，向多个子像素输出显示驱动信号。

Description

一种显示基板、驱动方法及显示面板
技术领域
本公开涉及显示技术领域，尤其涉及一种显示基板、驱动方法及显示面板。
背景技术
随着显示技术的飞速发展，显示面板广泛地应用于各种电子设备中。目前，市面上主流方案大多通过在显示面板上绑定(bonding)多个驱动芯片(integrated circuit，IC)，从而将视屏信号转化为相应的驱动信号以驱动显示屏进行画面显示。
然而，IC绑定工艺成本较高，且绑定良率有限。进而导致显示面板的生产成本较高，且良率不高。因此，为了降低显示面板的生产成本，并且提高显示面板的制作良率，急需要提出一种新的显示驱动技术方案。
发明内容
一方面，提供了一种显示基板。所述显示基板包括显示区和位于显示区周边的周边区。所述显示基板还包括位于所述显示区的阵列排布的多个子像素、位于所述周边区的接口电路、位于所述周边区的至少两个串并转换器和位于所述周边区的至少一个显示驱动器。其中，所述接口电路用于接收目标数据，所述目标数据包括多个串行的显示数据。所述串并转换器与所述接口电路电连接，用于将所述多个串行的显示数据转换成并行的显示数据。所述串并转换器与至少一个所述显示驱动器电连接，以将所述并行的显示数据提供给所述显示驱动器。所述显示驱动器用于根据所述并行的显示数据，向所述多个子像素输出显示驱动信号。
在一些实施例中，所述显示基板还包括多条沿第一方向延伸的数据线，以及多条沿第二方向延伸的选通信号线，所述第一方向和所述第二方向交叉；所述数据线用于向至少一个所述子像素输出所述显示驱动信号，所述选通信号线用于向至少一个所述子像素输出行选通信号。
在一些实施例中，所述显示驱动器为N个，N为大于等于2的整数，每个所述显示驱动器连接至少一条所述数据线，所述显示驱动器通过所述数据线向所述多个子像素输出所述显示驱动信号；所述串并转换器与所述显示驱动器一一对应连接。
在一些实施例中，所述显示基板还包括位于周边区的选通电路，所述选通电路连接至少一条所述选通信号线，并向至少一条所述选通信号线输出所述行选通信号。
在一些实施例中，所述接口电路包括至少两个数据输出端，所述数据输出端与所述串并转换器一一对应连接；所述接口电路还用于根据接收的时钟信号和片选信号，通过所述数据输出端向所述串并转换器输出所述目标数据。
在一些实施例中，所述目标数据还包括地址信息，所述地址信息包括S个地址数据，S为大于等于2的整数；所述接口电路还用于获取所述目标数据中的所述地址信息；所述接口电路还用于根据接收到的所述时钟信号和所述片选信号，并通过至少一个所述数据输出端向至少一个所述串并转换器输出至少部分所述地址数据。
在一些实施例中，所述接口电路用于通过一个所述数据输出端向一个所述串并转换器输出所述S个地址数据；或者，所述接口电路用于通过多个所述数据输出端向多个所述串并转换器输出所述地址数据，不同的所述数据输出端输出的地址数据不同，所有所述数据输出端输出的地址数据的个数之和为S。
在一些实施例中，所述显示基板还包括：位于周边区的译码器，所述译码器与至少一个所述串并转换器电连接，用于接收至少一个所述串并转换器输出的所述地址数据，并生成所述行选通信号；所述译码器与所述选通电路电连接，还用于将所述行选通信号输出至所述选通电路。
在一些实施例中，所述目标数据还包括模式信息，所述模式信息包括J个模式数据，J为大于等于2的整数；所述接口电路还用于获取所述目标数据中的所述模式信息；所述接口电路还用于根据接收到的所述时钟信号和所述片选信号，并通过至少一个所述数据输出端向至少一个所述串并转换器输出至少部分所述模式数据。
在一些实施例中，所述串并转换器包括多个级联的D触发器；上一级所述D触发器的输出端与相邻的下一级所述D触发器的输入端电连接；第一级所述D触发器的输入端与对应的所述数据输出端电连接；同一个所述串并转换器的每个所述D触发器的输出端均与同一个所述显示驱动器电连接。
另一方面，提供一种显示面板，包括上述任一实施例所述的显示基板。
又一方面，提供一种应用于如上述任一实施例所述的显示基板的驱动方法，其中，所述接口电路接收所述目标数据，从所述目标数据中获取所述多个串行的显示数据，并将所述多个串行的显示数据输出至至少两个所述串并转换器；至少两个所述串并转换器将获取的所述多个串行的显示数据，转换成所述并行的显示数据，并将所述并行的显示数据输出至所述显示驱动器；所述显示驱动器根据获取的所述并行的显示数据，向所述多个子像素输出所述显示驱动信号。
在一些实施例中，所述显示基板还包括多条数据线，所述显示驱动器根据获取的所述并行的显示数据，向所述多个子像素输出所述显示驱动信号包括：每个所述显示驱动器根据获取的所述并行的显示数据，通过至少一条所述数据线向至少一个所述子像素输出显示驱动信号。
在一些实施例中，所述接口电路将所述目标数据输出至所述串并转换器包括：所述接口电路根据接收的时钟信号和片选信号，向所述串并转换器输出所述目标数据。
在一些实施例中，所述目标数据还包括地址信息，所述地址信息包括S个地址数据，S为大于等于2的整数，所述接口电路根据接收的所述时钟信号和所述片选信号，通过所述数据输出端向所述串并转换器输出所述目标数据包括：所述接口电路获取所述目标数据的所述地址信息；所述接口电路根据接收的时钟信号和片选信号，向一个所述串并转换器输出所述S个地址数据；或者，所述接口电路向多个所述串并转换器输出所述地址数据，不同的所述串并转换器接收的地址数据不同，所有所述串并转换器接收的地址数据的个数之和为S。
在一些实施例中，所述目标数据还包括模式信息，所述接口电路根据接收的所述时钟信号和所述片选信号，通过所述数据输出端向所述串并转换器输出所述目标数据包括：所述接口电路获取所述目标数据的所述模式信息；所述接口电路根据接收的时钟信号和片选信号，向至少一个所述串并转换器输出至少部分所述模式信息。
附图说明
为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
图1为根据本公开的一些实施例的显示面板的结构图；
图2为根据本公开的一些实施例的像素驱动电路的结构图；
图3为图2的一个像素驱动电路的结构图；
图4为对应图3的像素驱动电路的电压波形图；
图5为根据本公开的一些实施例的显示基板的的结构图；
图6为对应图5的一帧目标数据的数据图；
图7为根据本公开的一些实施例的串并转换器的结构图；
图8为对应图7的一种具体的串并转换器的结构图；
图9为对应图8的串并转换器的时序图；
图10为根据本公开的一些实施例的另一帧目标数据的数据图；
图11为根据本公开的一些实施例的另一帧目标数据的数据图；
图12为对应图10的一帧具体的目标数据的数据图；
图13为对应图12的一种显示基板的结构图；
图14为对应图11的一帧具体的目标数据的数据图；
图15为对应图14的一种显示基板的结构图；
图16为根据本公开的一些实施例的另一帧目标数据的数据图；
图17为根据本公开的一些实施例的另一帧目标数据的数据图；
图18为对应图16的一帧具体的目标数据的数据图；
图19为对应图18的一种显示基板的结构图；
图20为对应图17的一帧具体的目标数据的数据图；
图21为对应图20的一种显示基板的结构图。
具体实施方式
下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、“示例性实施例(exemplary embodiments)”、“示例(example)”、“特定示例(specific example)”或“一些示例(some examples)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在描述一些实施例时，可能使用了“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“电连接”，术语“电连接”可以是直接的电性连接，例如两个或两个以上部件彼此间有直接物理接触电连接，也可以是通过中间媒介间接的电性连接。
“A、B和C中的至少一个”与“A、B或C中的至少一个”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。
“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。
如本文中所使用，根据上下文，术语“如果”任选地被解释为意思是“当……时”或“在……时”或“响应于确定”或“响应于检测到”。
本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
如本文所使用的那样，“约”、“大致”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
本公开实施例提供了一种如图1所示的显示基板10，以及包括所述显示基板10的显示面板01。需要说明的是，本公开的显示基板10可以应用于液晶显示面板(liquidcrystal display，LCD)，也可以应用于其他显示面板，例如有机电致发光显示面板，电子墨水显示屏等，本公开对此不作限定，为了方便说明，以下实施例中均以显示面板01为LCD为例进行解释说明。该显示面板01可以包括层叠设置的显示基板10、液晶层20以及设置于显示基板10远离液晶层20一侧的背光模组BLU。该显示面板01具有显示区(active area，AA)30以及位于该AA区30周边的周边区。此外，显示基板10包括衬底40，以及设置于该衬底40靠近液晶层20的一侧表面上，且位于AA区30的多个阵列排布的像素(pixel)驱动电路60，以及位于周边区的显示驱动电路50。
其中，每个像素驱动电路60可以位于该显示面板01的一个子像素(sub pixel)中。显示驱动电路50可以与上述多个像素驱动电路60电连接，以向像素驱动电路60提供与显示相关的数据信号，从而使得像素驱动电路60能够根据上述与显示相关的数据信号，控制该像素驱动电路60所在子像素中的液晶分子的偏转角度，从而控制BLU发出的光线经过液晶层后的亮度，最终实现显示面板01的图像显示。
示例的，上述衬底40可以为塑料基板、陶瓷基板、玻璃基板、石英基板等，还可以包括上述基板以及设置在上述基板上的至少一层膜层，本公开的实施例对此不作限制。
需要说明的是，上述显示面板01可以应用于对尺寸要求大、画面流畅性强的环境中，比如商场外围展示流畅动态画面的液晶显示屏以及银行门口用于显示的液晶显示屏等，也可以应用于对尺寸要求小，但对画面的流畅度要求强的场合，比如智能手表、车载显示等，本公开不对上述显示面板01的应用环境进行具体的限定。
在本公开的一些实施例中，上述位于AA区30的多个阵列排布的像素驱动电路60可以采用像素存储器(memory in pixel，MIP)显示技术。其中，MIP显示技术是在显示面板01的每个像素驱动电路60中，设置如图2所示的静态随机存取存储器(static random accessmemory，SRAM)62。像素驱动电路60可以利用SRAM62将输入的显示驱动信号存储一定时间用于显示。
以下为了方便说明，以图2中的一个像素驱动电路60为例，如图3所示，并结合图4所示的电压波形图对该像素驱动电路60的工作原理进行说明。其中，该像素驱动电路60如图3所示，可以包括数据写入电路61、SRAM62和驱动电路模块63。
示例的，数据写入电路61可以包括第四晶体管M4。SRAM62可以包括第一晶体管M1、第二晶体管M2和第三晶体管M3。驱动电路模块63可以包括第五晶体管M5和第六晶体管M6。
数据写入电路61中的第四晶体管M4的栅极(gate，g)与选通信号线(gate line，GL)电连接，第四晶体管M4的第一极，例如，漏极(drain，d)与数据线(data line，DL)电连接，第四晶体管M4的第二极，例如，源极(source，s)与第一晶体管M1的第二极s电连接，并且数据写入电路61用于在选通信号线GL传输的行选通信号的作用下，将数据线DL传输的显示驱动信号传输至第一晶体管M1的第二极s。示例的，该行选通信号可以为选通电压Vgate，该显示驱动信号可以为显示驱动电压Vdata。
SRAM62中，第一晶体管M1的栅极g与第三晶体管M3的栅极g电连接，第一晶体管M1的第二极s与第四晶体管M4的第二极s电连接，第一晶体管M1的第一极d与第二晶体管M2的栅极g电连接。第二晶体管M2的栅极g与接地电压VDD电连接，第二晶体管M2的第一极d与第一晶体管M1的第一极d电连接，第二晶体管M2的第二极s与第三晶体管M3的第一极d电连接。第三晶体管M3的栅极g与第一晶体管M1的栅极g在结点N1处电连接，第三晶体管M3的第一极d与第二晶体管M2的第二极s电连接，第三晶体管M3的第二极s与VSS电连接。
此外，驱动电路模块63中的第五晶体管M5的栅极g与第三晶体管M3的栅极g电连接，第五晶体管M5的第一极d与第一控制信号端X1电连接，第五晶体管M5的第二极s与液晶层20的一端a电连接。第六晶体管M6的栅极g与第二晶体管M2的第二极s电连接，第六晶体管M6的第一极d与液晶层20的一端a电连接，第六晶体管M6的第二极s与第二控制信号端X2电连接，液晶层20的另一端b与公共电压Vcom电连接。
需要说明的是，本公开对上述像素驱动电路60中，晶体管的类型不做限定，可以为N型晶体管，也可以为P型晶体管。以下为了方便说明，以上述晶体管均为N型晶体管为例进行举例说明。此外，上述是以晶体管的第一极为漏极d，第二极为源极s为例进行的说明。或者，在本公开的另一些实施例中，上述晶体管的第一极可以为源极s，第二极为漏极d。
上述像素驱动电路60的工作过程为：示例的，如图4所示，在P1阶段，当选通信号线GL传输的选通电压Vgate为高电平时，第四晶体管M4打开，数据线DL传输的显示驱动电压Vdata(此时为高电平)写入SRAM62。此时结点N1为高电平，使得第三晶体管M3和第五晶体管M5打开，结点N2因为接地电压VDD而处于低电平，此时第六晶体管M6关闭。
这样一来，结点N3连接第一控制信号端X1，从图4中可以看出，由于第一控制信号端X1提供的电压和公共电压Vcom相位相同，使得液晶层20两端的电压差为0，进而使得该像素驱动电路60控制的子像素中的液晶分子不偏转。
或者，如图4所示，在P2阶段，此时，选通信号线GL传输的选通电压Vgate依然为高电平，第四晶体管M4打开。然而数据线DL传输的显示驱动电压Vdata为低电平时，使得结点N1为低电平，此时第一晶体管M1、第三晶体管M3和第五晶体管M5关闭，第二晶体管M2打开。结点N2为高电平，此时第六晶体管M6打开，使得结点N3连接第二控制信号端X2。从图4中可以看出，由于第二控制信号端X2提供的电压和公共电压Vcom的相位不相同，使得液晶层20两端的电压差不为0，进而使得该像素驱动电路60控制的子像素中的液晶分子不偏转。
这样一来，通过显示驱动电路50，为AA区30对应的各个像素驱动电路60分别提供选通电压Vgate(例如，图4对应的Vgate)和显示驱动电压Vdata(例如，图4对应的Vdata)。在选通电压Vgate将像素驱动电路60打开的情况下，根据数据线DL输入的显示驱动电压Vdata的高低情况，决定液晶层20的一侧与第一控制信号端X1还是第二控制信号端X2电连接，从而决定液晶层20的a端输入的电压与液晶层20的b端输入的公共电压Vcom是否具有相同的相位，最终决定该像素驱动电路60所在子像素中的液晶分子是否发生偏转。
最终，通过控制像素驱动电路60所在子像素中的液晶分子的偏转情况，从而控制BLU发出的光线经过液晶层后的亮度，最终实现显示面板10的图像显示。
同时，通过在像素驱动电路60中利用MIP技术中的SRAM62，将输入子像素的Vdata存储一定时间进行显示，无需相关技术中以帧周期执行Vdata的写入动作，避免了数据电压多次写入，从而显著减少了数据线DL动作次数，减小了电力消耗。
此外，需要说明的是，本公开中数据写入模块61除了包括第四晶体管M4外，数据写入模块61还可以包括一个或多个与第四晶体管M4并联的开关晶体管。同样的，SRAM62中除了包括第一晶体管M1、第二晶体管M2和第三晶体管M3外，SRAM62还可以包括一个或多个与上述第一晶体管M1、第二晶体管M2和第三晶体管M3并联的开关晶体管。驱动电路模块63中除了包括第五晶体管M5和第六晶体管M6外，还可以包括一个或多个与上述第五晶体管M5和第六晶体管M6并联的开关晶体管。上述仅仅是对数据写入电路61、SRAM62和驱动电路模块63的举例说明，其它与数据写入电路61、SRAM62和驱动电路模块63功能相同的结构在此不再一一赘述，但都应当属于本公开的保护范围。
需要说明的是，在本公开的一些实施例中，上述像素驱动电路60的各个晶体管和显示驱动电路50中的各个晶体管可以同时形成，像素驱动电路60和显示驱动电路50的走线层可以采用同一构图工艺制成。这样一来，可以在显示面板10的制备过程中通过将显示驱动电路50直接制作在衬底40上，省去IC绑定的工艺，缓解了显示面板10制备过程中对成本较高的驱动IC的依赖，同时实现了窄边框、低功耗的设计。
以下实施例均以显示驱动电路50直接制作在衬底40上为例进行解释说明。
以下对显示基板10中的具体结构和驱动方法进行详细的说明。
在本公开的一些实施例中，显示驱动电路50可以包括如图5所示的接口电路51、串并转换器(series-to-parallel converter，以下简称S2P)52以及显示驱动器(horizontaldriver，以下简称HD)53。其中，显示驱动电路50中至少包括两个S2P52，且至少包括一个HD53。示例的，接口电路51可以为串行外设接口电路SPI(serial peripheral interface，以下简称SPI)，以下实施例均以接口电路51为SPI为例进行解释说明。
其中，SPI51可以包括时钟信号端A1、片选信号端A2和N个数据输出端513。上述时钟信号端A1用于接收和发送时钟信号(以下简称CLK)，片选信号端A2用于接收和发送片选信号(以下简称CS)，N为大于等于2的整数。
如图5所示，一个数据输出端513通过一条信号线SI与一个S2P52电连接，一个S2P52与一个HD53电连接。示例的，一个数据输出端513通过信号线SI1与S2P-1电连接，S2P-1与HD-1电连接。此外，HD-1通过多条数据线DL与多个像素驱动电路60电连接。此外，为了向SPI51提供显示画面的目标数据，上述显示面板10还可以包括主设备(图中未示出)。主设备为SPI51提供CLK和CS，同时提供显示画面的帧目标数据。
在此基础上，SPI51可以根据预设的SPI协议，获取主设备(图中未示出)提供的目标数据，具体的，该目标数据可以为如图6所示的一帧目标数据。如图6所示，该目标数据中可以包括N个待发送数据包70，其中，一个待发送数据包70可以包括M个串行的显示数据71，其中，M≥2，M为整数。示例的，如图6所示，显示数据71可以为D7、D6、D5、D4……，
在此基础上，SPI51可以在上述CLK和CS的作用下，将N个待发送数据包70分别通过N条信号线SI输出至与一一对应的S2P52中。由于每个待发送数据包70包括M个串行的显示数据71，因此每个S2P可以接收到M个串行的显示数据71。
由上述可知，如图5所示SPI51可以在上述CLK和CS的作用下，将第一个待发送数据包70通过信号线SI1输出至S2P-1。同步的，将第二个待发送数据包70通过信号线SI2输出至S2P-2。又同步的，将第三个待发送数据包70通过信号线SI3输出至S2P-3。依次类推，直至第N个待发送数据包70通过信号线SIN输出至S2P-N。
一个S2P接收到一个待发送数据包70后，将上述待发送数据包70中的M个串行的显示数据71转换成M个并行的显示数据71，并将转换后的M个并行的显示数据71输出至对应的一个HD53。
由上述可知，S2P-1将转换后的M个并行的显示数据71通过走线输出给HD-1，HD-1将接收到的M个并行的显示数据71，分别转换成M个显示驱动信号，并通过数据线DL输出给各个像素驱动电路60。同步的，S2P-2、S2P-3……S2P-N分别将转换后的M个并行的显示数据71通过走线输出给HD-2、HD-3……HD-N，每个HD53均将接收到的M个并行的显示数据71，分别转换成M个显示驱动信号，并通过数据线DL输出给各个像素驱动电路60。
以下结合图6，对图5所示的显示驱动电路50输出显示驱动信号的驱动方法进行详细的说明，为方便解释，以下实施例均以显示驱动信号为显示驱动电压Vdata为例进行说明。具体步骤如下：
首先，SPI51的数据输出端513向S2P52传输串行的显示数据71。
具体的，如图5所示，主设备(图中未示出)通过A1和A2将CLK和CS输入，并提供显示面板10显示画面的帧目标数据。SPI51根据预设的SPI协议，获取如图6所示的一帧目标数据中的N个待发送数据包70。其中，N个待发送数据包70从N个信号线SI输出。
在此基础上，SPI51可以在上述CLK的作用下，通过N条信号线SI将N个待发送数据包70输出至N个S2P52。以下结合图6对N个待发送数据包70的输出过程进行详细的解释说明。
当片选信号CS为如图6所示的高电平时，显示驱动电路50开始工作。此时，各条信号线SI，例如SI1、SI2、SI3……SIN分别同时向图5中的各个S2P52，例如S2P-1、S2P-2、……S2P-N发送上述待发送数据包70。其中，如图6所示，由于每个待发送数据包70包括M个显示数据71例如D7、D6、D5、D4、D3……，因此在CLK每个上升沿时，显示数据71发生改变，在紧接着的下降沿被读取。通过M次CLK的改变时，就可以完成NⅹM个显示数据71的传输。并且由于时钟信号具有时间性，使得每个信号线SI输出的M个显示数据71是串行的。然后通过每条信号线SI将M个串行的显示数据71传输至一一对应的S2P52。这样一来，可以将一帧目标数据中的所有显示数据71通过数据输出端513输出至S2P52。
需要注意的是，在本公开的实施例中，片选信号可以在采用高电平时，整个显示驱动电路50开始正常工作，后续不再赘述。
其次，S2P52将接收到的串行的显示数据71转换成并行的显示数据71，并将转换的并行的显示数据71传输至HD53。
具体的，一个S2P52将接收到的上述M个串行的显示数据71转换成M个并行的显示数据71，并将该M个并行的显示数据71传输至对应的一个HD53。示例的，S2P-1将接收到的上述M个串行的显示数据71转换成M个并行的显示数据71，并将该M个并行的显示数据71传输至一个HD-1。同步的，S2P-2、S2P-3……S2P-N分别将接收到的上述M个串行的显示数据71转换成M个并行的显示数据71，通过走线输出给一一对应的HD-2、HD-3……HD-N。
在本公开的一些实施例中，上述显示驱动电路50的一个S2P52可以包括多个级联的D触发器，如图7所示。其中，上一级D触发器(例如Q1)的输出端与相邻下一级D触发器(例如Q2)的输入端电连接，第一级D触发器D1的输入端与信号线SI电连接，每个D触发器的输出端Z均与同一个HD53电连接，每个D触发器的时钟控制端521与A1(如图5所示)电连接，每个D触发器的复位端522与A2(如图5所示)电连接。每个D触发器的时钟控制端521接收来自A1传输的CLK，每个D触发器的复位端522接收来自A2传输的CS。
以下为了便于说明，将D触发器的个数M设置为4，如图8所示，并结合与图8的S2P52具体结构对应的时序图9，对级联的D触发器的工作原理进行解释说明。
如图8所示，S2P-1由四个级联的D触发器Q1、Q2、Q3和Q4构成。其中，Q1的输入端与信号线SI1电连接，Q1的输出端连接Q2输入端的同时也通过信号线Z1电连接HD-1。Q2的输入端与Q1的输出端电连接，Q2的输出端连接Q3输入端的同时也通过信号线Z2电连接HD-1。Q3和Q4的连接方式与Q2类似，在此不加赘述，值得注意的是，Q4的输出端此时仅电连接HD-1。
由上述可知，信号线SI1传输4个串行的显示数据71至Q1的输入端，此时所有的D触发器使用同一时钟信号控制，如图9所示，使得第一个输入的数据会在每次时钟信号到来时依次被所有的D触发器采集。在第4个时钟信号到来时，可以将4个D触发器采集的数据通过走线(例如Z1、Z2、Z3、Z4)一起同时输出，从而实现将4个串行数据转换为4个并行数据的目的。
需要说明的是，本公开不对D触发器的个数进行具体的限定，上述举例一个S2P52采用的是4个级联的D触发器，但不限于此，根据实际的显示需求而定。
这样一来，通过M个级联的D触发器，可以实现将M个串行的显示数据71转换成M个并行的显示数据71。
最后，HD53接收上述S2P52输出的并行的显示数据71，并将接收到的并行的显示数据71，转换成多个显示驱动电压Vdata，并通过数据线DL将多个显示驱动电压Vdata输出给各个像素驱动电路60。
显示驱动电路50的S2P52部分数据处理量最大，因此S2P52部分的数据处理速率决定着显示驱动电路50的数据处理速率。其中，S2P52的极限数据处理速率Fclkmax存在如下的公式：
Fclkmax＝KⅹCⅹFRⅹR (1)
其中，K为比例系数，比例系数为一常数，例如K可以为3.23(1/bit)；C为色深，单位为bit；FR为最大帧频，单位为Hz；R为分辨率乘积即子像素的个数。
由公式(1)可以看出，在显示面板10的其他条件不变的情况下，S2P52的极限数据处理速率Fclkmax与最大帧频FR成正比，即Fclkmax越大，FR越大。同时，Fclkmax越大，刷新每帧所需要的时间Tfr越短。因此，刷新每帧所需要的时间Tfr和最大帧频FR具有如下对应关系：
Tfr＝1/FR (2)
此外，假设显示数据的数量为D_Data，信号线SI的数量为D_SI，显示面板10的屏幕行数为D_A，可以获得如下计算公式：
Tfr＝1/FR＝(D_DataⅹD_A)/(D_SIⅹFclk)； (3)
FR＝(D_SIⅹFclk)/(D_DataⅹD_A) (4)
从公式(3)或者公式(4)可知，信号线SI的数量D_SI与最大帧频FR成正比。也就是说，在显示面板10的其他条件确定的前提下，信号线SI的数量D_SI越多，最大帧频FR越大，那么刷新每帧所需要的时间Tfr就越短，显示面板10的显示画面流畅度就越高。
在本公开的一些实施例中，由上面的分析可知，在其他条件不变的情况下，通过设置N个S2P52，并一比一设置N条信号线SI，示例的，如图5所示，S2P-1、S2P-2、S2P-3……S2P-N对应SI1、SI2、SI3……SIN，其中N大于等于2，可以显著缩短显示面板10刷新每帧所需要的时间，进而获得流畅的动态显示画面，满足更广泛的用户需求。
需要说明的是，本公开不对S2P52的个数进行具体的限定，根据显示面板10实际显示需求而定。同时，上述实施例指出的显示面板10的其他条件，可以为显示面板10的尺寸、色深以及分辨率等。
由上述可知，只有当指定某一行或者某几行像素驱动电路60选通时，才能将上述生成的显示驱动电压Vdata写入，进而使得显示面板10显示画面。因此，为了实现对各个像素驱动电路60至少一行的选通，在本公开的一些实施例中，SPI51还可以包括获取目标数据的地址信息80。具体的，该目标数据可以为如图10或11所示的一帧目标数据。
以下对包括有地址信息80传输的显示驱动电路50以及生成选通电压的驱动方法进行详细的说明。
在本公开的一些实施例中，显示驱动电路50的SPI51还包括获取一帧目标数据中如图10或图11所示的地址信息80，其中，上述地址信息80包括S个地址数据81，S≥2，S为整数。此时，SPI51的数据输出端513还包括在CLK的作用下，通过信号线SI将S个地址数据80输出。
需要说明的是，图10和图11仅给出了根据不同SPI协议设置的两种目标数据，本公开不限于此。
上述S个串行的地址数据81的输出方式，与地址数据81在一帧目标数据中的设置方式有关，以下针对在一帧目标数据中地址数据81的不同设置，对S个串行的地址数据81的输出方式进行举例说明。
例如，在本公开的一些实施例中，如图10所示，一帧目标数据中除了N个待发送数据包70，还包括：一个地址信息80和N-1个空白信息82，其中，一个地址信息80包含有S个串行的地址数据81，一个空白信息82包含有S个串行的空白数据83。
以下为了方便说明，示例的，将N取4，S取10，如图12所示，一个地址信息80包含有10个串行的地址数据81，例如图12所示的A9～A0。一个空白信息82包含有10个串行的空白数据83。
图13为图12所示目标数据对应的显示面板10。由上述可知，在CLK作用下，10个串行的地址数据A9～A0仅需要通过一条信号线SI1便可全部输出至S2P-1。
此外，对应图12可知，在CLK作用下，通过信号线SI1将10个串行的地址数据81输出时。同步的，在相应的CLK下，其他信号线，例如SI2、SI3和SI4分别同时将10个串行的空白数据83输出至对应的S2P-2、S2P-3和S2P-4。
在此基础上，S2P-1还包括在CLK的作用下，将接收到的串行的10个地址数据81转换成并行的10个地址数据81。
此外，为了接收上述通过S2P-1转换得到的S个并行的地址数据81，在本公开的一些实施例中，如图13所示，显示驱动电路50可以包括译码器54。该译码器54与上述S2P-1电连接，接收S2P-1输出的S个并行的地址数据81，并根据接收到的包括有S个并行地址数据81的地址信息80，生成相应的行选通信号。
在此基础上，为了实现对某一行或者某几行像素驱动电路60的选通，显示驱动电路50还可以包括选通电路55，如图13所示。该选通电路55与译码器54电连接，接收来自译码器54的行选通信号，并向至少一条选通信号线GL输出行选通信号。为方便解释，以下实施例均以行选通信号为选通电压Vgate为例进行说明。
需要说明的是，SPI51的数据输出端513通过信号线SI首先输出地址信息80，其次再输出上述的待发送数据包70。也就是说，SPI-1的数据输出端513通过信号线SI1先输出10个串行的地址数据81，再输出一个待发送数据包70。
需要说明的是，时钟信号端A1和片选信号端A2为两个独立的端口，用于分别输出独立的CLK和CS。在本公开中，以下为了简化附图，将时钟信号端和片选信号端用一个端口A表示。
以下结合图12和图13对显示驱动电路50还可以生成选通电压Vgate的具体过程进行详细的说明。
首先，在SPI51通过信号线SI向S2P52传输串行的显示数据71之前，SPI51还包括通过信号线SI向S2P52传输串行的地址数据81。
示例的，当片选信号为如图12所示的高电平时，显示驱动电路50开始工作。此时，各条信号线SI，例如SI1、SI2、SI3、SI4首先分别向图11中的各个S2P52，例如S2P-1、S2P-2、S2P-3、S2P-4输出上述一个地址信息81和3个空白信息82。其中，如图12所示，由于一个地址信息81包括有10个串行的地址数据81，例如A9～A0，3个空白信息82分别包括10个空白地址83。因此在CLK每个上升沿时，地址数据81和空白地址83发生改变，在紧接着的下降沿被读取，在通过10次CLK的改变时，就可以完成10个地址数据81和3个分别包括10个空白数据83空白信息82的传输。并且由于时钟信号具有时间性，使得这10个地址数据81是串行的。
需要说明的是，在本公开的一些实施例中，可以通过信号线SI1将所有的地址数据81输出，也可以通过SI2、SI3…SIN中任意一个信号线将所有的地址数据81输出，图10和图12中关于地址信息在一帧目标数据中的位置仅是一个示例说明，本公开不限于此。
这样一来，完成了将一帧目标数据中的10个串行的地址数据81通过SPI51的一个数据输出端513向一个S2P52传输的目的。
需要说明的是，上述实施例中对应图12的地址数据个数设置为10，分别为A9～A0，仅是一个示例说明，本公开不限于此。
其次，S2P52将接收到的10个串行的地址数据81转换成10个并行的地址数据81，并将这10个并行的地址数据81输出至译码器54。
需要说明的是，利用上述S2P-1将10个串行的地址数据81转换成10个并行的地址数据81的过程与上述利用一个S2P52将M个串行的显示数据71转换成M个并行的显示数据71的过程类似，此处不加赘述。
接着，利用译码器54接收S2P输出的并行的10个地址数据81，并根据并行的10个地址数据81构成的地址信息80生成对应的行选通信号，将上述生成的行选通信号输出至选通电路55。
最后，选通电路55根据接收到的行选通信号，向指定某一行或者某几行选通信号线GL输出选通电压Vgate，从而将该指定某一行或者某几行选通。
这样一来，结合上述像素驱动电路60的工作原理可知，当通过向指定某一行或者某几行的选通信号线GL输出选通电压Vgate(例如，图4对应的Vgate)，进而将该指定的某一行或者某几行打开，才能结合上述通过数据线DL传输的显示数据电压Vdata(例如，图4对应的Vdata)，实现控制像素驱动电路60所在子像素中的液晶分子的偏转情况，从而控制BLU发出的光线经过液晶层后的亮度，最终实现显示面板10的图像显示。
同时，从显示驱动电路50的一个数据输出端513输出所有地址信息至译码器54，仅需要设置一条对应的走线(如图13所示)，简化了显示驱动电路50中的走线设置，进而优化了显示基板上的布线空间，减小了显示面板10的总体功耗。另外，将显示驱动电路50直接形成在衬底40上，可以省去驱动IC绑定工艺，进而减少工艺成本且增加良率。
又例如，在本公开的另一些实施例中，与另一个SPI协议相关的一帧目标数据如图11所示的。其中，该一帧目标数据中除了N个待发送数据包70，还包括地址信息80。该地址信息80包括S个地址数据81，将S个地址数据81分为N份，其中每份至少包括两个串行的地址数据81。通过N条信号线SI将N个分别包括至少两个地址数据81和M个显示数据71的信息输出。
需要说明的是，不同的信号线SI输出的地址数据81不同，但是所有信号线SI输出的地址数据81的个数之和为S。同时，需要说明的是，SPI51的数据输出端513通过信号线SI首先输出地址信息80，其次再输出上述的待发送数据包70。
以下为了便于说明，示例的，如图14所示，将N取4，S取8。8个地址数据81为A7～A0。此时，4个信号线，例如SI1、SI2、SI3、SI4，在CLK的作用下，对应输出包括两个串行的地址数据81，其中，每个信号线SI输出的地址数据81不同，如图13所示的SI1输出地址数据A7和A3，SI2输出地址数据A6和A2，SI3输出地址数据A5和A1，SI4输出地址数据A4和A0。
从图14可以看出，SI1可以将地址数据A7和A3输出至S2P-1，SI2可以将地址数据A6和A2输出至S2P-2，SI3可以将地址数据A5和A1输出至S2P-3，SI4可以将地址数据A4和A0输出至S2P-4。此时，每条信号线将两个串行的地址数据81输出至一一对应的S2P52后，一个S2P52将两个串行的地址数据81转换成两个并行的地址数据81。
为了接收上述S2P52，例如S2P-1、S2P-2、S2P-3和S2P-4，输出的并行的地址数据81，在本公开的一些实施例中，如图15所示，显示驱动电路50还可以包括译码器54。该译码器54与上述4个S2P52电连接，接收上述4个S2P输出的8个并行的地址数据81，并根据接收到的包括有8个并行地址数据81的地址信息80，生成行选通信号。
在此基础上，为了实现对某一行或者某几行像素驱动电路60的选通，显示驱动电路50还可以包括选通电路55，如图15所示。该选通电路55与译码器54电连接，接收来自译码器54的行选通信号，并根据上述行选通信号，向一条选通信号线GL输出选通电压Vgate。
这样一来，实现了AA区中某一行或者某几行像素驱动电路60的选通。同时，因为N个分别包括至少两个并行的地址数据81共用一个译码器54，简化了显示驱动电路50中的走线设置，进而优化了显示基板上的布线空间。
以下结合图14和图15对显示驱动电路50还可以生成选通电压Vgate的具体过程进行详细的说明。
首先，在SPI51通过信号线SI向S2P52传输串行的显示数据71之前，SPI51还包括通过信号线SI向S2P52传输串行的地址数据81。
示例的，如图14所示，当片选信号为高电平时，显示驱动电路50开始工作。此时，各条信号线SI，例如SI1、SI2、SI3、SI4，首先分别向图11中的各个S2P52，例如S2P-1、S2P-2、S2P-3、S2P-4发送上述两个地址信息81。其中，一条信号线SI传输两个地址数据81，在CLK每个上升沿时，地址数据81发生改变，在紧接着的下降沿被读取，在通过2次CLK的改变时，4条信号线就可以分别同时完成2个地址数据81的传输，并且由于时钟信号具有时间性，使得这2个地址数据81是串行的。最后分别将4条信号线同时传输的2个地址数据81输出至4个S2P52。
这样一来，完成了将一帧目标数据中的所有地址数据81通过SPI51的N个数据输出端513向S2P52传输的目的。
需要说明的是，上述N取4，S取8为本公开实施例的一个示例说明，本公开不限于此，根据实际情况而定。
其次，S2P52将接收到的串行的地址数据81转换成并行的地址数据81，并将并行的地址数据81输出至译码器54。
需要说明的是，利用一个S2P52将两个串行的地址数据81转换成两个并行的地址数据81的过程与上述利用一个S2P52将M个串行的显示数据71转换成M个并行的显示数据71的过程类似，此处不加赘述。
接着，利用译码器54接收上述各个S2P52输出的并行的两个地址数据81，并根据接收到的地址数据81生成对应的行选通信号，将上述生成的行选通信号输出至选通电路55。
最后，选通电路55根据接收到的行选通信号，向指定某一行或者某几行选通信号线GL输出选通电压Vgate，从而将该指定某一行或者某几行选通。
这样一来，结合上述像素驱动电路60的工作原理可知，当通过向指定某一行或者某几行的选通信号线GL输出选通电压Vgate(例如，图4对应的Vgate)，进而将该指定的某一行或者某几行打开，才能结合上述通过数据线DL传输的显示数据电压Vdata(例如，图4对应的Vdata)，实现控制像素驱动电路60所在子像素中的液晶分子的偏转情况，从而控制BLU发出的光线经过液晶层后的亮度，最终实现显示面板10的图像显示。
同时，通过N个信号线SI输出串行的至少两个地址数据81给对应N个的S2P52，利用N个S2P52将串行的地址数据81转换成并行的地址数据81，可以大大提高显示驱动电路50的工作效率。
需要说明的是，上述每条信号线SI仅传输两个串行的地址数据81仅仅是本公开的一个举例说明，本公开每条信号线SI至少传输两个串行的地址数据81。需要说明的是，在显示驱动电路50中，对于连接各个部分的走线材质以及尺寸，本公开不做具体的限定。同时针对两个不相连的走线，当其在衬底40上的正投影重叠时，两个不相连的走线之间具有绝缘层，本公开不对绝缘层的膜层数以及材料进行具体限定。
在此基础上，在本公开的另一些实施例中，为了实现显示基板10的其他功能时，SPI51还可以包括获取目标数据中模式信息90，具体的，目标数据可以为如图16或17所示一帧目标数据。
以下对包括有模式信息90传输的显示驱动电路50以及驱动方法进行详细的说明。
在本公开的一些实施例中，显示驱动电路50的SPI51还包括获取一帧目标数据中如图16或17所示的模式信息90，其中，上述模式信息90还可以包括J个模式数据91，J≥2，J为整数。此时，SPI51的数据输出端513还包括在CLK的作用下，通过信号线SI将J个串行的模式数据91输出。
需要说明的是，图16和图17仅给出了根据不同SPI协议设置的两种目标数据，本公开不限于此。
上述J个串行的模式数据91的输出方式，与模式数据91在一帧目标数据中的设置方式有关，以下针对一帧目标数据中模式数据91的不同设置，对J个串行的模式数据91的输出方式进行举例说明。
例如，以下为了便于说明，以上述所有串行的地址数据81从一个数据输出端513输出为例进行解释说明。在本公开的一些实施例中，如图16所示，一帧目标数据中还包括一个模式信息90，其中，一个模式信息90还包括J个模式数据91.
为了方便说明，示例的，如图18所示，将N取4，J取6。其中一帧目标数据中除了4个待发送数据包70、一个地址信息80以及3个空白信息84外，还包括一个模式信息90。其中，一个地址信息80包含有S个串行的地址数据81，一个空白信息84包含有S+J(示例的，此处的J为6)个串行的空白数据83，一个模式信息90还包括6个模式数据91，其中模式数据91为M0～M5。
在此基础上，如图18所示，在CLK作用下，串行的模式数据M0、M1、M2、M3、M4、M5，仅需要通过一条信号线SI1便可全部输出。
在此基础上，如图19所示，通过信号线SI1将上述6个串行的模式数据91在CLK的作用下，输出至S2P-1。S2P-1接收到上述6个串行的模式数据91时，还包括在CLK的作用下，将上述串行的6个模式数据91转换成并行的6个模式数据91。
需要说明的是，在本公开的一些实施例中，可以通过信号线SI1将所有的模式数据91输出，也可以通过SI2、SI3…SIN中任意一个信号线将所有的模式数据91输出，图16和图18中关于模式信息在一帧目标数据中的位置仅是一个示例说明，本公开不限于此。
需要说明的是，本公开并不限定地址信息80和模式信息90的先后输出顺序。也就是说，SPI51的数据输出端513可以先输出模式信息90，再输出地址信息80，最后输出待发送数据包70。也可以先输出地址信息80，再输出模式信息90，最后输出待发送数据包70。同时，本公开不对模式信息90的模式数据91、待发送数据包70中显示数据71以及地址信息80的地址数据81的具体个数进行限定，根据实际显示要求而定。
值得注意的是，因为显示数据71的数量远远大于模式数据91和地址数据81的数量，所以此时，对应公式(5)：
依然可以转换为上述公式(3)或者(4)，即Tfr＝1/FR＝(D_DataⅹD_A)/(D_SIⅹFclk)或者FR＝(D_SIⅹFclk)/(D_DataⅹD_A)。表明信号线SI的数量D_SI与最大帧频FR依然成正比。因此，在驱动电路中还包括传输地址数据81和模式数据91时，显示面板10刷新每帧所需要的时间同样因为N条信号线SI的存在而显著缩短，进而获得流畅的动态显示画面，满足更广泛的用户需求。
在此基础上，为了接收上述通过S2P-1转换得到的6个并行的模式数据91，在本公开的一些实施例中，如图19所示，显示驱动电路50还可以包括模式控制器56。
该模式控制器56与S2P-1电连接，接收上述通过S2P-1转换得到的6个并行的模式数据91。
示例的，该模式控制器56还可以与第一控制信号端X1(位于像素驱动电路60中，如图3所示)和第二控制信号端X2(位于像素驱动电路60中，如图3所示)分别电连接，并根据接收到的包括有6个并行模式数据的模式信息90，将上述第一控制信号端X1和第二控制信号端X2电连接，使得短接后的第一控制信号端X1和第二控制信号端X2均输出与公共电压Vcom波形一致的电压波形，也即使得液晶层20两端的电压差为0，从而使得显示面板10呈现全黑的画面。
需要说明的是，第一控制信号端X1用于向显示面板10中的液晶分子提供第一反转电压V1，第二控制信号端X2用于向显示面板10中的液晶分子提供第二反转电压V2。其中，第一反转电压V1和第二反转电压V2极性相反。
需要说明的是，上述该模式控制器56与第一控制信号端X1和第二控制信号端X2分别电连接，并根据接收到的模式信息90将第一控制信号端X1和第二控制信号端X2电连接仅仅是本公开的一个示例，本公开不限于此。
以下结合图18和图19对显示驱动电路50还可以实现模式控制的具体过程进行详细的说明。
首先，在SPI51通过信号线SI向S2P52传输串行的显示数据71之前，SPI51还包括通过信号线SI向S2P52传输串行的模式数据91。
示例的，当片选信号为如图18所示的高电平时，显示驱动电路50开始工作。此时，各条信号线SI，例如SI1、SI2、SI3，SI4首先分别向图19中的各个S2P52，例如S2P-1、S2P-2、S2P-3、S2P-4输出上述1个模式信息80和3个空白信息84。其中，如图18所示，1个模式信息80中包括6个串行的模式数据M0～M5，与模式数据对应的空白信息84中包括6个空白数据83。因此在CLK每个上升沿时，模式数据91和空白数据83发生改变，在紧接着的下降沿被读取，在通过6次CLK的改变时，就可以完成上述6个模式数据81和3个分别包括6个空白数据83的空白信息84的传输，并且由于时钟信号具有时间性，使得这6个模式数据91是串行的。最后通过信号线SI1将一个包括有6个串行的模式数据91的模式信息90输出至对应的S2P-1，并通过3条信号线SI，例如SI2、SI3、SI4将3个分别包括有6个串行的空白数据83的空白信息84输出至对应的S2P52，例如S2P-2、S2P-3、S2P-4。
这样一来，完成了将一帧目标数据中的6个串行的模式数据91通过SPI51的一个数据输出端513向一个S2P52(示例的，图19所示的S2P-1)传输的目的。
其次，上述S2P-1将接收到的6个串行的模式数据91转换成6个并行的模式数据91。
需要说明的是，利用S2P-1将6个串行的模式数据91转换成6个并行的模式数据91的过程与上述利用一个S2P52将M个串行的显示数据71转换成M个并行的显示数据71的过程类似，此处不加赘述。
最后，利用模式控制器56接收上述S2P-1输出的6个并行的模式数据91，并根据6个并行的模式数据91，将第一控制信号端X1和第二控制信号端X2电连接。
这样一来，通过模式控制器56根据J个并行的模式数据91，将第一控制信号端X1和第二控制信号端X2电连接，从而使得短接后的第一控制信号端X1和第二控制信号端X2均输出与公共电压Vcom波形一致的电压波形，也即使得液晶层20两端的电压差为0，从而使得显示面板10呈现全黑的画面。
同时，因为仅需要设置一条走线从一个S2P将J个并行的模式数据91输出至模式控制器56，简化了显示驱动电路50中的走线设置，进而优化了显示基板上的布线空间。
需要说明的是，上述实施例中将地址数据91个数设置为6仅是一个示例说明，本公开不限于此。
又例如，在本公开的另一些实施例中，与另一个SPI协议相关的一帧目标数据如图20所示的。其中，该一帧目标数据中除了N个待发送数据包70和地址信息80，还包括模式信息90，其中模式信息90包括J个模式数据91，将J个模式数据91分为N份，其中每份至少包括两个串行的模式数据91。通过N条信号线SI将N个分别包括至少两个模式数据91、至少两个地址数据81和M个显示数据71输出
需要说明的是，不同的信号线SI输出的模式数据91不同，但是所有信号线SI输出的模式数据91的个数之和为J。同时，需要说明的是，SPI51的数据输出端513通过信号线SI首先输出串行的模式数据91，其次再输出上述的待发送数据包70，值得注意的是，本公开不对模式数据91和地址数据81的输出顺序进行限定，图18一帧目标数据中模式数据91和地址数据81的设置关系仅是一种示例，在本公开的另一些实施例中，也可以先输出地址数据81，在输出模式数据91。
以下为了便于说明，以上述所有地址数据81从N个数据输出端513输出为例进行解释说明。
示例的，如图20所示，将N取4，J取8，8个模式数据91为M7～M0。此时，4个信号线，例如SI1、SI2、SI3、SI4，在CLK的作用下，对应输出包括两个串行的模式数据91，其中，每个信号线SI输出的模式数据91不同，如图13所示的SI1输出地址数据M7和M0，SI2输出地址数据M1和M6，SI3输出地址数据M2和M5，SI4输出地址数据M3和M4。
从图21可以看出，SI1可以将模式数据M7和M0输出至S2P-1，SI2可以将模式数据M1和M6输出至S2P-2，SI3可以将模式数据M2和M5输出至S2P-3，SI4可以将模式数据M3和M4输出至S2P-4。此时，每条信号线将两个串行的模式数据91输出至S2P52后，S2P52将两个串行的模式数据91转换成两个并行的模式数据91。
为了接收上述S2P52，例如S2P-1、S2P-2、S2P-3和S2P-4，输出的并行的模式数据91，在本公开的一些实施例中，如图21所示，显示驱动电路50还可以包括模式控制器56。
示例的，该模式控制器56与各个S2P52(例如S2P-1、S2P-2、S2P-3和S2P-4)电连接，示例的，还可以与第一控制信号端X1(位于像素驱动电路60中，如图3所示)和第二控制信号端X2(位于像素驱动电路60中，如图3所示)电连接。
在此基础上，模式控制器56接收上述通过各个S2P52转换得到的并行的模式数据91，并根据接收到的包括有并行模式数据的模式信息90，将上述第一控制信号端X1和第二控制信号端X2电连接。
以下结合图20和图21对显示驱动电路50还可以实现模式控制的具体过程进行详细的说明。
首先，在SPI51通过信号线SI向S2P52传输串行的显示数据71之前，SPI51还包括通过信号线SI向S2P52传输串行的模式数据91。
示例的，如图20所示，当片选信号为高电平时，显示驱动电路50开始工作。此时，各条信号线SI，例如SI1、SI2、SI3、SI4，首先分别向图30中的各个S2P52，例如S2P-1、S2P-2、S2P-3、S2P-4发送上述两个模式信息91。其中，一条信号线SI传输两个地址数据91，在CLK每个上升沿时，模式数据91发生改变，在紧接着的下降沿被读取，在通过2次CLK的改变时，4条信号线就可以分别同时完成2个模式数据91的传输，并且由于时钟信号具有时间性，使得这2个模式数据91是串行的。最后分别将4条信号线同时传输的2个模式数据91输出至4个S2P52。
这样一来，完成了将一帧目标数据中的所有模式数据91通过SPI51的N个数据输出端513向S2P52传输的目的。
需要说明的是，上述N取4，J取8为本公开的一个示例说明，本公开不限于此，根据实际情况而定。
其次，一个S2P52将接收到的两个串行的模式数据91转换成两个并行的模式数据91。
需要说明的是，利用一个S2P52将两个串行的模式数据91转换成两个并行的模式数据91的过程与上述利用一个S2P52将M个串行的显示数据71转换成M个并行的显示数据71的过程类似，此处不加赘述。
最后，利用模式控制器56接收上述各个S2P52输出的J个并行的模式数据91，并根据J个并行的模式数据91，将第一控制信号端X1和第二控制信号端X2电连接。
这样一来，通过模式控制器56根据J个并行的模式数据91，可以实现显示驱动电路50的其他功能。示例的，通过模式控制器56根据J个并行的模式数据91，将第一控制信号端X1和第二控制信号端X2电连接，从而使得短接后的第一控制信号端X1和第二控制信号端X2均输出与公共电压Vcom波形一致的电压波形，也即使得液晶层20两端的电压差为0，从而使得显示面板10呈现全黑的画面。
同时，通过N信号线SI输出串行的至少两个模式数据91给对应N个的S2P52，利用N个S2P52将串行的模式数据91转换成并行的模式数据91，可以大大提高显示驱动电路50的工作效率。
需要说明的是，上述每条信号线SI仅传输两个串行的模式数据91仅仅是本公开的一个举例说明，本公开每条信号线SI至少传输两个串行的模式数据91。需要说明的是，在显示驱动电路50中，对于连接各个部分的走线材质以及尺寸，本公开不做具体的限定。同时针对两个不相连的走线，当其在衬底01上的正投影重叠时，两个不相连的走线之间具有绝缘层，本公开不对绝缘层的膜层数以及材料进行具体限定。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (13)

1.一种显示基板，包括显示区和位于显示区周边的周边区，所述显示基板还包括：
位于所述显示区的阵列排布的多个子像素；
位于所述周边区的接口电路，用于接收目标数据，所述目标数据包括多个串行的显示数据；
位于所述周边区的至少两个串并转换器，所述串并转换器与所述接口电路电连接，用于将所述多个串行的显示数据转换成并行的显示数据；
位于所述周边区的至少一个显示驱动器，所述串并转换器与至少一个所述显示驱动器电连接，以将所述并行的显示数据提供给所述显示驱动器；所述显示驱动器用于根据所述并行的显示数据，向所述多个子像素输出显示驱动信号；
所述接口电路包括至少两个数据输出端，所述数据输出端与所述串并转换器一一对应连接；一个所述数据输出端通过一条信号线与一个所述串并转换器电连接，一个所述串并转换器与一个所述显示驱动器电连接
所述接口电路还用于根据接收的时钟信号和片选信号，通过所述数据输出端向所述串并转换器输出所述目标数据；
所述显示基板还包括多条沿第一方向延伸的数据线，以及多条沿第二方向延伸的选通信号线，所述第一方向和所述第二方向交叉；
所述数据线用于向至少一个所述子像素输出所述显示驱动信号，所述选通信号线用于向至少一个所述子像素输出行选通信号；
所述显示驱动器为N个，N为大于等于2的整数，每个所述显示驱动器连接至少一条所述数据线，所述显示驱动器通过所述数据线向所述多个子像素输出所述显示驱动信号；
所述串并转换器与所述显示驱动器一一对应连接。
2.根据权利要求1所述的显示基板，其中，
所述显示基板还包括位于周边区的选通电路，所述选通电路连接至少一条所述选通信号线，并向至少一条所述选通信号线输出所述行选通信号。
3.根据权利要求1所述的显示基板，其中，
所述目标数据还包括地址信息，所述地址信息包括S个地址数据，S为大于等于2的整数；
所述接口电路还用于获取所述目标数据中的所述地址信息；
所述接口电路还用于根据接收到的所述时钟信号和所述片选信号，并通过至少一个所述数据输出端向至少一个所述串并转换器输出至少部分所述地址数据。
4.根据权利要求3所述的显示基板，其中，
所述接口电路用于通过一个所述数据输出端向一个所述串并转换器输出所述S个地址数据；或者，
所述接口电路用于通过多个所述数据输出端向多个所述串并转换器输出所述地址数据，不同的所述数据输出端输出的地址数据不同，所有所述数据输出端输出的地址数据的个数之和为S。
5.根据权利要求4所述的显示基板，其中，
所述显示基板还包括：
位于周边区的译码器，所述译码器与至少一个所述串并转换器电连接，用于接收至少一个所述串并转换器输出的所述地址数据，并生成所述行选通信号；
所述译码器与所述选通电路电连接，还用于将所述行选通信号输出至所述选通电路。
6.根据权利要求3-5任一项所述的显示基板，其中，
所述目标数据还包括模式信息，所述模式信息包括J个模式数据，J为大于等于2的整数；
所述接口电路还用于获取所述目标数据中的所述模式信息；
所述接口电路还用于根据接收到的所述时钟信号和所述片选信号，并通过至少一个所述数据输出端向至少一个所述串并转换器输出至少部分所述模式数据。
7.根据权利要求1-6任一项所述的显示基板，其中，
所述串并转换器包括多个级联的D触发器；上一级所述D触发器的输出端与相邻的下一级所述D触发器的输入端电连接；第一级所述D触发器的输入端与对应的所述数据输出端电连接；
同一个所述串并转换器的每个所述D触发器的输出端均与同一个所述显示驱动器电连接。
8.一种显示面板，包括如权利要求1-7任一项所述的显示基板。
9.一种应用于如权利要求1-7任一项所述的显示基板的驱动方法，其中：
所述接口电路接收所述目标数据，从所述目标数据中获取所述多个串行的显示数据，并将所述多个串行的显示数据输出至至少两个所述串并转换器；
至少两个所述串并转换器将获取的所述多个串行的显示数据，转换成所述并行的显示数据，并将所述并行的显示数据输出至所述显示驱动器；
所述显示驱动器根据获取的所述并行的显示数据，向所述多个子像素输出所述显示驱动信号。
10.根据权利要求9所述的驱动方法，其中，所述显示基板还包括多条数据线，所述显示驱动器根据获取的所述并行的显示数据，向所述多个子像素输出所述显示驱动信号包括：
每个所述显示驱动器根据获取的所述并行的显示数据，通过至少一条所述数据线向至少一个所述子像素输出显示驱动信号。
11.根据权利要求9-10任一项所述的驱动方法，其中，所述接口电路将所述目标数据输出至所述串并转换器包括：
所述接口电路根据接收的时钟信号和片选信号，向所述串并转换器输出所述目标数据。
12.根据权利要求11所述的驱动方法，其中，所述目标数据还包括地址信息，所述地址信息包括S个地址数据，S为大于等于2的整数，所述接口电路根据接收的所述时钟信号和所述片选信号，通过所述数据输出端向所述串并转换器输出所述目标数据包括：
所述接口电路获取所述目标数据的所述地址信息；
所述接口电路根据接收的时钟信号和片选信号，向一个所述串并转换器输出所述S个地址数据；或者，所述接口电路向多个所述串并转换器输出所述地址数据，不同的所述串并转换器接收的地址数据不同，所有所述串并转换器接收的地址数据的个数之和为S。
13.根据权利要求11所述的驱动方法，其中，所述目标数据还包括模式信息，所述接口电路根据接收的所述时钟信号和所述片选信号，通过所述数据输出端向所述串并转换器输出所述目标数据包括：
所述接口电路获取所述目标数据的所述模式信息；
所述接口电路根据接收的时钟信号和片选信号，向至少一个所述串并转换器输出至少部分所述模式信息。
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