JP2011197352A - 駆動制御回路、駆動回路、及び駆動方法 - Google Patents
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Abstract
【課題】送信側及び受信側に付加的にラインメモリ部を搭載する必要なく低規模の回路を付加するだけで、表示パネルにおける駆動制御回路と駆動回路との間の伝送路で生じ得るEMIを十分に低減させるようにする。
【解決手段】駆動制御回路(コントローラ)10は、論理状態を擬似的にランダムに変化させたデータ順序制御信号を生成する制御信号生成部11と、パラレル画像データをシリアル化してシリアル画像データに変換するシリアル化処理を実行すると共に、データ順序制御信号が示す論理状態により、シリアル化処理が施されたシリアル画像データ若しくはシリアル化処理が施される前のパラレル画像データについてデータ順序を変更する順序変更処理を実行するパラレル・シリアル変換部12と、シリアル化処理と順序変更処理の双方が施された後のシリアル画像データをデータ順序制御信号と共に駆動回路(カラムドライバ21)に送信する送信部と、を備える。
【選択図】図1
【解決手段】駆動制御回路(コントローラ)10は、論理状態を擬似的にランダムに変化させたデータ順序制御信号を生成する制御信号生成部11と、パラレル画像データをシリアル化してシリアル画像データに変換するシリアル化処理を実行すると共に、データ順序制御信号が示す論理状態により、シリアル化処理が施されたシリアル画像データ若しくはシリアル化処理が施される前のパラレル画像データについてデータ順序を変更する順序変更処理を実行するパラレル・シリアル変換部12と、シリアル化処理と順序変更処理の双方が施された後のシリアル画像データをデータ順序制御信号と共に駆動回路(カラムドライバ21)に送信する送信部と、を備える。
【選択図】図1
Description
本発明は、表示パネルの駆動回路を制御する駆動制御回路、その駆動回路、及び駆動方法に関し、より詳細には、EMI(Electro-Magnetic Interference)低減を図ることが可能な駆動制御回路、駆動回路、及び駆動方法に関するものである。
従来から、映像表示装置では、駆動制御回路(コントローラ)とソース基板上の駆動回路との間の伝送路でEMIが生じるため、一般的にEMIを低減するための技術が採用されている。図6は、従来の映像表示装置の構成を示す図で、図7は、図6の映像表示装置におけるカラムドライバ内の差分データ受信部の構成を示す図である。
図6に示す映像表示装置は、アクティブマトリクス方式のLCD(Liquid Crystal Display)パネル80、LCDパネル80に接続されたソース基板70、及びソース基板70に接続されたコントローラ60を備える。コントローラ60は、制御信号生成部61、ラインメモリ部62、差分データ生成部63、パラレル・シリアル変換部64、CMOS(Complementary Metal Oxide Semiconductor)バッファ65、及び差動バッファ66,67を備える。ソース基板70は、CMOSバッファ65及び差動バッファ66,67に接続されたカラムドライバ71を、LCDパネル80の総カラム数を各カラムドライバ71の出力(駆動)可能カラム数で割った個数だけ備える。LCDパネル80は、各カラムにおいて信号線72によりソース基板70のカラムドライバ71と接続されている。
ラインメモリ部62は、パラレル画像データを所定期間遅延させる。このパラレル画像データは、コントローラ60に入力された画像データ、或いは、その画像データを図示しない処理回路で高画質化処理した画像データを指す。差分データ生成部63は、この遅延された画像データ(すなわち前画像データ)と元のパラレル画像データとの差分を計算し、その計算結果である差分画像データを、パラレル・シリアル変換部64に出力する。パラレル・シリアル変換部64は、この差分画像データを、複数の画像データ信号線が並列になって伝送されるパラレルな状態から、単一の画像データ信号線が直列、且つ、その電圧振幅が差動ペアになって伝送されるシリアルな状態に変換する。その結果得られるシリアル差分画像データは、差動バッファ67に入力され、ソース基板70における各カラムドライバ71に送信される。
また、制御信号生成部61は、コントローラ60に入力されるパラレル画像データを所望のタイミングで最終的にLCDパネル80に表示させるための制御信号を生成し、CMOSバッファ65を介して各カラムドライバ71に送信する。制御信号生成部61は、さらに、コントローラ60から送信するシリアル差分画像データと制御信号を受信側のカラムドライバ71にて正しく受信、処理するためのクロック信号CLKを生成し、差動バッファ66を介して各カラムドライバ71に送信する。
ソース基板70に設けられた各カラムドライバ71は、コントローラ60から送信されたシリアル差分画像データを受信すると共に、同じくコントローラ60から送信された制御信号及びクロック信号CLKを受信する。そして、各カラムドライバ71は、制御信号及びクロック信号CLKのタイミングに従って、シリアル差分画像データをパラレル化する処理、つまりシリアルな信号の状態からパラレルな信号の状態に戻すための変換処理を行う。
各カラムドライバ71は、図7で示すような差分データ受信部を備えており、パラレルな信号の状態に戻された差分画像データは、この差分データ受信部で、コントローラ60から送信された元のパラレル画像データとして再生される。なお、図7に示す差分データ受信部は、ラインメモリ部91及び加算回路部92を有し、入力された差分画像データとラインメモリ部91で所定時間遅延された前画像データを加算回路部92で加算することにより、コントローラ60から送信された元のパラレル画像データを再生するように動作する。その後、再生された元のパラレル画像データはカラムドライバ71から信号線72を介して伝送され、コントローラ60から送信された制御信号のタイミングに従い、LCDパネル80に表示されることとなる。
以上のように、従来の技術では、画像データ送信側であるコントローラ60に差分データ生成部63を設け、且つ画像データ受信側であるカラムドライバ71に差分データ受信部を設けることで、コントローラ60とカラムドライバ71との間に伝送される画像データの論理状態の遷移回数(HighからLow及びLowからHighへの遷移回数)を削減することで、EMIを低減させている。
上述の通り、従来の技術では、コントローラ60とソース基板70のカラムドライバ71との間の伝送路におけるEMI低減を図るために差分データでやり取りしており、そのため、コントローラ60側に差分データ生成のためのラインメモリ部62を設け、且つカラムドライバ71側にも差分データの受信・加算のためのラインメモリ部91を設ける必要がある。
送信側であるコントローラ60は通常、微細プロセスで開発するLSI(Large Scale Integrated Circuit)であるため、比較的大規模な回路を搭載でき、またLSIの内部にラインメモリ部62を搭載することもできる。しかしながら、受信側、具体的にはカラムドライバ71のLSIは微細プロセスで開発されないため、LSI内部へのラインメモリ部91の搭載は、コストや廃熱の問題から現実的ではない。
本発明は、上述したような実状に鑑みてなされたものであり、その目的は、送信側及び受信側に付加的にラインメモリ部を搭載する必要なく、低規模の回路を付加するだけで、表示パネルにおける駆動制御回路とソース基板上の駆動回路との間の伝送路で生じ得るEMIを十分に低減させることが可能な駆動制御回路、その駆動回路、及び駆動方法を提供することにある。
上記課題を解決するために、本発明の第1の技術手段は、表示パネルを駆動する駆動回路に、表示させる画像のシリアル画像データを送信すると共に、前記駆動回路を制御するための駆動制御回路であって、論理状態を擬似的にランダムに変化させたデータ順序制御信号を生成する制御信号生成部と、パラレル画像データをシリアル化してシリアル画像データに変換するシリアル化処理を実行すると共に、前記データ順序制御信号が示す論理状態により、前記シリアル化処理が施されたシリアル画像データ若しくは前記シリアル化処理が施される前のパラレル画像データについてデータ順序を変更する順序変更処理を実行するパラレル・シリアル変換部と、前記シリアル化処理と前記順序変更処理の双方が施された後のシリアル画像データを、前記データ順序制御信号と共に前記駆動回路に送信する送信部と、を備えたことを特徴としたものである。
第2の技術手段は、第1の技術手段において、前記制御信号生成部は、前記データ順序制御信号を生成するために、擬似乱数を生成する線形帰還シフトレジスタを有することを特徴としたものである。
第3の技術手段は、第1又は第2の技術手段において、前記制御信号生成部は、前記データ順序制御信号として、1ライン又は1フレームの周期で擬似的にランダムに論理状態を変化させた信号を生成することを特徴としたものである。
第4の技術手段は、第3の技術手段において、前記周期を1ライン又は1フレームのいずれにするかをユーザ選択に応じて設定する設定部を、さらに備えたことを特徴としたものである。
第5の技術手段は、第1〜第4のいずれかの技術手段における駆動制御回路に接続され、表示パネルを駆動する駆動回路であって、前記駆動制御回路から送信された前記シリアル画像データ及び前記データ順序制御信号を受信する受信部と、該受信部で受信したシリアル画像データをパラレル化してパラレル画像データに変換するパラレル化処理を実行すると共に、前記データ順序制御信号が示す論理状態により、前記パラレル化処理が施されたパラレル画像データ若しくは前記パラレル化処理が施される前のシリアル画像データについて、データ順序を元に戻す順序戻し処理を実行するシリアル・パラレル変換部と、前記パラレル化処理と前記順序戻し処理の双方が施された後のパラレル画像データを、表示させる画像のデータとして前記表示パネルに出力するデータ出力部と、を備えたことを特徴としたものである。
第6の技術手段は、表示パネルを駆動するための駆動方法であって、駆動制御回路が、論理状態を擬似的にランダムに変化させたデータ順序制御信号を生成し、表示させる画像のパラレル画像データをシリアル化してシリアル画像データに変換するシリアル化処理を実行すると共に、前記データ順序制御信号が示す論理状態により、前記シリアル化処理が施されたシリアル画像データ若しくは前記シリアル化処理が施される前のパラレル画像データについてデータ順序を変更する順序変更処理を実行し、前記駆動制御回路が、前記シリアル化処理と前記順序変更処理の双方が施された後のシリアル画像データを、前記データ順序制御信号と共に駆動回路に送信し、該駆動回路が、前記シリアル画像データ及び前記データ順序制御信号を受信し、前記駆動回路が、受信したシリアル画像データをパラレル化してパラレル画像データに変換するパラレル化処理を実行すると共に、前記データ順序制御信号が示す論理状態により、前記パラレル化処理が施されたパラレル画像データ若しくは前記パラレル化処理が施される前のシリアル画像データについて、データ順序を元に戻す順序戻し処理を実行し、前記駆動回路が、前記パラレル化処理と前記順序戻し処理の双方が施された後のパラレル画像データを、表示させる画像のデータとして前記表示パネルに出力することを特徴としたものである。
本発明によれば、送信側及び受信側に付加的にラインメモリ部を搭載する必要なく、低規模の回路を付加するだけで、表示パネルにおける駆動制御回路とソース基板上の駆動回路との間の伝送路で生じ得るEMIを十分に低減させることができる。
図1は、本発明の一実施形態に係る駆動制御回路を備えた映像表示装置の一構成例を示す図である。図1に示す映像表示装置は、アクティブマトリクス方式のLCDパネル30、LCDパネル30に接続されたソース基板20、及びソース基板20に接続された駆動制御回路(コントローラ)10を備え、ソース基板20にはLCDパネル30を駆動するデータ信号線駆動回路(ソースドライバ)が搭載されている。ここではアクティブマトリクス方式のLCDパネル30を挙げて説明するが、配列した表示素子の単位で駆動を行う表示パネルであれば、LCDでなくても同様に適用できる。
コントローラ10は、LCDパネル30に表示させる画像のシリアル画像データをカラムドライバ21に送信すると共に、カラムドライバ21を制御する。コントローラ10へ入力される画像データは、パラレル画像データとする。制御及びシリアル画像データの送信のために、コントローラ10は、制御信号生成部11、パラレル・シリアル変換部12、CMOSバッファ13,14、及び差動バッファ15,16を備える。
ソース基板20は、ソースドライバとして、CMOSバッファ13,14及び差動バッファ15,16に接続されたカラムドライバ21を、LCDパネル30の総カラム数を各カラムドライバ21の出力(駆動)可能カラム数で割った個数だけ備える。カラムとは、LCDパネル30において列方向に配列された複数の信号線を、均等数又はほぼ均等数に分けることで構成される複数の信号線を指す。LCDパネル30は、各カラムにおいて信号線22によりソース基板20のカラムドライバ21と接続されている。なお、ソースドライバをカラム別に設けた例を挙げているがこれに限ったものではなく、LCDパネル30に対して1つのソースドライバのみで構成してもよい。
また、図示及び詳細な説明は行わないが、LCDパネル30とコントローラ10との間には走査信号線駆動回路(ゲートドライバ)を搭載したゲート基板も接続されている。コントローラ10は、ソースドライバへ伝送するシリアル画像データ等と合わせて、このゲートドライバにゲート用の制御信号及びクロック信号を出力する。これにより、表示対象の画像がLCDパネル30に表示できる。本発明に係る駆動制御回路で制御する対象となる駆動回路としては、カラムドライバ21で例示するソースドライバを含んでいればよく、従ってゲートドライバも含む回路と捉えることもできる。
以下、本発明の主たる特徴である制御信号生成部11及びパラレル・シリアル変換部12での処理、並びにカラムドライバ21に設けられたシリアル・パラレル変換部での処理を中心に、図2〜図5を参照しながら説明する。
制御信号生成部11は、各カラムドライバ21用の制御信号を生成する。この制御信号は、パラレル画像データを所望のタイミングで最終的にLCDパネル30に表示させるための信号である。このパラレル画像データとは、コントローラ10に入力される入力画像データ或いはその入力画像データを高画質化処理した画像データであり、後述するように、カラムドライバ21への送信前にパラレル・シリアル変換部12によってパラレルからシリアルに変換される。制御信号生成部11は、さらに、コントローラ10から送信するシリアル画像データと制御信号と後述のデータ順序制御信号とをカラムドライバ21にて正しく受信、処理するためのクロック信号CLKを生成する。
制御信号生成部11は、CMOSバッファ14を介して各カラムドライバ21に各カラムドライバ21用の制御信号を送信し、差動バッファ15を介して各カラムドライバ21にクロック信号CLKを送信する。また、CMOSバッファ13は、後述のデータ順序制御信号をカラムドライバ21へ伝送するためのバッファであり、差動バッファ16はシリアル画像データをカラムドライバ21へ伝送するためのバッファである。
制御信号生成部11は、クロック信号CLK及び制御信号を生成するだけでなく、本発明の主たる特徴の一つとして、次のデータ順序制御信号を生成し、CMOSバッファ13を介して各カラムドライバ21へ出力する。データ順序制御信号は、信号の論理状態(論理値)を擬似的にランダムに変化させた信号とする。
このように、論理状態をランダムに変化させる性質を持つ信号を発生させるためには、公知の技術として広く一般的に使用されている擬似乱数生成器を採用することで簡単に実現可能である。例えば、擬似乱数生成器として擬似乱数を生成する線形帰還シフトレジスタを用いたとすると、そのビット数を任意に決定し、決定したビット数での最長周期が得られる特性多項式を適切に選択し、回路として実装するだけでよい。なお、これに伴う回路規模増加の割合、回路実装に伴う労力も非常に軽微なものである。また、データ順序制御信号の生成方法は、上述した方法に限られるものではなく、ランダムにその論理状態を変化させることが可能なものであればよい。また、擬似乱数生成器として線形帰還シフトレジスタを用いた構成例を挙げたが、それ以外に、線形合同法を利用した擬似乱数生成器を採用するなど他のアルゴリズムを用いてもよい。線形合同法のアルゴリズムは、CPUを用いたソフトウェア処理(演算)、又は乗除算といった単純演算回路を専用回路化したハードウェア処理(演算)のいずれでも容易に実装できる。
また、制御信号生成部11は、データ順序制御信号として、1ラインの周期若しくは1フレームの周期で擬似的にランダムに論理状態(High/Low)を変化させた信号を生成することが好ましい。線形帰還シフトレジスタを用いた例では、例えば線形帰還シフトレジスタの入力クロックを1ライン若しくは1フレームを示す同期信号とすれば、データ順序制御信号のランダムに変化する周期を1ライン毎或いは1フレーム毎にすることができる。データ順序制御信号の論理状態の変化の周期を1ライン又は1フレームとした場合、例えば擬似乱数1,1,0,1,・・・が発生したとすると、データ順序制御信号はH(第1のライン又は第1のフレーム)、H(第2のライン又は第2のフレーム)、L(第3のライン又は第3のフレーム)、H(第4のライン又は第4のフレーム)、・・・として生成される。勿論、上記周期を所定数のラインとしてもよいし、所定数のフレームとしてもよい。なお、後述するが、上記周期はパラレル・シリアル変換部12でのデータ順序入れ替えの周期となる。
次に、パラレル・シリアル変換部12について説明する。パラレル・シリアル変換部12は、シリアル化処理と順序変更処理とを実行する。シリアル化処理は、パラレル画像データをシリアル化する処理である。より具体的には、シリアル化処理は、画像データを、複数の画像データ信号線が並列になって伝送されるパラレルな状態から、単一の画像データ信号線が直列になって伝送されるシリアルな状態に変換する処理である。なお、この例では、パラレル画像データが、単一の画像データ信号線が直列で且つその電圧振幅が差動ペアになって伝送されるシリアルな状態に変換され、差動バッファ16を介して各カラムドライバ21に送信される。ここで、上記パラレル画像データは、コントローラ10へ入力された入力画像データ或いはその入力画像データを図示しない処理回路で高画質化処理した画像データであって、順序変更処理が施される前又は後のデータである。
順序変更処理は、データ順序制御信号が示す論理状態(ランダムに変化する論理状態)により、シリアル化処理が施されたシリアル画像データ、若しくはシリアル化処理が施される前の上記パラレル画像データについて、データ順序を変更する処理である。この順序変更処理により、コントローラ10からの出力データのデータ順序をランダムに入れ替えるため、各カラムドライバ21へ伝送するデータの値における周波数成分を平滑化させることができ、EMI低減を図ることができる。より具体的に説明すると、まずEMI的には動画よりも静止画の方が厳しいが、それは静止画であれば決まった画像データが出力されるためであり、出力伝送路に発生する周波数成分が常に同じなるためである。そして、連続するラインは似たような画素値を示すことが多いため、1ライン毎に論理状態をランダムに切り替えることで、統計的に見て同じ画素位置のデータが散らばるため、伝送路に発生する周波数成分は平滑化できる。また、連続するフレームは似たような画素値を示すことが多いため、1フレーム毎に論理状態をランダムに切り替えることで、統計的に見て同じ画素位置のデータが散らばるため、伝送路に発生する周波数成分は平滑化できる。
以下、順序変更処理によりデータ順序を変更してからシリアル化処理によりシリアルへ変換することを前提に、順序変更処理の具体例を図2及び図3を併せて参照しながら説明し、図4をさらに併せて参照しながらその回路構成例について説明する。但し、シリアル化してからデータ順序を変更するような回路構成を採用することもできる。
図2は、図1の駆動制御回路が生成するデータ順序制御信号がLow(以下、「L」で示す)のときに駆動回路側へ伝送されるシリアル画像データの一例を示す図で、図3は、図1のコントローラが生成するデータ順序制御信号がHigh(以下、「H」で示す)のときに駆動回路側へ伝送されるシリアル画像データの一例を示す図である。また、図4は、図1のコントローラ内のパラレル・シリアル変換部の一構成例を示す図である。
図2、図3において、RE0,BE0,GE0など「E」を含む文字列で示すデータは偶数ドット表示用のデータ、RO0,GO0,BO0など「O」を含む文字列で示すデータは奇数ドット表示用のデータとする。また、図2では、最下位ビットRE0から最上位ビットRE7へと順番に並んだデータD0などが例示してある。なお、図2の例を挙げているが、コントローラ10に入力されるデータの順序などもこの例に限られるものではない。また、図4では[0]〜[3]の4ビットのパラレル画像データを入力し、それらをシリアル化する例を挙げるが、4ビットに限ったものではなく、D型フリップフロップの数やシリアライザを変えれば済む。
パラレル・シリアル変換部12は、制御信号生成部11で生成されたデータ順序制御信号を入力する。パラレル・シリアル変換部12は、例えばRGB各8ビットのパラレルデータ(RE0〜RE7が並列に、言い換えれば、時系列的には同時に)を入力し、順序変更処理として、例えばデータ順序制御信号がLのときに図2のようなシリアルな差動データ(図2のデータD0で言えば、時系列的にはRE0〜RE7が順番になったデータ)に変換される。一方、データ順序制御信号がHのときに図3のようなシリアルな差動データに変換される。図3では、図2のシリアル画像データに対してデータ順序が逆に変更された結果としてのシリアル画像データを例示している。このようにパラレル・シリアル変換部12は、データ順序制御信号の入力値によりデータ出力順序を入れ替える。
図4で例示するパラレル・シリアル変換部12は、データ順序入れ替え部40、D型フリップフロップ43a〜43d、及び4to1シリアライザ44を有する。データ順序入れ替え部40は、パラレル画像データ[0]〜[3]をそれぞれ入力とするD型フリップフロップ41a〜41dと、セレクタ42a〜42dとを有する。D型フリップフロップ41a〜41dのクロックとしては、コントローラ制御クロックが入力される。セレクタ42a〜42dは、それぞれD型フリップフロップ41a,41dのペア、D型フリップフロップ41b,41cのペア、D型フリップフロップ41c,41bのペア、D型フリップフロップ41d,41aのペアについて、それらの出力をデータ順序制御信号に基づき選択し、それぞれD型フリップフロップ43a〜43dに出力する。
例えば、セレクタ42aは、D型フリップフロップ41aの出力とD型フリップフロップ41dの出力とから、データ順序制御信号に基づき(データ順序制御信号のH/Lに従い)選択を行い、D型フリップフロップ43aに出力する。図4において、パラレル画像データ[0]/[3]とは、データ順序制御信号がL、Hのときにそれぞれパラレル画像データ[0]、パラレル画像データ[3]が出力されていることを示している。セレクタ42a〜42dでは、データ順序制御信号がLのときにはペアのうち最初に記載した方(セレクタ42aの場合、D型フリップフロップ41a,41dのペアであり、D型フリップフロップ41a)の出力を出力し、データ順序制御信号がHのときには残りの方(セレクタ42aの場合、D型フリップフロップ41a,41dのペアであり、D型フリップフロップ41d)の出力を出力する。このような順序変更処理により、Lのときにパラレル画像データを逆順へ入れ替える処理を行わず、Hのときにパラレル画像データを逆順へ入れ替えることができる。
このように、データ順序入れ替え部40は、上述したようにランダムに論理状態を変化するデータ順序制御信号の値によって、逆順に入れ替えるか否かを決定し、その決定に従って処理を実行する。具体的には、データ順序入れ替え部40内のセレクタ42a〜42dが、制御信号生成部11から受け取ったデータ順序制御信号がHであれば逆順へと入れ替えを行い、Lであれば逆順への入れ替えを行わない。
セレクタ42b〜42dからの出力はそれぞれD型フリップフロップ43a〜43dに入力され、D型フリップフロップ43a〜43dから4to1シリアライザ44へ出力される。D型フリップフロップ43a〜43dのクロックとしては、コントローラ制御クロックが入力される。なお、この例では4ビットのパラレルデータを入力とするため、シリアライザ44は4to1となっているが、入力ビット数によって搭載するシリアライザは異なる。
4to1シリアライザ44は、パラレル画像データをシリアル画像データに変換する。このシリアル画像データは、差動バッファ16を介してコントローラ10側からソース基板20へ出力される。このように、パラレル・シリアル変換部12は、差動バッファ16を介して、シリアル化処理と順序変更処理の双方が施された後のシリアル画像データを各カラムドライバ21へ伝送する。
なお、4to1シリアライザ44や差動バッファ16等については、従来の技術と同一の機能でよい。さらに、従来の技術と比較して本発明に追加される回路ブロックは、データ順序入れ替え部40のみであり、その回路規模増加の割合については非常に軽微なものである。また、図4中のD型フリップフロップは専用に設けた記憶素子である。また、このD型フリップフロップがラッチするタイミングを制御するコントローラ制御クロックは、制御信号生成部11でクロック信号CLKとは別途生成されるものとする。
また、データ順序制御信号は、カラムドライバ21側でデータ順序を元に戻すために必要であり、そのために、上述したように制御信号生成部11がデータ順序制御信号をCMOSバッファ13を介して各カラムドライバ21へ伝送している。
このように、コントローラ10は、シリアル化処理と順序変更処理の双方が施された後のシリアル画像データを、データ順序制御信号と共にカラムドライバ21に送信する送信部を備える。CMOSバッファ13及び差動バッファ16は、この送信部の一部に位置づけられる。また、送信部として、伝送経路中にCMOSバッファ13及び差動バッファ16を設けた例を挙げ、制御信号やクロック信号CLKの伝送経路中にCMOSバッファ14及び差動バッファ15を設けた例を挙げているが、各データがその論理状態(論理レベル、つまり論理値)を保って伝送できればよい。
また、図2及び図3の画像データのように、データ順序制御信号の論理状態に応じてデータ順序を逆にする例を挙げたが、本発明における順序変更処理としてはデータ順序を逆にする必要は必ずしもなく、例えば図2のD0データに対して図3のD0データが「RE4,RE6,RE5,RE0,RE2,RE7,RE3,RE1」といった順序に変わるなど、データ順序制御信号がLのときとHのときとでデータ順序が異なるように変更を行いさえすれば、データ順序制御信号によりそのデータ順序をランダムな周期で変えるため同様のEMI低減効果が得られる。無論、変更ルールは受信側で把握しておく必要があるが、その必要性は図2及び図3におけるデータ順序を逆にする例でも同じである。
次に、カラムドライバ21での処理、特に内部のシリアル・パラレル変換部での処理例について、その回路構成例と共に図5を参照しながら説明する。図5は、図1のコントローラで制御するソース基板上のカラムドライバ内に具備されたシリアル・パラレル変換部の一構成例を示す図である。なお、図5では4ビットのパラレル画像データにパラレル化する例を挙げるが、4ビットに限ったものではなく、D型フリップフロップの数やデ・シリアライザを変えれば済む。
各カラムドライバ21は、コントローラ10に接続され、LCDパネル30を駆動するドライバであって、受信部、シリアル・パラレル変換部、及びデータ出力部を備える。この受信部は、コントローラ10から送信されたシリアル画像データ及びデータ順序制御信号を受信する。無論、カラムドライバ21は制御信号及びクロック信号CLKも受信する。
シリアル・パラレル変換部は、パラレル化処理と共に順序戻し処理を実行する。パラレル化処理とは、上記受信部で受信したシリアル画像データ若しくは順序戻し処理後のシリアル画像データを、パラレル化することで、パラレル画像データに変換する処理である。順序戻し処理は、データ順序制御信号が示す論理状態により、パラレル化処理が施されたパラレル画像データ若しくはパラレル化処理が施される前のシリアル画像データについて、データ順序を元に戻す処理である。
以下、パラレル化処理によりパラレル化してから順序戻し処理によりデータ順序を元に戻すことを前提に、順序戻し処理の具体例及び図5の回路構成例について説明する。但し、データ順序を元に戻してからパラレル化するような回路構成を採用することもできる。
図5で例示するシリアル・パラレル変換部50は、1to4デ・シリアライザ51、データ順序入れ替え部52、及びD型フリップフロップ55a〜55dを有する。1to4デ・シリアライザ51は、コントローラ10側でシリアル化処理と順序変更処理の双方が施された後のシリアル画像データを入力し、それをパラレル画像データに変換する。このパラレル画像データ[0]〜[3](データ順序制御信号がLのとき)/パラレル画像データ[3]〜[0](データ順序制御信号がHのとき)が、データ順序入れ替え部52に出力される。この例では図4のパラレル・シリアル変換部12と対応させているため、シリアル画像データから4ビットのパラレル画像データへ変換、出力している。
データ順序入れ替え部52は、パラレル画像データ[0]/[3]、[1]/[2]、[2]/[1]、[3]/[0]をそれぞれ入力とするD型フリップフロップ53a,53b,53c,53dと、セレクタ54a〜54dとを有する。D型フリップフロップ53a〜53dのクロックとしては、クロック信号CLKが入力される。セレクタ54a〜54dは、それぞれD型フリップフロップ53a,53dのペア、D型フリップフロップ53b,53cのペア、D型フリップフロップ53c,53bのペア、D型フリップフロップ53d,53aのペアについて、それらの出力をデータ順序制御信号に基づき選択し、それぞれD型フリップフロップ55a〜55dに出力する。
例えば、セレクタ54aは、D型フリップフロップ53aの出力とD型フリップフロップ53dの出力とから、データ順序制御信号に基づき(データ順序制御信号のH/Lに従い)選択を行い、D型フリップフロップ55aに出力する。セレクタ54a〜54dでは、データ順序制御信号がLのときにはペアのうち最初に記載した方(セレクタ54aの場合、D型フリップフロップ53a,53dのペアであり、D型フリップフロップ53a)の出力を出力し、データ順序制御信号がHのときには残りの方(セレクタ54aの場合、D型フリップフロップ53a,53dのペアであり、D型フリップフロップ53d)の出力を出力する。このような順序戻し処理により、コントローラ10から受け取ったデータ順序制御信号がLであった場合にパラレル画像データをそのまま出力し、Hであった場合にパラレル画像データを逆順へ戻すことができる。
このように、データ順序入れ替え部52は、上述したようにランダムに論理状態を変化するデータ順序制御信号の値によって、元に戻すか否か(つまりコントローラ10側で順序の入れ替えがなされたか否か、例えば図3の順序で伝送されたのか図2の順序で伝送されたのか)を判定し、その判定に従って処理を実行する。
セレクタ54b〜54dからの出力はそれぞれD型フリップフロップ55a〜55dに入力され、D型フリップフロップ55a〜55dから信号線22を介してLCDパネル30の各カラムに出力される。D型フリップフロップ55a〜55dのクロックとしては、クロック信号CLKが入力される。
なお、図4及び図5の構成例では送信側と受信側のデータ順序入れ替え部40,52に同一の構成の回路を用いたが、同一の機能を有するものであれば異なる構成の回路を用いてもよい。また、図5に示されるD型フリップフロップの必要性については図4のそれと同様である。
上述のデータ出力部は、信号線22を有し、シリアル・パラレル変換部50でパラレル化処理と順序戻し処理の双方が施された後のパラレル画像データを、表示させる画像のデータとしてLCDパネル30に信号線22で出力する。つまり、元のデータ順序に変換されたパラレル画像データは、カラムドライバ21から信号線22を介して伝送され、コントローラ10から送信された制御信号のタイミングに従い、LCDパネル30に出力され表示される。
以上説明した通り、本発明によれば、コントローラ10から送信され、カラムドライバ21で受信される画像データの順序をランダムに入れ替えることによりデータ値による周波数成分が平滑化でき、EMI低減をはかることが可能となる。特に、図6及び図7で示した従来の映像表示装置では、コントローラ60にラインメモリ部62や差分データ生成部63を設け、さらにカラムドライバ71内にもラインメモリ部91を設ける必要があるが、本発明に係るコントローラ10及びカラムドライバ21ではこれらの構成要素62,63,91が不要となる。
すなわち、本発明によれば、送信側及び受信側へ付加的なラインメモリの搭載をすることなく、低規模の回路付加で、ランダムに伝送路の画像データの順序が入れ替わるため画像データ値に依存する周波数成分が平滑化し、簡単で且つ安価な方法でコントローラ10とカラムドライバ21との間の伝送路におけるEMI低減が可能となる。
以上、データ順序制御信号における論理状態を変化させる周期が予め決まっていることを前提に説明したが、この周期はユーザ設定可能とすることが好ましい。つまり、コントローラ10は次の設定部を備えることが好ましい。この設定部は、データ順序制御信号における論理状態を擬似的にランダムに変化させる際の周期を、1ライン又は1フレームのいずれにするかを、ユーザ選択に応じて設定する。ユーザ選択は別途設けた操作部により、若しくは別途設けた操作部及びLCDパネル30等でなるユーザインターフェースにより行えばよい。このように論理状態を1ライン毎にランダムに変化させるのか1フレーム毎にランダムに変化させるのかをユーザ設定可能に構成することにより、パラレル・シリアル変換部12によりシリアル化された画像データの周波数成分の平滑化に関してよりEMIを低減させる方法を、ユーザが選択することができる。1ラインと1フレームとをユーザ選択の候補として説明したが、所定の候補(例えば、1ライン周期、2ライン周期、1フレーム周期)の中からユーザ選択可能なように構成してもよい。
また、1ライン毎或いは1フレーム毎のいずれがよりEMIを低減できるかは、出力する映像データに依存する。従って、コントローラ10を、映像の種別に応じて自動的に1ライン毎か1フレーム毎かを自動的に選択するように構成してもよい。勿論、コントローラ10を、所定の候補(例えば、1ライン周期、2ライン周期、1フレーム周期)の中から映像の種別に応じて自動的に選択するように構成してもよい。
また、図2及び図3でデータ順序を逆にした例を示したが、これは、シリアル化したときの仕様として、最下位ビットから最上位ビットと、最上位ビットから最下位ビットとの双方を用意しておくためである。このように双方のデータ順序を用意しておくことで、EMI低減の効果とは無関係に汎用性が高まる。
より具体的には、上述したように、通常、最下位ビットから最上位ビットとなる順番でデータがコントローラ10に入力される構成を採用することが多く、その場合、カラムドライバ21は、最下位ビットから最上位ビットとなる順番でデータを入力するような構成をもっていればコントローラ10から受信するデータ順序制御信号に基づき上記順序戻し処理を実行すれば済む。そして、シリアル化したときの仕様として逆のデータ順序を用意しておくことで、最上位ビットから最下位ビットとなる順番でデータを入力する構成のカラムドライバ21であっても、上記順序戻し処理の代わりに、カラムドライバ21が受信したデータ順序制御信号に基づく制御を逆にする(Hのときはそのままの順序で、Lのときはデータ順序を逆にする)だけで、搭載することが可能となる。
最後に、図示しないが、パラレル・シリアル変換部12から伝送するシリアル画像データに制御信号生成部11で生成されたデータ順序制御信号を埋め込ませ、受信側であるカラムドライバ21に送信してもよい。その場合、カラムドライバ21でパラレル画像データとデータ順序制御信号に分離してからパラレル化処理及び順序戻し処理を実行すればよい。この構成では、データ順序制御信号送信のために新たな端子を追加する必要はないという利点がある。
以上、本発明に係る駆動回路及び駆動制御回路について説明したが、本発明はこれらの回路によって表示パネルを駆動する駆動方法としての形態も採用できる。この駆動方法では、まずコントローラ10が、論理状態を擬似的にランダムに変化させたデータ順序制御信号を生成し、表示させる画像のパラレル画像データをシリアル化してシリアル画像データに変換するシリアル化処理を実行すると共に、データ順序制御信号が示す論理状態により、シリアル化処理が施されたシリアル画像データ若しくはシリアル化処理が施される前のパラレル画像データについてデータ順序を変更する順序変更処理を実行する。そして、コントローラ10が、シリアル化処理と順序変更処理の双方が施された後のシリアル画像データを、データ順序制御信号と共にカラムドライバ21に送信し、カラムドライバ21が、それらシリアル画像データ及びデータ順序制御信号を受信する。さらに、カラムドライバ21が、受信したシリアル画像データをパラレル化してパラレル画像データに変換するパラレル化処理を実行すると共に、データ順序制御信号が示す論理状態により、パラレル化処理が施されたパラレル画像データ若しくはパラレル化処理が施される前のシリアル画像データについて、データ順序を元に戻す順序戻し処理を実行する。そして、カラムドライバ21が、パラレル化処理と順序戻し処理の双方が施された後のパラレル画像データを、表示させる画像のデータとして表示パネルに出力する。
このように本発明に係る駆動方法では、その要点を述べると、パラレル・シリアル変換部12によりシリアル化されデータ順序の入れ替えが実施された画像データにデータ順序制御信号を添付又は埋め込ませて、カラムドライバ21に伝送し、カラムドライバ21において(埋め込ませた場合にはデータ順序制御信号を分離し)、シリアル・パラレル変換部50によりデータ順序の入れ替えとパラレル化を実施するものである。本発明に係る駆動方法における他の応用例については、駆動制御回路及び駆動回路について説明した通りであり、その説明を省略する。
10…コントローラ、11…制御信号生成部、12…パラレル・シリアル変換部、13,14…CMOSバッファ、15,16…差動バッファ、20…ソース基板、21…カラムドライバ、30…LCDパネル、40,52…データ順序入れ替え部、41a〜41d,43a〜43d,53a〜53d,55a〜55d…D型フリップフロップ、42a〜42d,54a〜54d…セレクタ、44…4to1シリアライザ、50…シリアル・パラレル変換部、51…1to4デ・シリアライザ。
Claims (6)
- 表示パネルを駆動する駆動回路に、表示させる画像のシリアル画像データを送信すると共に、前記駆動回路を制御するための駆動制御回路であって、
論理状態を擬似的にランダムに変化させたデータ順序制御信号を生成する制御信号生成部と、
パラレル画像データをシリアル化してシリアル画像データに変換するシリアル化処理を実行すると共に、前記データ順序制御信号が示す論理状態により、前記シリアル化処理が施されたシリアル画像データ若しくは前記シリアル化処理が施される前のパラレル画像データについてデータ順序を変更する順序変更処理を実行するパラレル・シリアル変換部と、
前記シリアル化処理と前記順序変更処理の双方が施された後のシリアル画像データを、前記データ順序制御信号と共に前記駆動回路に送信する送信部と、
を備えたことを特徴とする駆動制御回路。 - 請求項1に記載の駆動制御回路において、前記制御信号生成部は、前記データ順序制御信号を生成するために、擬似乱数を生成する線形帰還シフトレジスタを有することを特徴とする駆動制御回路。
- 請求項1又は2に記載の駆動制御回路において、前記制御信号生成部は、前記データ順序制御信号として、1ライン又は1フレームの周期で擬似的にランダムに論理状態を変化させた信号を生成することを特徴とする駆動制御回路。
- 請求項3に記載の駆動制御回路において、前記周期を1ライン又は1フレームのいずれにするかをユーザ選択に応じて設定する設定部を、さらに備えたことを特徴とする駆動制御回路。
- 請求項1〜4のいずれか1項に記載の駆動制御回路に接続され、表示パネルを駆動する駆動回路であって、
前記駆動制御回路から送信された前記シリアル画像データ及び前記データ順序制御信号を受信する受信部と、
該受信部で受信したシリアル画像データをパラレル化してパラレル画像データに変換するパラレル化処理を実行すると共に、前記データ順序制御信号が示す論理状態により、前記パラレル化処理が施されたパラレル画像データ若しくは前記パラレル化処理が施される前のシリアル画像データについて、データ順序を元に戻す順序戻し処理を実行するシリアル・パラレル変換部と、
前記パラレル化処理と前記順序戻し処理の双方が施された後のパラレル画像データを、表示させる画像のデータとして前記表示パネルに出力するデータ出力部と、
を備えたことを特徴とする駆動回路。 - 表示パネルを駆動するための駆動方法であって、
駆動制御回路が、論理状態を擬似的にランダムに変化させたデータ順序制御信号を生成し、表示させる画像のパラレル画像データをシリアル化してシリアル画像データに変換するシリアル化処理を実行すると共に、前記データ順序制御信号が示す論理状態により、前記シリアル化処理が施されたシリアル画像データ若しくは前記シリアル化処理が施される前のパラレル画像データについてデータ順序を変更する順序変更処理を実行し、
前記駆動制御回路が、前記シリアル化処理と前記順序変更処理の双方が施された後のシリアル画像データを、前記データ順序制御信号と共に駆動回路に送信し、
該駆動回路が、前記シリアル画像データ及び前記データ順序制御信号を受信し、
前記駆動回路が、受信したシリアル画像データをパラレル化してパラレル画像データに変換するパラレル化処理を実行すると共に、前記データ順序制御信号が示す論理状態により、前記パラレル化処理が施されたパラレル画像データ若しくは前記パラレル化処理が施される前のシリアル画像データについて、データ順序を元に戻す順序戻し処理を実行し、
前記駆動回路が、前記パラレル化処理と前記順序戻し処理の双方が施された後のパラレル画像データを、表示させる画像のデータとして前記表示パネルに出力することを特徴とする駆動方法。
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