CN103218985A - 传输接口与传输方法及其驱动电路与显示装置及电子装置 - Google Patents

Abstract

本发明是关于传输接口与传输方法及其驱动电路与显示装置及电子装置。显示装置包含驱动电路与传输接口，传输接口包含第一输入端、第二输入端与处理单元。传输接口的传输方法是处理单元接收第一输入端的第一数据串与第二输入端的第二数据串，第一数据串具有一个第一辨识比特与多个第一信息比特，第二数据串具有多个第二信息比特，处理单元依据第一辨识比特与所述第一信息比特辨识写入多个参数或多个数据至一储存电路或从储存电路读取所储存的内容，处理电路更依据所述第二信息比特进行储存或读取该储存电路。本发明提供的技术方案可节省数据传输的时间，进而增加数据传输效率，又可以仅使用少量的传输线便使机构精简，增加了模块设计的便利及弹性。

Description

传输接口与传输方法及其驱动电路与显示装置及电子装置

技术领域

本发明涉及一种传输接口与传输方法及其驱动电路与显示装置及电子装置，特别是涉及一种可辨识数据型态与快速大量传输数据的传输接口与传输方法及其驱动电路与显示装置。

背景技术

按，液晶显示器(liquid crystal display)为一种外型轻薄的平面显示装置(flat panel display)，其具有低辐射、体积小及低耗能等优点，已逐渐取代传统的阴极射线管显示器(cathode ray tube display)，因而被广泛地应用在笔记型计算机(notebook computer)、个人数字助理(personaldigital assistant，PDA)、平面电视，或移动电话等信息产品上。常见的平面显示器包含薄膜电晶体(thin film transistor，TFT)液晶显示器、低温多晶硅(low temperature poly silicon，LTPS)液晶显示器和有机发光二极管(organic light emitting diode，OLED)显示器等。显示器的驱动系统由一个时序控制器(timing controller)、多个源极驱动器(sourcedriver)以及多个栅极驱动器(gate driver)所构成。

再者，显示器的驱动系统与外界沟通是通过控制电路，控制电路会依据外界的讯息传送控制参数与多个显示数据至驱动系统，以控制驱动系统的所述源极驱动器与所述栅极驱动器对应产生驱动信号，而驱动显示面板产生影像。然而，在一般显示器中，控制电路与驱动系统之间以串联接口传输时仅有一条数据传输线用以传输控制参数与显示数据，所以，控制电路与驱动系统之间的数据传输所花费的时间长，并且现今显示器的尺寸也越来越大，使得控制电路与驱动系统之间的数据传输所花费的时间就越长，影响了显示器的显示效率，除非使用并联传输接口(Parallel Interface)，但是如此又会增加传输接口接脚数目，使得显示器的模块机构无法精简。

因此，如何针对上述问题而提出一种新颖传输接口与传输方法及其驱动电路与显示装置及电子装置，其可节省数据传输的时间，进而增加数据传输效率，又可以仅使用少量的传输线便使机构精简，增加模块设计的便利及弹性，解决上述的问题。

发明内容

本发明的目的之一，在于提供一种传输接口与传输方法及其驱动电路与显示装置及电子装置，其借由第一输入端与第二输入端以在相同时间内传输大量的数据，而达到快速传输大量数据的目的，进而增加传输效率。

本发明的目的之一，在于提供一种传输接口电路与传输方法及其驱动电路与显示装置及电子装置，其借由地址解码单元辨识数据型态，并以两条串联数据线传输，以达到快速传输大量数据的目的。

本发明的传输接口包含第一输入端、第二输入端与处理单元。传输接口的传输方法是第一输入端用以接收第一数据串，第二输入端用以接收第二数据串，处理单元接收第一数据串与第二数据串，第一数据串具有一个第一辨识比特与多个第一信息比特，第二数据串具有多个第二信息比特，处理单元依据第一辨识比特与所述第一信息比特辨识写入多个参数或多个数据至储存电路或从储存电路读取所储存的内容，处理电路更依据所述第二信息比特进行储写入或读取储存电路。如此，本发明借由第一输入端与第二输入端以在相同时间内传输大量的数据，而达到快速传输数据的目的，进而增加传输效率。

另外，本发明的驱动电路包含传输接口。传输接口具有第一输入端与第二输入端，第一输入端接收一第一数据串，第二输入端接收一第二数据串，第一数据串具有一个第一辨识比特与多个第一信息比特，第二数据串具有多个第二信息比特，传输接口依据第一辨识比特与所述第一信息比特辨识写入多个参数或多个数据至一储存电路或从储存电路读取所储存的内容，传输接口更依据所述第二信息比特进行储存或读取储存电路。

另外，本发明的传输方法，其步骤包含：传送第一数据串的第一辨识比特与多个第一信息比特至传输接口；传送第二数据串的多个第二信息比特至传输接口；依据第一辨识比特与所述第一信息比特辨识写入多个参数或多个数据至储存电路或从储存电路读取所储存的内容；以及依据所述第二信息比特进行写入或读取储存电路。

又，本发明的显示装置包含驱动电路与传输接口。驱动电路驱动显示装置，传输接口具有第一输入端与第二输入端，第一输入端接收第一数据串，第二输入端接收第二数据串，第一数据串具有一个第一辨识比特与多个第一信息比特，第二数据串具有多个第二信息比特，传输接口依据第一辨识比特与所述第一信息比特辨识写入多个参数或多个数据至储存电路或从储存电路读取所储存的内容，传输接口更依据所述第二信息比特进行储存或读取储存电路。

再者，本发明的电子装置包含主处理器、驱动电路与传输接口。主处理器产生第一数据串与第二数据串，驱动电路依据第一数据串与第二数据串，驱动显示面板，传输接口具有第一输入端与第二输入端，第一输入端接收第一数据串，第二输入端接收第二数据串，第一数据串具有第一辨识比特与多个第一信息比特，第二数据串具有多个第二信息比特，传输接口依据第一辨识比特与所述第一信息比特辨识写入多个参数或多个数据至储存电路或从储存电路读取所储存的内容，传输接口更依据所述第二信息比特进行储存或读取储存电路。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征以及优点能够更明显易懂，以下特举较佳实施例，并配合附图,详细说明如下。

附图说明

图1为本发明的一实施例的显示装置的驱动架构的是示意图；

图2为本发明的一实施例的显示电路的方块图；

图3为本发明的一实施例的显示电路的传输接口的方块图；

图4为本发明的一实施例的处理单元的方块图；

图5为本发明的控制暂存单元与显示存储单元的内部详细电路的电路图；

图6为本发明的第一实施例的第一传输线与第二传输线的波形图；

图7为本发明的第二实施例的第一传输线与第二传输线的波形图；

图8为本发明的第三实施例的第一传输线与第二传输线的波形图；

图9为本发明的第四实施例的第一传输线与第二传输线的波形图；

图10为本发明的第五实施例的第一传输线与第二传输线的波形图；

图11为图9的选择数据格式的示意图；

图12为本发明的第一实施例的数据格式传输的示意图；

图13为本发明的第二实施例的数据格式传输的示意图；

图14为本发明的第三实施例的数据格式传输的示意图；

图15为本发明的第四实施例的数据格式传输的示意图；以及

图16为本发明的第五实施例的第一传输线与第二传输线的波形图。

【图号简单说明】

本发明：

1    主处理器                  2         显示驱动电路

20   传输接口                  200       逻辑电路

202  除频单元                  204       输入输出单元

206  第一移位暂存单元          208       第一拴锁单元

210  第二移位暂存单元          212       第二拴锁单元

214  处理单元                  2140      时钟控制单元

2142 地址解码单元              2144      地址拴锁单元

2146 选择单元                  2148      第一数据拴锁单元

2150 数据切换单元              2152      第二数据拴锁单元

22   控制暂存单元              220000-220255      解码单元

222000-222255写入逻辑单元      224000-224255储存单元

226000-226255读取逻辑单元      228000-228255输出单元

23    时序控制单元             24        电源单元

26    扫描驱动单元             27        显示存储单元

28    数据驱动模块             280       线缓冲单元

282   数据拴锁单元             284       数据驱动单元

3     显示面板

具体实施方式

为进一步阐述本发明为达成预定发明目的所采取的技术手段以及其功效,以下结合附图及较佳实施例，对依据本发明提出的传输接口与传输方法及其驱动电路与显示装置及电子装置的具体实施方式、结构、流程、特征及其功效，详细说明如后。

在说明书及权利要求当中使用了某些词汇来指称特定的元件。所属领域中具有公知常识者应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求书并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及权利要求当中所提及的“包含”为开放式的用语，故应解释成“包含但不限定于”。以外，“耦接”一词在此包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表该第一装置可直接电气连接于该第二装置，或通过其他装置或连接手段间接地电气连接至该第二装置。

请参阅图1，为本发明的一实施例的显示装置的驱动架构的示意图。如图所示，本实施例的显示装置的驱动架构包含主处理器1、显示驱动电路2与显示面板3。主处理器1为电子装置（例如计算机、手持式装置、移动通讯装置)内的电路，而依据显示装置所要显示的影像，控制显示驱动电路2据以驱动显示面板3显示影像。举例来说，显示装置连接例如为计算机系统的电子装置，计算机系统欲播放动画影像时，则会通过主处理器1传送显示影像至显示驱动电路2，以驱动显示面板3显示影像。

主处理器1耦接显示驱动电路2。在本实施例中，主处理器1与显示驱动电路2之间的连接有4条传输线，其分别为致能线XCS、时钟线SCL、第一传输线SD0与第二传输线SD1。主处理器1产生致能信号，并通过致能线XCS传送致能信号至显示驱动电路2，以致能显示驱动电路2。主处理器1产生时钟信号，并通过时钟线SCL传送时钟信号至显示驱动电路2。主处理器1产生至少一控制参数与控制参数地址或多个显示数据与显示数据地址，并通过第一传输线SD0与第二传输线SD1而依据时钟信号、控制参数地址或显示数据地址，据以传送控制参数或所述显示数据至显示驱动电路2，进而控制显示驱动电路2驱动显示面板3。

显示驱动电路2依据控制参数与所述显示数据而产生扫描驱动信号（scan signal）与多个数据驱动信号（data signals）至显示面板3，以驱动显示面板3显示影像。

请一并参阅图2，为本发明的一实施例的显示电路的方块图。如图所示，本实施例的显示驱动电路2包含传输接口20、控制暂存单元22、时序控制单元23、电源单元24、扫描驱动单元26、显示存储单元27与数据驱动模块28。传输接口20耦接主处理器1，且传输接口20与主处理器1之间有4条传输线，也就是致能线XCS、时钟线SCL、第一传输线SD0与第二传输线SD1。本发明的传输接口为序列周边接口(Serial PerpheralInterface，SPI)，即传输接口20包含第一输入端与第二输入端，其分别耦接第一传输线SD0与第二传输线SD1并据以接收序列的数据。第一输入端用以接收第一传输线SD0传送的第一数据串，而第二输入端用以接收第二传输线SD1传送的第二数据串。第一数据串具有一个第一辨识比特与多个第一信息比特，第二数据串具有多个第二信息比特，传输接口20依据第一辨识比特与所述第一信息比特，据以辨识写入多个参数或多个数据至储存电路或从储存电路读取所储存的内容。传输接口20更依据所述第二信息比特进行写入或读取储存电路，其中，储存电路包含控制暂存单元22与显示存储单元27。由于本实施例的传输接口可以应用于显示面板领域，所以上述所述参数与所述数据相当于所述控制参数与所述显示数据，而所述第一信息比特包含控制参数地址或显示数据地址，并所述第一信息比特与所述第二信息比特于其他周期包含控制参数或显示数据。但本发明的传输接口并不局限应用显示面板领域，亦可应用于其他需要传输接口任何电子装置。

另外，第二数据串更包含第二辨识比特，传输接口20依据第二辨识比特辨识所述第二信息比特为所述参数或是所述参数的长度，也就是所述控制参数或是所述控制参数的长度。

基于上述，传输接口20依据第一传输线SD0与第二传输线SD1传输的控制参数、控制参数地址或所述显示数据与显示数据地址，而分别传送至控制暂存单元22与显示存储单元27。

控制暂存单元22耦接传输接口20，而依据传输接口20传输的控制参数地址储存控制参数，并产生第一控制信号与第二控制信号，时序控制单元23耦接控制暂存单元22，并依据第一控制信号而产生时序信号，且传送时序信号至扫描驱动单元26、显示存储单元27与数据驱动模块28，以控制扫描驱动单元26、显示存储单元27与数据驱动模块28的时序。电源单元24耦接控制暂存单元22，并依据第二控制信号产生第一电源信号与第二电源信号，且分别传送第一电源信号与第二电源信号至扫描驱动单元26与数据驱动模块28。扫描驱动单元26耦接电源单元24与时序控制单元23，并依据时序信号与第一电源信号产生扫描驱动信号，以驱动显示面板的多条扫描线的至少一条。

显示存储单元27依据传输接口20传送的显示数据地址储存所述显示数据，接着，显示存储单元27依据时序信号而被数据驱动模块28读取所述显示数据。数据驱动模块28耦接电源单元24、时序控制单元23与显示存储单元27。数据驱动模块28依据第二电源信号、时序信号与所述显示数据而产生多个数据驱动信号，并传送所述数据驱动信号至显示面板，以驱动显示面板的多条数据线。

此外，数据驱动模块28包含线缓冲单元280、数据拴锁单元282与数据驱动单元284。线缓冲单元280耦接显示存储单元27与时序控制单元23，并依据时序信号读取显示存储单元27所储存的所述显示数据，而暂存所述显示数据。数据拴锁单元282耦接时序控制单元23与线缓冲单元280，并依据时序信号拴锁线缓冲单元280输出的所述显示数据，且输出所述显示数据至数据驱动单元284。数据驱动单元284耦接电源单元24与数据拴锁单元282，并依据第二电源信号与数据拴锁单元282输出的所述显示数据，而产生所述数据驱动信号并传送所述数据驱动信号至显示面板，以驱动显示面板的所述数据线。

请一并参阅图3，为本发明的一实施例的显示电路的传输电路的方块图。如图所示，本发明的传输接口20包含逻辑电路200、除频单元202、输入输出单元204、第一移位暂存单元206、第一拴锁单元208、第二移位暂存单元210、第二拴锁单元212与处理单元214。

逻辑电路200耦接致能线XCS与时钟线SCL，并依据致能线XCS的致能信号与时钟线SCL的第一时钟信号，而产生第二时钟信号，且传送第二时钟信号至除频单元202、第一移位暂存单元206与第二移位暂存单元210。在本实施例中，逻辑电路200具有第一输入端、第二输入端与输出端，逻辑电路200的第一输入端与第二输入端分别接收致能信号与第一时钟信号。在致能信号为低准位信号(例如逻辑“0”)时，逻辑电路200则输出第二时钟信号，并传送第二时钟信号至除频单元202、第一移位暂存单元206与第二移位暂存单元210，以控制除频单元202、第一移位暂存单元206与第二移位暂存单元210的时序。此外，本实施例的逻辑电路200仅为一个实施例，并不局限于两个反相器和与门，亦可由其他逻辑元件改变。

除频单元202耦接逻辑电路200，并接收第二时钟信号而除频第二时钟信号后产生除频信号CLK，且传送除频信号CLK至第一拴锁单元208、第二拴锁单元212与处理单元214。在本实施例中，除频单元202为1/9的除频电路，也就是将除9倍的第二时钟信号而产生除频信号CLK。输入输出单元204耦接第一数据传输线SD0与第二数据传输线SD1，以接收控制参数与控制参数地址或所述显示数据与所述显示数据地址。

第一移位暂存单元206耦接逻辑电路200与输入输出单元204，第一移位暂存单元206依据逻辑电路200输出的第二时钟信号而储存第一传输线SD0的第一数据串的第一辨识比特与所述第一信息比特，并输出第一辨识比特与所述第一信息比特。同理，第二移位暂存单元210耦接逻辑电路200与输入输出单元204，第二移位暂存单元210依据逻辑电路200输出的第二时钟信号而储存第二传输线SD1的第二数据串的第二辨识比特与所述第二信息比特，并输出该第二辨识比特与所述第二信息比特。

第一拴锁单元208耦接第一移位暂存单元206，并依据除频信号CLK拴锁第一移位暂存单元206输出的第一辨识比特与所述第一信息比特，之后，更依据除频信号CLK输出第一辨识比特与所述第一信息比特至处理单元214。同理，第二拴锁单元212耦接第二移位暂存单元210，并依据除频信号CLK拴锁第二移位暂存单元210输出的第二辨识比特与所述第二信息比特，之后，更依据除频信号CLK输出第二辨识比特与所述第二信息比特至处理单元214。

处理单元214耦接第一拴锁单元208与第二拴锁单元212，并依据除频信号CLK接收第一拴锁单元208输出的第一数据串的第一辨识比特与所述第一信息比特，以及接收第二拴锁单元212输出的第二数据串的第二辨识比特与所述第二信息比特。处理单元214依据第一辨识比特、第二辨识比特、所述第一信息比特与所述第二信息比特而得知之后是接收控制参数或是显示数据，并依据所述第一信息比特而传送控制参数至控制暂存单元22，或是传送显示数据至显示存储单元27。也就是，处理单元214依据第一辨识比特与所述第一信息比特，据以辨识写入所述控制参数或所述显示数据至控制暂存单元22或显示存储单元27，还是从控制暂存单元22或显示存储单元27读取所储存的内容。处理单元214更依据所述第二信息比特进行写入或读取控制暂存单元22或显示存储单元27。如此，本发明借由传输接口20的第一输入端与第二输入端同时传输数据至处理单元214，而达到快速传输大量数据的目的，进而增加传输效率。

其中，关于处理单元214如何依据所述第一信息比特而传送控制参数至控制暂存单元22，或是传送显示数据至显示存储单元27下面会详细说明。

请一并参阅图4，为本发明的一实施例的处理单元的方块图。如图所示，本实施例的处理单元214包含时钟控制单元2140、地址解码单元2142、地址拴锁单元2144、选择单元2146、第一数据拴锁单元2148、数据切换单元2150与第二数据拴锁单元2152。时钟控制单元2140接收第一传输线SDO的第一数据串的第一辨识比特、第二传输线SD1的第二数据串的第二辨识比特与除频信号CLK，地址解码单元2142接收所述第一信息比特，而此所述第一信息比特包含多个地址比特，所以，地址解码单元2142解码所述第一信息比特，产生第一解码信号，以得知所述第一信息比特为参数地址或数据比特，其中第一解码信号可通过至少一条信号线进行传输。之后，地址解码单元2142传送第一解码信号至时钟控制单元2140，时钟控制单元2140依据第一解码信号而得知所述第一信息比特为参数地址或数据地址后，再依据第一辨识比特而决定是写入或读取的动作，并对应产生参数读取信号CMDRD、参数写入信号CMDWR、数据读取信号IMGRD或数据写入信号IMGWR，而传送参数读取信号CMDRD或参数写入信号CMDWR至控制暂存单元22，据以写入控制参数至控制暂存器22，或从控制暂存单元22读取所储存的控制参数，或者传送数据读取信号IMGRD或数据写入信号IMGWR至显示存储单元27，以控制写入显示数据至显示存储单元27或从显示存储单元27读取所储存的显示数据。如此，本发明借由地址解码单元2142辨识数据型态，以达到正确传输数据的目的。

地址拴锁单元2144耦接时钟控制单元2140，并接收所述第一信息比特，而依据时钟控制单元2140传送的地址命令信号而传送所述第一信息比特至控制暂存单元22或显示存储单元27。时钟控制单元2140接收第一解码信号而得知第一传输线SD0与第二传输线SD1后续传送的所述第一信息比特与所述第二信息比特为控制参数或是显示数据，若为控制参数时，时钟控制单元2140则产生选择信号，并传送选择信号至选择单元2146，以控制选择单元2146输出控制参数至控制暂存单元22；若为显示数据时，时钟控制单元2140则产生拴锁信号，并传送拴锁信号至第一数据拴锁单元2148。第一数据拴锁单元2148接收拴锁信号、第一传输线SD0传送的所述显示数据，以及第二传输线SD1传送的所述显示数据，当显示存储单元27接收到数据写入信号IMGWR时，显示存储单元27写入来自于第一数据拴锁单元2148的显示数据。

另外，时钟控制单元2140依据第一辨识比特SD0[8]而辨识读取控制暂存单元22所储存的所述控制参数或是读取显示存储单元27所储存的所述显示数据时，时钟控制单元2140则产生切换信号与读取信号，并分别传送切换信号与读取信号至数据切换单元2150与第二数据拴锁单元2152，以读取控制暂存单元22所储存的所述控制参数或是显示存储单元27所储存的所述显示数据。例如时钟控制单元2140产生参数读取信号CMDRD至控制暂存单元22，而驱使控制暂存单元22输出所储存的所述控制参数至数据切换单元2150，此时，时钟控制单元2140传送切换信号至数据切换单元2150，以控制数据切换单元2150切换输出所接收的所述控制参数至第二数据拴锁单元2152，此时，时钟控制单元2140也会传送读取信号至第二数据拴锁单元2152，而控制第二数据拴锁单元2152输出所拴锁的所述控制参数至主处理器1，以完成读取控制暂存单元22所储存的所述控制参数的动作。同理，读取显示存储单元27所储存的所述显示数据的方式也和读取控制暂存单元22的所述控制参数相同，于此将不再赘述。

请一并参阅图5，是本发明的控制暂存单元与显示存储单元的内部详细电路的电路图。如图所示，本实施例的控制暂存单元22与显示存储单元27共同包含多个解码单元220000-220255、多个写入逻辑单元222000-222255、多个储存单元224000-224255、多个读取逻辑单元226000-226255与多个输出单元228000-228255。在本实施例中，本实施例的控制暂存单元22与显示存储单元27的储存地址为8比特，所以总共有256个储存位置，然而其他的实施例中，储存地址的长度不以8比特为限，亦可以为4、7，或是16比特。

此处需注意的地方，由于控制暂存单元22与显示存储单元27的储存地址为8比特，所以总共有256个储存位置，也因为控制暂存单元22与显示存储单元27共用256个储存位置，所以256个储存位置中部分的储存位置提供给控制暂存单元22使用，而其他部分储存位置则提供给显示存储单元27使用，在本实施例中，所述第一信息比特为00100010的第034个储存位置提供给显示存储单元27使用，此时，储存单元224034则为存储单元而非暂存器，其余储存位置皆提供给控制暂存单元22使用。

所述解码单元220000-220255皆会接收所述第一信息比特，也就是所述地址比特。而当所述解码单元220000-220255的解码到所述第一信息比特时，则输出第二解码信号至对应的写入逻辑单元或读取逻辑单元。例如所述第一信息比特为00000001时，解码单元220001的输出端则会产生第二解码信号（即解码信号为逻辑“1”)，并传送第二解码信号至对应的写入逻辑单元222001或读取逻辑单元226001。

此时，当写入逻辑单元222001接收到参数写入信号CMDWR或读取逻辑单元226001接收到参数读取信号CMDRD时，则会写入所述控制参数至对应的储存单元224001，或从对应的储存单元224001读取所储存的所述控制参数。在本实施例中，由于解码单元220001解码所述第一信息比特为所述参数地址，所以，储存单元224001为暂存器，并且此储存单元224001为多暂存器(Multi register)，以储存大于一个字节的所述控制参数。此外，当所述控制参数仅为一个字节以内的参数，则仅需要单暂存器(Singleregister)的储存单元，也就是图5所示的储存单元224000。

控制暂存单元22使用的所述储存单元220000-220033，220035-220255分别耦接所述写入逻辑单元222000-222033，222035-222255与选择单元2146，即所述储存单元220000-220033，220035-220255的时钟端分别耦接所述写入逻辑单元222000-222033，222035-222255，而所述储存单元220000-220033，220035-220255的输入端耦接选择单元2146。当所述写入逻辑单元222000-222033，222035-222255的接收到第二解码信号与参数写入信号CMDWR时，例如写入逻辑单元222001收到第二解码信号与参数写入信号CMDWR时，写入逻辑单元222001则产生写入时钟信号至对应的储存单元224001，此时，选择单元2146则对应传送所述控制参数而写入至对应的储存单元224001。

同理，显示存储单元27使用的储存单元224034耦接所述写入逻辑单元222034与第一数据拴锁单元2148，当写入逻辑单元222034收到第二解码信号与数据写入信号IMGWR时，写入逻辑单元222001则产生写入时钟信号至对应的储存单元224034，此时，第一数据拴锁单元2148则对应传送所述显示数据而写入至对应的储存单元224034。

所述输出单元228000-228255分别耦接所述储存单元224000-224255的输出端，并所述输出单元228000-228255的致能端分别耦接所述读取逻辑单元226000-226255，当所述读取逻辑单元226000-226255的接收到第二解码信号之外，又接收到参数读取信号CMDRD或数据读取信号IMGRD时，例如读取逻辑单元226001收到第二解码信号与参数读取信号CMDRD时，则读取逻辑单元226001产生读取致能信号，并传送读取致能信号至对应的输出单元228001，而读取对应的暂存单元224001所储存的所述控制参数至主处理器1。基于上述，显示存储单元27内部储存与读取的方式也和控制暂存单元22相似，在此就不再加以赘述。

另外，至于处理单元214分别传送控制参数与显示数据至控制暂存单元22与显示存储单元27，其详细说明如下所述。

请一并参阅图6，为本发明的第一实施例的第一传输线与第二传输线的波形图。如图所示，本实施例说明传输接口用以读取显示驱动电路2的控制参数至主处理器1，在第一周期中，第一传输线SD0传送第一数据串，第二传输线SD1传送第二数据串，在第二周期中，第一传输线SD0传送第三数据串，第二传输线SD1传送第四数据串，以此类推。在本实施例中，第一传输线SD0与第二传输线SD1每一周期所传输的数据串所包含的多个比特数为9个比特，其中在第一个周期中，第9比特为第一辨识比特，其用以辨识读取或是写入。本实施例的第一辨识比特为逻辑“1”则代表为读取，反之，若第一辨识比特为逻辑“0”则代表为写入。在第一个读取周期(即第一周期)中，第1～8比特为所述第一信息比特，地址解码单元2142可辨识所述第一信息比特而得知为参数型态或是数据型态，本实施例为参数型态，并在第二传输线SD1接收的第二数据串中第二辨识比特决定传输的参数或数据是否为一个或多个字节(Byte)。在本实施例中，第二辨识比特为逻辑“1”，所以，传输的参数或数据为一个字节(Byte)，并在第二读取周期(即第二周期)中，第一传输线SD0所传输的第1～8比特则为控制参数，则传输接口20将此控制参数读取至主处理器1，以完成读取的动作。

另外，当第二辨识比特为逻辑“1”时，亦可将所述控制参数放置于第二传输线SD1的第二数据串的第1-8比特的所述第二信息比特。

请一并参阅图7，为本发明的第二实施例的第一传输线与第二传输线的波形图。如图所示，本实施例与图6的实施例不同之处，在于本实施例亦为参数型态，第二辨识比特为逻辑“0”，所以，传输的参数或数据为多个字节(Byte)，因此，在第一周期中的第二信息比特决定后续控制参数的长度(Byte_length)，在本实施例中，第二信息比特为2时，则表示第二周期中的第一传输线SDO中第一数据串的8比特与第二传输线SD1中第二数据串的8个比特皆为控制参数。

此外，由于本实施例为读取参数控制，所以，在第一周期时，为主处理器1经由第一传输线SDO与第二传输线SD1传送所述第一信息比特与所述第二信息比特至传输接口20，而在第二周期时，则为从控制暂存单元22读取所述控制参数至主处理器1。

请参阅图8，为本发明的第三实施例的第一传输线与第二传输线的波形图。如图所示，本实施例与上一个实施例不同之处，在于本实施例为主处理器1写入控制参数至控制暂存单元22，即第一传输线SD0传输至传输接口20的第一个写入周期(即第一周期)中的第9比特，也就是第一辨识比特为逻辑“0”时，并且第1-8比特的第一信息比特被辨识为控制参数地址，所以，传输接口20将会使用控制参数地址写入控制参数至控制暂存单元22。换言之，传输接口20由第二传输线SD1的第9比特的第二辨识比特可得知后续控制参数的状态，即在第一个写入周期的第二传输线SD1的第9比特的第二辨识比特为逻辑“1”时，则表示第二传输线SD1的第1-8比特的第二信息比特为控制参数，并将此控制参数写入至控制暂存单元22。

请参阅图9，为本发明的第四实施例的第一传输线与第二传输线的波形图。如图所示，本实施例与上述的实施例不同之处在于，当第一个写入周期(即第一周期)的第9比特的第二辨识比特为逻辑“0”时，则表示第二传输线SD1的第1-8比特的第二信息比特为后续控制参数的数据长度(Byte_length)，也就是主处理器1告知传输接口20要传送多少控制参数的数据长度至控制暂存单元22。如图8所示，由第一个写入周期(即第一周期)中第二传输线SD1的第1-8比特得知后续写入周期中第一传输线SD0与第二传输线SD1所传送的控制参数的数据长度，例如由第一个写入周期(即第一周期)中第二传输线SD1的第1-8比特为“00000001”，得知后续写入控制参数的数据长度为8个比特，若是“00000010”则表示数据长度为16个比特，以此类推。假设第二传输线SD1的第1-8比特为“00000010”，则第一传输线SD0与第二传输线SD1会在第二写入周期分别传送8比特的控制参数至传输接口20，以供传输接口20写入16比特的控制参数至控制暂存单元22。

请参阅图10，为本发明的第五实施例的第一传输线与第二传输线的波形图。如图所示，本实施例与上述的实施例不同之处，在于本实施例为说明显示数据写入显示存储单元27，本实施例的传输接口20由第一传输线SD0传输的第一个周期的第9比特得知进行写入的动作，并由第1-8比特的第二信息比特得知为显示数据，所以，传输接口20就会知道要进行写入显示数据至显示存储单元27。

接着，请一并参阅图11，在第二传输线SD1传输的第一周期中的第1-8比特的信息比特决定后续显示数据的数据长度，而在第一传输线SD0与第二传输线SD1的第二周期中的第9比特，也就是T20与T21，决定后续显示数据传输的数据格式。举例来说，当T20与T21皆为逻辑“0”时，则表示数据格式为16比特(65K色彩模式)；当T20与T21分别为逻辑“0”与“1”时，则数据格式为18比特(262K色彩模式)；T20与T21分别为逻辑“1”与“0”时，则数据格式为第一24比特模式(16M色彩模式一)；T20与T21皆为逻辑“1”时，则数据格式为第二24比特模式(16M色彩模式二)。

请一并参阅图12，为本发明的第一实施例的数据格式传输的示意图。如图所示，本实施例的第一传输线SD0与第二传输线SD1在第二周期中第9比特皆为逻辑“0”，也就是说后续传输显示数据的数据格式为16比特(65K色彩模式)，即后续显示数据中像素数据的红数据、绿数据与蓝数据的比特数分别为5个比特、6个比特与5个比特。如图12所示，在第一传输线SD0与第二传输线SD1的第三周期中，第一像素的红数据R1为第一传输线SD0中D7-D3比特总共为5个比特，绿数据G1为第一传输线SD0中D2-D0与第二传输线SD1中D7-D5总共为6个比特，蓝数据为第二传输线SD1中D4-D0总共5个比特，所以，第一传输线SD0与第二传输线SD1传输完一个像素数据。

再者，至于第一传输线SD0与第二传输线SD1需要传输多少个像素数据，则可以由第二传输线SD1在第一周期的D7-D0比特与在第二周期中第一传输线SD0的D7-D0比特以及第二传输线SD1的D7-D0比特决定后续显示数据总共需要传输显示数据的长度或数目，其中，第二传输线SD1在第一周期的D7-D0比特为MSB字节，在第二周期中第一传输线SD0的D7-D0比特为MID字节，在第二周期中第二传输线SD1的D7-D0比特为LSB字节。例如，若MSB字节、MID字节以及LSB字节联合起来的24比特信息表示为十进位的20时，则代表第一传输线SD0与第二传输线SD1在第三至第十二周期共十个周期内传送显示数据。在其他可能实施例中，十进位的20代表第一传输线SD0与第二传输线SD1在第三至第二十二周期共二十个周期内传送显示数据。在其他可能实施例中，十进位的20代表第一传输线SD0与第二传输线SD1在第二周期后要传送20笔蓝数据、20笔红数据、20笔绿数据。在其他可能实施例中，十进位的20代表第一传输线SD0与第二传输线SD1在第二周期后要传送20笔像素数据。

请一并参阅图13，为本发明的第二实施例的数据格式传输的示意图。如图所示，本实施例与图11的实施例不同之处，在于本实施例的第一传输线SD0与第二传输线SD1在第二周期的第9比特分别为逻辑“0”与逻辑“1”，则表示后续传输显示数据的数据格式为18比特(262K色彩模式)，也就是像素数据的红数据为6个比特，绿数据为6个比特以及蓝数据为6个比特。其余部分皆于图11的实施例相似，所以于此不再赘述。

请一并参阅图14，为本发明的第三实施例的数据格式传输的示意图。如图所示，本实施例与上述实施例不同之处，在于本实施例的第一传输线SD0与第二传输线SD1于第二周期的第9比特分别为逻辑“1”与逻辑“0”，则表示后续传输显示数据的数据格式为24比特(16M色彩模式一)，也就是像素数据的红数据为8个比特，绿数据为8个比特以及蓝数据为8个比特。其余部分皆于上述的实施例相似，所以在此不再赘述。

请一并参阅图15，为本发明的第四实施例的数据格式传输的示意图。如图所示，本实施例与上述实施例不同之处，在于本实施例的第一传输线SD0与第二传输线SD1在第二周期的第9比特分别为逻辑“1”与逻辑“1”，则表示后续传输显示数据的数据格式为24比特(16M色彩模式二)，也就是像素数据的红数据为8个比特，绿数据为8个比特以及蓝数据为8个比特，在本实施例中，是利用第一传输线SD0与第二传输线SD1中的9个比特皆作为传输显示数据之用，如图15所示，第一个像素数据的红数据R1为第三周期的第一传输线SD0中D8-D1的8个比特，第一个像素数据的绿数据G1为第三周期的第一传输线SD0中D0与第二传输线SD1中D8-D2共8个比特，第一个像素数据的蓝数据B1为第三周期的第二传输线SD1中D1-D0与第四周期的第一传输线SD0中D8-D3共8个比特。

再者，当第二个像素数据要传输时，则接续第一个像素数据传输，即第二个像素数据的红数据R2为第四周期的第一传输线SD0中D2-D0与第二传输线SD1中D8-D4共8个比特，第二个像素数据的绿数据G2为第四周期的第二传输线SD1中D3-D0与第五周期的第一传输线SD0中D8-D5共8个比特，以此类推。本实施例的第一传输线SD0与第二传输线SD1传输显示数据的方式为完全利用传输线的9个比特传输数据，以增加传输的速度。

请一并参阅图16，为本发明的第五实施例的第一传输线与第二传输线的波形图。如图所示，本实施例与图8的实施例不同之处，在于本实施例为说明显示数据读取的至主处理器1，即在第一周期的第一传输线SD0中第9比特为逻辑“1”，其余皆与图8的实施例相同，所以在此就不再赘述。

综上所述，本发明的传输接口包含第一输入端、第二输入端与处理单元。传输接口的传输方法是处理单元接收第一输入端的第一数据串与第二输入端的第二数据串，第一数据串具有一个第一辨识比特与多个第一信息比特，第二数据串具有多个第二信息比特，处理单元依据第一辨识比特与所述第一信息比特辨识写入多个参数或多个数据至储存电路或从储存电路读取所储存的内容，处理电路更依据所述第二信息比特进行储存或读取该储存电路。如此，本发明借由第一输入端与第二输入端以在相同时间内接收第一传输线与第二传输线传输大量的数据，而达到快速传输数据的目的，进而增加传输效率。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭示如上，然而并非用以限定本发明,任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (26)

1.一种传输接口，其特征在于包含:

第一输入端，用以接收第一数据串；

第二输入端，用以接收第二数据串；以及

处理单元，接收该第一数据串与该第二数据串，该第一数据串具有一个第一辨识比特与多个第一信息比特，该第二数据串具有多个第二信息比特，该处理单元依据该第一辨识比特与所述第一信息比特辨识写入多个参数或多个数据至储存电路或从该储存电路读取所储存的内容，该处理单元更依据所述第二信息比特进行写入或读取该储存电路。

2.如权利要求1所述的传输接口，其特征在于其中该第二数据串更包含第二辨识比特，该处理单元依据该第二辨识比特辨识所述第二信息比特为所述参数的长度或是所述数据的长度。

3.如权利要求2所述的传输接口，其特征在于其中该处理单元包含：

地址解码单元，用以接收所述第一信息比特，并辨识所述第一信息比特为该储存电路的所述参数的储存地址或该储存电路的所述数据的储存地址而产生解码信号；以及

时钟控制单元，耦接该地址解码单元，并依据该第一辨识比特、该第二辨识比特与该解码信号产生选择信号与拴锁信号。

4.如权利要求3所述的传输接口，其特征在于其中该处理单元更包含：

选择单元，耦接该时钟控制单元，并依据所述第一信息比特、所述第二信息比特与该选择信号，传输所述参数至该储存电路；以及

数据拴锁单元，耦接该时钟控制单元，并依据所述第一信息比特、所述第二信息比特与该拴锁信号，传输所述数据至该储存电路。

5.如权利要求3所述的传输接口，其特征在于其中该处理单元更包含：

地址拴锁单元，接收该第一信息比特，并依据该时钟控制单元传送的地址命令信号而传送所述第一信息比特至该储存电路。

6.如权利要求3所述的传输接口，其特征在于更包含：

第一移位暂存单元，用以暂存该第一数据串的该第一辨识比特与所述第一信息比特，之后分别输出该第一辨识比特与所述第一信息比特至该地址解码单元与该时钟控制单元；以及

第二移位暂存单元，用以暂存该第二数据串的第二辨识比特与所述第二信息比特。

7.如权利要求1所述的传输接口，其特征在于更包含：

第一移位暂存单元，用以暂存该第一数据串的该第一辨识比特与所述第一信息比特；以及

第二移位暂存单元，用以暂存该第二数据串的第二辨识比特与所述第二信息比特。

8.如权利要求7所述的传输接口，其特征在于更包含：

输入输出单元，耦接该第一输入端与该第二输入端，并传送该第一数据串的该第一辨识比特与所述第一信息比特至该第一移位暂存单元，以及传送该第二数据串的该第二辨识比特与所述第二信息至该第二移位暂存单元。

9.如权利要求7所述的传输接口，其特征在于更包含：

第一拴锁单元，用以拴锁该第一移位暂存单元输出的该第一辨识比特与所述第一信息比特，并输出该第一辨识比特与所述第一信息比特至该处理单元；以及

第二拴锁单元，用以拴锁该第二移位暂存单元输出的该第二辨识比特与所述第二信息比特，并输出该第二辨识比特与所述第二信息比特至该处理单元。

10.如权利要求9所述的传输接口，其特征在于更包含：

逻辑电路，耦接致能线与时钟线，并依据该致能线的致能信号与该时钟线的时钟信号产生第二时钟信号，并传送该第二时钟信号至该第一移位暂存单元与该第二移位暂存单元，以作为该第一移位暂存单元与该第二移位暂存单元的时钟；以及

除频单元，耦接该逻辑电路，并除频该第二时钟信号产生除频信号，并传送该除频信号至该第一拴锁单元与该第二拴锁单元，以作为该第一拴锁单元与该第二拴锁单元的时钟。

11.一种传输方法，其特征在于其步骤包含：

传送第一数据串的一个第一辨识比特与多个第一信息比特至传输接口；

传送第二数据串的多个第二信息比特至该传输接口；

依据该第一辨识比特与所述第一信息比特辨识写入多个参数或多个数据至储存电路或从该储存电路读取所储存的内容；以及

依据所述第二信息比特进行写入或读取该储存电路。

12.如权利要求11所述的传输方法，其特征在于其中于依据该第一辨识比特与所述第一信息比特辨识写入多个参数或多个数据至储存电路或从该储存电路读取所储存的内容的步骤中，是依据所述第一信息比特辨识为该储存电路储存多个参数的地址或是该储存电路储存多个数据的地址，并依据该第一辨识比特决定读取或是写入该储存电路的动作。

13.如权利要求11所述的传输方法，其特征在于其中更包含一个步骤，依据该第二辨识比特辨识所述第二信息比特为所述参数的长度或是所述数据的长度。

14.如权利要求13所述的传输方法，其特征在于其中在第一周期中是依据该第一辨识比特与所述第一信息比特辨识写入多个参数或多个数据至储存电路或从该储存电路读取所储存的内容，而在第二周期中是依据该第一辨识比特与该第二辨识比特决定所述数据的数据格式。

15.一种驱动电路，其特征在于包含：

传输接口，具有第一输入端与第二输入端，该第一输入端接收第一数据串，该第二输入端接收第二数据串，该第一数据串具有一个第一辨识比特与多个第一信息比特，该第二数据串具有多个第二信息比特，该传输接口依据该第一辨识比特与所述第一信息比特辨识写入多个参数或多个数据至储存电路或从该储存电路读取所储存的内容，该传输接口更依据所述第二信息比特进行储存或读取该储存电路。

16.如权利要求15所述的驱动电路，其特征在于其中该第二数据串更包含第二辨识比特，该传输接口依据该第二辨识比特辨识第二信息比特为所述参数的长度或是所述数据的长度。

17.如权利要求15所述的驱动电路，其特征在于更包含：

时序控制单元，用以产生时序信号；

扫描驱动单元，耦接该时序控制单元，并依据该时序信号与该储存电路所储存的所述参数产生扫描驱动信号，并传送该扫描驱动信号至显示面板，以驱动该显示面板的多条扫描线的至少一条；以及

数据驱动模块，耦接该时控制单元，并依据该时序信号与该储存电路所储存的所述数据产生多个数据驱动信号，并传送该数据驱动信号至该显示面板，以驱动该显示面板的多条数据线。

18.如权利要求17所述的驱动电路，其特征在于该传输接口包含：

地址解码单元，用以接收所述第一信息比特，并辨识所述第一信息比特为该储存电路的所述参数的储存地址或该储存电路的所述数据的储存地址而产生解码信号；以及

时钟控制单元，耦接该地址解码单元，并依据该第一辨识比特、该第二辨识比特与该解码信号产生选择信号与拴锁信号，以控制该扫描驱动单元产生该扫描驱动信号或控制该数据驱动模块产生所述数据驱动信号。

19.一种显示装置，其特征在于包含：

驱动电路，驱动该显示装置；以及

传输接口，具有第一输入端与第二输入端，该第一输入端接收第一数据串，该第二输入端接收第二数据串，该第一数据串具有一个第一辨识比特与多个第一信息比特，该第二数据串具有多个第二信息比特，该传输接口依据该第一辨识比特与所述第一信息比特辨识写入多个参数或多个数据至储存电路或从该储存电路读取所储存的内容，该传输接口更依据所述第二信息比特进行储存或读取该储存电路。

20.如权利要求19所述的显示装置，其特征在于其中该第二数据串更包含第二辨识比特，该传输接口依据该第二辨识比特辨识第二信息比特为所述参数的长度或是所述数据的长度。

21.如权利要求19所述的显示装置，其特征在于更包含：

时序控制单元，用以产生时序信号；

扫描驱动单元，耦接该时序控制单元，并依据该时序信号与该储存电路所储存的所述参数产生扫描驱动信号，并传送该扫描驱动信号至显示面板，以驱动该显示面板的多条扫描线的至少一条；以及

数据驱动模块，耦接该时控制单元，并依据该时序信号与该储存电路所储存的所述数据产生多个数据驱动信号，并传送该数据驱动信号至该显示面板，以驱动该显示面板的多条数据线。

22.如权利要求21所述的显示装置，其特征在于该传输接口包含：

地址解码单元，用以接收所述第一信息比特，并辨识所述第一信息比特为该储存电路的所述参数的储存地址或该储存电路的所述数据的储存地址而产生解码信号；以及

时钟控制单元，耦接该地址解码单元，并依据该第一辨识比特、该第二辨识比特与该解码信号产生选择信号与拴锁信号，以控制该扫描驱动单元产生该扫描驱动信号或控制该数据驱动模块产生所述数据驱动信号。

23.一种电子装置，其特征在于包含：

主处理器，产生第一数据串与第二数据串；

驱动电路，依据该第一资料串与该第二数据串，驱动显示面板；以及

传输接口，具有第一输入端与第二输入端，该第一输入端接收第一数据串，该第二输入端接收第二数据串，该第一数据串具有一个第一辨识比特与多个第一信息比特，该第二数据串具有多个第二信息比特，该传输接口依据该第一辨识比特与所述第一信息比特辨识写入多个参数或多个数据至储存电路或从该储存电路读取所储存的内容，该传输接口更依据所述第二信息比特进行储存或读取该储存电路。

24.如权利要求23所述的电子装置，其特征在于其中该第二数据串更包含第二辨识比特，该传输接口依据该第二辨识比特辨识第二信息比特为所述参数的长度或是所述数据的长度。

25.如权利要求23所述的电子装置，其特征在于更包含：

时序控制单元，用以产生时序信号；

扫描驱动单元，耦接该时序控制单元，并依据该时序信号与该储存电路所储存的所述参数产生扫描驱动信号，并传送该扫描驱动信号至显示面板，以驱动该显示面板的多条扫描线的至少一条；以及

数据驱动模块，耦接该时控制单元，并依据该时序信号与该储存电路所储存的所述数据产生多个数据驱动信号，并传送该数据驱动信号至该显示面板，以驱动该显示面板的多条数据线。

26.如权利要求25所述的电子装置，其特征在于其中该传输接口包含：

地址解码单元，用以接收所述第一信息比特，并辨识所述第一信息比特为该储存电路的所述参数的储存地址或该储存电路的所述数据的储存地址而产生解码信号；以及

时钟控制单元，耦接该地址解码单元，并依据该第一辨识比特、该第二辨识比特与该解码信号产生选择信号与拴锁信号，以控制该扫描驱动单元产生该扫描驱动信号或控制该数据驱动模块产生所述数据驱动信号。

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