CN101853143B - 连接海量存储器设备的分级存储结构 - Google Patents

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Abstract

一种分级存储存储器，使用位于处理器和存储器设备之间的集中器设备来提供一连串存储器设备并使得存储器深度和处理器控制器通过有限的引脚数连接。

Description

连接海量存储器设备的分级存储结构
技术领域
本申请涉及存储领域。
背景技术
对于当前的微处理器，CPU和/或内核逻辑与系统存储器间的数据交换成为系统性能的瓶颈。由于系统级总线的固有电容，当传输二进制数据时，处理器的输入/输出接口处可能会消耗相当多的能量。考虑到总线延迟的同时，功率和时钟优化是考虑改进系统性能时的关键设计约束。海量存储器设备的接口需要额外的改进。
发明内容
本发明提供一种分级存储系统，该分级存储系统通过处理器前侧总线与处理器耦合，该分级存储系统包括：集中器设备，该集中器设备具有前侧总线端口和后侧端口，该前侧总线端口与所述处理器前侧总线相连，其中，在所述后侧端口外部的存储器设备中存储的数据被接收并被存储在相变存储器阵列中，并通过所述前侧总线端口传输到所述处理器中。
本发明还提供一种为处理器提供存储器的分级存储结构，该分级存储结构包括：第一集中器设备，具有前侧总线端口和后侧端口，所述前侧总线端口与所述处理器耦合；以及第二集中器设备，具有与所述第一集中器设备的后侧端口耦合的前侧总线端口和用于与外部存储器设备耦合的后侧端口。
本发明还提供一种分级存储系统，该分级存储系统包括：集中器设备，该集中器设备具有前侧总线端口和后侧端口，该前侧总线端口与处理器前侧总线相连，其中，在所述后侧端口外部的存储器设备中存储的数据被接收并被存储在相变存储器阵列中，并在通过所述前侧总线端口传输到处理器之前由纠错码引擎模块纠正。
本发明还提供一种分级存储存储器，该分级存储存储器包括：集中器设备，用于将前侧总线端口与处理器耦合并将后侧端口与外部存储器设备耦合，其中所述集中器设备包括相变存储器阵列以存储数据和纠错码从而纠正在所述处理器和所述外部存储器设备之间传输的数据。
附图说明
在说明书的结论部分详细指出和明确声明了本发明的主旨。然而，通过阅览附图时参考下述的详细说明可对本发明中的配置和操作方法，及其对象、特征和优点进行最好的理解，其中：
图1是示出了根据本发明的可用于访问存储器的分级存储结构的无线设备的实施例；
图2是根据本发明的使得分级存储结构变为可能的集中器设备的示意图；
图3是在集中器设备中寻址的框图；
图4是根据本发明的2×2相变存储器(PCM)内容可寻址存储器(CAM)阵列的示意图；以及
图5示出了图4中的PCM CAM阵列的编程实例。
应认识到，为了图解的简单明了，图中所示的元件不必通过绘图来标度。例如，为了清楚起见，一些元件的尺寸可以相对于其他元件被放大。此外，在认为适合之处，图中的附图标记被重复来表示对应的或类似的元件。
具体实施方式
为了彻底理解本发明，在下面的详细描述中，阐述了许多具体的细节。但是，本领域技术人员应该懂得没有这些具体的细节时也可以实施本发明。在其他实例中，没有详细描述众所周知的方法、程序、组件和电路以免使本发明显得晦涩。
可以使用术语“耦合”和“连接”、以及他们的派生词。应该理解的是这些术语之间并不是同义词。而是，在特定实施例中，“连接”可以用于指示两个或多个元件之间是直接的物理或电接触。“耦合”可以用于指示两个或多个元件之间直接或间接的(它们之间具有其他中间元件)物理或电接触，和/或两个或多个元件之间合作或互相作用(例如处于因果关系)。
图1中所示的无线结构实施例显示了根据本发明的包括处理器的系统10，该处理器与分级结构的多个存储器设备通信。虽然图中显示了一个无线通信实施例，值得注意的是本发明并不限于在无线环境中通信的电子设备，其他的非无线应用可以使用本发明。
如该无线实施例所示，系统10可以包括一个或多个天线结构14以允许无线电与其他无线通信设备通信。同样地，系统10可以用作在无线网络环境中运行的蜂窝通信设备或设备，无线网络例如提供基于IEEE 802.11规范的无线局域网(WLAN)基础技术的无线保真(Wi-Fi)、基于IEEE 802.16-2005的全球微波互联接入(WiMax)和移动WiMax、宽带码分多址(WCDMA)以及全球移动通信系统(GSM)网络，虽然本发明并不限于仅在这些网络中运行。配置于系统10的同一平台中的无线网络子系统提供与网络中的其他设备在RF/位置空间的不同频带通信的能力。应该理解的是本发明的范围不限于系统10可使用的通信协议的类型、数量或频率。
实施例举例说明了天线结构14和用于实现调制/解调的收发器12的耦合。通常，模拟前端收发器12可以是单机射频(RF)分立或集成模拟电路，或者收发器12可以嵌入到具有一个或多个处理器内核16和18的处理器20中。多个内核允许在内核间共享处理工作量，并处理基带功能和应用功能。前侧总线(FSB)22提供处理器和芯片组组件以及系统存储器之间的接口。FSB是到处理器、存储器和I/O的多处理接口，可以用于在处理器和存储器之间提供通信或信息。FSB信号可以使用具有差分输入缓冲器的射电收发逻辑(GTL+)信令技术，通过接收器使用参考电平来确定信号是逻辑0还是逻辑1，但是本发明的范围不限于这一方面。
一个或多个集中器设备30与FSB 22连接，并成为访问其他存储器设备的信道。本发明的实施例，如图所示，允许集中器设备30与其他存储器设备串联连接。这种串联连接通过位于集中器设备30后的存储器40和/或存储器50的布置来显示。在这种安排下，集中器设备30将NAND(与非)、RAM和其他存储器设备与FSB 22分离，从而降低了与系统级总线关联的固有电容。
实施例还示出了另一个带有与FSB 22相连的前侧总线端口和与总线32相连的后侧端口的集中器设备30。该后侧端口可以被配置为通过如图中所示的半双工双向总线通信或可以被配置为通过全双工双向总线通信。从后侧连接的存储器到集中器设备的上行路径不需要具有与从集中器设备到后侧连接的存储器的下行路径完全相同的带宽。通过存储器60表示的多个存储器设备可以与总线32相连。
还示出了另一个具有与总线32相连的前侧总线端口和与总线34相连的后侧端口的集中器设备30。由存储器70描述的存储器设备与总线34相连。因此，可以看出合适配置的集中器设备30允许一连串存储器设备，并使得存储器深度和处理器控制器通过有限的引脚数连接。集中器设备30打开系统海量存储器，并使得主要由实际物理约束限制的具有存储容量的分级存储结构成为可能。
值得注意的是集中器设备30与易失性和非易失性存储器可以分别封装。可替换地，集中器设备30可以与易失性和非易失性存储器设备通过堆叠过程组合起来。可以通过将集中器设备30与其他存储组件和计算设备一起置于多芯片封装中来减少电路板上的器件封装。处理器20也可以包括在这个多芯片封装中。
集中器设备30位于处理器20与可以具有不同存储机制和不同接口格式的存储器设备之间。集中器设备提供接口以适应不同的存储格式，例如，具有随机存取阅读的NOR、提供页存取的NAND、和允许DDR的RAM。
图2是集中器设备30的框图，如前所述，集中器设备30在处理器20与其他类型的与后侧端口相连的易失性和非易失性存储器之间传输数据。集中器30通过前侧端口获取信息，并提供与FSB 22之间的高速通信，提供直接写入支持，提供以两倍于时钟速率传输数据的高速双倍数据速率(DDR)总线处理。DDR多路复用器210与前侧总线端口206相连并提供FSB 22与混合存储类型之间的接口，所述混合存储类型可以包括，例如，PCM、MRAM、FRAM、SRAM、和伪SRAM。
为了控制存储操作，集中器设备30包括页面缓冲器、命令队列、以及用于解释命令集和发布存储命令的状态块212。内部控制器管理运行时钟和检验存储器命令的正确执行，例如，写入命令、读取命令、和刷新(flush)命令。另外，例如“状态读取”、“复制”、“移动”或“纠错”的大量的命令可以在此结构中得到支持。控制器提供状态寄存器，状态寄存器寄存位传输状态信息并汇报可能在存储操作中发生的任何错误。可以读取该状态寄存器的输出来监控命令运行过程中的进展或汇报存储操作的结果。
页面缓冲器保留将作为一组被编程到存储单元块的几个字，并且也缓冲从存储单元块读取的大量数据。页面缓冲器充满了在发出编程命令前即将被编程的字，该命令之后将页面缓冲器的数据传输到存储器阵列中的存储单元。以这种方式编程一个页面，而且在该程序和检验过程结束之后，可以执行下一页的编程和检验过程。读取命令执行从存储单元读取数据到页面缓冲器，并且该数据接着将被传送出去。需要注意的是，编程可以在通过主机接口传输所有数据之前开始。数据可以通过具有一些缓冲层的层级传输下来，直到用于启动编程的足够数量的信息传输到目标区。
刷新引脚208启动RAM 260的内容到PCM的转存，PCM即第一存储阵列220和第二存储阵列230。另外，带有关联地址的刷新命令将RAM内容转存到PCM存储器中(通过块214表示)。刷新功能对于将RAM内容“检查指向”非易失性存储器，和在断电的情况下RAM的内容自动地复制到非易失性存储器中很有用。在一些实施例中，集中器设备30可以充当前侧总线22的总线控制器来将RAM或DRAM的内容复制到设备30的层级中的非易失性存储器中，允许系统的其他组件断电。
配置寄存器216用于设置集中器设备30的默认操作。命令接口可用于更新配置寄存器并改变集中器设备的行为。配置寄存器216用于配置存储器执行的总线访问类型并提供可替换的操作模式。
由第一存储器阵列220和第二存储器阵列230所表示的多存储体结构提供了在存储器阵列中划分代码和数据空间的灵活性。双重操作允许在执行来自一个存储体中的代码的同时，另一个存储体被编程或擦除。当在一个存储体中进行编程或擦除时，可在其他存储体中进行读取操作。在一个实施例中，第一和第二存储器阵列是相变存储器(PCM)阵列，也可以称作相变随机存取存储器(PRAM或PCRAM)、双向通用存储器(OUM)或者硫族化物随机存取存储器(C-RAM)。PCM单元阵列包括周期表VI族元素的合金，如碲或者硒等的元素可称为硫族或硫族材料。
硫族化物可以有利地用于相变存储器单元以提供数据保存并且保持稳定，即便是在非易失性存储器断电之后。以相变材料Ge2Sb2Te5为例，两种或多种相位被呈现为具有用于存储器的不同电学特性。硫族材料可以在非晶态和晶态之间的不同中间状态之间进行电切换，因此带来多级别的存储能力。
在另一个实施例中，第一和第二存储器阵列220和230可以是磁性随机存取存储器(MRAM)单元，其中磁性存储单元由两个位于行和列线交点处并被磁性隧道结(MJT)设备(未示出)选择的铁磁性板(未示出)构成。提供给一个方向中的行线的电流形成操作在MRAM单元的磁场，将MRAM单元偏转成二进制状态。由于磁隧道效应，存储器单元的电阻基于两个板之间的场的方向而变化。
在另一实施例中，第一和第二存储器阵列220和230可以是铁电随机存取存储器(FRAM)单元。晶体管电容单元(未示出)包括铁电材料，其中双稳态原子被改变以形成两种稳定的极化状态。存储单元的数据可以通过加载极化电压，由铁电材料双极子的正或负向定向来写入。读取控制电路探测在去除电场后仍存在的静态电极化的方向。
标记为内容可寻址存储器(CAM)、地址重映射、压缩和缓存优化的区块240提供多种功能。CAM阵列可被用于存储第一存储器阵列220和/或第二存储器阵列330或与后侧总线相连的存储器的缺陷行或列的地址。在本发明的一个实施例中，CAM由与后侧总线相连的NAND存储器使用，以在坏区块周围进行映射。CAM在几十纳秒内访问重映射信息，例如，相对于需要数百纳秒或甚至微秒的时间搜索存储器以发现该映射信息。CAM也用于NAND内容在PCM中缓存的情形。在这种情况下，CAM可以用于快速确定目标内容当前是否存储在PCM中，和这种情况下它们在哪儿、它们被存储的地址的位置。
图3是呈现在集中器设备中寻址的框图。集中器设备30通过前侧总线端口206接收可以用于访问与分级的不同位置相连的存储器设备的地址信息。当NAND地址信息通过层级树时，可以或不可以重映射该信息。因为寻址每一个集中器设备30的NAND端口通过发现过程知晓与后侧端口相连的存储器设备的类型。内部查找表将“长”地址与“短”地址相关联。长地址包括到目标端口的完整路线图(roadmap)，例如，“0”可以表示左边的端口且“1”可以表示右边的端口。短地址可以用于跨设备通信并且包括低层树的有效端口的顺序列表。
因为映射每一个集中器设备的PCM地址通过发现过程知晓与后面端口相连的存储器的类型。每一个集中器设备30包括将“长”地址与“短”地址相关联的查找表。此外，路线图可以用“0”表示左边的端口且用“1”表示右边的端口。短地址可以用于跨设备通信并且包括低层树的有效端口的顺序列表。
图4示出了简单描述的PCM CAM的一部分，为了易于图示，将其表示为2×2阵列。每一个CAM单元300、310、320和330包括两个PCM存储位置以匹配一个位。附图显示了一个三态CAM，该三态CAM具有能够忽略一些位的能力，并因此有效地提供“不在意”状态。每一个单元中的两个PCM存储器元件可以被编程为“开”或编程为“关”。CAM将输入模式的每一位与存储在存储器阵列中的匹配值相比较。取决于与单元状态相关的输入I0和I1的状态，“匹配”线要么下拉要么不下拉，并提供表示内部存储单元状态的静态输出。匹配线顶端的比较电路(未示出)指示是否所有的输入与内容匹配。需要注意的是可以将标志位添加到CAM阵列的末端以指示1位误差和可以用于修复的未使用的元件。
图5示出了图4中的具有编程和存储在阵列中的数据的PCM CAM的同一部分。在这个例子中，CAM单元300包括编程为存储“1”的存储位置302和编程为存储“0”的存储位置304。与存储位置302相连的在CAM单元300中的选择器设备接收搜索数据I0，反之与存储位置304相连的选择器设备接收搜索数据I0的补集。CAM单元310包括编程为存储“0”的存储位置312和编程为存储“1”的存储位置314。与存储位置312相连的在CAM单元310中的选择器设备接收标记为I0的搜索数据，反之与存储位置314相连的选择器设备接收搜索数据I0的补集。
进一步基于这个例子，CAM单元320包括编程为存储“0”的存储位置322和编程为存储“1”的存储位置324。与存储位置322相连的在CAM单元320中的选择器设备接收搜索数据I1，反之与存储位置324相连的选择器设备接收搜索数据I1的补集。CAM单元330包括编程为存储“0”的存储位置332和编程为存储“1”的存储位置334。与存储位置332相连的在CAM单元330中的选择器设备接收标记为I1的搜索数据，反之与存储位置334相连的选择器设备接收搜索数据I1的补集。
在工作中，匹配输出是一个输入状态和CAM阵列中一个CAM单元的两个存储元件状态的函数。通过举例的方式，块300示出了与标记为MATCH0(匹配0)的输出一起的输入I0和输I0的补集。存储器单元300有两个PCM存储元件，即，表示为“元件302”和“元件304”的存储器元件，其可被编程为“开”或“关”。下面的表格描述了基于I0的状态和编程值的MATCH0输出的功能：
元件0            元件1     MATCH0输出
开               关        当I0＝0时匹配，
                           当I0＝1时不匹配
关               开        当I0＝0时匹配，
                           当I0＝1时不匹配
开               开        不使用(禁用匹配——
                           MATCH 0将不与任何
                           输入匹配)
关               关        忽略输入位I0
回到图2和标记为内容可寻址存储器(CAM)、地址重映射、压缩和缓存优化的区块240，数据压缩功能可被有效的用于管理基于存储器的存储系统。大量适于不同标准和格式的数据压缩算法支持扩展写入带宽和存储容量。重映射功能允许使用用于编程控制的启动代码，重映射由此产生新的设置，并促使整个存储器布局改变。
在其他处理功能中，微控制器(uC)250结合了计数器/定时器、中断结构、诸如通用输入/输出(GPIO)端口300的可配置I/O端口、以及功率降低时的可选模式。通过举例的方式，uC 250可以包括运行模式以激活安全特性，该安全特性调节针对程序存储器的位置的内容的访问请求。由于安全特性被激活，可以在预定的安全条件下初始化并发编程(即，使用从另一个存储器区域执行的指令来编程存储器的一个区域)。
代码存储块270提供对不经常改变的代码和内容的快速访问，例如，PC中的BIOS和手机中的操作系统。
可配置的纠错码(ECC)引擎280提供错误检测和纠正方案。错误检测和纠正方案弥补了与写入操作的准确性和重复性相关的问题。纠错码中的每一个数据信号符合特定的结构规则，因此通常能自动检测和纠正接收的信号中的从该结构的分离。可配置的ECC引擎280监控、确定和阻止存储位错误。MLC闪存通常需要更复杂的纠错码电路，该电路由可配置的纠错码(ECC)引擎280控制。
NAND主机状态机290控制支持将NAND存储器连接到后侧端口的操作，即，标记为302的后侧端口0或标记为304的后侧端口1。状态机提取命令和操作信息以控制内部NAND接口，并基于命令和地址调整NAND接口和缓冲存储器间的数据输入和/或输出。另外，该状态机监控和汇报其控制的NAND的状态。状态机可以将数据输出到可配置的ECC引擎280的纠错逻辑中。纠错逻辑执行数据的纠错并将结果输出回状态机。通过如通过内容可寻址存储器的地址查找、纠错和通过微控制器配合的控制的综合能力，该子系统通过适当地配置来充当多内核NAND管理子系统或自主式计算子系统。
现在很明显的是，本发明的实施例通过使用本发明的特征，使得在分级数据存储器中提高存储器效率成为可能。通过将集中器设备的前侧端口连接和主机处理器，诸如NAND、RAM和其他存储器设备的存储器设备可与后侧端口相连。因此，通过在存储器系统中合并一个或多个集中器设备来提供分级存储结构。
虽然这里已经解释和描述了本发明的某些特征，但本领域技术人员将想到许多修改、替换、变化和等价物。因此，需要理解的是附加的权利要求意在包含所有这些属于本发明真正实质的修改和改变。

Claims (17)

1.一种分级存储系统，该分级存储系统通过处理器前侧总线与处理器耦合，该分级存储系统包括：
集中器设备，该集中器设备具有前侧总线端口、多个后侧端口以及与所述多个后侧端口耦合的总线，所述前侧总线端口与所述处理器前侧总线相连，所述与所述多个后侧端口耦合的总线被配置成同时与易失性和非易失性混合存储器设备相连，所述与所述多个后侧端口耦合的总线还与在所述多个后侧端口外部的存储器设备耦合，存储在所述存储器设备的数据在所述与所述多个后侧端口耦合的总线处被接收并被存储在所述集中器设备中的相变存储器阵列中，以及通过所述前侧总线端口将所述数据传输到所述处理器，所述集中器设备还被配置成在易失性存储器设备断电前复制该易失性存储器设备的内容。
2.根据权利要求1所述的分级存储系统，其中所述集中器设备包括：
纠错码引擎模块，用于提供对通过所述多个后侧端口接收的数据的错误检测和纠正；以及
微控制器，用于配置所述集中器设备。
3.根据权利要求1所述的分级存储系统，其中所述多个后侧端口可配置为半双工双向总线或全双工双向总线。
4.根据权利要求1所述的分级存储系统，其中所述集中器设备还包括页面缓冲器，该页面缓冲器保存若干字，该若干字将被编程作为一组存储到所述相变存储器阵列中。
5.根据权利要求1所述的分级存储系统，其中所述集中器设备包括用于解释命令集和发布存储命令的命令队列。
6.根据权利要求1所述的分级存储系统，其中所述集中器设备还包括状态寄存器。
7.一种为处理器提供存储器的分级存储结构，该分级存储结构包括：
第一集中器设备，具有前侧总线端口和第一后侧端口，所述前侧总线端口与所述处理器耦合；以及
第二集中器设备，具有与所述第一后侧端口耦合的前侧总线端口，以及与多个外部易失性和非易失性混合存储器设备耦合的第二后侧端口，所述第一集中器设备包括相变存储器阵列以缓存从所述前侧总线端口或所述后侧端口接收的数据，所述第一集中器设备是前侧总线的总线控制器，以用于在与所述后侧端口耦合的随机存取存储器或动态随机存取存储器断电之前，将所述随机存取存储器或动态随机存取存储器的内容复制到所述第一集中器设备中的相变存储器阵列。
8.根据权利要求7所述的分级存储结构，其中所述第一集中器设备还包括磁性随机存取存储器阵列以缓存从所述前侧总线端口或所述第一后侧端口接收的数据。
9.根据权利要求7所述的分级存储结构，其中所述第一集中器设备还包括铁电随机存取存储器阵列以缓存从所述前侧总线端口或所述第一后侧端口接收的数据。
10.根据权利要求7所述的分级存储结构，其中所述第一集中器设备还包括:
纠错码引擎模块，用于为从所述前侧总线端口或所述第一后侧端口接收的数据提供错误检测和纠正方案；以及
微处理器，用于配置所述第一集中器设备。
11.根据权利要求7所述的分级存储结构，其中所述第一集中器设备还包括耦合到所述第一后侧端口的与非存储器设备的与非接口。
12.一种分级存储系统，该分级存储系统包括：
集中器设备，该集中器设备具有前侧总线端口和后侧端口，该前侧总线端口与处理器前侧总线相连，其中，在所述后侧端口外部的存储器设备中存储的数据被接收并被存储在相变存储器阵列中，并在通过所述前侧总线端口传输到处理器之前由纠错码引擎模块纠正，其中耦合到所述后侧端口的易失性存储器设备的内容被配置成，在所述易失性存储器设备断电之前将该内容复制到在所述集中器设备中的相变存储器阵列，所述集中器设备还包括接口以适应存储器设备的不同存储器格式，所述存储器设备至少包括所述易失性存储器设备和至少一个非易失性存储器设备。
13.根据权利要求12所述的分级存储系统，其中与所述后侧端口耦合的随机存取存储器设备的内容被配置成被复制到所述集中器设备中的相变存储器阵列，以允许所述随机存取存储器设备断电。
14.根据权利要求12所述的分级存储系统，其中与所述后侧端口耦合的动态随机存取存储器设备的内容被配置成，在所述动态随机存取存储器设备被断电之前将该内容复制到所述集中器设备中的相变存储器阵列。
15.一种分级存储存储器，该分级存储存储器包括：
集中器设备，该集中器设备具有与处理器耦合的前侧总线端口和同时与外部易失性和非易失性混合存储器设备耦合的第一后侧端口，所述集中器设备包括相变存储器阵列以存储数据和纠错码来纠正在所述处理器和外部设备之间传输的数据，所述集中器设备还包括页面缓冲器以保存若干字，该若干字将被编程作为一组存储到所述相变存储器阵列中，所述集中器设备还被配置成在所述易失性存储器设备断电之前复制所述易失性存储器设备的内容。
16.根据权利要求15所述的分级存储存储器，其中所述集中器设备还包括用于配置所述集中器设备的微控制器。
17.根据权利要求15所述的分级存储存储器，其中所述集中器设备还包括第二后侧端口。
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