JPS6048778B2 - チャネル制御方式 - Google Patents

チャネル制御方式

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JPS6048778B2
JPS6048778B2 JP55094747A JP9474780A JPS6048778B2 JP S6048778 B2 JPS6048778 B2 JP S6048778B2 JP 55094747 A JP55094747 A JP 55094747A JP 9474780 A JP9474780 A JP 9474780A JP S6048778 B2 JPS6048778 B2 JP S6048778B2
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JP55094747A
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正雄 長谷川
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NEC Corp
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Nippon Electric Co Ltd
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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10Program control for peripheral devices
    • G06F13/12Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G06F13/122Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer

Description

【発明の詳細な説明】 本発明は情報処理装置におけるチャネル制御ノ式に関す
る。
従来、高優先度および低優先度の処理レベルを有し、指
令語を逐次実行するチャネル制御装置においては、指令
語を実行に先行して取得したときに例外情報を検出する
と、入出力装置対応に存在する制御テーブルに、該例外
情報を設定し、また前記入出力装置の属するチャネル制
御テーブルに前記例外情報に対応する終結命令を設定し
前記先取りした指令語の実行時に、入出力制御装置に前
記例外情報の存在を伝送し、前記入出力制御装置Jから
の終結命令要求時に、前記既に設定されているチャネル
制御テーブル内の終結命令を取り出し、前記入出力制御
装置に伝送する方式を採つている。
しカル指令語の先取りは高優度処理で実行されるため、
先取り中に例外情報を検出した場合5に多くのアクセス
時間を要する主記憶装置に存在するチャネル制御テーブ
ルおよび論理チャネル制御テーブルにアクセスすること
は、高優先度処理時間の増加を招き、他の高優先度処理
が遅滞しやすくなるという欠点がある。・0 本発明の
目的は、前記指令語先取り処理中の例外処理の省略を図
り、高優先度て実行される指令語先取り処理を高速に実
行するようにしたチャネル制御方式を提供することにあ
る。
本発明の方式は、指令語を逐次実行するチヤネ■5ル制
御方式において、実行に先行して前記指令語を読み出す
指令語先取手段と、この指令語先取り手段により先取り
された指令語を実行する実行手段と、前記指令語先取手
段による指令語の読出しエラーを検出しエラー情報を発
生するエラー検出手段と、このエラー検出手段からのエ
ラー情報を記憶する記憶手段と、 ,前記エラー検出手
段によりエラーを検出し前記実行手段て実行するときに
入出力制御装置に前記エラーの存在を通知する伝送手段
とを具備し、前記伝送手段からのエラーの存在の通知に
応答した前記入出力制御装置から実行終結命令作成要
(求に対し前記実行手段が前記エラー情報を前記記憶手
段から読み出し実行終結命令を作成し前記伝送手段は作
成された実行終結命令を前記入出力制御装置に伝送する
ようにしたことを特徴とする。
次に本発明について、図面を参照して詳細に説明する。
第1図を参照すると、本発明の一実施例は、中央処理装
置11(以下Cpu)、主記憶装置12、チャネル制御
装置13、例外検出装置17、チャネル装置18、入出
力制御装置19および入出力装置IAから構成されてい
る。
前記チャネル装置13は、指令語実行部14と指令語先
取部15、と制御部16とから構成されている。指令語
先取部15は、高優度処理で動作する。第2図に、指令
語の構成を示す。
第3図に、第1図のチャネル装置18対応に存在するチ
ャネル制御装置18内のワークエリアを示す。
第4図は、エラー情報を示し、MAERは、第1図の主
記憶装置12にアクセス時にセグメント.境界オーバー
、物理記憶外アクセス(メモリの実装されていないとこ
ろにアクセスした)等のエラーありを示すメモリアクセ
スエラーの代表ビットである。
MSULOVERは、物理記憶外アクセスを意味す−る
第5図、第6図は、それぞれ第1図のチャネル装置18
対応に存在するチャネル制御テーブルおよび前記入出力
装置IA対応に存在する論理チャネル制御テーブルを示
す。
4 本発明の詳細な説明の前に、データ転送動作について、
簡単に説明する。
データ転送は、CpUllからチャネル制御装置13に
起動がかけられることにより、該制御装置13が主記憶
装置12に存在する指令語を取出し、コマンド21およ
びフラグ22をチャネル装置18を介して入出力制御装
置19に伝送する起動シーケンスと、入出力制御装置1
9がチャネル装置18を介してチャネル;制御装置13
にデータ転送要求割込を行ることにより、前記指令語内
コマンド21、フラグ22、バイトカウント23および
データアドレス24に従い主記憶装置12とチャネル制
御装置13、チャネル装置18および入出力制御装置1
9の間でoデータ転送を実行するシーケンスと、前記デ
ータ転送終了後の入出力制御装置19からの報告シーケ
ンスから構成されている。次に、本実施例の動作を、従
来技術と比較しながら詳細に説明する。
5 データ転送実行シーケンスにおいて、前記指令語内
のフラグ22にチエイン指示がされていると、ディスク
等の高速入出力装置を有する入出力制御装置19から、
前記チャネル装置18を介してチャネル制御装置13に
データ転送要求割込信フ号が与えられた場合、該割込信
号を前記制御装置13が受付ける。
既に起動シーケンスで入出力制御装置19に伝送された
コマンド21の属する指令語のバイトカウント23およ
び、データアドレス24に従つたデータ転送の実行指示
準備をチャネル制御装置13内の指令語実行部14が実
行する。該準備した制御データを、制御部16に指示し
、データは、主記憶装置12、チャネル制御装置13内
の制御部16、チャネル装置18、および入出力制御装
置19を介して入出力装置IAに転送される。指令語実
行部14は、制御部16に前記指示を送出したあとで指
令語先取部15に制御権を渡す。
指令語先取部15は、前記データ転送が属する指令語の
次に実行される指令語を主記憶装置12から読出し第3
図に示すチャネル装置18対応のチャネル制御装置13
のワーク.エリアに、該次に実行する指令語を格納し、
次に実行されるデータ転送に対し、指令語実行部14が
速かにデータ転送実行用制御データを制御部16に指示
できるように備える。ところで、指令語の先取でメモリ
アクセスエラーが検出装置17により検出されると、従
来は、該メモリアクセスエラーを展関し、例外コードを
第6図の論理チャネル制御テーブルに、終結命令を第5
図のチャネル制御テーブルに、指令語先取部15の一機
能として設定しているが、本実施例では、第4図に示す
例外情報を、そのまま装置13のワーク・エリアに取込
み、かつ’゛エラーあり’’というビット「SER」を
’’オン’’にしてお・くに留める。
そして、現在実行中のデータ転送が終了すると、前述の
データ転送要求割込信号が入出力制御装置19から発生
され、前記先取りされた指令語が実行指令語となり、該
指令語で規定されたデー .夕転送や主記憶装置12、
チャネル制御装置13内制御部16、チャネル装置18
および入出力制御装置19を介して開始される。
指令語実行部14が制御部16に該データ転送実行指示
準備を行なつているとき前記ワーク・エリアに’’エラ
ー有り’’というビット「SER」が゛’オン’’であ
るときには、その旨、実行指示制御データと一緒に制御
部16に指示される。データ転送においで゛エラー有り
’’との指示を制御部16が受けると、データ転送を同
時に、該−’’エラー有り指示’’は、チャネル装置1
8を介して入出力制御装置19に伝送される。
該装置19は、データ転送の終了に応答して、該、デー
タ転送が正常に終了したか否かを、チャネル装置18を
介してチャネル制御装置13に報告する。データ転送終
了時点で入出力制御装置19にチャネル装置18から’
’エラー有り指示’’が伝送されていると、該装置19
はチャネル制御装置13に異常終了を報告するため、終
結命令要求割込をチャネル装置18を介してチャネル制
御装置13に行う。該割込をチャネル制御装置13が受
けると終結命令を、チャネル装置18を介して入出力制
御装置19に送出する。
該動作は低優度処理で実行される。従来は、該割込に対
しては、指令語先取部15でチャンネル制御テーブルに
設定されている終結命令を取出して該制御装置19に送
出していたが本実施例では、該割込時に、指令語先取部
15で前記ワーク・エリアに記憶するに留めておいたエ
ラー情報を取出し、展関し、エラーコードと ι終結命
令とを作成しそれぞれ第6図の論理チャネル制御テーブ
ルおよび第5図のチャネル制御テーブルのエリア(IO
CINST)に格納し、かつ、終結命令を該制御装置1
9に送出している。本発明と従来技術との相違は、指令
語先取り中に検出したエラーを、先取り処理中にエラー
処理を行うか、または、先取り処理終了後に行うかであ
る。
しかし、これら、一連のデータ転送動作の制御は、マイ
クロプログラムを逐次実行され、また複数個のチャネル
装置を多重制御しているのが一般的で従来、指令語の先
取り処理(高優先度処理)を必要とする高速装置に対し
、先取り処理中に、エラー処理を行ない、先取り処理そ
のものには無関係な主記憶アクセス等による処理時間の
増加は、その増加時間分だけ、他の高速装置から発生す
る割込が受付けられず、コマンドオーバラン、データオ
ーバランの発生頻度を増加させる要因となつている。本
実施例では、それらの改善を図るために、該例外の処理
を、低優度処理てある、前記入出力制御装置19からの
終結命令要求割込時に行なつている。
本発明には、指令語先取り時に検出した例外情報をチャ
ネル装置に対応するワークエリアに保存するに留め、該
指令語が実行され、終結命令を入出力制御装置から要求
された時点で、前記ワークエリアから例外情報を取出し
、前記終結命令を作成することにより、指令語先取り処
理を前記例外の処理に影響されることなく速かに実行で
きるという効果がある。
【図面の簡単な説明】
第1図は本発明の一実施例を示す図、第2図はノ指令語
の構成を示す図、第3図はチャネル装置対応に存在する
ワークエリアを示す図、第4図は例外情報を示す図、第
5図はチャネル装置対応に存在するチャネル制御テーブ
ルを示す図および第6図は入出力装置対応に存在する論
理チャネル制御タテーブルを示す図である。 第1図から第6図において、11・・・・・・中央処理
装置、12・・・・・・主記憶装置、13・・・・・・
チャネル制御装置、14・・・・・・指令語実行部、1
5・・・・・・指令語先取部、16・・・・・・制御部
、17・・・・・・例外検出装ク置、18・・・・・・
チャネル装置、19・・・・・・入出力制御装置、1A
・・・・・・入出力装置、21・・・・・・コマンド、
22・・・・・・フラグ、23・・・・・・バイトカウ
ント、24・・・・・・データアドレス。

Claims (1)

    【特許請求の範囲】
  1. 1 指令語を逐次実行するチャネル制御方式において、
    実行すべき指令語に先行する指令語の読み出しを予め定
    めた第1の優先度処理レベルで処理する指令語先取手段
    と、この指令語先取手段で先取りされた指令語を実行す
    る実行手段と、前記指令語先取手段による指令語の読出
    しエラーを検出しエラー情報を発生するエラー検出手段
    と、このエラー検出手段からの前記エラー情報を記憶す
    る記憶手段と、前記エラー検出手段によるエラーが検出
    された前記指令語を前記実行手段で実行するときに入出
    力制御装置に前記エラーの存在を通知する伝送手段とを
    具備し、前記伝送手段からの前記通知に応答した前記入
    出力制御装置からの実行終結命令作成要求に対し前記実
    行手段が前記第1の優先度処理レベルより低い第2の優
    先度処理レベルで前記エラー情報を前記記憶手段から読
    み出し実行終結命令を作成し、前記伝送手段は作成され
    た実行終結命令を前記入出力制御装置に伝送するように
    したことを特徴とするチャネル制御方式。
JP55094747A 1980-07-11 1980-07-11 チャネル制御方式 Expired JPS6048778B2 (ja)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6414084U (ja) * 1987-07-16 1989-01-24
JPH01117274U (ja) * 1988-01-30 1989-08-08

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