JP2010066843A - 制御装置 - Google Patents
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Abstract
【課題】FPGA等の書換え可能なデバイスの初期化処理完了タイミングと、制御部のリセット解除タイミングのずれによる誤動作を防止することができる制御装置を提供する。
【解決手段】メインスイッチSW1がオンされると、FPGA2、電源監視IC5にバッテリ電源電圧BATTが供給され、FPGA2はコンフィグレーションROM3からコンフィグレーション情報を読み出して、初期化処理を開始する。一方、イグニッションスイッチ信号IGSWがメインリレー回路6に入力されると、電源監視IC5がCPU1に電源電圧Vccを供給するとともに、一定時間後にリセット解除信号RESETをAND回路8に出力し、FPGA2がコンフィグ完了信号を出力した後、AND回路8がCPU1のリセット解除信号入力端子にオン信号を入力する。
【選択図】図3
【解決手段】メインスイッチSW1がオンされると、FPGA2、電源監視IC5にバッテリ電源電圧BATTが供給され、FPGA2はコンフィグレーションROM3からコンフィグレーション情報を読み出して、初期化処理を開始する。一方、イグニッションスイッチ信号IGSWがメインリレー回路6に入力されると、電源監視IC5がCPU1に電源電圧Vccを供給するとともに、一定時間後にリセット解除信号RESETをAND回路8に出力し、FPGA2がコンフィグ完了信号を出力した後、AND回路8がCPU1のリセット解除信号入力端子にオン信号を入力する。
【選択図】図3
Description
本発明は、制御部からデータを受け取り、データ処理して制御部に処理データを返す書換え可能なデバイスを備えた制御装置に関する。
従来、ECU(電子制御ユニット)によって制御されるエンジンの制御は、排気ガス規制等の法規要求、及びマイコンの性能向上に応じた性能向上を図るため、年々改良を加える必要があり、現状のECUの性能に先行して新しいロジックが開発されている。このため、先行ロジックは、性能向上が見込まれる次期マイコンが対象となることが多く、また、先行ロジックに必要とされる性能から性能の向上した次期マイコンの選定が行われる。
しかしながら、現状のマイコンを組み込んだECUを用いて先行ロジックの開発を行う場合には、CPUの処理能力不足、メモリの容量不足、周辺リソースの不足等の問題があるので、現状のマイコンにFPGA(Field
Programmable Gate Array)等の書換え可能なデバイスを組み合わせて模擬装置を構成することにより、次期マイコンのロジック開発を行っている。
Programmable Gate Array)等の書換え可能なデバイスを組み合わせて模擬装置を構成することにより、次期マイコンのロジック開発を行っている。
図1は、機能拡張用としてFPGAを搭載した従来の模擬装置としてのECUを示す図であり、メインスイッチSW1がオンされると、図2(a)に示すように、FPGA2、電源監視IC5に電源電圧BATTが供給される。これにより、FPGA2はコンフィグレーションROM3からコンフィグレーション情報を読み出して、初期化処理を開始する。一方、図2(b)に示すように、イグニッションスイッチ(IGSW)信号が入力されると、図2(c)に示すように、メインリレー回路(MREL)6がリレー回路7のコイルLに電流を流すので、リレー回路7のSW2がオンし、電源監視IC5に電源+Bが投入される。
電源監視IC5に電源+Bが投入されると、電源監視IC5は図2(e)に示すように、CPU1に電源電圧Vccを供給するとともに、一定時間後に図2(f)に示すように、リセット解除信号RESETをCPU1に供給する。これにより、CPU1のリセットが解除されてシステムが起動し、CPU1がウォッチドッグパルス(WDC)を電源監視IC5に供給する。
上記のように、機能拡張用としてFPGAを搭載する従来のECUではFPGAの初期化処理、すなわち、コンフィグレーション(起動時設定)が完了する前にCPUのリセットが解除されるとECUが誤動作する可能性がある。
すなわち、図2(h)に示すように、CPUリセット解除前のタイミング(t1)でコンフィグレーションが完了すると、問題は生じないが、CPUリセット解除後のタイミング(t2)でコンフィグレーションが完了すると、FPGA内部のレジスタ等が正しく動作していない状態でCPUがFPGAをアクセスするため、ECUが誤動作する可能性がある。なお、FPGAのコンフィグレーション完了タイミングはゲート使用率によって異なるためにFPGAに書き込むロジック毎に相違している。
すなわち、図2(h)に示すように、CPUリセット解除前のタイミング(t1)でコンフィグレーションが完了すると、問題は生じないが、CPUリセット解除後のタイミング(t2)でコンフィグレーションが完了すると、FPGA内部のレジスタ等が正しく動作していない状態でCPUがFPGAをアクセスするため、ECUが誤動作する可能性がある。なお、FPGAのコンフィグレーション完了タイミングはゲート使用率によって異なるためにFPGAに書き込むロジック毎に相違している。
本発明は、上記の問題に鑑みてなされたもので、FPGA等の書換え可能なデバイスの初期化処理完了タイミングと、制御部のリセット解除タイミングのずれによる誤動作を防止することができる制御装置を提供することを目的とする。
上述の目的を達成するため、本発明に係る制御装置は、制御部と、電源投入に応答して前記制御部に電源を供給するとともに、リセット解除信号を入力する電源監視部と、電源供給時に初期化処理を実行し、初期化処理完了信号を出力するとともに、前記制御部から受け取ったデータを処理する、FPGA等の書換え可能なデバイスと、前記デバイスからの初期化処理完了信号の出力前に、前記電源監視部からのリセット解除信号が前記制御部に入力されるのを防止する誤動作防止回路を備えたことを特徴とする。
本発明に係る制御装置によれば、FPGA等のデバイスからの初期化処理完了信号の出力前に、電源監視部からのリセット解除信号が制御部に入力されるのを防止することができるので、制御装置が誤動作することを防止することができる。
以下、本発明の制御装置の実施例について、図面を用いて説明する。
図3は本発明の制御装置を適用したECUの構成を示すブロック図であり、このECUは、制御部としてのCPU1、機能拡張用の書換え可能デバイスとしてのFPGA2、コンフィグレーションROM3、バス4、電源監視IC5、メインリレー回路(MREL)6、AND回路8により構成され、このECUにリレー回路7、メインスイッチSW1、電源Vが接続されている。
図3は本発明の制御装置を適用したECUの構成を示すブロック図であり、このECUは、制御部としてのCPU1、機能拡張用の書換え可能デバイスとしてのFPGA2、コンフィグレーションROM3、バス4、電源監視IC5、メインリレー回路(MREL)6、AND回路8により構成され、このECUにリレー回路7、メインスイッチSW1、電源Vが接続されている。
プログラマブルデバイスであるFPGA2は、電源供給時に初期化処理として、回路データをコンフィグレーションROM3から読み込んでコンフィグレーションを実行し、コンフィグレーションが完了すると、初期化処理完了信号としてコンフィグ完了信号を出力する。また、このFPGA2はバス4を介してCPU1からデータを受け取ると、データ処理を実行し、処理したデータをCPU1に戻す機能を実行する。
電源監視IC5はリレー回路7から電源+Bが投入されると、CPU1に電源電圧Vccを供給するとともに、電源電圧Vccの供給から一定時間後にリセット解除信号(RESET)を出力する。CPU1は、リセット解除信号が供給されると、リセットが解除されてシステムが起動し、ウォッチドッグパルス(WDC)を電源監視IC5に供給する。なお、ウォッチドッグパルスはCPU1の正常動作を確認するためのものであり、CPU1が暴走し、ウォッチドッグパルスが電源監視IC5に供給されなくなると、電源監視IC5が、ウォッチドッグパルスが消滅してから一定時間後に、CPU1にマイコンリセット信号を出力するので、CPU1がリセットされ暴走が停止させられる。
一方、メインリレー回路6は、イグニッションスイッチ信号IGSWが入力されると、リレー回路7のコイルLに電流を供給し、リレー回路7のSW2をオンする。また、AND回路8にはFPGA2からのコンフィグ完了信号と電源監視IC5からのリセット解除信号RESETが入力され、出力がCPU1のリセット解除信号入力端子に入力される。
次に、図3のECUの電源投入時の作用について説明する。
メインスイッチSW1がオンされると、図4(a)に示すように、FPGA2、電源監視IC4にバッテリ電源電圧BATTが供給される。これにより、FPGA2はコンフィグレーションROM3からコンフィグレーション情報を読み出して、初期化処理を開始する。
メインスイッチSW1がオンされると、図4(a)に示すように、FPGA2、電源監視IC4にバッテリ電源電圧BATTが供給される。これにより、FPGA2はコンフィグレーションROM3からコンフィグレーション情報を読み出して、初期化処理を開始する。
一方、図4(b)に示すように、イグニッションスイッチ信号IGSWがメインリレー回路6に入力されると、図4(c)に示すように、メインリレー回路6がリレー回路7のコイルLに電流を流すので、リレー回路7のSW2がオンし、図4(d)に示すように電源監視IC5に電源+Bが投入される。
電源監視IC5に電源+Bが投入されると、電源監視IC5は図4(e)に示すように、CPU1に電源電圧Vccを供給するとともに、一定時間後に図4(f)に示すように、リセット解除信号RESETをAND回路8に出力する。このとき、図4(g)に示すように、FPGA2がコンフィグ完了信号を出力していない場合には、CPU1のリセット解除信号入力端子にリセット解除信号RESETは入力されない。そして、図4(g)に示すように、FPGA2がコンフィグ完了信号を出力すると、図4(h)に示すように、AND回路8がCPU1のリセット解除信号入力端子にオン信号を入力するので、システムが起動する。起動後、図4(i)に示すように、CPU1がウォッチドッグパルスを電源監視IC5に供給し、このウォッチドッグパルスに基づいて電源監視IC5がCPU1の暴走を監視する。
以上のように、FPGAからコンフィグ完了信号を出力するようにし、当該コンフィグ完了信号と電源監視ICからのリセット解除信号とのAND出力によってCPUのリセット解除を行うようにしたので、FPGAのコンフィグ完了前にCPUがリセット解除されてシステムが起動されることがなく、誤作動を防止することができる。
上記の実施例では、FPGAからのコンフィグ完了信号と電源監視ICからのリセット解除信号とのAND出力によってCPUのリセット解除を行ったが、FPGAからのコンフィグ完了信号とイグニッションスイッチ信号IGSWとのAND出力によって電源監視ICに電源を投入することにより、誤作動を防止することもできる。
以下、FPGAからのコンフィグ完了信号とイグニッションスイッチ信号IGSWとのAND出力を用いる実施例について図5のブロック図により説明するが、AND回路の配置位置を除いて、その他の構成は図3と同様であるので、詳細な説明は省略する。
AND回路9にはFPGA2からのコンフィグ完了信号とイグニッションスイッチ信号IGSWとが入力され、出力がメインリレー回路6に入力される。
AND回路9にはFPGA2からのコンフィグ完了信号とイグニッションスイッチ信号IGSWとが入力され、出力がメインリレー回路6に入力される。
次に、図5のECUの電源投入時の作用について説明する。
メインスイッチSW1がオンされると、上記と同様に、図6(a)に示すように、FPGA2、電源監視IC4にバッテリ電源電圧BATTが供給される。これにより、FPGA2はコンフィグレーションROM3からコンフィグレーション情報を読み出して、初期化処理を開始する。
メインスイッチSW1がオンされると、上記と同様に、図6(a)に示すように、FPGA2、電源監視IC4にバッテリ電源電圧BATTが供給される。これにより、FPGA2はコンフィグレーションROM3からコンフィグレーション情報を読み出して、初期化処理を開始する。
一方、図6(b)に示すように、イグニッションスイッチ信号IGSWが入力された場合、図6(c)に示すように、FPGA2がコンフィグ完了信号を出力していない場合には、図6(d)に示すように、AND回路9の出力がオンとならないので、メインリレー回路6にオン信号は入力されない。そして、図6(c)に示すように、FPGA2がコンフィグ完了信号を出力すると、AND回路9からオン信号がメインリレー回路6に入力されるので、図6(e)に示すように、メインリレー回路6がリレー回路7のコイルLに電流を流し、リレー回路7のSW2がオンし、図6(f)に示すように電源監視IC5に電源+Bが投入される。
電源監視IC5に電源+Bが投入されると、電源監視IC5は図6(g)に示すように、CPU1に電源電圧Vccを供給するとともに、一定時間後に図4(h)に示すように、リセット解除信号RESETをCPU1に供給する。これにより、システムが起動し、図6(i)に示すように、CPU1がウォッチドッグパルスを電源監視IC5に供給するので、このウォッチドッグパルスに基づいて電源監視IC5がCPU1の暴走を監視する。
以上のように、FPGAからコンフィグ完了信号を出力するようにし、当該コンフィグ完了信号とイグニッションスイッチ信号とのAND出力によって電源監視ICへの電源投入を行うようにしたので、上記の実施例と同様に、FPGAのコンフィグ完了前にCPUがリセット解除されてシステムが起動することを防止し、誤作動が起こらないようにすることができる。
なお、以上の実施例では、書換え可能なデバイスとして、FPGAを使用した実施例について説明したが、電源投入時に初期化処理を実行するような他のICを備えた制御装置にも本発明を適用することが可能である。
また、以上の実施例では、本発明の制御装置をCPUを備えた模擬装置に適用した実施例について説明したが、書換え可能なデバイスを備えた通常の制御装置にも本発明を適用することができる。
また、以上の実施例では、本発明の制御装置をCPUを備えた模擬装置に適用した実施例について説明したが、書換え可能なデバイスを備えた通常の制御装置にも本発明を適用することができる。
1 CPU
2 FPGA
3 コンフィグレーションROM
4 バス
5 電源監視IC
6 メインリレー回路
7 リレー回路
8、9 AND回路
SW1、SW2 スイッチ
L コイル
V 電源
2 FPGA
3 コンフィグレーションROM
4 バス
5 電源監視IC
6 メインリレー回路
7 リレー回路
8、9 AND回路
SW1、SW2 スイッチ
L コイル
V 電源
Claims (3)
- 制御部と、電源投入に応答して前記制御部に電源を供給するとともに、リセット解除信号を入力する電源監視部と、電源供給時に初期化処理を実行し、初期化処理完了信号を出力するとともに、前記制御部から受け取ったデータを処理するデバイスと、前記デバイスからの初期化処理完了信号の出力前に、前記電源監視部からのリセット解除信号が前記制御部に入力されるのを防止する誤動作防止回路を備えたことを特徴とする制御装置。
- 前記誤動作防止回路が、前記デバイスからの初期化処理完了信号と前記電源監視部からのリセット解除信号が入力されるアンド回路よりなり、当該アンド回路の出力が前記制御部のリセット解除信号入力端子に供給されることを特徴とする、請求項1に記載された制御装置。
- 前記誤動作防止回路が、前記デバイスからの初期化処理完了信号と電源オン信号が入力されるアンド回路よりなり、当該アンド回路の出力により前記電源監視部に電源が投入されることを特徴とする、請求項1に記載された制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008230416A JP2010066843A (ja) | 2008-09-09 | 2008-09-09 | 制御装置 |
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JP2008230416A JP2010066843A (ja) | 2008-09-09 | 2008-09-09 | 制御装置 |
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ID=42192403
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JP (1) | JP2010066843A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014215867A (ja) * | 2013-04-26 | 2014-11-17 | 京セラドキュメントソリューションズ株式会社 | 電源遮断装置および画像処理装置 |
JP2015142361A (ja) * | 2014-01-30 | 2015-08-03 | コニカミノルタ株式会社 | プログラム可能な論理回路デバイスを備えた電子装置および書き換え方法 |
-
2008
- 2008-09-09 JP JP2008230416A patent/JP2010066843A/ja not_active Withdrawn
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