JPH0540688A - 多数ページモードｄｒａｍ制御方式 - Google Patents
多数ページモードｄｒａｍ制御方式Info
- Publication number
- JPH0540688A JPH0540688A JP3219312A JP21931291A JPH0540688A JP H0540688 A JPH0540688 A JP H0540688A JP 3219312 A JP3219312 A JP 3219312A JP 21931291 A JP21931291 A JP 21931291A JP H0540688 A JPH0540688 A JP H0540688A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- page mode
- dram
- memory bank
- bank
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 ページモードＤＲＡＭ制御方式において、メ
モリＢａｎｋ（メモリバンク）単位に独立したＤＲＡＭ
制御を可能とし、メモリ性能の向上を図る。 【構成】 アドレスをアドレスデコーダａによりＤＲＡ
ＭのメモリバンクＢａｎｋ１〜Ｎのうち対応するものに
デコードする。ページモード制御回路ｂは、各メモリバ
ンク単位に備えられており、デコーダにより選択された
メモリバンクのページモード制御回路のみが動作し、そ
のメモリバンクのＤＲＡＭを制御する。この結果、メモ
リバンク間においてもメモリアクセスを高速に行うペー
ジヒットメモリサイクルが可能となり、メモリ性能の向
上が期待できる。
モリＢａｎｋ（メモリバンク）単位に独立したＤＲＡＭ
制御を可能とし、メモリ性能の向上を図る。 【構成】 アドレスをアドレスデコーダａによりＤＲＡ
ＭのメモリバンクＢａｎｋ１〜Ｎのうち対応するものに
デコードする。ページモード制御回路ｂは、各メモリバ
ンク単位に備えられており、デコーダにより選択された
メモリバンクのページモード制御回路のみが動作し、そ
のメモリバンクのＤＲＡＭを制御する。この結果、メモ
リバンク間においてもメモリアクセスを高速に行うペー
ジヒットメモリサイクルが可能となり、メモリ性能の向
上が期待できる。
Description
【０００１】
【産業上の利用分野】本発明は、各メモリＢａｎｋ（メ
モリバンク）毎にＤＲＡＭを選択制御する場合のメモリ
制御方式に関するものである。
モリバンク）毎にＤＲＡＭを選択制御する場合のメモリ
制御方式に関するものである。
【０００２】
【従来の技術】従来、各メモリバンク毎に分割されたＤ
ＲＡＭを選択制御する場合は、図３に示すように、１つ
のページモード制御回路ｂを備えており、メモリバンク
をアクセスした際にどのメモリバンクが選択されたかと
いうことと、その時のロウアドレスをこのページモード
制御回路ｂに記憶させるようにしている。そして、図４
に示すように、次のメモリサイクルにおいて前回と同一
のメモリバンクをアクセスし、かつ前回と同一ロウアド
レスの場合のみ、高速にアクセス動作できるページモー
ドが使用できるようになっている。
ＲＡＭを選択制御する場合は、図３に示すように、１つ
のページモード制御回路ｂを備えており、メモリバンク
をアクセスした際にどのメモリバンクが選択されたかと
いうことと、その時のロウアドレスをこのページモード
制御回路ｂに記憶させるようにしている。そして、図４
に示すように、次のメモリサイクルにおいて前回と同一
のメモリバンクをアクセスし、かつ前回と同一ロウアド
レスの場合のみ、高速にアクセス動作できるページモー
ドが使用できるようになっている。
【０００３】
【発明が解決しようとする課題】上述した従来のページ
モードＤＲＡＭ制御方式では、同一メモリバンク内で、
かつロウアドレスが前回のアドレスと一致した場合のみ
ページモードが使用できる。したがって、メモリバンク
間におけるメモリアクセスは、必ずメモリアクセスが低
速で行われるページミスヒットとなるため、メモリアク
セスを高速に行えず、またこのようなメモリバンク間の
アクセスが長く続くような場合にはメモリアクセス動作
が低速となって装置の性能の低下を招来するという問題
があった。
モードＤＲＡＭ制御方式では、同一メモリバンク内で、
かつロウアドレスが前回のアドレスと一致した場合のみ
ページモードが使用できる。したがって、メモリバンク
間におけるメモリアクセスは、必ずメモリアクセスが低
速で行われるページミスヒットとなるため、メモリアク
セスを高速に行えず、またこのようなメモリバンク間の
アクセスが長く続くような場合にはメモリアクセス動作
が低速となって装置の性能の低下を招来するという問題
があった。
【０００４】
【課題を解決するための手段】上述した課題を解決する
ために本発明は、メモリバンク単位毎にページモード制
御回路を備えたものである。
ために本発明は、メモリバンク単位毎にページモード制
御回路を備えたものである。
【０００５】
【作用】したがって、メモリバンク単位毎にページモー
ド制御回路が備えられたため、メモリバンク単位で独立
したＤＲＡＭの制御が行えることになり、この結果メモ
リアクセスが高速に行える。
ド制御回路が備えられたため、メモリバンク単位で独立
したＤＲＡＭの制御が行えることになり、この結果メモ
リアクセスが高速に行える。
【０００６】
【実施例】以下、本発明について図面を参照して説明す
る。図３は本発明に係る多数ページモードＤＲＡＭ制御
方式を適用した装置のブロック図である。同図におい
て、ａはアドレスデコーダであり、各メモリバンクに対
応するアドレスをデコードするものである。また、ｂは
ページモード制御回路であり、各メモリバンク毎にそれ
ぞれ前回のロウアドレスを記憶していて、前回のロウア
ドレスと一致する同メモリバンクへのメモリサイクルが
到来した場合ページヒットと判断してページモードメモ
リサイクルを起動するものである。
る。図３は本発明に係る多数ページモードＤＲＡＭ制御
方式を適用した装置のブロック図である。同図におい
て、ａはアドレスデコーダであり、各メモリバンクに対
応するアドレスをデコードするものである。また、ｂは
ページモード制御回路であり、各メモリバンク毎にそれ
ぞれ前回のロウアドレスを記憶していて、前回のロウア
ドレスと一致する同メモリバンクへのメモリサイクルが
到来した場合ページヒットと判断してページモードメモ
リサイクルを起動するものである。
【０００７】本発明の特徴として、各メモリバンク単位
毎に配置されたページモード制御回路は、アドレスデコ
ーダａによりメモリバンクがセレクトされたときにのみ
動作し、記憶されているロウアドレスの更新もその時だ
け行われる。即ち、各メモリバンク単位毎にページモー
ド制御回路が設けられたため、これらのページモード制
御回路のそれぞれには、異なったロウアドレスを記憶す
ることが可能となり、この結果当然のことながら他のメ
モリバンクがアクセスされている場合には記憶している
ロウアドレスは更新されない。したがって、メモリバン
ク間をメモリアクセスが行き交うようなメモリサイクル
においてもページヒットメモリサイクルが可能となる。
毎に配置されたページモード制御回路は、アドレスデコ
ーダａによりメモリバンクがセレクトされたときにのみ
動作し、記憶されているロウアドレスの更新もその時だ
け行われる。即ち、各メモリバンク単位毎にページモー
ド制御回路が設けられたため、これらのページモード制
御回路のそれぞれには、異なったロウアドレスを記憶す
ることが可能となり、この結果当然のことながら他のメ
モリバンクがアクセスされている場合には記憶している
ロウアドレスは更新されない。したがって、メモリバン
ク間をメモリアクセスが行き交うようなメモリサイクル
においてもページヒットメモリサイクルが可能となる。
【０００８】次に、図４を用いて上記実施例装置の動作
を説明する。図４において、点密状に示した部分は、メ
モリバンク２（Ｂａｎｋ２）を前回アクセスした時のロ
ウアドレスを示し、斜線で示した部分は、現在アクセス
しているロウアドレスを示すものとする。なお、実線の
矢印はメモリアクセスが高速に行われる場合のページヒ
ットを示し、また、点線の矢印はメモリアクセスが低速
に行われる場合のページミスヒットを示す。従来のペー
ジモードＤＲＡＭ制御方式では、次のメモリサイクルに
おいて斜線部以外の部分をアクセスした場合には、図４
に示すように、必ずページミスヒットとなっていたが、
本発明の多数ページモードＤＲＡＭ制御方式では、図２
に示すように、次のメモリサイクルにおいて斜線部以外
の部分をアクセスした場合でもページヒットとなる。し
たがって、従来の方式に比べてページヒットする確率が
高くなり、この結果高速なメモリサイクルを実行するこ
とができる。
を説明する。図４において、点密状に示した部分は、メ
モリバンク２（Ｂａｎｋ２）を前回アクセスした時のロ
ウアドレスを示し、斜線で示した部分は、現在アクセス
しているロウアドレスを示すものとする。なお、実線の
矢印はメモリアクセスが高速に行われる場合のページヒ
ットを示し、また、点線の矢印はメモリアクセスが低速
に行われる場合のページミスヒットを示す。従来のペー
ジモードＤＲＡＭ制御方式では、次のメモリサイクルに
おいて斜線部以外の部分をアクセスした場合には、図４
に示すように、必ずページミスヒットとなっていたが、
本発明の多数ページモードＤＲＡＭ制御方式では、図２
に示すように、次のメモリサイクルにおいて斜線部以外
の部分をアクセスした場合でもページヒットとなる。し
たがって、従来の方式に比べてページヒットする確率が
高くなり、この結果高速なメモリサイクルを実行するこ
とができる。
【０００９】このように、メモリバンク単位でそれぞれ
独立したＤＲＡＭ制御が行えることから、メモリバンク
間にまたがってアクセスした場合のページヒット確率が
高まることになり、この結果メモリアクセスにおける高
速化が可能となってその性能が向上する。
独立したＤＲＡＭ制御が行えることから、メモリバンク
間にまたがってアクセスした場合のページヒット確率が
高まることになり、この結果メモリアクセスにおける高
速化が可能となってその性能が向上する。
【００１０】
【発明の効果】以上説明したように、本発明は、メモリ
バンク単位毎にページモード制御回路を備えたため、メ
モリバンク単位で独立したＤＲＡＭの制御が行えること
になり、この結果メモリアクセスが高速に行えるという
効果がある。
バンク単位毎にページモード制御回路を備えたため、メ
モリバンク単位で独立したＤＲＡＭの制御が行えること
になり、この結果メモリアクセスが高速に行えるという
効果がある。
【図１】本発明に係る多数ページモードＤＲＡＭ制御方
式を適用した装置のブロック図である。
式を適用した装置のブロック図である。
【図２】上記装置の動作を示す図である。
【図３】従来装置のブロック図である。
【図４】従来装置の動作を示す図である。
ａ アドレスデコーダ ｂ ページモード制御回路 Ｂａｎｋ１〜ＢａｎｋＮ ＤＲＡＭ
Claims (1)
- 【請求項１】 各メモリバンク毎にＤＲＡＭを選択制御
するＤＲＡＭ制御方式において、 各メモリバンク単位にページモード制御回路を備え、前
記ＤＲＡＭを各メモリバンク単位に独立して制御するよ
うにしたことを特徴とする多数ページモードＤＲＡＭ制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3219312A JPH0540688A (ja) | 1991-08-06 | 1991-08-06 | 多数ページモードｄｒａｍ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3219312A JPH0540688A (ja) | 1991-08-06 | 1991-08-06 | 多数ページモードｄｒａｍ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0540688A true JPH0540688A (ja) | 1993-02-19 |
Family
ID=16733516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3219312A Pending JPH0540688A (ja) | 1991-08-06 | 1991-08-06 | 多数ページモードｄｒａｍ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0540688A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996037841A1 (en) * | 1995-05-26 | 1996-11-28 | National Semiconductor Corporation | Dram controller that reduces the time required to process memory requests |
| US8052247B2 (en) | 2008-03-17 | 2011-11-08 | Ricoh Company, Ltd. | Image forming apparatus |
-
1991
- 1991-08-06 JP JP3219312A patent/JPH0540688A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996037841A1 (en) * | 1995-05-26 | 1996-11-28 | National Semiconductor Corporation | Dram controller that reduces the time required to process memory requests |
| US8052247B2 (en) | 2008-03-17 | 2011-11-08 | Ricoh Company, Ltd. | Image forming apparatus |
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